DE19705001C2

DE19705001C2 - Dynamischer Speicher mit wahlfreiem Zugriff ohne Kondensator

Info

Publication number: DE19705001C2
Application number: DE19705001A
Authority: DE
Inventors: Young Kwon Jun
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1996-04-12
Filing date: 1997-02-10
Publication date: 2002-06-13
Anticipated expiration: 2017-02-11
Also published as: DE19705001A1; KR100215866B1; US5798965A; JPH09283725A; JP2929430B2; KR970072409A

Description

Die vorliegende Erfindung betrifft einen dynamischen Speicher mit wahlfrei em Zugriff (DRAM) und insbesondere einen DRAM ohne besonderen Kon densator.

Ein DRAM hat eine einfache Struktur, in der eine Zelle herkömmlicher Weise aus einem Transistor und einem Kondensator mit einer großen Kapazität aber geringen Produktionskosten besteht. Entsprechend wird ein DRAM häufig in elektronischen Geräten einschließlich Computern benutzt und seine Anwen dung wurde vielfältiger. Die Arbeitsgeschwindigkeit und Kapazität von Com putern, die die meisten DRAMs benötigen, wurde jüngst vergrößert, und er fordert eine hohe Integration bei dynamischen Speichern mit wahlfreiem Zu griff. Es ist jedoch schwer, eine höhere Integration einer DRAM-Zelle mit einer Transistor/Kondensator-Struktur zu erwarten, da eine Verfahrenstech nik, wie die optische Lithographie mit ultravioletten Licht, die zur Herstel lung von dynamischen Speichern wahlfreiem Zugriff verwendet wird, die technischen Grenzen erreicht.

Eine herkömmliche DRAM-Zelle wird im folgenden anhand der Zeichnung erläutert. Fig. 2 zeigt ein Schaltbild einer herkömmlichen DRAM-Zelle. Die herkömmliche DRAM-Zelle mit einem Transistor/Kondensator besteht aus einer Bitleitung, einer Wortleitung, einem Auswahltransistor, einem Spei cherkondensator und einem Leseverstärker (nicht gezeigt). Das Gate des Auswahltransistors ist mit der Wortleitung verbunden und seine Source- bzw. Drainelektroden sind mit dem Speicherkondensator bzw. der Bitleitung ver bunden. Die Zellen-Plattenelektrode des Kondensators ist mit einer Referenz spannungsversorgung verbunden. Die Bitleitung ist mit einem Eingangsan schluß des Leseverstärkers verbunden, dessen anderer Eingangsanschluß mit der Referenzspannungsversorgung verbunden ist. Wenn der Auswahltransistor im EIN-Zustand ist, wird Ladungsinformation von der Bitleitung über die Source- und Drainelektroden im Speicherkondensator gespeichert. Wenn der Auswahltransistor wieder im EIN-Zustand ist, wird die gespeicherte Ladungs information im Speicherkondensator über den Weg zwischen Source und Drain zur Bitleitung übertragen. Entsprechend dem Vergleich einer Si gnalspannung der Ladungsinformation mit der Referenzspannung der Bitlei tung wird ein logischer Zustand der in dem Kondensator gespeicherten La dungsinformation bestimmt.

Der Kondensator einer DRAM-Zelle besteht herkömmlicher Weise aus Spei cher und Plattenelektroden aus n⁺-leitendem Polysilizium und einer dazwi schen liegenden dielektrischen Schicht. Das Lesen und Schreiben von La dungsinformation aus einer bzw. in eine DRAM-Zelle mit dem oben beschrie benen Kondensator wird im folgenden im einzelnen erläutert. Hier wird an die Plattenelektrode 1/2 Vcc angelegt. Wenn in der Speicherelektrode keine Ladungsinformation gespeichert ist, werden Elektronen auf der Oberfläche der unter der dielektrischen Schicht liegenden Speicherelektrode entspre chend der an die Plattenelektrode angelegten Spannung neu verteilt, was zur Bildung einer Elektronen-Verarmungsschicht an der Zwischenfläche zwischen der dielektrischen Schicht und der Speicherelektrode führt. Im Fall, daß eine Information "1" geschrieben wird, wird Vcc an die Bitleitung und die Wort leitung angelegt. Die Gateelektrodenspannung und die Sourceelektroden spannung des Auswahltransistors werden entsprechend auf den Vcc-Pegel an gehoben, so daß der Auswahltransistor in seinem EIN-Zustand ist.

Da hier eine Spannung 1/2 Vcc - Δ (1/2 Vcc: Zellen-Plattenelektroden spannung, Δ: Spannungsabfall infolge der dielektrischen Schicht) an die Speicherelektrode angelegt ist, werden Elektronen von der Speicherelektrode auf einem hohen Elektronenpotential zur Sourceelektrode auf einem niedrigen Elektronenpotential bewegt, wodurch die Elektronenverarmungsschicht in der Speicherelektrode ausgedehnt wird. Wenn zu dieser Zeit die Wortleitungs spannung auf Massepotential verringert ist, verbleibt die Verarmungsschicht in der Speicherelektrode. Dieser Zustand zeigt einen binären Code "1" an.

Im Fall, daß eine Information "0" in die Speicherzelle geschrieben wird, wird die Bitleitungsspannung das Massepotential und Vcc wird an das Gate des Auswahltransistors angelegt. Die Speicherelektrodenspannung (1/2 Vcc - Δ) wird dementsprechend höher als die Sourceelektrodenspannung von 0 V, so daß Elektronen von der Sourceelektrode mit einem hohen Elektronenpotential zu der Speicherelektrode mit einem niedrigen Elektronenpotential bewegt werden. Hierdurch werden Elektronen in der Speicherelektrode akkumuliert, wodurch die Verarmungsschicht wieder zu einer Akkumulationsschicht wird. Wenn hier die Wortleitungsspannung auf Massepotential verringert ist, ver bleiben Elektronen in der Speicherelektrode. Dieser Zustand zeigt einen binä ren Code "0" an.

Nun wird das Lesen von in einer DRAM-Zelle gespeicherter Information be schrieben. Als erstes wird Vcc an die Wortleitung angelegt, wenn die Bitlei tung mit 1/2 Vcc vorgespannt ist. Hierdurch ist der Auswahltransistor im EIN-Zustand, so daß in der Speicherelektrode des Kondensators gespeicherte Information in der Bitleitung erscheint, und die Bitleitungsspannung wird entsprechend der gespeicherten Ladungsmenge geändert. Diese geänderte Spannung wird mit der Referenzspannung, die in der Bitleitung einer Dum my-Zelle erscheint, mittels eines Komparatorkreises, wie einem Leseverstär ker (nicht gezeigt) verglichen, und die durch den Vergleich erhaltene Span nungsdifferenz wird verstärkt. Wenn die Bitleitungsspannung höher ist als die Referenzspannung, wird eine logische "1" festgestellt und wenn die Bitlei tungsspannung geringer ist als die Referenzspannung wird eine logische "0" festgestellt. Hierbei ist die Spannungsdifferenz ΔV zwischen den Bitleitungen ungefähr (1/2)Vcc Cs/(Cs + Cb) (Cs: Speicherkapazität, Cb: Bitleitungskapazi tät). Dem entsprechend wird ΔV größer wenn das Verhältnis Cs/Cb größer ist, was zu einer Verringerung eines Unterscheidungsfehlers eines logischen Zu stands führt.

Die beschriebene herkömmliche DRAM-Zelle hat jedoch folgende Probleme. Als erstes ist es erwünscht, daß das Verhältnis γ (= Cs/Cb) der Speicherka pazität zur Bitleitungskapazität groß ist, da die Spannungsdifferenz zwischen der Bitleitungsspannung und der Referenzspannung, die durch den Lesever stärker unterschieden werden kann, ungefähr 100 bis 200 mV ist. Wenn die Packungsdichte des DRAM jedoch vergrößert wird, wird die Zellenfläche merklich verringert, aber die Bitleitungskapazität oder die Empfindlichkeit des Leseverstärkers wird nicht verbessert. Das Signal/Rausch-Verhältnis kann dementsprechend verringert sein und ein fehlerhafter Betrieb kann auftreten. Ferner können durch α-Teilchen bewirkte Softerrors die Zuverlässigkeit des DRAM verringern. Ein Softerror kann auftreten, wenn ein α-Teilchen mit dem Substrat kollidiert. Dabei werden Elektron-Loch-Paare entsprechend der Stoßionisation erzeugt, und Minoritätsträger dieser Elektron-Loch-Paare wer den in der Speicherelektrode eingefangen, wodurch der Zustand der in der Speicherelektrode gespeicherten Ladungen verändert wird. Um die Erzeugung von durch α-Teilchen bewirkten Softerrors zu verhindern, ist es erforderlich, daß die Fläche der Speicherelektrode durch Auffalten oder dergleichen ver größert wird oder das die dielektrische Schicht aus einem Material mit einer hohen Dielektrizitätskonstanten besteht. Im ersteren Fall wird eine sehr un ebene Oberfläche gebildet, was die Fotolithographie schwierig macht. Im letzteren Fall sind, da es schwierig ist, eine dielektrische Schicht mit einer hohen Dielektrizitätskonstante dünn auszubilden, die Leckstrom- und Durch bruchspannungs-Eigenschaften der dielektrischen Schicht schlecht. Dement sprechend ist dies für eine hohe Integration von DRAM-Zellen nicht geeignet.

Die US 5,220,530 beschreibt eine Speicherzelle eines Halbleiterspeichers mit einem ersten Transistor, dessen Drainelektrode mit der Gateelektrode eines zweiten Transistors verbunden ist. Hierbei sind die Sourceelektroden beider Transistoren mit einer Bitleitung verbunden. Die Gatelektrode ist mit einer Wortleitung in Kontakt. Die Drainelektrode des zweiten Transistors ist an eine weitere Leitung angeschlossen.

Dabei sind die Source- und Drainbereiche des ersten Transistors in einer Po lysiliciumschicht ausgebildet, die durch eine Zwischenisolationsschicht 11 ge genüber dem darunterliegenden Transistor isoliert ist. Auf dem Kanalbereich liegt durch einen Gateisolationsfilm getrennt die Gateelektrode. Der andere Transistor besitzt Source- und Drainbereiche, die in einer Siliciumschicht ausgebildet sind und einen Kanalbereich in üblicher Weise einschließen. Da bei ist die Drainelektrode des oberen Transistors durch ein Kontaktloch in der Zwischenisolationsschicht hindurch mit der Gateelektrode des unteren Transistors verbunden. Ferner ist die Sourceelektrode des oberen Transistors durch einen sich durch ein Kontakloch in der Zwischenisolationsschicht hin durch erstreckenden Kontakt mit dem Sourcebereich des unteren Transistors in Verbindung.

Die DE 30 46 376 C2 zeigt eine andere Speicherzelle mit zwei Transistoren, bei der die Drainelektrode des einen Transistors mit der Gatelektrode des an deren verbunden ist.

Hierbei ist ein erster Transistor mit Source- und Drainbereichen in einem Halbleitersubstrat ausgebildet. Der Sourcebereich steht dabei mit einer ersten Leitung, einer Lese-Wort-Leitung in Kontakt. Als Gateelektrode dient eine Po lysiliciumschicht, in der Source- und Drainbereiche ausgebildet sind. Ein n⁺- dotierter Halbleiterbereich im Substrat, der mit Abstand zum ersten Transis tor ausgebildet und mit einer weiteren Leitung, der Schreib-Wortleitung, ver bunden ist, bildet die Gateelektrode des zweiten Transistors. Der Sourcebe reich des zweiten, in der Polysiliciumschicht ausgebildeten Transistors ist mit einer Schreib-Bitleitung in Kontakt, während der Drainbereich des ersten Transistors mit einer Lese-Bitleitung verbunden ist.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, einen weiteren dy namischen Speicher mit wahlfreiem Zugriff bereitzustellen, der bei verbesser ter Zuverlässigkeit mit erhöhter Packungsdichte aufgebaut werden kann.

Diese Aufgabe wird durch den dynamischen Speicher nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den sich anschließenden Unteransprüchen beschrieben.

Fig. 1 ein Schaltungsdiagramm einer DRAM-Zelle entsprechend einem ersten Ausführungsbeispiel der vorliegenden Er findung,

Fig. 2 ein Schaltungsdiagramm einer herkömmlichen DRAM- Zelle,

Fig. 3a ein Layout einer DRAM-Zelle entsprechend dem ersten Ausführungsbeispiel der Erfindung,

Fig. 3b einen Schnitt durch eine DRAM-Zelle im wesentlichen nach Linie A-A' in Fig. 3a,

Fig. 4a bis 4e Schnitte, die einen Herstellungsprozeß einer DRAM-Zelle entsprechend dem ersten Ausführungsbeispiel der Erfin dung zeigen,

Fig. 5 logische Zustandstabellen entsprechend der Programmie rung einer DRAM-Zelle,

Fig. 6 ein Schaltungsdiagramm einer DRAM-Zelle nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung,

Fig. 7a ein Layout der DRAM-Zelle entsprechend dem zweiten Ausführungsbeispiel der vorliegenden Erfindung,

Fig. 7b einen Schnitt im wesentlichen nach Linie B-B' in Fig. 7a und

Fig. 8a bis 8e Schnitte, die einen Herstellungsprozeß einer DRAM-Zelle nach dem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigen.

Fig. 1 zeigt ein Schaltungsdiagramm einer DRAM-Zelle entsprechend einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Fig. 3a zeigt ein Layout einer DRAM-Zelle entsprechend dem ersten Ausführungsbei spiel der vorliegenden Erfindung und Fig. 3b einen Querschnitt durch eine DRAM-Zelle im wesentlichen nach Linie A-A' in Fig. 3a. Eine DRAM- Zelle, in welcher zwei Transistoren 14, 15 eine Zelle (ohne Kondensator) ent sprechend dem ersten Ausführungsbeispiel der vorliegenden Erfindung bil den, ist in der Weise aufgebaut, daß eine Zelle aus einem ersten Transistor 14, dessen Gateelektrode mit einer Wortleitung 12 und dessen Sourceelektro de mit einer Bitleitung 11 verbunden ist, und einem zweiten Transistor 15 besteht, in dem Ladungsinformation entsprechend logisch "1" oder "0" in ei ner Gateelektrode gespeichert sind und dessen Drainelektrode mit einer Refe renzspannungszuführleitung 13 verbunden ist. Hierbei ist die Bitleitung 11 mit einem Eingangsanschluß eines Leseverstärkers (nicht gezeigt) verbunden, dessen anderer Eingangsanschluß mit einer Bitleitung 11 einer Dummy-Zelle oder einer Referenzspannungsversorgung verbunden ist. Die Drainelektrode des ersten Transistors 14 ist mit der Gateelektrode des zweiten Transistors 15 verbunden.

Wie in Fig. 3a und 3b gezeigt, besteht die DRAM-Zelle entsprechend dem ersten Ausführungsbeispiel der vorliegenden Erfindung aus einer auf einem Isolationsbereich eines Halbleitersubstrats 16 gebildeten Feldoxidschicht 17, einer Gateelektrode 20, die auf einer Gateisolationsschicht 19 gebildet ist, die auf einem vorbestimmten Abschnitt eines durch die Feldoxidschicht 17 be stimmten aktiven Bereichs gebildet ist, einem ersten Verunreinigungsdiffusi onsbereich 18, also einem Dotierungsbereich, der auf einem Abschnitt des Halbleitersubstrats 16 zu beiden der Seiten der Gateelektrode 20 gebildet ist, einer Polysiliziumschicht 21, die auf der Gateelektrode 20 und dem ersten Verunreinigungsdiffusionsbereich 18 isoliert davon gebildet ist, einem zwei ten Verunreinigungsdiffusionsbereich 21a, der in einem Abschnitt der auf der Gateelektrode 20 gelegenen Polysiliziumschicht 21 gebildet ist, einer ersten Metalleitung 22, die in Kontakt mit einer Seite des zweiten Verunreini gungsdiffusionsbereiches 21a ist und einer zweiten Metalleitung 23, die mit der anderen Seite des zweiten Verunreinigungsdiffusionsbereiches 21a in Kontakt ist. Hierbei bildet der erste Verunreinigungsdiffusionsbereich 18 die Source- und Drainbereiche des ersten Transistors 14, und der Drainbereich des ersten Transistors 14 dient als Gateelektrode des zweiten Transistors 15 (Dünnschicht- bzw. Dünnfilmtransistor, TFT), der mit der Polysilizium schicht 21 gebildet ist. Der zweite Verunreinigungsdiffusionsbereich 21a, der in der Polysiliziumschicht 21 gebildet ist, bildet die Source- und Drainberei che des zweiten Transistors 15. Die erste Metalleitung 22 ist die Referenz spannungsversorgungsleitung 13, die zum Lesen von in der in Fig. 1 gezeig ten DRAM-Zelle gespeicherten Information, und die zweite Metalleitung 23 ist die Bitleitung 11.

Ein Verfahren zur Herstellung einer DRAM-Zelle mit dem oben beschriebe nen Aufbau entsprechend dem ersten Ausführungsbeispiel der vorliegenden Erfindung wird nun anhand der Zeichnung erläutert. Wie in Fig. 4a gezeigt, wird als erstes eine aus einer Unterlage-Oxidschicht und einer Nitrid-Schicht gebildete Oxidationsstoppermaskenschicht (nicht gezeigt) selektiv auf einem Halbleitersubstrat 16 gebildet, und eine Wärmebehandlung wird bei einer Temperatur von 800 bis 1100°C ausgeführt, um einen aktiven Bereich zu de finieren. Dann wird eine Gateoxidschicht 19 auf der gesamten Oberfläche des Substrats 16 gebildet, und auf der Gateoxidschicht 19 wird eine Polysilizium schicht durch Niederdruckgasphasenabscheidung (Low-Pressure-Chemical- Vapor-Deposition, LPCVD) gebildet. Nachfolgend wird eine Kappenoxid schicht auf der Polysiliziumschicht mit einer Dicke von 50 bis 200 nm gebil det. Ein Photoresist (nicht gezeigt) wird auf der gesamten Oberfläche des Substrats 16 ausgebildet und dann gemustert, und die Kappenoxidschicht, die Polysiliziumschicht und die Gateoxidschicht 19 werden unter Verwendung des gemusterten Photoresists als Maske selektiv geätzt, um die Gateelektrode 20 zu bilden. Dann wird unter Benutzung der Gateelektrode 20 als Maske eine Verunreinigungs-Ionenimplantation ausgeführt, um einen ersten Verunreini gungsdiffusionsbereich 18 zu bilden, der als Source- und Drainbereiche des ersten Transistors dient.

Wie in Fig. 4b gezeigt, wird eine Oxidschicht auf der gesamten Oberfläche des Substrats 16 gebildet und zurückgeätzt, um dadurch Gateseitenwände an den Seiten der Gateelektrode 20 zu bilden. Dann wird wie in Fig. 4c gezeigt eine thermische Oxidation bei einer Temperatur von 800 bis 1100°C ausge führt, um eine erste Zwischenisolationsschicht 24 auf einem freigelegten Ab schnitt des Substrats 16 mit einer Dicke von 5 bis 20 nm zu bilden, um dadurch den zweiten Transistor elektrisch zu isolieren, der durch den folgenden Prozeß gebildet wird. Eine Polysiliziumschicht wird auf der gesamten Ober fläche des Substrats mittels Niederdruckgasphasenabscheidung (LPCVD) oder plasmaverstärkter Gasphasenabscheidung (plasma enhanced-chemical vapor Deposition; PECVD) gebildet und dann gemustert, um eine Polysilizium schicht 21 auf einem vorbestimmten Bereich zu bilden. Ein Photoresist (nicht gezeigt) wird auf der gesamten Oberfläche des Substrats einschließlich der gemusterten Polysiliziumschicht 21 aufgetragen und gemustert. Dann wird unter Benutzung des gemusterten Photoresists als Maske eine Ionenimplanta tion in die Polysiliziumschicht 21 ausgeführt, um einen zweiten Verunreini gungsdiffusionsbereich 21a zu bilden, der als Source- und Drainbereiche des zweiten Transistors dient.

Wie in Fig. 4d gezeigt, wird eine zweite Zwischenisolationsschicht 25 auf der gesamten Oberfläche des Substrats gebildet und selektiv geätzt, um ein Kon taktloch zum Verbinden einer Seite des zweiten in der Polysiliziumschicht 21 gebildeten zweiten Verunreinigungsdiffusionsbereichs 21a mit einer Metallei tung (Referenzspannungszuführleitung) zu verbinden, die im folgenden Pro zeß gebildet wird. Dann wird ein leitendes Material auf der gesamten Ober fläche des Substrats einschließlich dem Kontaktloch abgeschieden und ge mustert, um eine erste Metalleitung 22 zu bilden, und eine dritte Zwischeni solationsschicht 26 wird auf der gesamten Oberfläche des Substrats gebildet.

Wie Fig. 4e zeigt, werden die zweite und dritte Zwischenisolationsschicht 25, 26 selektiv geätzt, um ein Kontaktloch zu bilden, um eine Seite des ersten Verunreinigungsdiffusionsbereichs 18 und die andere Seite des zweiten Ver unreinigungsdiffusionsbereichs 21a mit einer Metalleitung zu verbinden, die im folgenden Prozeß gebildet wird. Dann wird ein leitendes Material auf der gesamten Oberfläche des Substrats abgeschieden und gemustert, um eine zweite Metalleitung 23 zu bilden.

Der Betrieb der DRAM-Zelle nach dem ersten Ausführungsbeispiel der vor liegenden Erfindung wird nun anhand der Zeichnung erklärt. Zunächst wird das Schreiben binär codierter Information in die DRAM-Zelle erklärt. Im Wartezustand (standby state) wird das Massepotential an das Halbleitersubstrat 16 angelegt, und das Massepotential oder ein niedriges Potential wird an alle Wortleitungen 12 angelegt, so daß die ersten und zweiten Transistoren 14 und 15 im AUS-Zustand sind. Dementsprechend ist die Drainelektrode des ersten Transistors 14 elektrisch von der Bitleitung 11 abgeschnitten. Wenn die Referenzspannungszuführleitung 13 ausgewählt ist, und eine hohe Span nung V_H (V_H ist eine Spannung oberhalb einer zum Betreiben des ersten Transistors 14 erforderlichen Schwellenspannung) an die Gateelektrode 20 des ersten Transistors 14 zum Zweck einer Schreiboperation angelegt ist, wird eine Spannung V_H - V_TH, die sich durch Subtraktion eines Spannungsab fallwertes V_TH in Folge der Gateoxidschicht 19 von V_H ergibt, vom Halblei tersubstrat 16 erzeugt, wodurch Elektronen in einem Teil nahe der Oberfläche des Substrats 16 neu verteilt werden.

Die Elektronen werden also akkumuliert, um einen Bereich mit negativen La dungen an der Zwischenfläche von Substrat 16 und Gateoxidschicht 19 und einen Bereich mit positiven Ladungen der selben Menge in dem Teil ausge nommen der Zwischenfläche zu bilden, um dadurch eine Inversionsschicht unter der Gateoxidschicht 19 zu bilden. Der erste Transistor 14 ist dement sprechend im EIN-Zustand, so daß ein elektrischer Weg zwischen den Source- und Drainbereichen des ersten Transistors 14 gebildet ist. In dem Fall, daß eine hohe Spannung V_H' an die Bitleitung 11 angelegt ist, um den logischen Wert "1" zu schreiben, wird hier das Potential für Elektronen in der Drain elektrode höher als das der Bitleitung 11. Somit wandern Elektronen von der Drainelektrode zu der Bitleitung 11, und das Potential für Elektronen in der Drainelektrode ist wieder verringert, wenn die Elektronen vollständig aus der Drainelektrode heraus kommen. Entsprechend der oben beschriebenen Neu verteilung der Elektronen werden die entsprechenden Potentiale der Drain elektrode und der Bitleitung ausgeglichen, so daß die Elektronen nicht mehr bewegt werden und die Schreiboperation der DRAM-Fälle ist abgeschlossen. Da die Drainelektrode des ersten Transistors 14 mit der Gateelektrode des zweiten Transistors 15 gekoppelt ist, wird hier die Gateelektrode des zweiten Transistors 15 auf demselben Potential gehalten, wie die Drainelektrode des ersten Transistors 14.

Danach wird, wenn das Massepotential oder eine niedrige Spannung V_L an die Gateelektrode 20 des ersten Transistors 14 durch die Wortleitung 12 angelegt wird, um den ersten Transistor 14 im AUS-Zustand zu halten, 0 V oder eine Spannung V_L - V_TH, die sich durch Subtraktion eines Spannungabfallwertes V_TH in Folge der Gateoxidschicht 19 von V_H ergibt, vom Halbleitersubstrat 16 erzeugt, um dadurch die Elektronen neu zu verteilen. Die Elektronen wer den also verarmt, um einen Bereich mit positiven Ladungen an der Zwi schenfläche von Substrat und Gateoxidschicht 19 und einen Bereich mit ne gativen Ladungen vom selben Betrag in dem Bereich ausgenommen der Zwi schenfläche zu bilden. Dementsprechend wird die Inversionsschicht, die auf der Oberfläche des Substrats unter der Gateoxidschicht 19 gebildet ist, wieder zu der Verarmungsschicht, um den ersten Transistor 14 im AUS-Zustand zu halten, woraus sich das Schließen des elektrischen Weges zwischen den Sour ce- und Drainelektroden des ersten Transistors 14 ergibt. Somit wird eine La dungsinformation logisch "1" entsprechend V_H' in der Gateelektrode des zweiten Transistors 15 gespeichert und belassen, bis die Leseoperation ausge führt wird.

Das Schreiben von logisch "0" in die DRAM-Zelle wird nun beschrieben. Wenn das Massepotential an das Halbleitersubstrat 16 angelegt ist, und das Massepotential oder ein niedriges Potential an alle Wortleitungen 12 angelegt ist, wird, wenn eine hohe Spannung V_H an die Gateelektrode 20 des ersten Transistors 14 durch die ausgewählte Wortleitung 12 angelegt ist, ein elektri scher Weg zwischen den Source- und Drainbereichen des ersten Transistors 14 gebildet. Hierbei ist das Potential für Elektronen der mit der Gateelektrode des zweiten Transistors 15 gekoppelten Drainelektrode des ersten Transistors 14 gleich oder niedriger als das der Bitleitung 11, so daß Elektronen von der Bitleitung 11 zu der Drainelektrode des ersten Transistors 14, also zur Ga teelektrode des zweiten Transistors 15, wandern und darin akkumuliert wer den. Wenn Elektronen wie oben beschrieben akkumuliert werden, wird das Potential für Elektronen in der Drainelektrode des ersten Transistors 14, also der Gateelektrode des zweiten Transistors 15 vergrößert. Wie oben beschrie ben werden, wenn die jeweiligen Potentiale der Bitleitung 11 und der Drain elektrode des ersten Transistors 14 ausgeglichen sind, Elektronen nicht mehr bewegt, wodurch der Schreibbetrieb der DRAM-Zelle abgeschlossen ist. Danach wird das Massepotential oder eine niedrige Spannung V_L (V_L ist eine Spannung, die gefordert wird, um dem Transistor zu gestatten, im AUS- Zustand zu sein) an die Gateelektrode 20 des ersten Transistors 14 durch die Wortleitung 12 angelegt, um den ersten Transistor 14 im AUS-Zustand zu halten. Wie oben beschrieben, wird, wenn der erste Transistor 14 im AUS- Zustand ist, so daß der elektrische Weg zwischen den Source- und Drainbe reichen unterbrochen ist, eine Ladungsinformation logisch "0" entsprechend dem Elektronenpotential der Bitleitung 11 in der Gateelektrode des zweiten Transistors 15 gespeichert und darin belassen, bis der Lesebetrieb ausgeführt wird.

Als nächstes wird der Lesebetrieb einer DRAM-Zelle entsprechend dem er sten Ausführungsbeispiel der vorliegenden Erfindung beschrieben. Wenn das Massepotential an das Halbleitersubstrat 16 angelegt ist und der erste Tran sistor im AUS-Zustand ist, so daß die Drainelektrode des ersten Transistors 14 und die Bitleitung 11 elektrisch voneinander abgeschnitten sind, wird die Referenzspannungszuführleitung 13 (die in Fig. 3B gezeigte zweite Metallei tung 23) ausgewählt und eine Lesespannung, also eine Referenzspannung V_M (V_M ist eine Spannung oberhalb einer zum Betrieb des Transistors erforderli chen Schwellenspannung) an die Drainelektrode des zweiten Transistors 15 durch die ausgewählte Referenzspannungszuführleitung 13 angelegt ist. In dem Fall, daß Ladungsinformation entsprechend logisch "1" in der Gateelek trode des zweiten Transistors 15 gespeichert ist, ist hierbei der zweite Tran sistor 15 im EIN-Zustand in Folge von Ladungen entsprechend einer hohen Spannung V_H-, die die Eigenspannung des zweiten Transistors ist, so daß La dungsinformation entsprechend der Spannung V_M auf die Bitleitung 11 über tragen wird. Im Fall, daß Ladungsinformation entsprechend logisch "0" in der Gateelektrode des zweiten Transistors 15 gespeichert ist, ist der zweite Tran sistor 15 im AUS-Zustand wegen Ladungen entsprechend der niedrigen Span nung V_L oder 0 V, die die Eigenspannung des zweiten Transistors ist, so daß Ladungsinformation entsprechend der Spannung logisch "0" zu der Bitleitung 11 übertragen werden.

Beim oben beschriebenen Schreibbetrieb der DRAM-Zellen entsprechend dem ersten Ausführungsbeispiel der vorliegenden Erfindung wird Ladungsinformation entsprechend logisch "1" oder "0" in der Gateelektrode des zweiten Transistors 15 gespeichert. Beim Lesebetrieb erscheint die Referenzspannung in der Bitleitung 11, im Fall, daß die in der Gateelektrode des zweiten Tran sistors 15 gespeicherte Ladungsinformation logisch "1" entspricht.

Im folgenden wird im einzelnen eine DRAM-Zelle ohne Kondensator und ein Verfahren zum Herstellen einer derartigen DRAM-Zelle entsprechend einem zweiten Ausführungsbeispiel der vorliegenden Erfindung erklärt. Eine DRAM-Zelle entsprechend dem zweiten Ausführungsbeispiel der vorliegen den Erfindung, in der erste und zweite Transistoren eine Zelle (ohne Konden sator) bilden und die Drainelektrode des zweiten Transistors mit der Wortlei tung gekoppelt ist, ist in der Weise aufgebaut, daß eine Zelle - wie in Fig. 6 gezeigt - aus einem ersten Transistor 14, dessen Gateelektrode mit der Wort leitung 12 und dessen Sourceelektrode mit der Bitleitung 11 verbunden ist, und einem zweiten Transistor 15 besteht, in dem Ladungsinformation ent sprechend logisch "1" oder "0" in einer Gateelektrode gespeichert ist und dessen Drainelektrode mit der Wortleitung 12 verbunden ist. Die Bitleitung 11 ist hierbei mit einem Eingangsanschluß eines Leseverstärkers (nicht ge zeigt) verbunden, dessen anderer Eingangsanschluß mit der Bitleitung 11 ei ner Dummy-Zelle oder einer Referenzspannungsversorgung verbunden ist. Die Drainelektrode des ersten Transistors 14 ist mit der Gateelektrode des zweiten Transistors 15 verbunden.

Wie in Fig. 7A und 7B gezeigt, besteht die DRAM-Zelle entsprechend dem zweiten Auführungsbeispiel der vorliegenden Erfindung aus einer Feldoxid schicht 17, die auf einem Isolationsbereich eines Halbleitersubstrats 16 ge bildet ist, einer Gateelektrode 20, die auf einer Gateisolationsschicht 19 ge bildet ist, die auf einem vorbestimmten Teil eines durch die Feldoxidschicht 17 bestimmten aktiven Bereichs gebildet ist, einem ersten Verunreinigungs diffusionsbereich 18, der auf einem Teil des Halbleitersubstrats 16 auf beiden Seiten der Gateelektrode 20 gebildet ist, einer Polysiliziumschicht 21, die auf der Gateelektrode 20 und dem ersten Verungreinigungsdiffusionsbereich 18 gebildet ist, um davon selektiv isoliert zu sein, einem zweiten Verunreini gungsdiffusionsbereich 21a, der in einem Teil der auf der Gateelektrode 20 liegenden Polysiliziumschicht 21 gebildet ist, und einer Metalleitung 23, die in Kontakt mit dem ersten Verunreinigungsdiffusionsbereich 18 und einer Seite des zweiten Verunreinigungsdiffusionsbereichs 21a ist. Hierbei ist die andere Seite des zweiten Verunreinigungsdiffusionsbereichs 21a in Kontakt mit der Gateelektrode 20. Der erste Verunreinigungsdiffusionsbereich 18 bil det die Source- und Drainbereiche des ersten Transistors 14, und der Drainbe reich des ersten Transistors 14 dient als Gateelektrode des zweiten Transi stors 15 (TFT), der mit der Polysiliziumschicht 21 gebildet ist. Der zweite Verunreinigungsdiffusionsbereich 21a, der in in der Polysiliziumschicht 21 gebildet ist, bildet die Source- und Drainbereiche des zweiten Transistors 15, und die Metalleitung 23 dient als Bitleitung 11.

Ein Verfahren zur Herstellung einer DRAM-Zelle mit der oben beschriebenen Struktur entsprechend dem zweiten Ausführungsbeispiel der vorliegenden Erfindung wird im folgenden anhand der Fig. 8a bis 8e erklärt.

Als erstes wird, wie in Fig. 8a gezeigt, eine aus einer Unterlage-Oxidschicht und einer Nitridschicht gebildete Oxidationsstoppermaskenschicht (nicht ge zeigt) selektiv auf dem Halbleitersubstrat 16 gebildet, und eine Wärmebe handlung wird bei einer Temperatur von 800 bis 1100°C ausgeführt, um die Feldoxidschicht 17 zu bilden. Hierdurch werden aktive Bereiche bestimmt. Dann wird eine Gateoxidschicht 19 auf der gesamten Oberfläche des Halblei tersubstrats 16 gebildet, und eine Polysiliziumschicht wird auf der Gateoxid schicht 19 durch LPCVD gebildet. Danach wird eine Kappenoxidschicht auf der Polysiliziumschicht mit einer Dicke von 50 bis 200 nm gebildet, und ein Photoresist (nicht gezeigt) wird auf der gesamten Oberfläche des Substrats aufgetragen und dann gemustert. Dann werden die Kappenoxidschicht, die Polysiliziumschicht und die Gateoxidschicht 19 selektiv geätzt, wobei das gemusterte Photoresist als Maske dient, um die Gateelektrode 20 zu bilden. Danach wird eine Verunreinigungs-Ionenimplantation unter Verwendung der Gateelektrode 20 als Maske ausgeführt, um einen ersten Verunreinigungsdif fusionsbereich 18 zu bilden, der als Source- und Drainbereiche des ersten Transistors 14 dient.

Wie in Fig. 8b gezeigt, wird eine Oxidschicht auf der gesamten Oberfläche des Substrats 16 gebildet und zurückgeätzt, um dadurch Gateseitenwände an den Seiten der Gateelektrode 20 zu bilden. Dann wird wie in Fig. 8c gezeigt eine thermische Oxidation bei einer Temperatur von 800 bis 1100°C durchge führt, um eine erste Zwischenisolationsschicht 24 auf einem freiliegendem Teil des Substrats 16 mit einer Dicke von 5 bis 20 nm zu bilden, um dadurch den zweiten Transistor elektrisch zu isolieren, der in dem folgenden Prozeß gebildet wird. Die Kappenoxidschicht, die auf der Gateelektrode liegt, wird selektiv geätzt, um ein Kontaktloch zu bilden, und dann wird eine Polysilizi umschicht auf der gesamten Oberfläche des Substrats durch LPCVD oder PECVD gebildet und gemustert, um auf einem vorbestimmten Abschnitt eine Polysiliziumschicht 21 zu bilden. Ein Photoresist (nicht gezeigt) wird auf die gesamte Oberfläche des Substrats einschließlich der gemusterten Polysilizi umschicht 21 aufgetragen und gemustert, und dann wird unter Benutzung des gemusterten Photoresists als Maske eine Ionenimplantation in die Polysilizi umschicht 21 ausgeführt, um einen zweiten Verunreinigungsdiffusionsbereich 21a zu bilden, der als Source- und Drainbereiche des zweiten Transistors dient (Fig. 8d).

Wie in Fig. 8e gezeigt, wird eine zweite Zwischenisolationsschicht 25 auf der gesamten Oberfläche des Substrats gebildet und selektiv geätzt, um ein Kon taktloch zur Verbindung einer Seite des zweiten, in der Polysiliziumschicht 21 gebildeten Verunreinigungsdiffusionsbereichs 21a mit einer nachfolgend zu bildenden Metalleitung zu bilden. Danach wird ein leitendes Material auf der gesamten Oberfläche des Substrats einschließlich dem Kontaktloch abge schieden und gemustert, um die Metalleitung 23 zu bilden. Auch der erste Verunreinigungsdiffusionsbereich 18 wird durch ein Kontaktloch in der zweiten Zwischenisolationsschicht 25 hindurch mit der Metallleitung 23 ver bunden.

In der oben beschriebenen DRAM-Zelle entsprechend dem zweiten Ausfüh rungsbeispiel der vorliegenden Erfindung ist die Drainelektrode des zweiten Transistors 15 mit der Wortleitung 12 gekoppelt und die Lese- und Schrei boperationen werden unter Benutzung der Wortleitung 12 durchgeführt. Die Schreiboperation ist also die gleiche wie beim ersten Ausführungsbeispiel der vorliegenden Erfindung und die Leseoperation wird in der Weise ausgeführt, daß eine Lesespannung (Referenzspannung) über die Wortleitung 12 an die Gateelektrode des ersten Transistors 14 und an die Drainelektrode des zweiten Transistors 15 angelegt wird.

In der DRAM-Zelle entsprechend dem ersten oder zweiten Ausführungsbei spiel der vorliegenden Erfindung wird eine Spannung oberhalb der Schwel lenspannung an die Gateelektrode des ersten Transistors angelegt, und das Massepotential wird an die Bitleitung angelegt, um dadurch logisch "0" zu schreiben. Hierdurch wird eine in der Gateelektrode des zweiten Transistors gespeicherte Ladungsinformation auf das Massepotential zurückgesetzt. Wie oben beschrieben, sind wiederholte Lese- und Schreiboperationen möglich, wobei die Referenzspannung auf die Bitleitung übertragen wird oder nicht, entsprechend dem logischen Wert einer in die Einheitsspeicherzelle der DRAM-Zelle ohne Kondensator nach der vorliegenden Erfindung einge schriebenen Ladungsinformation. Daher kann die DRAM-Zelle nach der vor liegenden Erfindung für verschiedene Speichervorrichtungen wie nicht flüch tige Speichervorrichtungen verwendet werden, außer wenn die in der Ga teelektrode des zweiten Transistors gespeicherte Ladungsinformation infolge von Lecken unter die Schwellenspannung sinkt.

In der DRAM-Zelle ohne Kondensator der vorliegenden Erfindung wird der gespeicherte logische Wert unter Benutzung der Referenzspannung gelesen, so daß die Unterscheidung des logischen Zustands im Leseverstärker verbes sert ist, wodurch die Zuverlässigkeit der Vorrichtung erhöht wird. Da die DRAM-Zelle keinen Kondensator besitzt, ist es auch nicht erforderlich, die dreidimensionale Struktur anzuwenden, um die Kapazität zu vergrößern. Hieraus ergibt sich eine Erhöhung der Integration der Vorrichtung.

Claims

1. Dynamischer Speicher mit wahlfreiem Zugriff, mit:

a) einer Gateelektrode (20), die auf einem Halbleitersubstrat (16) gebildet ist;
b) ersten Verunreinigungsdiffusionsbereichen (18), die auf einem Teil des Halbleitersubstrats (16) auf beiden Seiten der Gateelektrode (20) gebildet sind, um Source- und Drainbereiche eines ersten Transistors (14) zu bilden;
c) einer Polysiliziumschicht (21), die auf der Gateelektrode (20) und einem der ersten Verunreinigungsdiffusionsbereiche (18) gebildet ist;
d) zweiten Verunreinigungsdiffusionsbereichen (21a), die in einem Teil der Polysiliziumschicht (21) gebildet sind, um Source- und Drainbereiche eines zweiten Transistors (15) zu bilden, dessen Kanalbereich auf dem einen der ersten Verunreinigungsdiffusionsbereiche (18) liegt,
e) wobei einer der zweiten Verunreinigungsdiffusionsbereiche (21a) mit ei ner ersten Leitung (22; 12 (20)) gekoppelt ist; und
f) einer zweiten Leitung (23), die in Kontakt mit dem anderen der ersten Verunreinigungsdiffusionsbereiche (18) und dem anderen der zweiten Verun reinigungsbereiche (21a) ist.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die erste Lei tung (22) eine Referenzspannungszuführleitung (13) ist, über die eine Refe renzspannung an eine Seite des zweiten Verunreinigungsdiffusionsbereichs (21a) anlegbar ist.

3. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die erste Lei tung (22) von der Gateelektrode (20) gebildet ist.

4. Speicher nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die zweite Leitung (23) eine Bitleitung (11) ist, die während eines Lesebetriebs Daten ausgibt und die während eines Schreibbetriebs Daten empfängt.

5. Speicher nach einem der vorstehenden Ansprüche, dadurch gekenn zeichnet, daß zwischen dem ersten Verunreinigungsdiffusionsbereich (18) und der Polysiliziumschicht (21) eine erste Zwischenisolationsschicht (24) mit einer Dicke von 5 bis 20 nm durch Wärmebehandlung bei einer Temperatur von 800 bis 1100°C gebildet ist.

6. Speicher nach einem der vorstehenden Ansprüche, dadurch gekenn zeichnet, daß die Gateelektrode (20) von einer durch Niederdruckgasphasen abscheidung (LPCVD) hergestellten Polysiliziumschicht gebildet ist, auf der eine Kappenoxidschicht mit einer Dicke von 50 bis 200 nm vorgesehen ist.

7. Speicher nach einem der vorstehenden Ansprüche, dadurch gekenn zeichnet, daß die Polysiliziumschicht (21) mittels Niederdruckgasphasenab scheidung (LPCVD) gebildet ist.

8. Speicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Polysiliziumschicht (21) durch plasmaverstärkte Gasphasenabschei dung (PECVD) gebildet ist.