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DE19650303A1 - Integrierte Speicherschaltung - Google Patents

Integrierte Speicherschaltung

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Publication number
DE19650303A1
DE19650303A1 DE19650303A DE19650303A DE19650303A1 DE 19650303 A1 DE19650303 A1 DE 19650303A1 DE 19650303 A DE19650303 A DE 19650303A DE 19650303 A DE19650303 A DE 19650303A DE 19650303 A1 DE19650303 A1 DE 19650303A1
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DE
Germany
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sub
word line
memory cell
cell array
driver
Prior art date
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DE19650303A
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English (en)
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DE19650303B4 (de
Inventor
Jun-Young Jeon
Gi-Won Cha
Sang-Jae Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE19650303A1 publication Critical patent/DE19650303A1/de
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  • Computer Hardware Design (AREA)
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Description

Die Erfindung betrifft einen Halbleiterspeicher, insbesondere eine integrierte Speicherschaltung, die Wortleitungsdecodertreiber für wenigstens vier Unterwortleitungen aufweist, die an der Oberseite und der Unterseite eines Speicherzellenblocks vorgesehen sind.
Auf einer integrierten Speicherschaltung belegen die Speicherzellen den größten Teil des Raumes bzw. der Fläche und die Anzahl an Speicherzellen bestimmt die Speicherkapazität des Speichers. Die Integrationsdichte eines Speichers wird somit zum großen Teil durch die Größe jeder Speicherzelle bestimmt. Bei einem dynamischen Direktzugriffsspeicher (DRAM) sind Spalten- und Zeilendecoder vorgesehen, um spezielle Speicherzellen in Erwiderung auf Adressierungssignale auszuwählen. Demzufolge werden bei dynamischen Direktzugriffsspeichern, die Speicherkapazitäten von 64 Mbit bis 256 Mbit oder höher aufweisen, die Transistoren, die die Spalten- und Zeilendecoder ausbilden, zu einem Faktor, der eine Integration weiter erschwert.
Ein einzelner Spaltendecoder ist für ein Paar von Bitleitungen für einen Paralleltest erforderlich, wenn bei einem dynamischen Direktzugriffsspeicher eine Mehrbit- Testfunktion vorgesehen wird. Demzufolge kann das Layout für einen Spaltendecodertreiber relativ einfach entworfen werden. Jedoch sind zwei Zeilendecoder für jede Wortleitung erforderlich, die mit den jeweiligen Speicherzellen verbunden sind. Außerdem steuern Wortleitungs- Treiberschaltungen mit Speicherzellen verbundene Wortleitungen in Erwiderung auf die Ausgangssignale der Zeilendecoder an. Das Layout dieser Wortleitungs- Treiberschaltungen stellt somit einen Faktor dar, der es schwieriger macht, höhere Integrationsgrade zu erzielen.
Ferner wird die Zugriffszeit eines dynamischen Direktzugriffsspeichers teilweise durch die Zeit bestimmt, die zum Laden der Wortleitungen erforderlich ist, nachdem die Spannung an der entsprechenden Decoderausgangsleitung anzusteigen beginnt. Durch Verringerung der Zeit, die zum Laden der Wortleitungen erforderlich ist, kann somit die Zugriffszeit für den Speicher verringert werden. Für eine Zunahme der Integration des Speichers ist es jedoch erforderlich, daß der Abstand der Wortleitungen verringert wird. Sobald die Integrationsdichte eines Speichers zunimmt, nimmt die Anzahl an Speicherzellen, die mit jeder Wortleitung verbunden sind, zu und die Wortleitungs- Treiberschaltung muß eine größere Stromtreiberkapazität aufweisen. D. h. im einzelnen müssen die Transistoren, die die Wortleitungstreiberschaltung ausbilden, eine größere Treiberkapazität aufweisen, wodurch die von jedem dieser Transistoren belegte Fläche zunimmt. Demzufolge erfordert eine erhöhte Integration, daß die von den Treiberschaltungen belegte Fläche in vertikaler Dimension in einer Richtung verringert wird, die orthogonal zu den Wortleitungen verläuft, während für diese Treiberschaltungen eine größere Treiberkapazität vorgesehen wird. Beide Anforderungen lassen sich jedoch auf einmal nur schwer erfüllen, da für Treiberschaltungen mit größeren Treiberkapazitäten typischerweise größere Flächen erforderlich sind.
Um dieses Problem anzusprechen, wird in der US 5 416 748 mit dem Titel "Halbleiterspeichereinrichtung mit Doppelwortleitungsstruktur" ein dynamischer Direktzugriffsspeicher erörtert. Ein Beispiel eines DRAM mit Doppelwortleitungsstruktur ist in Fig. 2 dargestellt. Wie aus Fig. 2 ersichtlich, weist das DRAM eine Vielzahl von Speicherfeldblöcken 100-1, 100-2,. . . 100-n auf. Da jeder dieser Speicherfeldblöcke den gleichen Aufbau hat, ist in der Zeichnung nur der Speicherfeldblock 100-1 dargestellt, der nachfolgend näher erläutert wird.
Der Speicherfeldblock 100-1 weist eine Vielzahl von Hauptwortleitungen MWL1 bis MWLn auf, die in einer Vielzahl von Zeilen angeordnet sind und wiederum mit einem Zeilendecoder 110 verbunden sind. Dieser Zeilendecoder 110 spricht auf eine Zeilenadresse ADI an, wählt eine der Hauptwortleitungen MWL aus und steuert diese auf einen aktiven, hohen Pegel. Zwischen den beiden benachbarten Hauptwortleitungen MWL1 und MWL2 sind Unterwortleitungstreiber (SWD) 130 vorgesehen. Jeder der Unterwortleitungstreiber 130 weist einen Eingangsknoten, der mit einer zugehörigen Hauptwortleitung MWL verbunden ist, einen Ausgangsknoten, der mit einer zugehörigen Unterwortleitung SWL verbunden ist, und einen Leistungsknoten auf.
Der Speicherfeldblock 100-1 weist ferner eine Vielzahl von Wortdecodertreibern (WDD) 150-1, 150-2 und 150-3 auf, die entsprechend für jede Spalte des Unterwortleitungs- Treiberfelds vorgesehen sind. Jeder Wortdecodertreiber (WDD) weist einen ersten Leistungsausgangsknoten, der gemeinsam mit den Leistungsknoten der ungeradzahligen Unterwortleitungstreiber verbunden ist, die in der gleichen zugehörigen Spalte angeordnet sind, und einen zweiten Leistungsausgangsknoten auf, der gemeinsam mit den Leistungsknoten der geradzahligen Unterwortleitungstreiber verbunden ist. Der Wortdecodertreiber weist ferner einen ersten, zweiten und dritten Adreßeingangsknoten auf.
Der Speicherfeldblock 100-1 schließt ferner einen Wortdecoder (WD) 140 ein, der auf eine andere Zeilenadresse ADII anspricht und seinen Ausgangsknoten auf einen aktiven, hohen Pegel ändert.
In jedem Speicherfeldblock ist jeweils auf der rechten Seite jeder Unterwortleitungs-Treibergruppe ein erstes, zweites bzw. drittes Speicherzellenfeld 120-1, 120-2 und 120-3 vorgesehen, und jede der Wortleitungen MWL1 und MWL2 ist in zwei Unterwortleitungen unterteilt, die sich durch jedes Speicherzellenfeld 120-1, 120-2 und 120-3 erstrecken. Die Unterwortleitungstreiber SWD steuern die Unterwortleitungen SWL0 und SWL1 in den Speicherzellenfeldern an.
Wird wenigstens eine der Hauptwortleitungen MWL1 bis MWLn durch ein vom Zeilendecoder 110 erzeugtes Auswahlsignal aktiviert, so werden die Unterwortleitungstreiber durch die aktivierte Wortleitung MWL freigegeben, sobald die Wortleitung auf ein festgelegtes Spannungspotential angehoben wurde. Alle Unterwortleitungstreiber werden jedoch nicht ausgewählt. Im einzelnen kann zumindest einer der Unterwortleitungstreiber, die freigegeben wurden, durch eine logische Kombination der Treibersignale ΦX1 und ΦX2 ausgewählt werden, die von einem entsprechenden Wortdecodertreiber erzeugt werden. Demzufolge kann wenigstens eine der Unterwortleitungen SWL0 und SWL1 auf ein festgelegtes Spannungspotential mit Hilfe der ausgewählten Unterwortleitungs-Treiberschaltungen angehoben werden.
Bei dem Speicher mit dem obigen Aufbau ist die Verringerung der Größe der entsprechenden Unterwortleitungstreiber beschränkt, obwohl der Integrationsgrad erhöht ist. Ferner erfordert dieser Aufbau, daß der Abstand der Unterwortleitungen durch die Größe des entsprechenden Unterwortleitungstreibers bestimmt wird. Obwohl durch Verwendung des oben beschriebenen Aufbaus mit unterteilten Wortleitungen der Integrationsgrad zugenommen hat, kann demzufolge der Abstand der Hauptwortleitungen und der Abstand der Unterwortleitungen in nicht ausreichendem Maße verringert werden. Somit ist der konventionelle Treiberaufbau mit unterteilten Wortleitungen für integrierte Speicherschaltungen mit höheren Integrationsgraden unzureichend.
Demzufolge besteht weiterhin im Stand der Technik ein Bedarf an einer integrierten Speicherschaltung, die verbesserte Wortleitungs-Treiberschaltungen aufweist.
Es ist somit Aufgabe der Erfindung, eine verbesserte integrierte Speicherschaltung vorzusehen, die eine Kapazität für höhere Integrationsgrade aufweist.
Ferner soll eine integrierte Speicherschaltung vorgesehen werden, bei der wenigstens vier Unterwortleitungen bezüglich einer einzigen Hauptwortleitung angeordnet werden können. Außerdem soll eine integrierte Speicherschaltung vorgeschlagen werden, bei der Wortleitungs-Decodertreiber für Unterwortleitungen an der Oberseite und der Unterseite jedes Speicherzellenblocks vorgesehen sind.
Die Lösung der vorstehenden Aufgabe ergibt sich anhand der Merkmale des Patentanspruches 1 bzw. 10.
Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von Unteransprüchen.
Die erfindungsgemäße, integrierte Speicherschaltung weist auf: einen Speicherzellenblock, der ein Speicherzellenfeld einschließt, das eine Vielzahl von ungeradzahligen und geradzahligen Unterwortleitungen aufweist, die sich durch das Speicherzellenfeld erstrecken; eine erste Decodiereinrichtung, die an einer Oberseite des Speicherzellenblocks angeordnet ist, eine erste Zeilenadresse empfängt und eine Vielzahl von ersten Steuersignalen in Erwiderung darauf erzeugt; eine zweite Decodiereinrichtung, die an einer Unterseite des Speicherzellenblocks angeordnet ist, die erste Zeilenadresse empfängt und eine Vielzahl von zweiten Steuersignalen in Erwiderung darauf erzeugt; einen Zeilendecoder, der eine zweite Zeilenadresse empfängt und ein Wortleitungssignal in Erwiderung darauf erzeugt; einen ersten Treiberblock, der eine erste Vielzahl von Unterwortleitungs-Treiberschaltungen aufweist, die benachbart dem Speicherzellenfeld angeordnet sind, wobei jede Unterwortleitungs-Treiberschaltung der ersten Vielzahl mit einer entsprechenden ungeradzahligen Unterwortleitung des Speicherzellenfelds verbunden ist und wobei die erste Vielzahl von Unterwortleitungs-Treiberschaltungen die entsprechenden ungeradzahligen Unterwortleitungen in Erwiderung auf die ungeradzahligen Steuersignale der ersten und zweiten Steuersignale und das Wortleitungssignal ansteuert; und einen zweiten Treiberblock, der eine zweite Vielzahl von Unterwortleitungs-Treiberschaltungen aufweist, die dem Speicherzellenfeld benachbart sind, das dem ersten Treiberblock gegenüberliegt, wobei jede Unterwortleitungs- Treiberschaltung der zweiten Vielzahl mit einer entsprechenden geradzahligen Unterwortleitung des Speicherzellenfelds verbunden ist und wobei die zweite Vielzahl von Unterwortleitungs-Treiberschaltungen die entsprechenden geradzahligen Unterwortleitungen in Erwiderung auf die geradzahligen Steuersignale der ersten und zweiten Steuersignale und das Wortleitungssignals ansteuert.
Diese Anordnung ermöglicht, daß die Unterwortleitungs- Treiberschaltungen sich in einer vertikalen Richtung orthogonal zu der Wortleitung erstrecken können, was erhöhte Integrationsdichten vorsieht. Mit anderen Worten, die Treiberschaltung für jede Unterwortleitung kann einen Raum (Fläche) in einer vertikalen Dimension belegen, der für die vielfachen Unterwortleitungen vorgesehen ist.
Im einzelnen weist das Speicherzellenfeld eine erste, zweite, dritte und vierte Unterwortleitung auf. In diesem Fall schließt der erste Treiberblock eine erste Unterwortleitungs-Treiberschaltung, die mit der ersten Unterwortleitung verbunden ist und eine zweite Unterwortleitungs-Treiberschaltung ein, die mit der dritten Unterwortleitung verbunden ist. Ebenso schließt der zweite Treiberblock eine erste Unterwortleitungs-Treiberschaltung, die mit der zweiten Unterwortleitung verbunden ist und eine zweite Unterwortleitungs-Treiberschaltung ein, die mit der vierten Unterwortleitung verbunden ist. Mit Hilfe dieser Anordnung kann die Wortleitungs-Treiberschaltung für jede Wortleitung den vierfachen Abstand der Wortleitungen in vertikaler Dimension belegen.
Mit dem Aufbau, der vier Unterwortleitungen einschließt, erzeugt der erste Decoder erste und zweite Decodiersignale in Erwiderung auf die empfangene Zeilenadresse. Der zweite Decoder erzeugt dritte und vierte Decodiersignale in Erwiderung auf die empfangene Zeilenadresse, wobei die erste und zweite Unterwortleitungs-Treiberschaltung des ersten Treiberblocks entsprechend auf die ersten und dritten Decodiersignale ansprechen und wobei die erste und zweite Unterwortleitungs-Treiberschaltung des zweiten Treiberblocks entsprechend auf die zweiten und vierten Decodiersignale ansprechen.
Gemäß einem anderen Aspekt der vorliegenden Erfindung weist eine integrierte Speicherschaltung auf: einen Speicherzellenblock mit einem ersten und zweiten Speicherzellenfeld; einen an einer Oberseite des Speicherzellenblocks angeordneten ersten Decoder, der eine erste Zeilenadresse empfängt und daraufhin ein entsprechendes erstes, zweites und drittes Steuersignal erzeugt; einen an einer Unterseite des Speicherzellenblocks angeordneten zweiten Decoder, der die erste Zeilenadresse empfängt und daraufhin ein entsprechendes viertes, fünftes und sechstes Steuersignal erzeugt; wenigstens eine Hauptwortleitung; eine erste Vielzahl von Unterwortleitungen, die der wenigstens einen Hauptwortleitung entsprechen, wobei jede der Unterwortleitungen der ersten Vielzahl sich durch das erste Speicherzellenfeld erstreckt; eine zweite Vielzahl von Unterwortleitungen, die der wenigstens einen Hauptwortleitung entsprechen, wobei jede Unterwortleitung der zweiten Vielzahl sich durch das zweite Speicherzellenfeld erstreckt; einen ersten Treiberblock, der eine erste Vielzahl von Unterwortleitungs- Treiberschaltungen aufweist, die zwischen dem ersten und zweiten Speicherzellenfeld angeordnet ist, wobei eine erste und zweite Unterwortleitungs-Treiberschaltung des ersten Treiberblocks entsprechend mit der zweiten und vierten Unterwortleitung jedes ersten und zweiten Speicherzellenfelds verbunden ist, wobei die erste Unterwortleitungs-Treiberschaltung die zweiten Unterwortleitungen des ersten und zweiten Speicherzellenfelds in Erwiderung auf das zweite Steuersignal und ein Signal auf der wenigstens einen Hauptwortleitung ansteuert und wobei die zweite Unterwortleitungs-Treiberschaltung die vierten Unterwortleitungen des ersten und zweiten Speicherzellenfelds in Erwiderung auf das fünfte Steuersignal und ein Signal auf der wenigstens einen Hauptwortleitung ansteuert; einen zweiten Treiberblock, der eine zweite Vielzahl von Unterwortleitungs- Treiberschaltungen aufweist, die benachbart dem ersten Speicherzellenfeld angeordnet ist, das dem ersten Treiberblock gegenüberliegt, wobei eine erste und eine zweite Unterwortleitungs-Treiberschaltung des zweiten Treiberblocks entsprechend mit der ersten und dritten Unterwortleitung des ersten Speicherzellenfelds verbunden ist, wobei die erste Unterwortleitungs-Treiberschaltung die erste Unterwortleitung des ersten Speicherzellenfelds in Erwiderung auf das erste Steuersignal und das Signal auf der Hauptwortleitung ansteuert und wobei die zweite Unterwortleitungs-Treiberschaltung die vierte Unterwortleitung des ersten Speicherzellenfelds in Erwiderung auf das vierte Steuersignal und ein Signal auf der wenigstens einen Hauptwortleitung ansteuert; und einen dritten Treiberblock, der eine dritte Vielzahl von Unterwortleitungs-Treiberschaltungen aufweist, die benachbart dem zweiten Speicherzellenfeld, das dem ersten Treiberblock gegenüberliegt, angeordnet ist, wobei eine erste und zweite Unterwortleitungs-Treiberschaltung des dritten Treiberblocks entsprechend mit der ersten und dritten Unterwortleitung des zweiten Speicherzellenfelds verbunden ist, wobei die erste Unterwortleitungs- Treiberschaltung die erste Unterwortleitung des zweiten Speicherzellenfelds in Erwiderung auf das dritte Steuersignal und das Signal auf der wenigstens einen Hauptwortleitung ansteuert und wobei die zweite Unterwortleitungs-Treiberschaltung die dritte Unterwortleitung des zweiten Speicherzellenfelds in Erwiderung auf das sechste Steuersignal und ein Signal auf der wenigstens einen Hauptwortleitung ansteuert.
Die integrierte Speicherschaltung der vorliegenden Erfindung ermöglicht die Erzielung höherer Grade an Integrationsdichte, was zu einer erhöhten Speicherkapazität führt.
Die Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Layout für einen dynamischen Direktzugriffsspeicher (DRAM) gemäß einem Aspekt der Erfindung und
Fig. 2 ein Layout für einen dynamischen Direktzugriffsspeicher (DRAM) gemäß dem Stand der Technik.
Ein Ausführungsbeispiel einer integrierten Speicherschaltung gemäß der Erfindung ist in Fig. 1 verdeutlicht. Wie daraus ersichtlich, weist der Speicher eine Vielzahl von Speicherzellenblöcken 200-1, 200-2, 200- 3, . . ., und 200-n auf. Jeder Speicherzellenblock umfaßt einen Zeilendecoder 210, der Zeilenadreßsignale ADI decodiert, Speicherzellenfelder 220 und 222, die in einer Richtung angeordnet sind, die orthogonal zu den Bitleitungen verläuft, und Unterwortleitungs- Treiberschaltungen SWD1-SWD6. Das erste und zweite Speicherzellenfeld 220 und 222 ist links bzw. rechts vorgesehen und die Unterwortleitungs-Treiberschaltungen sind im ersten, zweiten und dritten Treiberblock 230-1, 230-2 und 230-3 angeordnet. Der erste Treiberblock 230-1 grenzt an das erste Speicherzellenfeld 220 an, das dem zweiten Treiberblock 230-2 gegenüberliegt. Der zweite Treiberblock 230-2 ist zwischen dem ersten und zweiten Speicherzellenfeld 220 und 222 angeordnet. Der dritte Treiberblock 230-3 grenzt an das zweite Speicherzellenfeld 222 an, das dem zweiten Treiberblock 230-2 gegenüberliegt. Die Unterwortleitungs-Treiberschaltungen SWD1-SWD6, die in den jeweiligen Treiberblöcken vorgesehen sind, werden in Erwiderung auf Treibersignale ΦX1, ΦX2, ΦX3, ΦX4, ΦX5 und ΦX6 wahlweise aktiviert. Diese Treibersignale werden von Wortleitungsdecoder-Treibern WDD1-WDD6 erzeugt, die Steuersignale ΦD1, ΦD2, ΦD3 und ΦD4 von Wortleitungsdecodern 240-1 und 240-2 decodieren. Die Wortleitungsdecoder sind entsprechend an der Oberseite und der Unterseite des Speicherzellenblocks 200-1 vorgesehen. Die Wortleitungsdecoder decodieren Zeilenadreßsignale ADII und erzeugen Steuersignale ΦD1, ΦD2, ΦD3 und ΦD4. Der Wortleitungsdecoder 240-1 und die Wortleitungsdecoder- Treiber WDD1-WDD3 sind an der Oberseite des Speicherzellenblocks 200-1 und der Wortleitungsdecoder 240-2 und die Wortleitungsdecoder-Treiber WDD4-WDD6 sind an der Unterseite des Speicherzellenblocks 200-1 angeordnet.
Ferner verlaufen eine erste Vielzahl von Bitleitungen durch das erste Speicherzellenfeld 220 und eine zweite Vielzahl von Bitleitungen durch das zweite Speicherzellenfeld 222. Die Unterwortleitungs-Treiberschaltungen SWD1 und SWD2 des ersten Treiberblocks 230-1 sind parallel zueinander angeordnet und verlaufen bezüglich der Hauptwortleitung MWL in orthogonaler Richtung. Die Unterwortleitungs- Treiberschaltungen SWD3 und SWD4 des zweiten Treiberblocks 230-2 sind parallel zueinander angeordnet und verlaufen bezüglich der Hauptwortleitung MWL in orthogonaler Richtung. Die Unterwortleitungs-Treiberschaltungen SWD5 und SWD6 des dritten Treiberblocks 230-3 sind parallel zueinander angeordnet und verlaufen bezüglich der Hauptwortleitung MWL in orthogonaler Richtung.
In dem ersten und dritten Treiberblock 230-1 und 230-3 wird die Hauptwortleitung MWL durch die Unterwortleitungs- Treiberschaltungen SWD1, SWD2, SWD5 und SWD6 in zwei Unterwortleitungen SWL1 und SWL3 für jedes Speicherzellenfeld unterteilt. Außerdem wird die Hauptwortleitung durch die Unterwortleitungs- Treiberschaltungen SWD3 und SWD4 des zweiten Treiberblocks 230-2 in zwei Unterwortleitungen SWL2 und SWL4 unterteilt.
Wie nochmal aus Fig. 1 ersichtlich, sind die Unterwortleitungs-Treiberschaltungen SWD3 und SWD4 des zweiten Treiberblocks 230-2 parallel zwischen dem ersten und zweiten Speicherzellenfeld 220 und 222 vorgesehen. Die Unterwortleitungs-Treiberschaltungen SWD1 und SWD2 des ersten Treiberblocks 230-1 sind parallel angrenzend an das erste Speicherzellenfeld 220 angeordnet, das dem zweiten Treiberblock 230-2 gegenüberliegt. Die Unterwortleitungs- Treiberschaltungen SWD5 und SWD6 des dritten Treiberblocks 230-3 sind parallel angrenzend an das zweite Speicherzellenfeld 222 angeordnet, das dem zweiten Treiberblock 230-2 gegenüberliegt. Mit anderen Worten, die Unterwortleitungs-Treiberschaltungen SWD1-SWD6 für die entsprechenden Unterwortleitungen sind zwischen benachbarten Hauptwortleitungen und in Richtung der Bitleitungen angeordnet. Bei diesem Beispiel weisen die Unterwortleitungs-Treiberschaltungen Wortleitungs- Treibertransistoren auf, die MOS-Transistoren sein können.
Im einzelnen erstrecken sich jeweils die geradzahligen Wortleitungen SWL2 und SWL4 des ersten und zweiten Speicherzellenfelds 220 und 222 zu dem zweiten Treiberblock 230-2 und sind gemeinsam entsprechend mit den Unterwortleitungs-Treiberschaltungen SWD3 und SWD4 verbunden, wie dies aus Fig. 1 ersichtlich ist. Mit anderen Worten, die Unterwortleitungen SWL2 der Speicherzellenfelder 220 und 222 sind gemeinsam mit der Unterwortleitungs-Treiberschaltung SWD3 des zweiten Treiberblocks 230-2 verbunden und die Unterwortleitungen SWL4 der Felder 220 und 222 sind gemeinsam mit der Unterwortleitungs-Treiberschaltung SWD4 des zweiten Treiberblocks 230-2 verbunden.
Die ungeradzahligen Wortleitungen SWL1 und SWL3 des ersten Speicherzellenfelds 220 sind entsprechend mit den Unterwortleitungs-Treiberschaltungen SWD1 und SWD2 des ersten Treiberblocks 230-1 verbunden. Wie aus Fig. 1 ersichtlich, ist die Unterwortleitung SWL3 des ersten Speicherzellenfelds 220 zwischen den geradzahligen Wortleitungen SWL2 und SWL4 vorgesehen und mit der Unterwortleitungs-Treiberschaltung SWD2 des ersten Treiberblocks 230-1 verbunden. Die Unterwortleitung SWL1 des ersten Speicherzellenfelds 220 ist über der geradzahligen Unterwortleitung SWL2 vorgesehen und mit der Unterwortleitungs-Treiberschaltung SWD1 des ersten Treiberblocks 230-1 verbunden.
Das zweite Speicherzellenfeld 222 weist auch ungeradzahlige Unterwortleitungen SWL1 und SWL3 auf, wobei jede dieser Unterwortleitungen sich zum dritten Treiberblock 230-3 erstreckt. Im einzelnen ist die Unterwortleitung SWL3 mit der Unterwortleitungs-Treiberschaltung SWD6 verbunden und zwischen den geradzahligen Unterwortleitungen SWL2 und SWL4 vorgesehen. Die Unterwortleitung SWL1 des zweiten Speicherzellenfelds 222 ist über der geradzahligen Unterwortleitung SWL2 angeordnet und steht mit der Unterwortleitungs-Treiberschaltung SWD5 des dritten Treiberblocks 230-3 in Verbindung.
Wie aus Fig. 1 ersichtlich, ist der Speicherzellenblock 200-1 zwischen Wortleitungs-Treiberbereichen 250-1 und 250-2 angeordnet, die an der Oberseite und Unterseite des Speicherzellenblocks 200-1 vorgesehen sind. Jeder dieser Wortleitungs-Treiberbereiche weist einen Wortleitungsdecoder und eine Vielzahl von Wortleitungsdecoder-Treibern entsprechend der Anzahl an Unterwortleitungs-Treiberblöcken auf.
In dem Wortleitungs-Treiberbereich 250-1 an der Oberseite des Speicherzellenblocks 200-1 decodiert der Wortleitungsdecoder 240-1 Zeilenadreßsignale ADII und erzeugt die Steuersignale ΦD1 und ΦD2. Die Wortleitungsdecoder-Treiber WDD1 und WDD3 steuern entsprechend die Unterwortleitungs-Treiberschaltungen SWD1 und SWD5 in Erwiderung auf das Steuersignal D1 an. Der Wortleitungsdecoder-Treiber WDD2 steuert die Unterwortleitungs-Treiberschaltung SWD3 in Erwiderung auf das Steuersignal ΦD2 an.
In dem Wortleitungs-Treiberbereich 250-2 an der Unterseite des Speicherzellenblocks 200-1 decodiert der Wortleitungsdecoder 240-2 Zeilenadreßsignale ADII und erzeugt Steuersignale ΦD3 und ΦD4. Die Wortleitungsdecoder-Treiber WDD4 und WDD6 steuern entsprechend die Unterwortleitungs-Treiberschaltungen SWD2 und SWD6 in Erwiderung auf das Steuersignal ΦD3 an. Der Wortleitungsdecoder-Treiber WDD5 steuert die Unterwortleitungs-Treiberschaltung SWD4 in Erwiderung auf das Steuersignal ΦD4 an. Außerdem dient der Wortleitungs- Treiberbereich 250-2 als ein oberseitiger Wortleitungs- Treiberbereich eines zweiten Speicherzellenblocks 200-2, der dem ersten Speicherzellenblock 200-1 folgt. Wie aus Fig. 1 ersichtlich, decodiert der Wortleitungsdecoder 240-2 Zeilenadreßsignale ADII und erzeugt die Steuersignale ΦD3 und ΦD4. Die Wortleitungsdecoder-Treiber WDD4 und WDD6 steuern entsprechend die Unterwortleitungs- Treiberschaltungen SWD2 und SWD6 des zweiten Speicherzellenblocks 200-2 in Erwiderung auf das Steuersignal ΦD3 an. Der Wortleitungsdecoder-Treiber WDD5 steuert die Unterwortleitungs-Treiberschaltung SWD4 des zweiten Speicherzellenblocks 200-2 in Erwiderung auf das Steuersignal ΦD4 an.
Die Speicherzellen jedes Speicherzellenfelds sind an den Schnittpunkten der Unterwortleitungen mit den Bitleitungen angeordnet. Falls ein Speicheraufbau mit gefalteten Bits verwendet wird, brauchen die Speicherzellen nicht an jedem Schnittpunkt angeordnet werden. Statt dessen können mit den entsprechenden Bitleitungen Leerzellen verbunden werden, um eine Bezugsspannung Vcc/2 vorzusehen. Wie aus Fig. 1 ersichtlich, decodiert der Zeilendecoder 210 die Zeilenadresse ADI und gibt wahlweise die Hauptwortleitung MWL in Erwiderung auf die Zeilenadresse ADI für einen hohen Pegel frei.
Mit Bezug auf die Fig. 1 wird nachfolgend die Betriebsweise einer integrierten Speicherschaltung mit unterteilten Wortleitungen beschrieben. Für die Erörterung wird davon ausgegangen, daß jede Speicherzelle aus einem Ein- Transistor-Typ besteht, der einen Ladungsspeicherkondensator, der mit einem festen Potential verbunden ist, und ein zwischen dem Kondensator und die Bitleitung geschaltetes Transfergate in Form eines MOS- Transistors aufweist. Wie es für den Fachmann bekannt ist, überträgt das Transfergate eine Ladung vom Speicherkondensator zur Bitleitung.
Sollen Daten von einer Speicherzelle gelesen werden, so wird eine Zeilenadresse ADI vom Zeilendecoder 210 decodiert und eine der Adresse entsprechende Wortleitung ausgewählt. Obwohl der in Fig. 1 dargestellte Zeilendecoder 210 eine einzige Hauptwortleitung MWL aufweist, ist es für den Fachmann ersichtlich, daß Mehrfachwortleitungen vorgesehen werden können. In Erwiderung auf die Zeilenadresse wird die der Zeilenadresse entsprechende Hauptwortleitung aktiviert. Die Unterwortleitungs-Treiberschaltungen der Treiberblöcke werden durch die aktivierte Wortleitung MWL freigegeben, da die Wortleitung auf ein festes Spannungspotential angehoben wird. Jedoch werden nicht alle Treiberschaltungen ausgewählt. Im einzelnen kann wenigstens eine der Unterwortleitungs-Treiberschaltungen, die freigegeben wurde, durch eine logische Kombination der Treibersignale ΦX1-ΦX6 ausgewählt werden. Diese Treibersignale werden von den Wortleitungsdecoder-Treibern WDD1-WDD6 der Wortleitungsdecoder 240-1 und 240-2 in Erwiderung auf die von den Wortleitungsdecodern 240-1 und 240-2 erzeugten Steuersignale ΦD1, ΦD2, ΦD3 und ΦD4 erzeugt. Demzufolge kann wenigstens eine der Unterwortleitungen SWL1-SWL4 auf ein festes Spannungspotential mit Hilfe der ausgewählten Unterwortleitungs-Treiberschaltungen angehoben werden. Wird angenommen, daß während der Lesevorgänge die Unterwortleitungen auf ein festes Spannungspotential angehoben werden, so werden die Daten, die in den Kondensatoren der ausgewählten Speicherzellen, die mit den ausgewählten Unterwortleitungen verbunden sind, gespeichert sind, zu den entsprechenden Bitleitungen übertragen.
Damit die Unterwortleitung SWL1 z. B. auf ein festes Spannungspotential angehoben werden kann, werden die Unterwortleitungs-Treiberschaltungen SWD1 und SWD5, die mit der Hauptwortleitung MWL verbunden sind, mit Hilfe der Treibersignale ΦX1 und ΦX5 ausgewählt. Um die Unterwortleitungen SWL2 des ersten und zweiten Speicherzellenfelds auswählen zu können, wird die Unterwortleitungs-Treiberschaltung SWD3 mit Hilfe des Treibersignals ΦX3 ausgewählt, so daß die Unterwortleitungen SWL2 auf das feste Spannungspotential angehoben werden. Um die Unterwortleitungen SWL4 des ersten und zweiten Speicherzellenfelds auswählen zu können, wird die Unterwortleitungs-Treiberschaltung SWD4 mit Hilfe des Treibersignals ΦX4 ausgewählt, so daß die Unterwortleitungen SWL4 auf das feste Spannungspotential angehoben werden. Die Unterwortleitungen SWL1 der Speicherzellenfelder können in Erwiderung auf die Treibersignale ΦX1 und ΦX5 mit Hilfe der Unterwortleitungs-Treiberschaltungen SWD1 und SWD5 aktiviert werden. Die Unterwortleitungen SWL3 können in Erwiderung auf die Treibersignale ΦX2 und ΦX6 mit Hilfe der Unterwortleitungs-Treiberschaltungen SWD2 und SWD6 aktiviert werden.
Bei dem obigen Aufbau sind die Unterwortleitungs- Treiberschaltungen in drei Blöcke 230-1, 230-2 und 230-3 unterteilt. Der erste Treiberblock 230-1 ist an der linken Seite des ersten Speicherzellenfelds 220, der zweite Treiberblock 230-2 zwischen den Speicherzellenfeldern 220 und 222 und der dritte Treiberblock 230-3 an der rechten Seite des zweiten Speicherzellenfelds 222 angeordnet. Jeder der Treiberblöcke weist zwei Unterwortleitungs- Treiberschaltungen auf, die parallel zueinander und in Richtung der Bitleitung angeordnet sind. Die Unterwortleitungs-Treiberschaltungen SWD1 und SWD2 sind entsprechend vorgesehen, um die ungeradzahligen Unterwortleitungen SWL1 und SWL3 des ersten Speicherzellenfelds 220 anzusteuern. Ferner sind die Unterwortleitungs-Treiberschaltungen SWD5 und SWD6 entsprechend vorgesehen, um die ungeradzahligen Unterwortleitungen SWL1 und SWL3 des zweiten Speicherzellenfelds 222 anzusteuern. Die Unterwortleitungs- Treiberschaltungen SWD3 und SWD4 sind entsprechend vorgesehen, um die geradzahligen Unterwortleitungen SWL2 und SWL4 der Speicherzellenfelder 220 und 222 anzusteuern. Die Treiberschaltung für jede Wortleitung kann somit den Raum in vertikaler Erstreckung belegen, der von vier Wortleitungen belegt wird. D. h., die Treiberschaltung für jede Wortleitung kann das vierfache des Abstandes der Wortleitungen haben. Mit anderen Worten, die vertikale Dimension des Bereiches, den jede Treiberschaltung belegen kann, stellt das vierfache des Abstandes der Wortleitungen dar. Die Größe der Unterwortleitungs-Treiberschaltung kann somit erhöht und/oder der Abstand der Wortleitungen verringert werden. Demzufolge kann der Integrationsgrad ohne Abnahme der Speicherzellengröße gesteigert werden.
Da ferner die für die Unterwortleitungen vorgesehenen Wortleitungsdecoder-Treiber an der Oberseite und Unterseite jedes Speicherzellenblocks der Speichereinrichtung verteilt sind, kann mit Hilfe der Erfindung eine Fläche minimiert werden, die von den Wortleitungsdecoder-Treibern belegt wird. Demzufolge kann eine weitere Steigerung des Integrationsgrads erzielt werden.

Claims (14)

1. Integrierte Speicherschaltung mit einem Speicherzellenblock, der ein Speicherzellenfeld einschließt, das eine Vielzahl von ungeradzahligen und geradzahligen Unterwortleitungen aufweist, die sich durch das Speicherzellenfeld erstrecken;
einer ersten Decodiereinrichtung, die an einer Oberseite des Speicherzellenblocks angeordnet ist, eine erste Zeilenadresse empfängt und eine Vielzahl von ersten Steuersignalen in Erwiderung darauf erzeugt;
einer zweiten Decodiereinrichtung, die an einer Unterseite des Speicherzellenblocks angeordnet ist, die erste Zeilenadresse empfängt und eine Vielzahl von zweiten Steuersignalen in Erwiderung darauf erzeugt;
einem Zeilendecoder, der eine zweite Zeilenadresse empfängt und ein Wortleitungssignal in Erwiderung darauf erzeugt;
einem ersten Treiberblock, der eine erste Vielzahl von Unterwortleitungs-Treiberschaltungen aufweist, die benachbart dem Speicherzellenfeld angeordnet sind, wobei jede Unterwortleitungs-Treiberschaltung der ersten Vielzahl mit einer entsprechenden ungeradzahligen Unterwortleitung des Speicherzellenfelds verbunden ist und wobei die erste Vielzahl von Unterwortleitungs-Treiberschaltungen die entsprechenden ungeradzahligen Unterwortleitungen in Erwiderung auf die ungeradzahligen Steuersignale der ersten und zweiten Steuersignale und das Wortleitungssignal ansteuert; und
einem zweiten Treiberblock, der eine zweite Vielzahl von Unterwortleitungs-Treiberschaltungen aufweist, die dem Speicherzellenfeld benachbart sind, das dem ersten Treiberblock gegenüberliegt, wobei jede Unterwortleitungs- Treiberschaltung der zweiten Vielzahl mit einer entsprechenden geradzahligen Unterwortleitung des Speicherzellenfelds verbunden ist und wobei die zweite Vielzahl von Unterwortleitungs-Treiberschaltungen die entsprechenden geradzahligen Unterwortleitungen in Erwiderung auf die geradzahligen Steuersignale der ersten und zweiten Steuersignale und das Wortleitungssignals ansteuert.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Speicherzellenfeld eine erste, zweite, dritte und vierte Unterwortleitung aufweist, wobei der erste Treiberblock eine erste Unterwortleitungs-Treiberschaltung, die mit der ersten Unterwortleitung verbunden ist, und eine zweite Unterwortleitungs-Treiberschaltung einschließt, die mit der dritten Unterwortleitung verbunden ist, und wobei der zweite Treiberblock eine erste Unterwortleitungs- Treiberschaltung, die mit der zweiten Unterwortleitung verbunden ist, und eine zweite Unterwortleitungs- Treiberschaltung einschließt, die mit der vierten Unterwortleitung verbunden ist.
3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Decodiereinrichtung erste und zweite Decodiersignale in Erwiderung auf die empfangene Zeilenadresse erzeugt, wobei die zweite Decodiereinrichtung dritte und vierte Decodiersignale in Erwiderung auf die empfangene Zeilenadresse erzeugt, wobei die erste und zweite Unterwortleitungs-Treiberschaltung des ersten Treiberblocks entsprechend auf die ersten und dritten Decodiersignale ansprechen und wobei die erste und zweite Unterwortleitungs-Treiberschaltung des zweiten Treiberblocks entsprechend auf die zweiten und vierten Decodiersignale ansprechen.
4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die geradzahligen und ungeradzahligen Unterwortleitungen des Speicherzellenfelds parallel zu den geradzahligen Unterwortleitungen sind, die zwischen die ungeradzahligen Unterwortleitungen gelegt sind.
5. Schaltung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch
ein zweites Speicherzellenfeld, das an den zweiten Treiberblock angrenzt, der dem ersten Speicherzellenfeld gegenüberliegt, wobei das zweite Speicherzellenfeld eine zweite Vielzahl von ungeradzahligen und geradzahligen Unterwortleitungen aufweist, die sich durch das zweite Speicherzellenfeld erstrecken, wobei jede der Unterwortleitungs-Treiberschaltungen der zweiten Vielzahl mit einer entsprechenden geradzahligen Unterwortleitung des zweiten Speicherzellenfelds verbunden ist und wobei die zweite Vielzahl von Unterwortleitungs-Treiberschaltungen die entsprechenden geradzahligen Unterwortleitungen des zweiten Speicherzellenfelds in Erwiderung auf die geradzahligen Decodierungssignale und das Wortleitungssignal ansteuert, und
einen dritten Treiberblock, der eine dritte Vielzahl von Unterwortleitungs-Treiberschaltungen aufweist, die benachbart dem zweiten Speicherzellenfeld sind, das dem zweiten Treiberblock gegenüberliegt, wobei jede der Unterwortleitungs-Treiberschaltungen der dritten Vielzahl mit einer entsprechenden ungeradzahligen Unterwortleitung des zweiten Speicherzellenfelds verbunden ist und wobei die dritte Vielzahl von Unterwortleitungs-Treiberschaltungen die entsprechenden ungeradzahligen Unterwortleitungen in Erwiderung auf die ungeradzahligen Decodiersignale und das Wortleitungssignal ansteuert.
6. Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine Vielzahl von Speicherzellen des Speicherzellenfeldes mit einer entsprechenden Unterwortleitung verbunden ist.
7. Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Unterwortleitungen des Speicherzellenfeldes über entsprechende Unterwortleitungs-Treiberschaltungen mit einem gemeinsamen festen elektrischen Potential verbunden sind.
8. Schaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die erste und zweite Vielzahl von Unterwortleitungs- Treiberschaltungen parallel zueinander und in einer Richtung angeordnet sind, die orthogonal zu der wenigstens einen Hauptwortleitung verläuft.
9. Schaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß eine erste Vielzahl von Bitleitungen sich durch das Speicherzellenfeld erstreckt.
10. Integrierte Speicherschaltung mit
einem Speicherzellenblock mit einem ersten und zweiten Speicherzellenfeld;
einer an einer Oberseite des Speicherzellenblocks angeordneten ersten Decodiereinrichtung, die eine erste Zeilenadresse empfängt und daraufhin ein entsprechendes erstes, zweites und drittes Steuersignal erzeugt;
einer an einer Unterseite des Speicherzellenblocks angeordneten zweiten Decodiereinrichtung, die die erste Zeilenadresse empfängt und daraufhin ein entsprechendes viertes, fünftes und sechstes Steuersignal erzeugt;
wenigstens einer Hauptwortleitung;
einer ersten Vielzahl von Unterwortleitungen, die der wenigstens einen Hauptwortleitung entsprechen, wobei jede der Unterwortleitungen der ersten Vielzahl sich durch das erste Speicherzellenfeld erstreckt;
einer zweiten Vielzahl von Unterwortleitungen, die der wenigstens einen Hauptwortleitung entsprechen, wobei jede Unterwortleitung der zweiten Vielzahl sich durch das zweite Speicherzellenfeld erstreckt;
einem ersten Treiberblock, der eine erste Vielzahl von Unterwortleitungs-Treiberschaltungen aufweist, die zwischen dem ersten und zweiten Speicherzellenfeld angeordnet ist, wobei eine erste und zweite Unterwortleitungs- Treiberschaltung des ersten Treiberblocks entsprechend mit der zweiten und vierten Unterwortleitung jedes ersten und zweiten Speicherzellenfelds verbunden ist, wobei die erste Unterwortleitungs-Treiberschaltung die zweiten Unterwortleitungen des ersten und zweiten Speicherzellenfelds in Erwiderung auf das zweite Steuersignal und ein Signal auf der wenigstens einen Hauptwortleitung ansteuert und wobei die zweite Unterwortleitungs-Treiberschaltung die vierten Unterwortleitungen des ersten und zweiten Speicherzellenfelds in Erwiderung auf das fünfte Steuersignal und ein Signal auf der wenigstens einen Hauptwortleitung ansteuert;
einem zweiten Treiberblock, der eine zweite Vielzahl von Unterwortleitungs-Treiberschaltungen aufweist, die benachbart dem ersten Speicherzellenfeld, das dem ersten Treiberblock gegenüberliegt, angeordnet ist, wobei eine erste und eine zweite Unterwortleitungs-Treiberschaltung des zweiten Treiberblocks entsprechend mit der ersten und dritten Unterwortleitung des ersten Speicherzellenfelds verbunden ist, wobei die erste Unterwortleitungs- Treiberschaltung die erste Unterwortleitung des ersten Speicherzellenfelds in Erwiderung auf das erste Steuersignal und das Signal auf der Hauptwortleitung ansteuert und wobei die zweite Unterwortleitungs- Treiberschaltung die vierte Unterwortleitung des ersten Speicherzellenfelds in Erwiderung auf das vierte Steuersignal und ein Signal auf der wenigstens einen Hauptwortleitung ansteuert; und
einem dritten Treiberblock, der eine dritte Vielzahl von Unterwortleitungs-Treiberschaltungen aufweist, die benachbart dem zweiten Speicherzellenfeld, das dem ersten Treiberblock gegenüberliegt, angeordnet ist, wobei eine erste und zweite Unterwortleitungs-Treiberschaltung des dritten Treiberblocks entsprechend mit der ersten und dritten Unterwortleitung des zweiten Speicherzellenfelds verbunden ist, wobei die erste Unterwortleitungs- Treiberschaltung die erste Unterwortleitung des zweiten Speicherzellenfelds in Erwiderung auf das dritte Steuersignal und das Signal auf der wenigstens einen Hauptwortleitung ansteuert und wobei die zweite Unterwortleitungs-Treiberschaltung die dritte Unterwortleitung des zweiten Speicherzellenfelds in Erwiderung auf das sechste Steuersignal und ein Signal auf der wenigstens einen Hauptwortleitung ansteuert.
11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß eine Vielzahl von Speicherzellen in jedem Speicherzellenfeld mit einer entsprechenden Unterwortleitung verbunden ist.
12. Schaltung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Unterwortleitungen eines der beiden Speicherzellenfelder über entsprechende Unterwortleitungs- Treiberschaltungen mit einem gemeinsamen festen elektrischen Potential verbunden sind.
13. Schaltung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß die erste und zweite Unterwortleitungs-Treiberschaltung jedes Treiberblocks parallel zueinander und in einer Richtung angeordnet sind, die orthogonal bezüglich der wenigstens einen Hauptwortleitung verläuft.
14. Schaltung nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß sich eine erste Vielzahl von Bitleitungen durch das erste Speicherzellenfeld erstreckt und daß sich eine zweite Vielzahl von Bitleitungen durch das zweite Speicherzellenfeld erstreckt.
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