DE19829813A1

DE19829813A1 - Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten dynamischen Direktzugriffsspeicher

Info

Publication number: DE19829813A1
Application number: DE19829813A
Authority: DE
Inventors: Hisanori Sato
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-10-23
Filing date: 1998-07-03
Publication date: 1999-04-29
Also published as: KR100274923B1; JPH11126476A; TW396596B; KR19990036552A; US5973976A

Description

Die vorliegende Erfindung betrifft eine integrierte Logikhalbleiterschaltungsvorrichtung, die einen eingebetteten dynamischen Direktzugriffsspeicher (nachfolgend einfach als DRAM bezeichnet) hat, bei der ein DRAM in einer integrierten Halbleiterschaltungsvorrichtung eingebettet ist, die eine spezielle Funktion aufweist, die aus funktionellen Blöcken aufgebaut ist, die als eine Makrozelle bekannt sind, welche Logikschaltungen enthält.

In der jüngeren Vergangenheit wurden im Zuge der zunehmenden Integrationsdichte von integrierten Halbleiterschaltungen eine Vielzahl von integrierten Halbleiterschaltungsvorrichtungen geschaffen.

Insbesondere hat sich eine integrierte Halbleiterschaltungsvorrichtung, die durch die Kombination eines Speichers mit einer großen Speicherkapazität und einer Logik aufgebaut ist, oder um es konkret auszudrücken, eine integrierte Logikhalbleiterschaltungsvorrichtung, die ein eingebettetes DRAM aufweist, bei welcher das DRAM und die Logik in einem Chip eingebettet sind und miteinander durch Busse verbunden sind, um die Verarbeitung einer großen Datenmenge mit hoher Geschwindigkeit zu erlauben, als ein besonders wichtiges Produkt erwiesen, dem viel Aufmerksamkeit geschenkt wird.

In einer derartigen integrierten Logikhalbleiterschaltungsvorrichtung, die ein eingebettetes DRAM hat, sind der DRAM-Abschnitt und der Logikabschnitt separat auf einem einzelnen Substrat gebildet. Im allgemeinen sind der DRAM- und der Logikabschnitt miteinander durch Busse verbunden.

Bei einer derartigen integrierten Logikhalbleiterschaltungsvorrichtung, die ein eingebettetes DRAM aufweist, bei welcher der DRAM- und der Logikabschnitt in vollständig voneinander getrennten Bereichen auf einem einzelnen Chip angelegt sind, bestehen jedoch Einschränkungen, die sich auf die Ausgestaltung und die Größe (oder die Speicherkapazität) des DRAM-Abschnitts auswirken, womit das Problem entsteht, daß die integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM hinsichtlich der Anordnung ihrer Komponenten nur eine mangelhafte Freiheit zuläßt, und daß es schwierig ist, die Größe des Chips zu verändern.

Zusätzlich müssen dann, wenn es erforderlich ist, die Bit- Anzahl der aus dem DRAM-Abschnitt aus gegebenen Daten zu verändern, das heißt, wenn es erforderlich ist, die Breite eines Datenbusses zu verändern, interne Schaltungen des DRAM- Abschnitts modifiziert und/oder korrigiert werden, womit das Problem entsteht, daß die Implementierung von Veränderungen der Konstruktion der internen Schaltungen zeitaufwendig ist.

Im Hinblick auf die vorstehend genannten Probleme ist es somit Aufgabe der vorliegenden Erfindung, eine integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM zu schaffen, die hinsichtlich der Anordnung ihrer Komponenten ein hohes Maß an Freiheit gewährt. Ferner ist es Aufgabe der vorliegenden Erfindung, eine integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM zu schaffen, bei welcher eine Veränderung der Größe (Speicherkapazität) des DRAM-Abschnitts keine großen Auswirkungen auf die Größe des Chips hat. Ferner ist es Aufgabe der vorliegenden Erfindung, eine integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM zu schaffen, bei welcher auch dann, wenn es erforderlich ist, die Bit-Anzahl der Datenausgabe aus dem DRAM-Abschnitt zu verändern, das heißt auch wenn es erforderlich ist, die Breite eines Datenbusses zu verändern, interne Schaltungen des DRAM-Abschnitts problemlos modifiziert und/oder korrigiert werden können, was die Zeitdauer verkürzt, die zur Implementierung von Veränderungen der Gestaltung der internen Schaltung erforderlich ist.

Die Lösung der Aufgabe ergibt sich aus den Patentansprüchen. Untersprüche beziehen sich auf bevorzugte Ausführungsformen der Erfindung. Dabei sind auch andere Kombinationen von Merkmalen als in den Untersprüchen beansprucht möglich.

Gemäß einem Aspekt der vorliegenden Erfindung wird in einer integrierten Logikhalbleiterschaltung mit einem eingebetteten DRAM ein Speicherzellenarray in einem DRAM-Bildungsbereich eines Halbleitersubstrats gebildet und es enthält eine Vielzahl von Speicherzellen, eine Vielzahl von Wortleitungen, eine Vielzahl von Bitleitungspaaren, eine Vielzahl von Leseverstärkern und eine Vielzahl von Gate-Einrichtungen. Ein Refresh-Zähler ist in einem Logik-Bildungsbereich des Halbleitersubstrats gebildet und wird verwendet, um ein Refreshzeit-Wortleitungs-Auswahlsignal zum Auswählen einer der Wortleitungen zu erzeugen, wenn die Speicherzellen des Speicherzellenarrays aufgefrischt werden. Ein Einga be-/Ausgabepuffer ist in dem Logik-Bildungsbereich des Halbleitersubstrats gebildet und wird verwendet, um Daten, die durch die Eingabe-/Ausgabeleitung übertragen werden, einzugeben und auszugeben. Ferner sind Logikschaltungen, wie z. B. Inverter, UND-Gates, ODER-Gates, NAND-Gates, NOR-Gates und Flipflops in dem Logik-Bildungsbereich des Halbleitersubstrats gebildet.

Gemäß einem weiteren Aspekt der Erfindung sind bei der integrierten Logikhalbleiterschaltung mit einem eingebetteten DRAM, wie vorstehend beschrieben, Logikschaltungen eines Reihendecoders in dem Logik-Bildungsbereich des Halbleitersubstrats gebildet und geben ein Wortleitungs- Auswahlsignal zum Auswählen einer der Wortleitungen in Übereinstimmung mit einem Reihenadreßsignal, das diesen zugeführt wird, aus. Ferner sind Logikschaltungen eines Spaltendecoders in dem Logik-Bildungsbereich des Halbleitersubstrats gebildet und geben ein Bitleitungspaar- Auswahlsignal zum Auswählen eines der Bitleitungspaare in Übereinstimmung mit einem Spaltenadreßsignal, das diesen zugeführt wird, aus.

Gemäß einem weiteren Aspekt der Erfindung ist bei der vorstehend beschriebenen integrierten Logikhalbleiterschaltung mit einem eingebetteten DRAM ein Decoder vorgesehen, der eine Decoderschaltung zur normalen Nutzung und eine Decoderschaltung zur Redundanznutzung enthält. Alternativ oder gemeinsam damit ist ein Spaltendecoder vorgesehen, der eine Decoderschaltung zur normalen Nutzung und eine Decoderschaltung zur Redundanznutzung enthält. Die Logikschaltungen der Decoderschaltung zur normalen Nutzung und der Decoderschaltung zur Redundanznutzung sind in dem Logik- Bildungsbereich des Halbleitersubstrats gebildet. Ferner ist in dem DRAM-Bildungsbereich des Halbleitersubstrats eine Reihenwiederherstellungsschaltung gebildet, die ein Reihenersetzungssignal erzeugt, das der Decoderschaltung zur normalen Nutzung und der Decoderschaltung zur Redundanznutzung einzugeben ist.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist in einer integrierten Logikhalbleiterschaltung mit einem eingebetteten DRAM ein Speicherzellenarray in einem DRAM-Bil dungsbereich eines Halbleitersubstrats gebildet, welches eine Vielzahl von Speicherzellen, eine Vielzahl von Wortleitungen, eine Vielzahl von Bitleitungspaaren, eine Vielzahl von Leseverstärkern und eine Vielzahl von Gate-Einrichtungen enthält. Logikschaltungen eines Reihendecoders sind in dem Logik-Bildungsbereich des Halbleitersubstrats gebildet und geben ein Wortleitungs-Auswahlsignal zum Auswählen einer der Wortleitungen in Übereinstimmung mit einem diesen zugeführten Reihenadreßsignal aus. Logikschaltungen eines Spaltendecoders sind in dem Logik-Bildungsbereich des Halbleitersubstrats gebildet und geben ein Bitleitungspaar-Auswahlsignal zum Auswählen eines der Bitleitungspaare in Übereinstimmung mit einem Spaltenadreßsignal, das diesen zugeführt wird, aus. Ein Eingabe-/Ausgabepuffer ist in dem Logik-Bildungsbereich des Halbleitersubstrats gebildet und wird zum Eingeben und Ausgeben von Daten verwendet, die durch die Eingabe-/Ausgabe leitung übertragen werden. Ferner sind Logikschaltungen, wie etwa Inverter, UND-Gates, ODER-Gates, NAND-Gates, NOR-Gates und Flipflops in dem Logik-Bildungsbereich des Halbleitersubstrats gebildet.

Andere und weitere Merkmale und Vorteile der Erfindung werden aus der nachfolgenden Beschreibung deutlich.

Ausführungsformen der vorliegenden Erfindung werden unter Bezug auf die folgenden Zeichnungen beschrieben.

Fig. 1 ist ein Diagramm, das die gesamte Konfiguration einer integrierten Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM zeigt, die gemäß einer ersten Ausführungsform der vorliegenden Erfindung ausgeführt ist;

Fig. 2 ist ein Diagramm, das die Konfiguration einer repräsentativen Speicherzellenarray-Abteilung der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 3 ist ein Diagramm, das Speicherblöcke 21 und 23 gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 4 ist ein Diagramm, das die Schaltung einer Speicherzelle MC zeigt;

Fig. 5 ist ein Blockdiagramm, das einen Refresh-Zähler zeigt, der in der ersten Ausführungsform der vorliegenden Erfindung verwendet wird;

Fig. 6 ist ein Blockdiagramm, das Reihendecoder zeigt, die in der ersten Ausführungsform der vorliegenden Erfindung verwendet werden;

Fig. 7 ist ein Blockdiagramm, das eine Reihendecoderschaltung 100 zur normalen Nutzung zeigt, die in der ersten Ausführungsform der vorliegenden Erfindung verwendet wird;

Fig. 8 zeigt eine Wahrheitstabelle einer Reihendecoderschaltung 100 zur normalen Nutzung, die in der ersten Ausführungsform der vorliegenden Erfindung verwendet wird;

Fig. 9 ist ein Blockdiagramm, das eine Reihendecoderschaltung 200 zur Redundanznutzung zeigt, die in der ersten Ausführungsform der vorliegenden Erfindung verwendet wird;

Fig. 10 ist ein Blockdiagramm, das Spaltendecoder 25a bis 25d zeigt, die in der ersten Ausführungsform der vorliegenden Erfindung verwendet werden;

Fig. 11 ist ein Blockdiagramm, das eine Spaltendecoderschaltung 300 zur normalen Nutzung zeigt, die in der ersten Ausführungsform der vorliegenden Erfindung verwendet wird;

Fig. 12 zeigt eine Wahrheitstabelle einer Spaltendecoderschaltung 300 zur normalen Nutzung, die in der ersten Ausführungsform der vorliegenden Erfindung verwendet wird;

Fig. 13 ist ein Diagramm, das die gesamte Konfiguration einer integrierten Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM zeigt, die gemäß einer zweiten Ausführungsform der vorliegenden Erfindung implementiert ist; und

Fig. 14 ist ein Diagramm, das die gesamte Konfiguration einer integrierten Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM zeigt, die gemäß einer dritten Ausführungsform der vorliegenden Erfindung implementiert ist.

Die vorliegende Erfindung wird durch ein sorgfältiges Studium der folgenden detaillierten Beschreibung einiger bevorzugter Ausführungsformen unter Bezug auf die beiliegenden Zeichnungen besser verständlich.

Erste Ausführungsform

Fig. 1 bis 12 sind Diagramme, die eine erste Ausführungsform der vorliegenden Erfindung zeigen. Fig. 1 ist ein Diagramm, das die gesamte Konfiguration einer integrierten Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM zeigt, die gemäß der ersten Ausführungsform der vorliegenden Erfindung ausgeführt ist, beispielsweise eine integrierte Halbleiterschaltungsvorrichtung, die in einem Festplattencontroller zur Steuerung des Betriebsablaufes zum Schreiben/Auslesen von Daten auf eine bzw. von einer Festplatte verwendet wird.

In der Figur bezeichnet Bezugszeichen 1 ein Halbleitersub strat, das einen Peripheriebereich (einen I/O-Pufferbereich) 3 und einen zentralen Bereich 2 enthält, welcher aus einem Logik-Bildungsbereich (einem Bereich zum Bilden einer Direktzugriffslogik) 4 und einem DRAM-Bildungsbereich (einem Speicher-Bildungsbereich) 5 zusammengesetzt ist. Der Bereich 4 zum Bilden einer Direktzugriffslogik und der Speicher- Bildungsbereich 5 sind in Richtung einer Reihe angeordnet, das heißt in einer Richtung von der linken Seite zu der rechten Seite in der Figur.

Der Bereich 4 zum Bilden einer Direktzugriffslogik gemäß der ersten Ausführungsform ist ein Bereich, in dem Logikschaltungen jeweils als ein funktioneller Block, der gemäß einem ECA-(eingebetteten Zellenarray-)System oder einem Zellenbasissystem als eine Makrozelle bekannt ist, angeordnet sind. Beispiele für die Logikschaltungen sind ein Inverter, ein UND-Gate, ein ODER-Gate, ein NAND-Gate, ein NOR-Gate und ein Flipflop, um nur einige zu nennen. Somit sind auf der gesamten Oberfläche des Bereiches 4 zum Bilden der Direktzugriffslogik Gate-Elektroden von P-MOS-Transistoren und N-MOS-Transistoren im allgemeinen in einem System angeordnet, das als das ECA-System oder das Zellenbasissystem bekannt ist.

Bezugszeichen 6a bis 6d bezeichnen erste bis vierte Speicherzellenarray-Abteilungen, die jeweils ein Speicherzellenarray bilden, das auf dem Speicher- Bildungsbereich 5 des Halbleitersubstrats 1 gebildet ist. Das heißt, daß in der ersten Ausführungsform das Speicherzellenarray, das eine Speicherkapazität von 1 M-Bit hat, in die vier Abteilungen 6a bis 6d geteilt ist. Die erste und die zweiten Speicherzellenarray-Abteilung 6a und 6b sind auf der Oberseite des Speicher-Bildungsbereichs 5, der in der Figur in Richtung der Reihe dargestellt ist, angeordnet. Andererseits sind die dritte und die vierte Speicherzellenarray-Abteilung 6c und 6d an der Unterseite des Speicher-Bildungsbereichs 5, der in der Figur in Richtung der Reihe dargestellt ist, angeordnet. Die erste und die dritte Speicherzellenarray-Abteilung 6a und 6c sind auf der linken Seite des Speicher-Bildungsbereichs 5, der in der Figur in Richtung der Spalten gezeigt ist (in vertikaler Richtung der Figur) angeordnet. Andererseits sind die zweite und die vierte Speicherzellenarray-Abteilung 6b und 6d auf der rechten Seite des Speicher-Bildungsbereichs 5 angeordnet, der in der Figur in Richtung der Spalten gezeigt ist. Jede der Speicherzellenarray-Abteilungen 6a bis 6d bildet einen Block einer Megazelle und wird somit als eine Megazelle in dem Layout bzw. der Anordnung auf dem Halbleitersubstrat 1 behandelt.

Zusammenfassend ist jede der Speicherzellenarray-Abteilungen 6a bis 6d wie folgt aufgebaut, obgleich weiter unten eine detaillierte Beschreibung unter Bezug auf Fig. 2 und 3 folgt.

Jede der Speicherzellenarray-Abteilungen 6a bis 6d hat einen Speicherzellenarray-Abschnitt zur normalen Nutzung, der sich wie folgt zusammensetzt.

Eine Vielzahl von Speicherzellen sind angeordnet, um eine Vielzahl von Reihen und eine Vielzahl von Spalten zu bilden.

In dem Fall der ersten Ausführungsform ist die Anzahl der Reihen 1024, wohingegen die Anzahl der Spalten 256 ist. Jede der Speicherzellen enthält einen Transistor und einen Kondensator. Eine Vielzahl von Wortleitungen sind entlang einer Vielzahl von Reihen angeordnet. Die Speicherzellen in jeder der Reihen sind mit einer der Wortleitungen, die für diese Reihe vorgesehen sind, verbunden. Eine Vielzahl von Bitleitungspaaren sind entlang einer Vielzahl von Spalten angeordnet. Die Speicherzellen in jeder der Spalten sind mit einem der Bitleitungspaare verbunden, die für die Spalte vorgesehen sind. Ein Leseverstärker ist für jede der Spalten vorgesehen. Jeder der Leseverstärker ist mit einem der Bitleitungspaare, das für dieselbe Spalte wie der Leseverstärker vorgesehen ist, verbunden. Eine Vielzahl von Gate-Einrichtungen sind für jede der Reihen vorgesehen und zwischen jedes der Bitleitungspaare und eine vorbestimmten Eingabe-/Ausgabeleitung geschaltet.

Im Fall der ersten Ausführungsform ist der Speicherzellenarray-Abschnitt zur normalen Nutzung jeder der Speicherzellenarray-Abteilungen 6a bis 6d in acht Speicherblöcke unterteilt, die jeweils 1024 Reihen und 32 Spalten umfassen, wie in Fig. 2 dargestellt ist. Die Anzahl der vorstehend angeführten Eingabe-/Ausgabeleitungen ist 32 pro Speicherblock. Die 32 Eingabe-/Ausgabeleitungen pro Speicherblock oder 256 Eingabe-/Ausgabeleitungen pro Speicherzellenarray-Abteilung werden als ein Eingabe-/Ausgabe (I/O-)Bus bezeichnet, der durch eines der Bezugszeichen 7a bis 7d jeweils entsprechend den Speicherzellenarray- Abteilungen 6a bis 6d bezeichnet ist.

Jede der Speicherzellenarray-Abteilungen 6a bis 6d, die weiter unten unter Bezug auf Fig. 2 und 3 im Detail erläutert werden, ist mit einem reihenseitigen Speicherzellenarray-Abschnitt zur Redundanznutzung und einem spaltenseitigen Speicherzellenarray-Abschnitt zur Redundanznutzung (Speicherblock zur Redundanznutzung) zusätzlich zu dem Speicherzellenarray-Abschnitt zur normalen Nutzung versehen.

Der reihenseitige Speicherzellenarray-Abschnitt zur Redundanznutzung enthält eine Vielzahl von Reihen und eine Vielzahl von Spalten. Im Falle der ersten Ausführungsform sind 4 Reihen und 256 Spalten vorhanden, welche den 256 Spalten des Speicherzellenarray-Abschnitts zur normalen Nutzung entsprechen. Der reihenseitige Speicherzellenarray- Abschnitt zur Redundanznutzung enthält eine Vielzahl von Speicherzellen zur Redundanznutzung, die jeweils einen Transistor und einen Kondensator enthalten. Die Speicherzellen zur Redundanznutzung in jeder der Reihen sind mit einer Wortleitung zur Redundanznutzung für die Reihe verbunden. Es sind ebenso viele Wortleitungen zur Redundanznutzung wie Reihen vorhanden. Die Speicherzellen zur Redundanznutzung an jeder der Spalten sind mit einem Paar von Bitleitungen für den Speicherzellenarray-Abschnitt zur normalen Nutzung verbunden, das für die Spalte vorgesehen ist. Es sind ebenso viele Paare von Bitleitungen wie Spalten vorgesehen.

Der spaltenseitige Speicherzellenarray-Abschnitt zur Redundanznutzung enthält eine Vielzahl von Reihen und eine Vielzahl von Spalten. Im Falle der ersten Ausführungsform sind (1024 + 4 Reihen) und 32 Spalten vorhanden, die jeweils den 1024 Reihen des Speicherzellenarray-Abschnitts zur normalen Nutzung und den 4 Reihen des reihenseitigen Speicherzellenarray-Abschnitts zur Redundanznutzung entsprechen. Der reihenseitige Speicherzellenarray-Abschnitt zur Redundanznutzung enthält eine Vielzahl von Speicherzellen zur Redundanznutzung, die jeweils einen Transistor und einen Kondensator enthalten. Die Speicherzellen zur Redundanznutzung in jeder dieser Spalten sind mit einem Paar von Bitleitungen zur Redundanznutzung für die Spalte verbunden. Es sind ebenso viele Paare von Bitleitungen zur Redundanznutzung wie Spalten vorgesehen. Ein Leseverstärker zur Redundanznutzung ist mit jedem der Paare von Bitleitungen verbunden. Es sind ebenso viele Leseverstärker zur Redundanznutzung wie Paare von Bitleitungen zur Redundanznutzung oder wie Spalten vorhanden. Eine Gate- Einrichtung ist zwischen jedes der Paare von Bitleitungen zur Redundanznutzung und eine vorbestimmte Einga be-/Ausgabeleitung des I/O-Busses 7a bis 7d geschaltet. Es sind ebenso viele Gate-Einrichtungen wie Paare von Bitleitungen zur Redundanznutzung oder wie Spalten vorhanden. Die Speicherzellen zur Redundanznutzung in jeder der Reihen sind mit einer Wortleitung oder mit einer Wortleitung zur Redundanznutzung, die für die Reihe vorgesehen ist, verbunden. Es sind 1024 Wortleitungen und 4 Wortleitungen zur Redundanznutzung vorhanden, da 1024 Reihen für den Speicherzellenarray-Abschnitt zur normalen Nutzung und 4 Reihen für den reihenseitigen Speicherzellenarray-Abschnitt zur Redundanznutzung vorhanden sind.

Bezugszeichen 8 in Fig. 1 bezeichnet eine erste Spannungserzeugungsschaltung, die auf dem Speicher- Bildungsbereich 5 auf dem Halbleitersubstrat 1 an der Außenseite in Spaltenrichtung (der oberen Seite in der Figur) der ersten und der zweiten Speicherarray-Abteilung 6a und 6b gebildet ist. Die erste Spannungserzeugungsschaltung 8 enthält neben anderen Bestandteilen eine Substratpotentialerzeugungsschaltung zum Erzeugen eines elektrischen Substratpotentials des Halbleitersubstrats 1, eine Zellenanschlußspannungserzeugungsschaltung zum Erzeugen einer Zellenanschlußspannung von Speicherzellen und eine Wortleitungspotentialerzeugungsschaltung zum Erzeugen einer Spannung der Wortleitungen, eine Spannung, die höher ist als eine Spannung einer Leistungsversorgung. Zusätzlich bildet die erste Spannungserzeugungsschaltung 8 einen Block einer Megazelle und wird somit als eine Megazelle in der Anordnung des Halbleitersubstrats 1 behandelt.

Bezugszeichen 9 in Fig. 1 bezeichnet eine zweite Spannungserzeugungsschaltung, die auf dem Speicher- Bildungsbereich 5 auf dem Halbleitersubstrat 1 an der Außenseite in Spaltenrichtung (der unteren Seite in der Figur) der dritten und der vierten Speicherarray-Abteilung 6c und 6d gebildet ist. Die zweite Spannungserzeugungsschaltung 9 enthält neben anderen Bestandteilen eine Bitleitungsspannungserzeugungsschaltung zum Erzeugen einer Vorladespannung, einer Spannung für Bitleitungen in dem Speicherzellenarray, die der Hälfte der Spannung Vcc der Leistungsversorgung entspricht. Zusätzlich bildet die zweite Spannungserzeugungsschaltung 9 einen Block einer Megazelle und wird somit als eine Megazelle in der Anordnung auf dem Halbleitersubstrat 1 behandelt.

Bezugszeichen 10 in Fig. 1 bezeichnet eine Steuerschaltung des DRAM. Im Fall der ersten Ausführungsform enthält die Steuerschaltung 10 einen Refresh-Zähler, eine Logikschaltung eines Reihendecoders und eine Logikschaltung eines Spaltendecoders. Die Steuerschaltung 10 ist in dem Bereich 4 zur Bildung einer Direktzugriffslogik auf dem Halbleitersubstrat 1 gebildet.

Logikschaltungen, wie z. B. ein Inverter, ein UND-Gate, ein ODER-Gate, ein NAND-Gate, ein NOR-Gate und ein Flipflop, das heißt die kleinsten Einheiten, die die Logikschaltungen des Refresh-Zählers, des Reihendecoders und des Spaltendecoders bilden, die in der Steuerschaltung 10 verwendet werden, werden jeweils als eine Makrozelle in der Anordnung auf dem Halbleitersubstrat 1 behandelt.

Es sei angemerkt, daß der Refresh-Zähler, der im Detail weiter unten unter Bezug auf Fig. 5 erläutert wird, ein Refreshzeit-Wortleitungs-Auswahlsignal zum Auswählen einer vorbestimmten Wortleitung oder einer Wortleitung zur Redundanznutzung aus den Wortleitungen als eine Wortleitung oder eine Wortleitung zur Redundanznutzung jeder der Speicherzellenarray-Abteilungen 6a bis 6d durch eine vorbestimmte Auswahlsignalleitung auf dem Auswahlsignalbus 11 ausgibt, wenn die Speicherzellen in dem Speicherzellenarray aufgefrischt werden.

Der Reihendecoder, der weiter unten im Detail unter Bezug auf Fig. 6 bis 9 erläutert wird, enthält eine Reihendecoderschaltung zur normalen Nutzung für den Speicherzellenarray-Abschnitt zur normalen Nutzung und eine Reihendecoderschaltung zur Redundanznutzung für den Speicherzellenarray-Abschnitt zur Redundanznutzung. Bei Empfang eines Reihenadreßsignals gibt die Reihendecoderschaltung zur normalen Nutzung ein Wortleitungs- Auswahlsignal zum Auswählen einer Wortleitung aus den Wortleitungen in dem Speicherzellenarray-Abschnitt zur normalen Nutzung als eine Wortleitung jeder der Speicherzellenarray-Abteilungen 6a bis 6d durch eine vorbestimmte Auswahlsignalleitung auf dem Auswahlsignalbus 11 aus. Andererseits gibt bei Empfang eines Ersatzreihen- Auswahlsignals die Reihendecoderschaltung zur Redundanznutzung ein Wortleitungs-Auswahlsignal zur Redundanznutzung zum Auswählen einer vorbestimmten Wortleitung zur Redundanznutzung aus den Wortleitungen zur Redundanznutzung in dem Speicherzellenarray-Abschnitt zur Redundanznutzung als eine Wortleitung zur Redundanznutzung jeder der Speicherzellenarray-Abteilungen 6a bis 6d durch eine vorbestimmte Auswahlsignalleitung auf dem Auswahlsignalbus 11 aus.

Der Spaltendecoder, der nachfolgend im Detail unter Bezug auf Fig. 9 bis 11 erläutert wird, enthält eine Spaltendecoderschaltung zur normalen Nutzung für den Speicherzellenarray-Abschnitt zur normalen Nutzung und eine Spaltendecoderschaltung zur Redundanznutzung für den Speicherzellenarray-Abschnitt zur Redundanznutzung (Speicherblock zur Redundanznutzung). Bei Empfang eines Spaltenadreßsignals gibt die Spaltendecoderschaltung zur normalen Nutzung ein Bitleitungspaar-Auswahlsignal zum Auswählen eines Paares von Bitleitungen aus den Paaren von Bitleitungen in dem Speicherzellenarray-Abschnitt zur normalen Nutzung an eine Gate-Einrichtung jeder der Speicherzellenarray-Abteilungen 6a bis 6d durch eine vorbestimmte Auswahlsignalleitung auf dem Auswahlsignalbus 11 aus. Bei Empfang eines Ersatzspalten-Auswahlsignals (eines Auswahlsignals für einen Speicherblock zur Redundanznutzung) gibt die Spaltendecoderschaltung zur Redundanznutzung ein Wortleitungs-Auswahlsignal zur Redundanznutzung zum Auswählen eines Bitleitungspaares zur Redundanznutzung in dem Speicherzellenarray-Abschnitt zur Redundanznutzung an eine Gate-Einrichtung zur Redundanznutzung jeder der Speicherzellenarray-Abteilungen 6a bis 6d durch eine vorbestimmte Auswahlsignalleitung auf dem Auswahlsignalbus 11 aus.

Bezugszeichen 12a in Fig. 1 bezeichnet eine Reihenwiederherstellungsschaltung zum Ausgeben eines Reihenersetzungssignals an die Reihendecoderschaltung zur normalen Nutzung und die Reihendecoderschaltung zur Redundanznutzung, die in dem Reihendecoder verwendet werden, durch einen Ersetzungssignalbus 13a. Die Reihenwiederherstellungsschaltung 12a enthält programmierbare Sicherungselemente und MOS-Transistoren, die allgemein bekannt sind. Wenn eine Reihe durch eine Ersatzreihe ersetzt wird, wird die Reihenwiederherstellungsschaltung 12a gemäß einer Reihenadresse für diese Reihe programmiert. Wenn die Reihenadreßsignale RA0 bis RA9, die der programmierten Reihenadresse entsprechen, empfangen werden, werden ein Reihenersetzungssignal RRC, welches die Reihenersetzung angibt, und ein umgekehrtes Reihenersetzungssignal /RRC an den Reihendecoder ausgegeben und gleichzeitig werden Ersatzreihen-Auswahlsignale SRA0(1) bis SRA0(4) und SRA1(1) bis SRA1(4) für die Speicherzellenarray-Abteilung 6a, 6b, 6c oder 6d, welche die ersetzte Reihe enthält, an den zugehörigen Reihendecoder zur Redundanznutzung ausgegeben.

Die Reihenwiederherstellungsschaltung 12a ist in dem Speicher-Bildungsbereich 5 auf dem Halbleitersubstrat 1 zwischen der ersten und der zweiten Speicherzellenarray- Abteilung 6a und 6b und der dritten und der vierten Speicherzellenarray-Abteilung 6c und 6d gebildet. Zusätzlich bildet die Reihenwiederherstellungsschaltung 12a einen Block einer Megazelle und wird somit als eine Megazelle in der Anordnung des Halbleitersubstrats 1 behandelt.

Bezugszeichen 12b in Fig. 1 bezeichnet eine Spaltenwiederherstellungsschaltung zum Ausgeben eines Ersetzungssignals an die Spaltendecoderschaltung zur normalen Nutzung und die Spaltendecoderschaltung zur Redundanznutzung, die in dem Spaltendecoder verwendet werden, durch einen Ersetzungssignalbus 13b. Die Spaltenwiederherstellungsschaltung 12b enthält programmierbare Sicherungselemente und MOS-Transistoren, die allgemein bekannt sind. Wenn der Speicherblock durch einen Speicherblock zur Redundanznutzung ersetzt wird, wird die Spaltenwiederherstellungsschaltung 12b gemäß einer Spaltenadresse für den Speicherblock programmiert. Wenn die Spaltenadreßsignale CA0 bis CA2, die der programmierten Spaltenadresse entsprechen, empfangen werden, werden ein Spaltenersetzungssignal CRC, das die Spaltenersetzung anzeigt, und ein umgekehrtes Spaltenersetzungssignal /CRC an den Spaltendecoder ausgegeben und zur gleichen Zeit werden Ersatzspalten-Auswahlsignale SCA(1) bis SCA(4) für die Speicherzellenarray-Abteilung 6a, 6b, 6c oder 6d, die den ersetzten Speicherblock enthält, an den zugehörigen Spaltendecoder zur Redundanznutzung ausgegeben.

Die Spaltenwiederherstellungsschaltung 12b ist in dem Speicher-Bildungsbereich 5 auf dem Halbleitersubstrat 1 zwischen der ersten und der zweiten Speicherzellenarray- Abteilung 6a und 6b und der dritten und der vierten Speicherzellenarray-Abteilung 6c und 6d neben der Reihenwiederherstellungsschaltung 12b gebildet. Zusätzlich bildet die Spaltenwiederherstellungsschaltung 12b einen Block einer Megazelle und wird somit als eine Megazelle in der Anordnung auf dem Halbleitersubstrat 1 behandelt.

Bezugszeichen 14 in Fig. 1 bezeichnet einen I/O-Puffer zum Empfangen und Übertragen von Daten von bzw. zu der ersten und der zweiten Speicherzellenarray-Abteilung 6a und 6b durch die I/O-Busse 7a bzw. 7b. Ein weiterer I/O-Puffer 14 wird zum Empfangen und Übertragen von Daten von und zu der dritten und der vierten Speicherzellenarray-Abteilung 6c und 6d durch die I/O-Busse 7c bzw. 7d verwendet. Die I/O-Puffer 14 sind in dem Bereich 4 zum Bilden einer Direktzugriffslogik auf dem Halbleitersubstrat 1 gebildet. Die Eingabe-/Ausgabepuffer 14 haben so viele Eingabepuffer und Ausgabepuffer wie Einga be-/Ausgabeleitungen der I/O-Busse 7a bis 7d für die Speicherzellenarray-Abteilungen 6a bis 6d vorhanden sind. Im Fall der ersten Ausführungsform ist die Anzahl dieser I/O- Leitungen 32 × 4. Jeder der Eingabepuffer und der Ausgabepuffer enthält eine gerade Zahl von Inverterschaltungen, die miteinander verdrahtet sind, um eine Kaskadenschaltung zu bilden. Jede der Inverterschaltungen enthält typsicherweise einen P-MOS-Transistor und einen N- MOS-Transistor, die miteinander zwischen einem Knoten auf einem elektrischen Potential der Leistungsversorgung und einem Knoten auf dem elektrischen Potential der Erde in Reihe geschaltet sind. Eine Inverterschaltung, die in dem Eingabepuffer oder dem Ausgabepuffer des I/O-Puffers 14 verwendet wird, wird als eine Makrozelle in der Anordnung auf dem Halbleitersubstrat 1 behandelt.

Die Speicherzellenarray-Abteilungen 6a bis 6d werden unter Bezug auf Fig. 2 und 3 nachfolgend im Detail erläutert. Die Speicherzellenarray-Abteilungen 6a bis 6d haben denselben Aufbau. Aus diesem Grund zeigt Fig. 2 die Konfiguration einer repräsentativen Speicherzellenarray-Abteilung, die in der folgenden Beschreibung mit Bezugszeichen 6 bezeichnet ist.

In der Figur bezeichnet Bezugszeichen 21a bis 21h acht Speicherblöcke #0 bis #7, die jeweils einen Speicherzellenarray-Abschnitt 20 zur normalen Nutzung in der Speicherzellenarray-Abteilung 6 bilden. Die Speicherblöcke #0, die durch Bezugszeichen 21a bezeichnet sind, bis #8, die durch Bezugszeichen 21h bezeichnet sind, haben dieselbe Konfiguration. Wie vorstehend beschrieben enthält jeder der Speicherblöcke 21a bis 21h in der ersten Ausführungsform 1024 Reihen und 32 Spalten. Details jedes Speicherblocks 21a bis 21h werden nachfolgend unter Bezug auf Fig. 3 erläutert. Bezugszeichen 22 in Fig. 2 bezeichnet einen reihenseitigen Speicherzellenarray-Abschnitt zur Redundanznutzung, der 4 Reihen und 256 Spalten im Fall der ersten Ausführungsform wie vorstehend beschrieben enthält. Details des reihenseitigen Speicherzellenarray-Abschnitts 22 zur Redundanznutzung werden nachfolgend unter Bezug auf Fig. 3 beschrieben. Bezugszeichen 23 in Fig. 2 bezeichnet einen spaltenseitigen Speicherzellenarray-Abschnitt zur Redundanznutzung (oder Speicherblock zur Redundanznutzung), der 1028 (1024 + 4) Reihen und 32 Spalten im Fall der ersten Ausführungsform wie vorstehend beschrieben enthält. Die spaltenseitigen Speicherblöcke 23 zur Redundanznutzung-haben im wesentlichen dieselbe Konfiguration wie die Speicherblöcke 21a bis 21h.

Bezugszeichen 24 bezeichnet einen Reihendecoder, der für die Speicherzellenarray-Abteilung 6 vorgesehen ist. Der Reihendecoder 24 enthält eine Reihendecoderschaltung zur normalen Nutzung für die Speicherblöcke 21a bis 21h sowie den Redundanz-Speicherblock 23 und eine Decoderschaltung zur Redundanznutzung für den Speicherzellenarray-Abschnitt 22 zur Redundanznutzung. Bei Empfang eines Reihenadreßsignals und eines Ersatzreihen-Auswahlsignals wählt der Reihendecoder 24 eine Wortleitung aus einer Vielzahl von Wortleitungen und einer Vielzahl von Wortleitungen zur Redundanznutzung aus und aktiviert die ausgewählte Wortleitung. Der Reihendecoder 24 ist in dem Speicher-Bildungsbereich 5 auf dem Halbleitersubstrat 1 an einer Stelle nahe an der Speicherzellenarray-Abteilung 6 gebildet, die dem Reihendecoder 24 zugehörig ist. Der Reihendecoder 24 bildet einen Block einer Megazelle und wird somit in der Anordnung des Halbleitersubstrats 1 als eine Megazelle behandelt.

Bezugszeichen 25 bezeichnet einen Spaltendecoder, der für die Speicherzellenarray-Abteilung 6 vorgesehen ist. Der Spaltendecoder 25 enthält eine Spaltendecoderschaltung zur normalen Nutzung für die Speicherblöcke 21a bis 21h und eine Decoderschaltung zur Redundanznutzung für den Redundanz- Speicherblock 23. Bei Empfang eines Spaltenadreßsignals und eines Auswahlsignals für eine Speicherblock zur Redundanznutzung wählt der Spaltendecoder 25 einen Block aus den Speicherblöcken 21a bis 21h und den Speicherblock 23 zur Redundanznutzung aus. Der Spaltendecoder 25 wird in dem Speicher-Bildungsbereich 5 auf dem Halbleitersubstrat 1 an einer Stelle nahe an der Speicherzellenarray-Abteilung 6 gebildet, die dem Spaltendecoder 25 zugeordnet ist. Der Spaltendecoder 25 bildet einen Block einer Megazelle und wird somit in der Anordnung des Halbleitersubstrats 1 als eine Megazelle behandelt.

Bezugszeichen 26 bezeichnen eine Vielzahl von Paaren von Eingabe-/Ausgabeleitungen, die an einer Vielzahl von Spalten für jeden der Speicherblöcke 21a bis 21h vorgesehen sind. Jedes der Paare von Eingabe-/Ausgabeleitungen 26 in einem Speicherblock 21 ist mit einem der Paare von Bitleitungen durch eines der Transfer-Gates TG0 bis TG31 verbunden.

Die Bezugszeichen 27 bezeichnen eine Vielzahl von Verstärkern, die jeweils für eines der Paare von Einga be-/Ausgabeleitungen 26 vorgesehen sind. Der Eingang zu jedem der Verstärker 27 ist eines der Paare von Einga be-/Ausgabeleitungen 26, das dem Verstärker 27 zugeordnet ist, während der Ausgang derselben eine Ausgangsleitung des I/O- Busses 7 ist. Jeder der Verstärker 27 verstärkt eine Differenz des elektrischen Potentials zwischen Einga be-/Ausgabeleitungen eines der Paare der Einga be-/Ausgabeleitungen 26, das dem Verstärker 27 zugeordnet ist, wobei die Ausgabeleitung des I/O-Busses 7 an seinem Ausgang in Abhängigkeit von der Differenz des elektrischen Potentials auf einen Pegel "H" oder "L" gesetzt wird.

Nachfolgend werden der Speicherblock 21 und der Speicherblock 23 zur Redundanznutzung im Detail unter Bezug auf Fig. 3 erläutert. Der Speicherblock 21 und der Speicherblock 23 zur Redundanznutzung haben die gleiche, in Fig. 3 gezeigte Konfiguration, die die Speicherblöcke 21 und 23 zeigt.

In der Figur dargestellte Bezeichnungen MC bezeichnen eine Vielzahl von Speicherzellen, die so angeordnet sind, daß sie eine Matrix bilden, die eine Vielzahl von Reihen und eine Vielzahl von Spalten in dem Speicherzellenarray-Abschnitt zur normalen Nutzung enthält. Im Fall der ersten Ausführungsform sind 1024 Reihen und 32 Spalten in jedem der Speicherblöcke 21 und 23 vorhanden. Wie Fig. 4 zeigt, enthält jede der Speicherzellen MC einen Transistor TR und einen Kondensator C. Eine Zellenanschlußspannung Vcp, die von der Zellenanschlußspannungserzeugungsschaltung erzeugt wird, die in der ersten Spannungserzeugungsschaltung 8 verwendet wird, wird einer der Elektroden des Kondensators C zugeführt. In Fig. 3 gezeigte Bezeichnungen RMC bezeichnen eine Vielzahl von Speicherzellen zur Redundanznutzung, die so angeordnet sind, daß sie eine Matrix bilden, die eine Vielzahl von Reihen und eine Vielzahl von Spalten in dem reihenseitigen Speicherzellenarray-Abschnitt 22 zur Redundanznutzung enthält. Im Fall der ersten Ausführungsform sind 4 Reihen und 32 Spalten vorhanden. Jede der Speicherzellen RMC zur Redundanznutzung hat dieselbe Konfiguration wie diejenige der Speicherzelle MC, die in Fig. 4 gezeigt ist.

Bezeichnungen WL0 bis WL1023 bezeichnen eine Vielzahl von Wortleitungen, die jeweils mit den Speicherzellen MC in einer der Reihen verbunden sind. Somit sind also so viele Wortleitungen WL wie Reihen vorgesehen. Da in der ersten Ausführungsform 1024 Reihen vorhanden sind, ist die Anzahl dieser Wortleitungen WL ebenfalls 1024. Jede der Wortleitungen WL0 bis WL1023 wird durch eine der Decoderschaltungseinheiten RD0 bis RD1023 der Reihendecoderschaltung zur normalen Nutzung des Reihendecoders 24 aktiviert. Das heißt, daß eine ausgewählte Wortleitung WL auf einen hohen Pegel gesetzt wird, während die übrigen Wortleitungen WL, die nicht ausgewählt sind, auf einem niedrigen Pegel verbleiben.

Die Bezeichnungen RWL0 bis RWL3 bezeichnen eine Vielzahl von Wortleitungen zur Redundanznutzung, die jeweils mit den Speicherzellen RMC zur Redundanznutzung in einer der Reihen verbunden sind. Somit sind so viele derartige Wortleitungen RWL wie Reihen der Speicherzellen RMC zur Redundanznutzung vorhanden. Da 4 Reihen der Speicherzellen RMC zur Redundanznutzung in der ersten Ausführungsform vorhanden sind, ist die Anzahl dieser Wortleitungen RWL ebenfalls 4. Jede der Wortleitungen RWL0 bis RWL3 wird durch eine Reihendecoderschaltung RRD zur Redundanznutzung des Reihendecoders 24 aktiviert. Das heißt, daß eine ausgewählte Wortleitung RWL auf einen hohen Pegel gesetzt wird, während die verbleibenden Wortleitungen RWL, die nicht ausgewählt sind, auf einem niedrigen Pegel gehalten werden.

Die Bezeichnungen BL0 und /BL0 bis BL31 und /BL31 bezeichnen eine Vielzahl von Paaren von Bitleitungen, wobei jedes Paar für eine Spalte vorgesehen ist. Im Fall der ersten Ausführungsform sind 32 Spalten in jedem der Speicherblöcke, wie vorstehend beschrieben, vorhanden. Jedes der Paare von Bitleitungen ist mit einer Vielzahl von Speicherzellen MC und einer Vielzahl von Speicherzellen RMC zur Redundanznutzung an der Spalte verbunden, die dem Paar zugeordnet ist.

Die Bezeichnungen SA-N0 bis SA-N31 bezeichnen eine Vielzahl von Leseeinrichtungen, die jeweils für eines der Paare von Bitleitungen BL und /BL an einer Spalte vorgesehen sind. Jede der Leseeinrichtungen SA-N wird zum Erfassen eines elektrischen Potentials verwendet, das an dem Paar von Bitleitungen BL und /BL erscheint, das der Leseeinrichtung SA-N zugeordnet ist. Das elektrische Potential der Bitleitung in dem Paar, das ein niedrigeres Potential als die andere hat, wird weiter im wesentlichen auf das Erdpotential abgesenkt. Jede der Leseeinrichtungen SA-N enthält ein Paar von N-MOS-Transistoren, die miteinander verdrahtet sind, um so eine Querverbindung zu schaffen.

In ähnlicher Weise bezeichnen die Bezeichnungen SA-P0 bis SA-P31 eine Vielzahl von Pull-up-Einrichtungen, die jeweils für eines der Paare von Bitleitungen BL und /BL in einer Spalte vorgesehen sind. Jede der Pull-up-Einrichtungen SA-P wird zum Erfassen eines elektrischen Potentials verwendet, das an dem Paar von Bitleitungen BL und /BL erscheint, das der Pull-up- Einrichtung SA-P zugehörig ist. Das elektrische Potential der Bitleitung in dem Paar, die ein höheres Potential als die andere hat, wird im wesentlichen auf das Potential Vcc der Leistungsversorgung weiter angehoben. Jede der Pull-up- Einrichtungen SA-P enthält ein Paar von P-MOS-Transistoren, die miteinander verdrahtet sind, um eine Querverbindung zu bilden.

Eine Leseeinrichtung SA-N und eine Pull-up-Einrichtung SA-P, die an derselben Spalte vorgesehen sind, dienen als ein Leseverstärker für die Spalte zum Erfassen und Verstärken der Differenz des elektrischen Potentials zwischen einer Bitleitung BL und einer Bitleitung /BL eines für die Spalte vorgesehenen Paares.

Die Bezeichnungen TG0 bis TG31 bezeichnen eine Vielzahl von Gate-Einrichtungen, die jeweils zwischen einem der Paare von Bitleitungen BL und /BL an einer Spalte und einem der Paare von Eingabe-/Ausgabeleitungen 26 an derselben Spalte vorgesehen sind. Die Gate-Einrichtungen TG0 bis TG31 des Speicherblocks empfangen ein Bitleitungspaar-Auswahlsignal von einer der Spaltendecoderschaltungen CD0 bis CD7 und RCD des Spaltendecoders 25, der dem Speicherblock zugehörig ist, durch eine Auswahlsignalleitung des Auswahlsignalbusses 11, der dem Speicherblock zugehörig ist. Jede der Gate- Einrichtungen TG0 bis TG31 verbindet oder trennt elektrisch ein Paar von Bitleitungen BL und /BL an einer Seite der Gate- Einrichtung TG mit bzw. von einem Paar von Einga be-/Ausgabeleitungen 26 an der anderen Seite der Gate- Einrichtung TG. Zwischen einem der Paare von Bitleitungen BL und /BL an einer Spalte und einem der Paare von Einga be-/Ausgabeleitungen 26 an derselben Spalte enthält jede der Gate-Einrichtungen TG0 bis TG31 ein Paar von N-MOS- Transistoren, deren Gate-Elektroden beide mit einer Auswahlsignalleitung verbunden sind, die der Gate-Einrichtung TG zugehörig ist. Es sei angemerkt, daß im Fall der ersten Ausführungsform jeder der Speicherblöcke 21a bis 21h mit der Auswahlsignalleitung einer Spaltendecoderschaltung CD für den Speicherblock 21 verbunden ist. Daher werden alle Gate-Ein richtungen TG0 bis TG31 jedes der Speicherblöcke 21a bis 21h so gesteuert, daß sie gleichzeitig in einen leitenden oder nichtleitenden Zustand eintreten. Entsprechend sind alle Gate-Einrichtungen TG0 bis TG31 des Speicherblocks 23 zur Redundanznutzung mit der Auswahlsignalleitung der Spaltendecoderschaltung RCD zur Redundanznutzung für den Speicherblock 23 zur Redundanznutzung verbunden. Daher werden alle Gate-Einrichtungen TG0 bis TG31 eines Speicherblocks 23 zur Redundanznutzung so gesteuert, daß sie gleichzeitig in einen leitenden oder nichtleitenden Zustand eintreten.

Die Bezeichnungen EQ0 bis EQ31 bezeichnen eine Vielzahl von Ausgleichseinrichtungen, die jeweils für eines der Paare von Bitleitungen BL und /BL an einer Spalte vorgesehen sind. Jede der Ausgleichseinrichtungen EQ0 bis EQ31 wird verwendet, um die elektrischen Potentiale der beiden Bitleitungen BL und /BL eines Paares an einer Spalte, die der Ausgleichseinrichtung EQ zugehörig ist, während der Vorladeperiode gleich einem vorbestimmten Wert zu machen, der im Falle der ersten Ausführungsform ½ × Vcc ist. Jede der Ausgleichseinrichtungen EQ0 bis EQ31 enthält einen ersten und einen zweiten N-MOS-Transistor, die zwischen den Bitleitungen BL und /BL, die der Ausgleichseinrichtung EQ zugehörig sind, in Reihe geschaltet sind. Die Gate-Elektroden des ersten und des zweiten N-MOS-Transistors sind beide mit einer Leitung zum Zuführen eines Vorladungssignals ΦE verbunden. Die Ausgleichseinrichtung EQ hat ferner einen dritten N-MOS- Transistor. Eine der Hauptelektroden des dritten N-MOS- Transistors ist mit dem Übergangspunkt zwischen dem ersten und dem zweiten N-MOS-Transistor verbunden. Die andere Hauptelektrode des dritten N-MOS-Transistors ist mit einer Leitung zum Zuführen einer Vorladungsspannung verbunden, die von der Bitleitungsvorladungsspannungserzeugungsschaltung 9a der zweiten Spannungserzeugungsschaltung 9 erzeugt wird. Die Gate-Elektrode des dritten N-MOS-Transistors ist ferner mit der Leitung zur Zufuhr des Vorladungssignals ΦE verbunden.

Die Bezeichnungen TN0 bis TN31 bezeichnen eine Vielzahl von Leseeinrichtungsaktivierungseinrichtungen, die jeweils zum Aktivieren einer der Leseeinrichtungen SA-N0 bis SA-N31 vorgesehen sind. Jede der Leseeinrichtungsaktivierungseinrichtungen TN0 bis TN31 ist als ein N-MOS-Transistor ausgeführt, der zwischen die Leseeinrichtung SA-N, die der Leseeinrichtungsaktivierungseinrichtung TN zugehörig ist, und einen Erdpotentialknoten geschaltet ist, der auf das elektrische Potential der Erde gesetzt ist. Die Gate- Elektrode des N-MOS-Transistors ist mit einer Leitung zur Zufuhr eines Leseeinrichtungsaktivierungssignals ΦN verbunden.

Die Bezeichnungen TP0 bis TP31 bezeichnen eine Vielzahl von Pull-up-Einrichtungsaktivierungseinrichtungen, die jeweils zum Aktivieren einer der Pull-up-Einrichtungen SA-P0 bis SA-P31 vorgesehen sind. Jede der Pull-up-Einrichtungsaktivierungs einrichtungen TP0 bis TP31 ist als ein P-MOS-Transistor ausgeführt, der zwischen die Pull-up-Einrichtung SA-P, die der Pull-up-Einrichtungsaktivierungseinrichtung TP zugehörig ist, und einen Leistungsversorgungspotentialknoten geschaltet ist, der auf das elektrische Potential Vcc der Leistungsversorgung gesetzt ist. Die Gate-Elektrode des P-MOS-Transistors ist mit einer Leitung zur Zufuhr eines Pull-up-Einrichtungsaktivierungssignals ΦP verbunden.

Nachfolgend wird ein Refresh-Zähler, ein Teil der Steuereinrichtung 10 des DRAM, unter Bezug auf Fig. 5 erläutert.

Die Bezeichnungen F/F0 bis F/F1023 in Fig. 5 bezeichnen D- Typ-Flipflops, die miteinander verdrahtet sind, so daß sie eine Kaskadenschaltung bilden. Ein Taktsignal CLK wird einem T-Eingangsanschluß jedes der Flipflops F/F0 bis F/F1023 zugeführt. Ein D-Eingangsanschluß des Flipflops F/F0 in der ersten Stufe ist mit einem O-Ausgangsanschluß des Flipflops F/F0 bis F/F1023 in der letzten Stufe verbunden. Der D-Ein gangsanschluß jedes der Flipflops F/F0 bis F/F1023 in der zweiten und den nachfolgenden Stufen ist mit dem O-Ausgangs anschluß jedes der Flipflops F/F0 bis F/F1023 der ersten und der nachfolgenden Stufen jeweils verbunden. In dieser Kaskadenschaltung bilden die Flipflops F/F0 bis F/F1023 einen Ringoszillator. Die O-Ausgangsanschlüsse der Flipflops F/F0 bis F/F1023 sind mit den Wortleitungen WL0 bis WL1023 jeder der Speicherzellenarray-Abteilungen 6 jeweils durch vorbestimmte Auswahlsignalleitungen des Auswahlsignalbusses 11 verbunden. Auf diese Weise werden die Wortleitungen WL0 bis WL1023 sequentiell aktiviert, das heißt auf einen Pegel "H" gesetzt, und zwar durch Ausgangssignale OUT0 bis OUT1023, die an den O-Ausgangsanschlüssen der Flipflops F/F0 bis F/F1023 jeweils synchron mit dem Taktsignal CLK erscheinen.

Die Flipflops F/F0 bis F/F1023 bilden den Refresh-Zähler des DRAM und sind jeweils als eine Makrozelle in dem Direktzugriffslogik-Bildungsbereich 4 des Halbleitersubstrats 1 gebildet.

Es sei angemerkt, daß dann, wenn eine Reihe durch eine Ersatzreihe ersetzt wird, der Ausgangsanschluß eines Flipflops F/F für die Wortleitung WL der ersetzten Reihe mit der Wortleitung RWL zur Redundanznutzung der Ersatzreihe verbunden wird. Als eine Alternative werden so viele Flipflops wie Wortleitungen RWL zur Redundanznutzung in den Stufen, die auf den Flipflop F/F1023 folgen, hinzugefügt, und alle Wortleitungen WL und alle Wortleitungen RWL zur Redundanznutzung werden nachfolgend aktiviert, ungeachtet dessen, ob eine Reihe durch eine Ersatzreihe ersetzt wird oder nicht.

Nachfolgend wird der Reihendecoder 24, ein Teil der Steuereinrichtung 10 des DRAM, unter Bezug auf Fig. 6 bis 9 erläutert.

Bezugszeichen 24a bis 24d in Fig. 6 bezeichnen Reihendecoder jeweils für die Speicherzellenarray-Abteilungen 6a bis 6d. Jeder der Reihendecoder 24a bis 24d enthält eine Reihendecoderschaltung 100 zur normalen Nutzung für den Speicherzellenarray-Abschnitt zur normalen Nutzung und eine Reihendecoderschaltung 200 zur Redundanznutzung für den Speicherzellenarray-Abschnitt 22 zur Redundanznutzung.

Die Reihendecoderschaltung 100 zur normalen Nutzung des Reihendecoders 24 empfängt ein Reihenersetzungssignal RRC der Speicherzellenarray-Abteilung 6, die dem Reihendecoder 24 zugehörig ist, das von der Reihenwiederherstellungsschaltung 12a durch den Ersetzungssignalbus 13a zusätzlich zu den Reihenadreßsignalen RA0 bis RA9 übertragen wird. Wenn das Reihenersetzungssignal RRC, das der Reihendecoderschaltung 100 zur normalen Nutzung des Reihendecoders 24 zugeführt wird, keine Ersetzung anzeigt, wird die Reihendecoderschaltung 100 zur normalen Nutzung aktiviert und gibt ein Wortleitungs-Auswahlsignal zum Auswählen einer Wortleitung WL aus den Wortleitungen WL0 bis WL1023 in der Speicherzellenarray-Abteilung 6, die dem Reihendecoder 24 zugehörig ist, in Übereinstimmung mit den Reihenadreßsignalen RA0 bis RA9, die der Reihendecoderschaltung 100 zur normalen Nutzung zugeführt werden, aus.

Die Reihendecoderschaltung 200 zur Redundanznutzung des Reihendecoders 24 empfängt ein umgekehrtes Reihenersetzungssignal /RRC der Speicherzellenarray-Abteilung 6, die dem Reihendecoder 24 zugeordnet ist, welches von der Reihenwiederherstellungsschaltung 12a durch den Ersetzungssignalbus 13a zusätzlich zu den Ersatzreihenadreßsignalen SRA0 bis SRA1 für die zugehörige Speicherzellenarray-Abteilung 6 übertragen wird. Wenn das umgekehrte Reihenersetzungssignal /RRC, das der Reihendecoderschaltung 200 zur Redundanznutzung des Reihendecoders 24 zugeführt wird, eine Ersetzung anzeigt, wird die Reihendecoderschaltung 200 zur Redundanznutzung aktiviert und gibt ein Redundanznutzungs-Wortleitungssignal zum Auswählen einer Wortleitung RWL zur Redundanznutzung aus den Wortleitungen RWL0 bis RWL3 zur Redundanznutzung in der Speicherzellenarray-Abteilung 6, die dem Reihendecoder 24 zugehörig ist, in Übereinstimmung mit den Ersatzreihenadreßsignalen SRA0 und SRA1 aus, die der Reihendecoderschaltung 200 zur Redundanznutzung zugeführt werden.

Fig. 7 ist ein Blockdiagramm, das die Reihendecoderschaltung 100 zur normalen Nutzung zeigt. Wie die Figur zeigt, enthält die Reihendecoderschaltung 100 zur normalen Nutzung eine Hauptschaltung 101 und eine Treiberschaltung 102.

Die Hauptschaltung 101 enthält Inverter 103(0) bis 103(9) jeweils zum Umkehren der Reihenadreßsignale RA0 bis RA9, erste UND-Gates 104(0) bis 104(1023) und zweite UND-Gates 105(0) bis 105(1023). Die ersten UND-Gates 104(0) bis 104(1023) und die zweiten UND-Gates 105(0) bis 105(1023) sind für eine Vielzahl von Wortleitungen WL0 bis WL1023 der zugehörigen Speicherzellenarray-Abteilung 6 jeweils vorgesehen.

Der Inverter 103 kehrt das jeweilige Reihenadreßsignal RA um, um ein umgekehrtes Reihenadreßsignal /RA, das umgekehrte Signal des Reihenadreßsignals RA, zu erzeugen.

Das erste UND-Gate 104, das der Wortleitung WL zugehörig ist, empfängt eine Kombination der Reihenadreßsignale RA0 bis RA9 und der umgekehrten Reihenadreßsignale /RA0 bis /RA9, um die Wortleitung WL auf einen Wert zu setzen, der mit einer in Fig. 8 gezeigten Reihendecoderwahrheitstabelle übereinstimmt. Beispielsweise empfängt das erste UND-Gate 104(0), das der Wortleitung WL0 zugehörig ist, alle umgekehrten Reihenadreßsignale /RA0 bis /RA9, die von den Invertern 103(0) bis 103(9) jeweils ausgegeben werden, und keines der Reihenadreßsignale RA0 bis RA9, wie Fig. 7 zeigt. Somit gibt das erste UND-Gate 104(0) ein Signal "1" aus, wenn die Reihenadreßsignale RA0 bis RA9 "0000000000" sind. Das erste UND-Gate 104(1), das der Wortleitung WL1 zugehörig ist, empfängt die umgekehrten Reihenadreßsignale /RA1 bis /RA9, die von den Invertern 103(1) bis 103(9) jeweils ausgegeben werden, und das Reihenadreßsignal RA0. Somit gibt das erste UND-Gate 104(1) ein Signal "1" aus, wenn die Reihenadreßsignale RA0 bis RA9 "1000000000" sind. Das erste UND-Gate 104(1022), das der Wortleitung WL1022 zugehörig ist, empfängt das umgekehrte Reihenadreßsignal /RA9, das von dem Inverter 103(9) ausgegeben wird, und die Reihenadreßsignale RA0 bis RA8. Somit gibt das erste UND-Gate 104(1022) ein Signal "1" aus, wenn die Reihenadreßsignale RA0 bis RA9 "1111111110" sind. Das erste UND-Gate 104(1023), das der Wortleitung WL1023 zugehörig ist, empfängt keines der umgekehrten Reihenadreßsignale /RA1 bis /RA9, die von den Invertern 103(1) bis 103(9) jeweils ausgegeben werden, und alle Reihenadreßsignale RA0 bis RA9. Somit gibt das erste UND-Gate 104(1023) ein Signal "1" aus, wenn die Reihenadreßsignale RA0 bis RA9 "1111111111" sind.

Das zweite UND-Gate 105 empfängt ein Signal, das von dem ersten UND-Gate 104 ausgegeben wird, das dem zweiten UND-Gate 105 zugehörig ist, und das Reihenersetzungssignal RRC der Speicherzellenarray-Abteilung 6, das von der Reihenwiederherstellungsschaltung 12a durch den Ersetzungssignalbus 13a übertragen wird. Wenn das Reihenersetzungssignal RRC, das dem zweiten UND-Gate 105 zugeführt ist, keine Ersetzung anzeigt, das heißt, wenn das Reihenersetzungssignal RRC im Fall der ersten Ausführungsform auf "1" gesetzt ist, gibt das zweite UND-Gate 105 ein Signal auf demselben Pegel wie das Signal aus, das von dem ersten UND-Gate 104 an das zweite UND-Gate 105 ausgegeben wurde, und zwar durch den Auswahlsignalbus 11. Wenn das Reihenersetzungssignal RRC, das dem zweiten UND-Gate 105 zugeführt wird, eine Ersetzung anzeigt, das heißt, wenn das Reihenersetzungssignal im Fall der ersten Ausführungsform auf "0" rückgesetzt wird, gibt andererseits das zweite UND-Gate 105 ein Signal mit einem vorbestimmten Pegel, einem Pegel "0" im Fall der ersten Ausführungsform, aus, und zwar ungeachtet des Signals, das von dem ersten UND-Gate 104 durch den Auswahlsignalbus 11 ausgegeben wird.

Die Treiberschaltung 102, die in der in Fig. 7 gezeigten Reihendecoderschaltung 100 zur normalen Nutzung verwendet wird, enthält Spannungserhöhungsschaltungen 106(0) bis 106(1023), die zwischen den zweiten UND-Gates 105(0) bis 105(1023) und den jeweiligen Wortleitungen WL0 bis WL1023 der zugehörigen Speicherzellenarray-Abteilung 6 vorgesehen sind.

Die Spannungserhöhungsschaltung 106 empfängt ein Signal, das von dem zugehörigen zweiten UND-Gate 105 ausgegeben wird. Wenn das von dem zugehörigen zweiten UND-Gate 105 ausgegebene Signal "1" ist, gibt die Spannungserhöhungsschaltung 106 ein elektrisches Potential ab, das höher ist als das elektrische Potential Vcc der Leistungsversorgung der zugehörigen Wortleitung WL, womit die Wortleitung WL aktiviert wird. Im Fall der ersten Ausführungsform ist das elektrisches Potential, das an die Wortleitung WL abgegeben wird, um α höher als Vcc (elektrisches Potential = Vcc + α), worin α ein Wert ist, der gleich oder größer als die Schwellenspannung Vth des Transistors Tr ist, der in der Speicherzelle MC verwendet wird. Wenn das von dem zugehörigen zweiten UND-Gate ausgegebene Signal "0" ist, gibt andererseits die Spannungserhöhungsschaltung 106 das elektrische Erdpotential an die zugehörige Wortleitung WL ab, womit die Wortleitung WL in dem deaktivierten Zustand gehalten wird. Die Spannungserhöhungsschaltung 106 ist durch einen allgemein bekannten N-MOS-Transistor verwirklicht.

Es sei angemerkt, daß die ersten UND-Gates 104(0) bis 104(1023), die zweiten UND-Gates 105(0) bis 105(1023) und die Spannungserhöhungsschaltungen 106(0) bis 106(1023), die für die Wortleitungen WL0 bis WL1023 der zugehörigen Speicherzellenarray-Abteilung 6 vorgesehen sind, jeweils Decoderschaltungseinheiten RD0 bis RD1023 der Reihendecoderschaltung 100 zur normalen Nutzung bilden.

Die Inverter 103(0) bis 103(1023), die ersten UND-Gates 104(0) bis 104(1023) und die zweiten UND-Gates 105(0) bis 105(1023), die die Hauptschaltung 101 der Reihendecoderschaltung 100 zur normalen Nutzung, die in jedem der Reihendecoder 24a bis 24d des DRAM verwendet wird, bilden, sind alle Logikschaltungen, die auf dem Direktzugriffslogik-Bildungsbereich 4 des Halbleitersubstrats 1 als eine Makrozelle gebildet sind. Als Alternative wird die Hauptschaltung 101 als eine Megazelle behandelt, in welchem Fall die Hauptschaltung 101 auf dem Direktzugriffslogik- Bildungsbereich 4 des Halbleitersubstrats 1 als eine Megazelle gebildet wird.

Die Treiberschaltung 102 der Reihendecoderschaltung 100 zur normalen Nutzung, die in jedem der Reihendecoder 24a bis 24d des DRAM verwendet wird, welche andererseits ein elektrisches Potential handhabt, das höher ist als das elektrische Potential Vcc der Leistungsversorgung, ist auf dem Speicher- Bildungsbereich 5 des Halbleitersubstrats 1 im Fall der ersten Ausführungsform gebildet. Da die Ansteuerschaltung 102 durch eine Logikschaltung verwirklicht werden kann, kann sie jedoch auch auf dem Direktzugriffslogik-Bildungsbereich 4 des Halbleitersubstrats 1 gebildet werden.

Fig. 9 ist ein Blockdiagramm, das die Reihendecoderschaltung 200 zur Redundanznutzung zeigt. Wie die Figur zeigt, enthält die Reihendecoderschaltung 200 zur Redundanznutzung eine Hauptschaltung 107 und eine Treiberschaltung 108.

Die Hauptschaltung 107 enthält Inverter 109(0) und 109(1) zum Umkehren der Ersatzreihenadreßsignale SRA0 bzw. SRA1, erste UND-Gates 110(0) bis 110(3) und zweite UND-Gates 111(0) bis 111(3). Die ersten UND-Gates 110(0) bis 110(3) und die zweiten UND-Gates 111(0) bis 111(3) sind jeweils für eine Vielzahl von Wortleitungen RWL0 bis RWL3 zur Redundanznutzung der zugehörigen Speicherzellenarray-Abteilung 6 vorgesehen.

Der Inverter 109 kehrt das Ersatzreihenadreßsignal SRA um, um ein umgekehrtes Ersatzreihenadreßsignal /SRA, das umgekehrte Signal des Ersatzreihenadreßsignals SRA, zu erzeugen.

Die ersten UND-Gates 110(0) bis 110(3), die den Wortleitungen RWL0 bis RWL3 zur Redundanznutzung jeweils zugeordnet sind, empfangen eine Kombination der Ersatzreihenadreßsignale SRA0 und SRA1 und der umgekehrten Ersatzreihenadreßsignale /SRA0 und /SRA1, so daß nur eines der ersten UND-Gates 110(0) bis 110(3) auf einmal "1" ausgibt. Beispielsweise empfängt das erste UND-Gate 110(0), das der Wortleitung RWL0 zur Redundanznutzung zugeordnet ist, alle umgekehrten Ersatzreihenadreßsignale /SRA0 und /SRA1, die von den Invertern 109(0) und 109(1) jeweils ausgegeben werden, und keines der Ersatzreihenadreßsignale SRA0 und SRA1, wie in Fig. 9 gezeigt. Somit gibt das erste UND-Gate 110(0) ein Signal "1" aus, wenn die Reihenadreßsignale SRA0 und SRA1 "00" sind. Das erste UND-Gate 110(1), das der Wortleitung RWL1 zur Redundanznutzung zugehörig ist, empfängt das umgekehrte Ersatzreihenadreßsignal /SRA1, das von dem Inverter 109(1) ausgegeben wird, und das Ersatzreihenadreßsignal SRA0. Somit gibt das erste UND-Gate 110(1) ein Signal "1" aus, wenn die Ersatzreihenadreßsignale SRA0 und SRA1 "10" sind. Das erste UND-Gate 110(2), das der Wortleitung RWL2 zur Redundanznutzung zugehörig ist, empfängt das umgekehrte Ersatzreihenadreßsignal /SRA0, das von dem Inverter 109(0) ausgegeben wird, und das Ersatzreihenadreßsignal SRA1. Somit gibt das erste UND-Gate 110(2) ein Signal "1" aus, wenn die Ersatzreihenadreßsignale SRA0 bis SRA1 "01" sind. Das erste UND-Gate 110(3), das der Wortleitung RWL3 zur Redundanznutzung zugehörig ist, empfängt keines der umgekehrten Ersatzreihenadreßsignale /SRA0 und /SRA1, die von den Invertern 109(0) und 109(1) jeweils ausgegeben werden, und alle Ersatzreihenadreßsignale SRA0 und SRA1. Somit gibt das erste UND-Gate 110(3) ein Signal "1" aus, wenn die Ersatzreihenadreßsignale SRA0 bis SRA1 "11" sind.

Das zweite UND-Gate 111 empfängt ein Signal, das von dem ersten UND-Gate 110, das dem zweiten UND-Gate 111 zugehörig ist, ausgegeben wird, und das umgekehrte Reihenersetzungssignal /RRC der Speicherzellenarray-Abteilung 6, das von der Reihenwiederherstellungsschaltung 12a durch den Ersetzungssignalbus 13a übertragen wird. Wenn das umgekehrte Reihenersetzungssignal /RRC, das dem zweiten UND- Gates 111 zugeführt wird, eine Ersetzung anzeigt, das heißt, wenn das umgekehrte Reihenersetzungssignal /RRC im Fall der ersten Ausführungsform auf "1" gesetzt ist, gibt das zweite UND-Gate 111 ein Signal auf demselben Pegel wie das Signal, das von dem ersten UND-Gate 110 an das zweite UND-Gate 111 durch den Auswahlsignalbus 11 ausgegeben wird, aus. Wenn das umgekehrte Reihenersetzungssignal /RRC, das dem zweiten UND- Gate 111 zugeführt wird, keine Ersetzung anzeigt, das heißt, wenn das umgekehrte Reihenersetzungssignal /RRC auf "0" im Fall der ersten Ausführungsform rückgestellt wird, gibt andererseits das zweite UND-Gate 111 ein Signal auf einem vorbestimmten Pegel, einem Pegel "0" im Fall der ersten Ausführungsform, aus, ungeachtet des Signals, das von dem ersten UND-Gate 110 durch den Auswahlsignalbus 11 ausgegeben wird.

Die Treiberschaltung 108, die in der Reihendecoderschaltung 200 zur Redundanznutzung verwendet wird, die in Fig. 9 gezeigt wird, enthält Spannungserhöhungsschaltungen 112(0) bis 112(3), die zwischen den zweiten UND-Gates 111(0) bis 111(3) und den jeweiligen Wortleitungen RWL0 bis RWL3 zur Redundanznutzung der zugehörigen Speicherzellenarray- Abteilung 6 vorgesehen sind.

Die Spannungserhöhungsschaltung 112 empfängt ein Signal, das von dem zugehörigen zweiten UND-Gate 111 ausgegeben wird. Wenn das von dem zugehörigen zweiten UND-Gate 111 ausgegebene Signal "1" ist, gibt die Spannungserhöhungsschaltung 112 ein elektrisches Potential, das höher ist als das elektrische Potential Vcc der Leistungsversorgung, an die zugehörige Wortleitung RWL zur Redundanznutzung ab und aktiviert die Wortleitung RWL zur Redundanznutzung. Im Fall der ersten Ausführungsform ist das elektrische Potential, das an die Wortleitung RWL zur Redundanznutzung abgegeben wird, um α höher als Vcc (elektrisches Potential = Vcc + α), wobei α ein Wert ist, der gleich oder größer ist als die Schwellenspannung Vth des Transistors Tr, der in der Speicherzelle MC verwendet wird. Wenn das von dem zugehörigen zweiten UND-Gate 111 ausgegebene Signal "0" ist, gibt andererseits die Spannungserhöhungsschaltung 112 das elektrische Erdpotential an die zugehörige Wortleitung RWL zur Redundanznutzung ab und hält die Wortleitung RWL zur Redundanznutzung in dem deaktivierten Zustand. Die Spannungserhöhungsschaltung 112 ist durch einen allgemein bekannten N-MOS-Transistor verwirklicht.

Es sei angemerkt, daß die ersten UND-Gates 110(0) bis 110(3), die zweiten UND-Gates 111(0) bis 111(3) und die Spannungserhöhungsschaltungen 112(0) bis 112(3), die jeweils für die Wortleitungen RWL0 bis RWL3 zur Redundanznutzung der zugehörigen Speicherzellenarray-Abteilung 6 vorgesehen sind, Decoderschaltungseinheiten RRD der Reihendecoderschaltung 200 zur Redundanznutzung bilden.

Die Inverter 109(0) und 109(1), die ersten UND-Gates 110(0) bis 110(3) und die zweiten UND-Gates 111(0) bis 111(3), die die Hauptschaltung 107 der Reihendecoderschaltung 200 zur Redundanznutzung bilden, die in jedem der Reihendecoder 24a bis 24d des DRAM verwendet wird, sind alle Logikschaltungen, die auf dem Direktzugriffslogik-Bildungsbereich 4 des Halbleitersubstrats 1 als eine Makrozelle gebildet werden. Als Alternative wird die Hauptschaltung 107 als eine Megazelle behandelt, in welchem Fall die Hauptschaltung 107 auf dem Direktzugriffslogik-Bildungsbereich 4 des Halbleitersubstrats 1 als eine Megazelle gebildet wird.

Die Treiberschaltung 108 der Reihendecoderschaltung 200 zur Redundanznutzung, die in jedem der Reihendecoder 24a bis 24d des DRAM verwendet wird, welche ein elektrisches Potential handhabt, das höher ist als das elektrische Potential Vcc der Leistungsversorgung, wird andererseits im Fall der ersten Ausführungsform auf dem Speicher-Bildungsbereich 5 des Halbleitersubstrats 1 gebildet. Da die Treiberschaltung 108 durch eine Logikschaltung implementiert werden kann, kann sie jedoch auch auf dem Direktzugriffslogik-Bildungsbereich 4 des Halbleitersubstrats 1 gebildet werden.

Nachfolgend wird der Spaltendecoder 25, ein Teil der Steuereinrichtung 10 des DRAM, unter Bezug auf Fig. 10 und 11 erläutert.

Bezugszeichen 25a bis 25d in Fig. 10 bezeichnen jeweils Spaltendecoder für die Speicherzellenarray-Abteilungen 6a bis 6d. Jeder der Spaltendecoder 25a bis 25d enthält eine Spaltendecoderschaltung 300 zur normalen Nutzung für den Speicherzellenarray-Abschnitt 20 zur normalen Nutzung (die Speicherblöcke 21a bis 21h) und eine Spaltendecoderschaltung 400 zur Redundanznutzung für den Speicherzellenarray- Abschnitt zur Redundanznutzung (Speicherblock zur Redundanznutzung) 23.

Die Spaltendecoderschaltung 300 zur normalen Nutzung des Spaltendecoders 25 empfängt ein Spaltenersetzungssignal CRC der Speicherzellenarray-Abteilung 6, die dem Spaltendecoder 25 zugehörig ist, das von der Spaltenwiederherstellungsschaltung 12b durch den Ersetzungssignalbus 13b zusätzlich zu den Reihenadreßsignalen CA0 bis CA2 übertragen wird. Wenn das Spaltenersetzungssignal CRC, das der Spaltendecoderschaltung 300 zur normalen Nutzung des Spaltendecoders 25 zugeführt wird, keine Ersetzung anzeigt, wird die Spaltendecoderschaltung 300 zur normalen Nutzung aktiviert und gibt ein Bitleitungspaar-Auswahlsignal zum Auswählen der Paare von Bitleitungen BL0 und /BL0 bis BL31 und /BL31 in dem Speicherblock 21, der dem Spaltendecoder 25 zugehörig ist, in Übereinstimmung mit den Spaltenadreßsignalen CA0 bis CA2 aus, die der Spaltendecoderschaltung 300 zur normalen Nutzung zugeführt werden. Das Bitleitungspaar-Auswahlsignal, das von der Spaltendecoderschaltung 300 zur normalen Nutzung ausgegeben wird, wird den Gate-Einrichtungen TG0 bis TG31 des zugehörigen Speicherblocks 21 in der zugehörigen Speicherzellenarray-Abteilung 6 zugeführt.

Die Spaltendecoderschaltung 400 zur Redundanznutzung des Spaltendecoders 25 empfängt ein umgekehrtes Spaltenersetzungssignal /CRC der Speicherzellenarray- Abteilung 6, die dem Spaltendecoder 25 zugehörig ist, das von der Spaltenwiederherstellungsschaltung 12b durch den Ersetzungssignalbus 13b zusätzlich zu einem Ersatzspaltenadreßsignal SCA für die zugehörige Speicherzellenarray-Abteilung 6 übertragen wird. Wenn das umgekehrte Spaltenersetzungssignal /CRC, das der Spaltendecoderschaltung 400 zur Redundanznutzung des Spaltendecoders 6 zugeführt wird, eine Ersetzung anzeigt, wird die Spaltendecoderschaltung 400 zur Redundanznutzung aktiviert und gibt ein Auswahlsignal für ein Bitleitungspaar zur Redundanznutzung zum Auswählen der Paare von Bitleitungen BL0 und /BL0 bis BL31 und /BL31 in dem Speicherblock 23 zur Redundanznutzung, der dem Spaltendecoder 25 zugehörig ist, in Übereinstimmung mit dem Ersatzspaltenadreßsignal SCA aus, das der Spaltendecoderschaltung 400 zur Redundanznutzung zugeführt wird. Das Auswahlsignal für ein Bitleitungspaar zur Redundanznutzung, das durch die Spaltendecoderschaltung 400 zur Redundanznutzung ausgegeben wird, wird der Gate-Einrich tung TG0 bis TG31 zur Redundanznutzung des zugehörigen Speicherblocks 23 zur Redundanznutzung in der zugehörigen Speicherzellenarray-Abteilung 6 durch den Auswahlsignalbus 11 zugeführt.

Fig. 11 ist ein Blockdiagramm, das die Spaltendecoderschaltung 300 zur normalen Nutzung zeigt. Wie die Figur zeigt, enthält die Spaltendecoderschaltung 300 zur normalen Nutzung Inverter 301(0) bis 301(2) zur jeweiligen Umkehrung der Spaltenadreßsignale CA0 bis CA2, erste UND- Gates 302(0) bis 302(7) und zweite UND-Gates 303(0) bis 303(7). Die ersten UND-Gates 302(0) bis 302(7) und die zweiten UND-Gates 303(0) bis 303(7) sind für die Speicherblöcke 21a bis 21h der zugehörigen Speicherzellenarray-Abteilung 6 jeweils vorgesehen.

Der Inverter 301 kehrt das Spaltenadreßsignal CA um, um ein umgekehrtes Spaltenadreßsignal /CA, das umgekehrte Signal des Spaltenadreßsignals CA, zu erzeugen.

Das erste UND-Gate 302 empfängt eine Kombination der Spalten adreßsignale CA0 bis CA2 und der umgekehrten Spaltenadreßsi gnale /CA0 bis /CA2, um dadurch eine Signalausgabe auf einen Wert zu setzen, der mit einer Spaltendecoderwahrheitstabelle, die in Fig. 12 gezeigt ist, übereinstimmt. Beispielsweise empfängt das erste UND-Gate 302(0) alle umgekehrten Spalten adreßsignale /CA0 bis /CA2, die von den Invertern 301(0) bis 301(2) jeweils ausgegeben werden, und keines der Spalten adreßsignale CA0 bis CA2, wie Fig. 11 zeigt. Somit gibt das erste UND-Gate 302(0) ein Signal "1" aus, wenn die Spalten adreßsignale CA0 bis CA2 "000" sind. Das erste UND-Gate 302(1) empfängt die umgekehrten Spaltenadreßsignale /CA1 und /CA2, die von den Invertern 301(1) und 301(2) jeweils ausgegeben werden, und das Spaltenadreßsignal CA0. Somit gibt das erste UND-Gate 302(1) ein Signal "1" aus, wenn die Spaltenadreßsignale CA0 bis CA2 "100" sind. Das erste UND- Gate 302(6) empfängt das umgekehrte Spaltenadreßsignal /CA2, das von dem Inverter 301(2) ausgegeben wird, und die Spaltenadreßsignale CA0 und CA1. Somit gibt das erste UND- Gate 302(6) ein Signal "1" aus, wenn die Spaltenadreßsignale CA0 bis CA2 "110" sind. Das erste UND-Gate 302(7) empfängt keines der umgekehrten Spaltenadreßsignale /CA0 bis /CA2, die von den Invertern 301(0) bis 301(2) jeweils ausgegeben werden, und alle Spaltenadreßsignale CA0 bis CA2. Somit gibt das erste UND-Gate 302(7) ein Signal "1" aus, wenn die Spaltenadreßsignale CA0 bis CA2 "111" sind.

Das zweite UND-Gate 303 empfängt ein Signal, das von dem ersten UND-Gate 302, das dem zweiten UND-Gate 303 zugehörig ist, ausgegeben wird, und das Spaltenersetzungssignal CRC der Speicherzellenarray-Abteilung 6, das von der Spaltenwiederherstellungsschaltung 12b durch den Ersetzungssignalbus 13b übertragen wird. Wenn das Spaltenersetzungssignal CRC, das dem zweiten UND-Gate 303 zugeführt wird, keine Ersetzung anzeigt, das heißt, wenn das Spaltenersetzungssignal CRC im Fall der ersten Ausführungsform auf "1" gesetzt wird, gibt das zweite UND- Gate 303 ein Signal mit demselben Pegel wie das Signal, das von dem ersten UND-Gate 302 an das zweite UND-Gate 303 ausgegeben wurde, an die Gate-Einrichtungen TG0 bis TG31 des zugehörigen Speicherblocks 21 durch den Auswahlsignalbus 11 aus. Wenn das Spaltenersetzungssignal CRC, das dem zweiten UND-Gate 303 zugeführt wird, eine Ersetzung anzeigt, das heißt, wenn das Spaltenersetzungssignal CRC im Fall der ersten Ausführungsform auf "0" rückgesetzt wird, gibt andererseits das zweite UND-Gate 303 ein Signal mit einem vorbestimmten Pegel, einem Pegel "0" im Fall der ersten Ausführungsform, ungeachtet des Signals, das von dem UND-Gate 302 ausgegeben wird, an die Gate-Einrichtung TG0 bis TG31 des zugehörigen Speicherblocks 21 durch den Auswahlsignalbus 11 aus.

Es sei angemerkt, daß die ersten UND-Gates 302(0) bis 302(7) und die zweiten UND-Gates 303(0) bis 303(7), die jeweils für die Speicherblöcke 21a bis 21h der zugehörigen Speicherzellenarray-Abteilung 6 vorgesehen sind, jeweils Decoderschaltungseinheiten CD0 bis CD7 der Spaltendecoderschaltung 300 zur normalen Nutzung bilden.

Die Inverter 301(0) bis 301(7), die ersten UND-Gates 302(0) bis 302(7) und die zweiten UND-Gates 303(0) bis 303(7), die die Spaltendecoderschaltung 300 zur normalen Nutzung bilden, die in jedem der Spaltendecoder 25a bis 25d des DRAM verwendet wird, sind alle Logikschaltungen, die jeweils in dem Direktzugriffslogik-Bildungsbereich 4 des Halbleitersubstrats 1 als eine Makrozelle gebildet werden. Als eine Alternative wird die Hauptschaltung 101 als eine Megazelle behandelt, in welchem Fall die Hauptschaltung 101 auf dem Direktzugriffslogik-Bildungsbereich 4 des Halbleitersubstrats 1 als eine Megazelle gebildet wird.

Die Spaltendecoderschaltung 400 zur Redundanznutzung ist nicht in den Figuren dargestellt. Die Spaltendecoderschaltung 400 zur Redundanznutzung (die Decoderschaltungseinheit RCD zur Redundanznutzung) 400 empfängt ein Ersatzspalten-Auswahl signal SRC (ein Speicherblock-Auswahlsignal zur Redundanznutzung zum Auswählen des Speicherblocks 23 zur Redundanznutzung) für die zugehörige Speicherzellenarray- Abteilung 6 von der Spaltenwiederherstellungsschaltung 12b und das umgekehrte Spaltenersetzungssignal /CRC für die zugehörige Spaltenzellenarray-Abteilung 6 durch den Ersetzungssignalbus 13b und gibt ein Auswahlsignal für ein Bitleitungspaar zur Redundanznutzung durch den Auswahlsignalbus 11 aus.

Wenn das umgekehrte Spaltenersetzungssignal /CRC, das einem UND-Gate zugeführt wird, welches in der Spaltendecoderschaltung 400 zur Redundanznutzung verwendet wird, eine Ersetzung anzeigt, das heißt, wenn das umgekehrte Spaltenersetzungssignal /CRC im Fall der ersten Ausführungsform auf "1" gesetzt wird, gibt das UND-Gate ein Signal auf dem selben Pegel wie das zugehörige Ersatzspalten- Auswahlsignal SCA, das dem UND-Gate zugeführt wird, an die Gate-Einrichtungen TG0 bis TG31 des zugehörigen Speicherblocks 23 zur Redundanznutzung durch den Auswahlsignalbus 11 aus. Wenn das umgekehrte Spaltenersetzungssignal /CRC, das dem zweiten UND-Gate 111 zugeführt wird, keine Ersetzung anzeigt, das heißt, wenn das umgekehrte Spaltenersetzungssignal /CRC im Fall der ersten Ausführungsform auf "1" rückgesetzt wird, gibt andererseits das UND-Gate ein Signal auf einem vorbestimmten Pegel, einem Pegel "0" im Fall der ersten Ausführungsform, ungeachtet des zugehörigen Ersatzspalten-Auswahlsignals SCA, das dem UND- Gate und den Gate-Einrichtungen TG0 bis TG31 des zugehörigen Speicherblocks 23 zur Redundanznutzung zugeführt wird, durch den Auswahlsignalbus 11 aus.

Das UND-Gate der Spaltendecoderschaltung 400 zur Redundanznutzung, die in jedem der Spaltendecoder 25a bis 25d des DRAM verwendet wird, ist eine Logikschaltung, die auf dem Direktzugriffslogik-Bildungsbereich 4 des Halbleitersubstrats 1 als eine Makrozelle gebildet ist. Als Alternative wird die Spaltendecoderschaltung 400 zur Redundanznutzung als eine Megazelle behandelt, in welchem Fall die Spaltendecoderschaltung 400 zur Redundanznutzung auf dem Direktzugriffslogik-Bildungsbereich 4 des Halbleitersubstrats 1 als eine Megazelle gebildet wird.

Wie vorstehend beschrieben zeigt die integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nicht nur den Effekt, daß eine große Datenmenge mit hoher Geschwindigkeit aufgrund der Busse, die das DRAM mit der Logik verbinden, verarbeitet werden kann, wie das auch bei dem herkömmlichen integrierten Halbleiterschaltungsprodukt der Fall ist, das allgemein bekannt ist, sondern auch den Effekt, daß das Ausmaß der Freiheit der Anordnung der Bestandteile derselben erhöht wird und ein in einer Steuerschaltung des DRAM verwendeter Refresh-Zähler in einer Art und Weise angeordnet werden kann, die kaum durch die Größe (die Speicherkapazität) des DRAM- Abschnitts beeinträchtigt ist, und zwar aufgrund der Tatsache, daß der Refresh-Zähler in dem Direktzugriffslogik- Bildungsbereich des Halbleitersubstrats gebildet wird. Als Resultat zeigt sich der Effekt, daß eine Ver 11607 00070 552 001000280000000200012000285911149600040 0002019829813 00004 11488änderung der Größe (Speicherkapazität) des DRAM-Abschnitts keine große Auswirkung auf die Größe des Chips hat. Zusätzlich kann bei einem Versuch, der zur Veränderung der Anzahl von Daten-Bits, die von dem DRAM-Abschnitt ausgegeben werden, unternommen wird, mit anderen Worten bei einem Versuch, der zur Änderung der Anzahl von auszuwählenden Wortleitungen unternommen wird, der Refresh-Zähler ohne weiteres geändert werden. Als Resultat zeigt sich der Effekt, daß diese Veränderungen in kurzer Zeit durchgeführt werden können.

Zusätzlich werden Bestandteile, die in den Reihen- und Spaltendecodern der Steuerschaltung des DRAM verwendet werden, welche aus Logikschaltungen gebildet werden können, in dem Direktzugriffslogik-Bildungsbereich des Halbleitersubstrats gebildet. Auf diese Weise zeigt sich der Effekt, daß der Grad der Freiheit zur Anordnung der Bestandteile erhöht wird und die Reihen- und Spaltendecoder, die in der Steuerschaltung des DRAM verwendet werden, in einer Weise angeordnet werden können, die kaum durch die Größe (die Speicherkapazität) des DRAM-Abschnitts beeinträchtigt ist. Als Resultat zeigt sich der Effekt, daß eine Veränderung der Größe (Speicherkapazität) des DRAM- Abschnitts keine große Auswirkung auf die Größe des Chips hat. Zusätzlich kann bei einem Versuch, der zur Veränderung der Anzahl von Daten-Bits, die von dem DRAM-Abschnitt ausgegeben werden, unternommen wird, mit anderen Worten bei einem Versuch, der zur Änderung der Anzahl von auszuwählenden Wortleitungen unternommen wird, der Refresh-Zähler ohne weiteres geändert werden. Als Resultat zeigt sich der Effekt, daß diese Veränderungen in kurzer Zeit durchgeführt werden können.

Wie vorstehend beschrieben enthält die erste Ausführungsform einen reihenseitigen Speicherzellenarray-Abschnitt 22 zur Redundanznutzung und einen spaltenseitigen Speicherzellenarray-Abschnitt zur Redundanznutzung (Speicherblock 23 zur Redundanznutzung). Es sei angemerkt, daß dann, wenn der reihenseitige Speicherzellenarray- Abschnitt 22 zur Redundanznutzung alleine ausreichend ist, es nicht erforderlich ist, einen spaltenseitigen Speicherzellenarray-Abschnitt zur Redundanznutzung (Speicherblock 23 zur Redundanznutzung) vorzusehen.

Zweite Ausführungsform

Fig. 13 ist ein Diagramm, das die gesamte Konfiguration einer integrierten Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM zeigt, die gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ausgeführt ist. Die zweite Ausführungsform hat gegenüber der ersten Ausführungsform die nachfolgend beschriebenen Unterschiede. Im übrigen sind die beiden Ausführungsformen gleich.

Im Fall der ersten Ausführungsform ist das Speicherzellenarray in vier Bereiche unterteilt: die erste bis vierte Speicherzellenarray-Abteilung 6a bis 6d, wie vorstehend beschrieben. Im Fall der zweiten Ausführungsform ist demgegenüber das Speicherzellenarray in zwei Bereiche unterteilt, die durch Kombinieren der ersten und der dritten Speicherzellenarray-Abteilung 6a und 6c, die in Richtung der Spalten angeordnet sind (oder der vertikalen Richtung in der Figur), zu einer integrierten Abteilung und Kombinieren der zweiten und der vierten Speicherzellenarray-Abteilung 6b und 6d zu einer weiteren integrierten Abteilung erhalten werden.

Indem das Speicherzellenarray der zweiten Ausführungsform in zwei integrierte Abteilungen unterteilt wird, wie vorstehend beschrieben, ist jedes der Paare von Bitleitungen BL und /BL und der Bitleitungen BL und /BL zur Redundanznutzung in der ersten Speicherzellenarray-Abteilung 6a mit demjenigen der entsprechenden Spalten in der dritten Speicherzellenarray- Abteilung 6c verbunden. Entsprechend ist jedes der Paare von Bitleitungen BL und /BL und Bitleitungen BL und /BL zur Redundanznutzung in der zweiten Speicherzellenarray-Abteilung 6b mit demjenigen der entsprechenden Spalte in der vierten Speicherzellenarray-Abteilung 6d verbunden. Als Resultat können die verketteten Spalten gemeinsame Leseverstärker SA-N und SA-P, eine gemeinsame Gate-Einrichtung TG, eine gemeinsame Ausgleichseinrichtung SQ, eine gemeinsame Leseeinrichtungsaktivierungseinrichtung TN, eine gemeinsame Pull-up-Einrichtungsaktivierungseinrichtung TP, ein gemeinsames Paar von Eingabe-/Ausgabeleitungen 26 und einen gemeinsamen Verstärker 27 zusammen nutzen.

Zusätzlich sind im Fall der ersten Ausführungsform die vier Speicherzellenarray-Abteilungen 6a bis 6d jeweils mit den Spaltendecodern 25a bis 25d versehen, die in Fig. 10 gezeigt sind. Jeder der Spaltendecoder 25a bis 25d ist in Fig. 11 dargestellt. Im Fall der zweiten Ausführungsform sind demgegenüber die kombinierte erste und dritte Speicherzellenarray-Abteilung 6a und 6c mit nur einem Spaltendecoder wie dem in Fig. 11 gezeigten versehen. Entsprechend sind die kombinierte zweite und vierte Speicherzellenarray-Abteilung 6b und 6d mit nur einem Spaltendecoder 25 wie dem in Fig. 11 gezeigten versehen. Die beiden Spaltendecoder 25 sind miteinander zu einer Konfiguration ähnlich der in Fig. 10 gezeigten Schaltung zusammengeschaltet.

Im Fall der zweiten Ausführungsform sind die kombinierte erste und dritte Speicherzellenarray-Abteilung 6a und 6c mit einem Reihendecoder ähnlich dem Reihendecoder 24, der in Fig. 7 gezeigt ist, versehen. Entsprechend sind die zweite und die vierte Speicherzellenarray-Abteilung 6b und 6d mit einem Reihendecoder ähnlich dem Reihendecoder 24, der in Fig. 7 gezeigt ist, versehen. Die beiden Reihendecoder 24 können dann zu einer Konfiguration ähnlich der in Fig. 6 dargestellten Schaltung verbunden werden.

Es ist jedoch erforderlich, nur eine Wortleitung WL für die kombinierte erste und dritte Speicherzellenarray-Abteilung 6a und 6c auszuwählen. Somit erfordert entweder das erste UND- Gate 104, das in Fig. 7 gezeigt ist, 11 Eingaben anstelle von 10 Eingaben, um die kombinierte erste und dritte Speicherzellenarray-Abteilung 6a und 6c abzudecken, oder das zweite UND-Gate 105 erfordert 3 Eingaben anstelle von 2 Eingaben. Die zusätzliche Eingabe zu dem zweiten UND-Gate wird verwendet, um entweder die erste oder die dritte Speicherzellenarray-Abteilung 6a oder 6c auszuwählen.

Entsprechend ist es erforderlich, nur eine Wortleitung WL für die kombinierte zweite und vierte Speicherzellenarray-Abtei lung 6b und 6d auszuwählen. Somit erfordert entweder das erste UND-Gate 104, das in Fig. 7 gezeigt ist, 11 Eingaben anstelle von 10 Eingaben, um die kombinierte zweite und vierte Speicherzellenarray-Abteilung 6b und 6d abzudecken, oder das zweite UND-Gate 105 erfordert 3 Eingaben anstelle von 2 Eingaben. Die zusätzliche Eingabe zu dem zweiten UND- Gate 105 wird verwendet, um entweder die zweite oder die vierte Speicherzellenarray-Abteilung 6b oder 6d auszuwählen.

Zusätzlich sind im Fall der zweiten Ausführungsform die erste und die dritte Speicherzellenarray-Abteilung 6a und 6c zu einer integrierten Abteilung kombiniert, und die zweite und die vierte Speicherzellenarray-Abteilung 6b und 6c sind zu einer weiteren Abteilung kombiniert, wie vorstehend beschrieben. Auf diese Weise kann der Refresh-Zähler weiterhin dieselbe Konfiguration wie die in Fig. 5 gezeigte haben, mit der Ausnahme, daß die Anzahl der Stufen verdoppelt werden muß.

Im übrigen ist die zweite Ausführungsform gleich der ersten Ausführungsform. Elemente der zweiten Ausführungsform, die in Fig. 13 gezeigt sind, welche mit denjenigen der ersten Ausführungsform, die in Fig. 1 gezeigt ist, identisch oder diesen äquivalent sind, sind durch dieselben Bezugszeichen bezeichnet.

Die integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM mit einer derartigen Konfiguration, wie gemäß der zweiten Ausführungsform ausgeführt, hat den selben Effekt wie die vorstehend beschriebene erste Ausführungsform.

Zusätzlich ist aus der ersten und der zweiten Ausführungsform, die die integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM verwirklichen, offensichtlich, daß auch dann, wenn die Anzahl von Bitleitungen der Ausgabedaten beispielsweise von 32 × 4 in der ersten Ausführungsform auf 33 × 2 in der zweiten Ausführungsform variiert wird, indem die Speicherkapazität des DRAM unverändert gehalten wird, die integrierte Logikhalbleiterschaltungsvorrichtung den Effekt zeigt, daß die Zeit, die zum Modifizieren der Konstruktion derselben erforderlich ist, beträchtlich verkürzt werden kann, da der Refresh-Zähler, der Reihendecoder 24 und der Spaltendecoder 25 auf dem Direktzugriffslogik-Bildungsbereich 4 des Halbleitersubstrats 1 gebildet werden.

Dritte Ausführungsform

Fig. 14 ist ein Diagramm, das die gesamte Konfiguration einer integrierten Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM zeigt, die gemäß der dritten Ausführungsform der vorliegenden Erfindung ausgeführt ist. Die dritte Ausführungsform hat gegenüber der ersten Ausführungsform die nachfolgend beschriebenen Unterschiede. Im übrigen sind die beiden Ausführungsformen gleich.

Im Fall der ersten Ausführungsform sind die Speicherzellenarray-Abteilungen 6a bis 6d, die das Speicherzellenarray zusammensetzen, auf einer Seite des Chips (oder des Halbleitersubstrats 1) angeordnet, das heißt auf der linken Seite in Fig. 1. Im Fall der dritten Ausführungsform sind demgegenüber die Speicherzellenarray- Abteilungen 6a bis 6d an den vier Ecken des Chips (oder des Halbleitersubstrats 1) angeordnet.

Die integrierte Halbleiterschaltungsvorrichtung mit einem eingebetteten DRAM mit einer derartigen Konfiguration zeigt dieselben Effekte, die von der ersten Ausführungsform verwirklicht wurden.

Zusätzlich ist aus der ersten bis dritten Ausführungsform offensichtlich, daß die integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM den Effekt zeigt, daß die Speicherzellenarray- Abteilungen 6a bis 6d, die das Speicherzellenarray zusammensetzen, an einer geeigneten Stelle des Chips (oder des Halbleitersubstrats 1) angeordnet werden können, womit das Ausmaß an Freiheit zur Anordnung von Komponenten erhöht ist, da der Refresh-Zähler, der Reihendecoder 24 und der Spaltendecoder 25 auf dem Direktzugriffslogik-Bildungsbereich 4 des Halbleitersubstrats 1 gebildet sind.

Claims

1. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM, enthaltend:
ein Halbleitersubstrat (1), das einen peripheren Bereich (3) und einen zentralen Bereich (2) hat, welcher einen Logik- Bildungsbereich (4) und einen DRAM-Bildungsbereich (5) enthält;
ein Speicherzellenarray (6), das Speicherzellen, die jeweils aus einem Transistor und einem Kondensator zusammengesetzt sind, welche in einer Vielzahl von Reihen und einer Vielzahl von Spalten angeordnet sind, eine Vielzahl von Wortleitungen (WL), die jeweils für eine der Reihen vorgesehen sind und mit den Speicherzellen in dieser Reihe verbunden sind, eine Vielzahl von Bitleitungspaaren (BL), die jeweils für eine der Spalten vorgesehen sind und mit den Speicherzellen in dieser Spalte verbunden sind, eine Vielzahl von Leseverstärkern (SA), die jeweils für eine der Spalten vorgesehen sind und mit dem Bitleitungspaar in dieser Spalte verbunden sind, und eine Vielzahl von Gate-Einrichtungen (TG) hat, die jeweils für eine der Spalten vorgesehen sind und verwendet werden, um das Bitleitungspaar an dieser Spalte mit einer vorbestimmten Eingabe-/Ausgabeleitung zu verbinden;
einen Reihendecoder (24) zum Ausgeben eines Wortleitungs-Aus wahlsignals zum Auswählen einer der Wortleitungen (WL) in Übereinstimmung mit einem diesem zugeführten Reihenadreßsi gnal;
einen Spaltendecoder (25) zum Ausgeben eines Bitleitungspaar- Auswahlsignals zum Auswählen eines der Bitleitungspaare (BL) in Übereinstimmung mit einem diesem zugeführten Spalten adreßsignal;
einen Refresh-Zähler, der in dem Logik-Bildungsbereich (4) des Halbleitersubstrats (1) gebildet ist und verwendet wird, um ein Refreshzeit-Wortleitungs-Auswahlsignal zum Auswählen einer der Wortleitungen (WL) zu erzeugen, wenn die Speicherzellen des Speicherzellenarrays (6) aufgefrischt werden;
einen Eingabe-/Ausgabepuffer (14), der in dem Logik-Bildungs bereich (4) des Halbleitersubstrats (1) gebildet ist und zum Eingeben und Ausgeben von Daten, die durch die Eingabe-/Aus gabeleitung übertragen werden, verwendet wird; und
Logikschaltungen, wie z. B. Inverter, UND-Gates, ODER-Gates, NAND-Gates, NOR-Gates und Flipflops, die in dem Logik-Bil dungsbereich (4) des Halbleitersubstrats (1) gebildet sind.

2. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 1, dadurch gekennzeichnet, daß die Logikschaltungen des Reihendecoders (24) und des Spaltendecoders (25) in dem Logik-Bildungsbereich (4) des Halbleitersubstrats (1) gebildet sind.

3. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Vielzahl von Gate-Elektroden in dem Logik-Bildungsbereich (4) des Halbleitersubstrats (1) angeordnet sind.

4. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Speicherzellenarray (6) in zwei Abteilungen geteilt ist.

5. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Speicherzellenarray (6) in vier Abteilungen geteilt ist.

6. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 5, dadurch gekennzeichnet, daß die vier Abteilungen des Speicherzellenarrays (6) jeweils an vier Ecken des Halbleitersubstrats (1) angeordnet sind.

7. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 1,
dadurch gekennzeichnet, daß das Speicherzellenarray (6) einen Speicherzellenarray-Abschnitt zur normalen Nutzung und einen reihenseitigen Speicherzellenarray-Abschnitt zur Redundanznutzung enthält,
wobei der reihenseitige Speicherzellenarray-Abschnitt zur Redundanznutzung Speicherzellen zur Redundanznutzung enthält, die jeweils aus einem Transistor und einem Kondensator zusammengesetzt sind, die in einer Vielzahl von Reihen und einer Vielzahl von Spalten angeordnet sind, welcher reihenseitige Speicherzellenarray-Abschnitt zur Redundanznutzung eine Vielzahl von Wortleitungen (WL) zur Redundanznutzung enthält, die jeweils für eine der Reihen vorgesehen sind und mit den Speicherzellen zur Redundanznutzung in dieser Reihe verbunden sind, welche Speicherzellen zur Redundanznutzung in jeder der Spalten mit einem der Bitleitungspaare (BL), die für diese Spalte vorgesehen sind, verbunden sind;
der Reihendecoder (24) eine Decoderschaltung zur normalen Nutzung für den Speicherzellenarray-Abschnitt zur normalen Nutzung und eine Decoderschaltung zur Redundanznutzung zum Erzeugen eines Wortleitungs-Auswahlsignals zur Redundanznutzung für den Speicherzellenarray-Abschnitt zur Redundanznutzung enthält; und
ferner eine Reihenwiederherstellungsschaltung vorgesehen ist, um ein Reihenersetzungssignal zu erzeugen, das der Decoderschaltung zur normalen Nutzung und der Decoderschaltung zur Redundanznutzung des Reihendecoders (24) zuzuführen ist.

8. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 7,
dadurch gekennzeichnet, daß die Decoderschaltung zur normalen Nutzung und die Decoderschaltung zur Redundanznutzung des Reihendecoders jeweils aus Logikschaltungen zusammengesetzt sind, die in dem Logik-Bildungsbereich (4) des Halbleitersub strats (1) gebildet sind; und
die Reihenwiederherstellungsschaltung in dem DRAM-Bildungs bereich (5) des Halbleitersubstrats (1) gebildet ist.

9. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Speicherzellenarray-Abschnitt zur normalen Nutzung und der reihenseitige Speicherzellenarray-Abschnitt zur Redundanznutzung des Speicherzellenarrays (6) jeweils in zwei Abteilungen geteilt ist.

10. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Speicherzellenarray-Abschnitt zur normalen Nutzung und der reihenseitige Speicherzellenarray-Abschnitt zur Redundanznutzung des Speicherzellenarrays (6) jeweils in vier Abteilungen unterteilt sind.

11. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 10, dadurch gekennzeichnet, daß die vier Abteilungen jeweils an vier Ecken des Halbleitersubstrats (1) angeordnet sind.

12. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 1,
dadurch gekennzeichnet, daß das Speicherzellenarray (6) einen Speicherzellenarray-Abschnitt zur normalen Nutzung und einen spaltenseitigen Speicherzellenarray-Abschnitt zur Redundanznutzung enthält,
welcher spaltenseitige Speicherzellenarray-Abschnitt zur Re dundanznutzung Speicherzellen zur Redundanznutzung, die jeweils aus einem Transistor und einem Kondensator zusammengesetzt sind, die in einer Vielzahl von Reihen und einer Vielzahl von Spalten angeordnet sind, eine Vielzahl von Bitleitungspaaren (BL) zur Redundanznutzung, die jeweils für dieselbe Spalte vorgesehen sind und mit den Speicherzellen zur Redundanznutzung in der Spalte verbunden sind, eine Vielzahl von Leseverstärkern (SA) zur Redundanznutzung, die jeweils für eine der Spalten vorgesehen sind und mit dem Bitleitungspaar der Spalten verbunden sind, und eine Vielzahl von Gate-Einrichtungen (TG) zur Redundanznutzung enthält, die jeweils für eine der Spalten vorgesehen sind und verwendet werden, um das Bitleitungspaar zur Redundanznutzung in dieser Spalte mit einer vorbestimmten Eingabe-/Ausgabeleitung zu verbinden, welche Speicherzellen zur Redundanznutzung in jeder der Reihen mit einer der Wortleitungen (WL), die für diese Reihe vorgesehen ist, verbunden sind;
der Spaltendecoder (25) eine Decoderschaltung zur normalen Nutzung für den Speicherzellenarray-Abschnitt zur normalen Nutzung und eine Decoderschaltung zur Redundanznutzung zum Erzeugen eines Auswahlsignals für ein Bitleitungspaar zur Redundanznutzung für den Speicherzellenarray-Abschnitt zur Redundanznutzung enthält; und
ferner eine Spaltenwiederherstellungsschaltung vorgesehen ist, um ein Spaltenersetzungssignal zu erzeugen, das der Decoderschaltung zur normalen Nutzung und der Decoderschaltung zur Redundanznutzung des Reihendecoders (24) zuzuführen ist.

13. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 12,
dadurch gekennzeichnet, daß die Decoderschaltung zur normalen Nutzung und die Decoderschaltung zur Redundanznutzung des Spaltendecoders jeweils aus Logikschaltungen zusammengesetzt sind, die in dem Logik-Bildungsbereich (4) des Halbleitersubstrats (1) gebildet sind; und
die Spaltenwiederherstellungsschaltung in dem DRAM-Bildungs bereich (5) des Halbleitersubstrats (1) gebildet ist.

14. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß der Speicherzellenarray-Abschnitt zur normalen Nutzung und der spaltenseitige Speicherzellenarray-Abschnitt zur Redundanznutzung des Speicherzellenarrays (6) jeweils in zwei Abteilungen unterteilt ist.

15. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß der Speicherzellenarray-Abschnitt zur normalen Nutzung und der spaltenseitige Speicherzellenarray-Abschnitt zur Redundanznutzung des Speicherzellenarrays (6) jeweils in vier Abteilungen unterteilt ist.

16. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 15, dadurch gekennzeichnet, daß die vier Abteilungen jeweils an vier Ecken des Halbleitersubstrats (1) angeordnet sind.

17. Integrierte Logikhalbleiterschaltung mit einem eingebetteten DRAM, enthaltend:
ein Halbleitersubstrat (1), das einen Peripheriebereich (3) und einen zentralen Bereich (2) hat, der einen Logik-Bil dungsbereich (4) und einen DRAM-Bildungsbereich (5) einschließt;
ein Speicherzellenarray (6), das Speicherzellen hat, die jeweils aus einem Transistor und einem Kondensator zusammengesetzt sind und in einer Vielzahl von Reihen und einer Vielzahl von Spalten angeordnet sind,
eine Vielzahl von Wortleitungen (WL), die jeweils für eine der Reihen vorgesehen sind und mit den Speicherzellen in der Reihe verbunden sind,
eine Vielzahl von Bitleitungspaaren (BL), die jeweils für eine der Spalten vorgesehen sind und mit den Speicherzellen der Spalten verbunden sind,
eine Vielzahl von Leseverstärkern (SA), die jeweils für eine der Spalten vorgesehen sind und mit dem Bitleitungspaar an der Spalte verbunden sind, und
eine Vielzahl von Gate-Einrichtungen (TG), die jeweils für eine der Spalten vorgesehen sind und verwendet werden, um das Bitleitungspaar an der Spalte mit einer vorbestimmten Eingabe-/Ausgabeleitung zu verbinden;
einen Reihendecoder (24), der aus Logikschaltungen zusammengesetzt ist, die auf dem Logik-Bildungsbereich (4) des Halbleitersubstrats (1) gebildet sind und verwendet werden, um ein Wortleitungs-Auswahlsignal zum Auswählen einer der Wortleitungen (WL) in Übereinstimmung mit einem diesem zugeführten Reihenadreßsignal aus zugeben;
einen Spaltendecoder (25), der aus Logikschaltungen zusammengesetzt ist, die auf dem Logik-Bildungsbereich (4) des Halbleitersubstrats (1) gebildet sind und verwendet werden, um ein Bitleitungspaar-Auswahlsignal zum Auswählen eines der Bitleitungspaare (BL) in Übereinstimmung mit einem diesem zugeführten Spaltenadreßsignal zu verwenden;
einen Eingabe-/Ausgabepuffer (14), der in dem Logik-Bildungs bereich (4) des Halbleitersubstrats (1) gebildet ist und verwendet wird, um Daten einzugeben und aus zugeben, die durch die Eingabe-/Ausgabeleitungen übertragen werden; und
Logikschaltungen, wie z. B. UND-Gates, ODER-Gates, NAND-Gates, NOR-Gates und Flipflops, die in dem Logik-Bildungsbereich (4) des Halbleitersubstrats (1) gebildet sind.

18. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 17, dadurch gekennzeichnet, daß das Speicherzellenarray (6) einen Speicherzellenarray-Abschnitt zur normalen Nutzung und einen reihenseitigen Speicherzellenarray-Abschnitt zur Redundanznutzung enthält,
wobei der reihenseitige Speicherzellenarray-Abschnitt zur Redundanznutzung Speicherzellen zur Redundanznutzung enthält, die jeweils aus einem Transistor und einem Kondensator zusammengesetzt sind, die in einer Vielzahl von Reihen und einer Vielzahl von Spalten angeordnet sind, welcher reihenseitige Speicherzellenarray-Abschnitt zur Redundanznutzung eine Vielzahl von Wortleitungen (WL) zur Redundanznutzung enthält, die jeweils für eine der Reihen vorgesehen sind und mit den Speicherzellen zur Redundanznutzung in dieser Reihe verbunden sind, welche Speicherzellen zur Redundanznutzung in jeder der Spalten mit einem der Bitleitungspaare (BL), die für diese Spalte vorgesehen sind, verbunden sind;
der Reihendecoder (24) eine Decoderschaltung zur normalen Nutzung für den Speicherzellenarray-Abschnitt zur normalen Nutzung und eine Decoderschaltung zur Redundanznutzung zum Erzeugen eines Wortleitungs-Auswahlsignals zur Redundanznutzung für den Speicherzellenarray-Abschnitt zur Redundanznutzung enthält; und
ferner eine Reihenwiederherstellungsschaltung vorgesehen ist, um ein Reihenersetzungssignal zu erzeugen, das der Decoderschaltung zur normalen Nutzung und der Decoderschaltung zur Redundanznutzung des Reihendecoders (24) zuzuführen ist, wobei die Reihenwiederherstellungsschaltung in dem DRAM-Bildungsbereich (5) des Halbleitersubstrats (1) gebildet ist.

19. Integrierte Logikhalbleiterschaltungsvorrichtung mit einem eingebetteten DRAM nach Anspruch 17, dadurch gekennzeichnet, daß das Speicherzellenarray (6) einen Speicherzellenarray-Abschnitt zur normalen Nutzung und einen spaltenseitigen Speicherzellenarray-Abschnitt zur Redundanznutzung enthält,
wobei der spaltenseitige Speicherzellenarray-Abschnitt zur Redundanznutzung Speicherzellen zur Redundanznutzung, die jeweils aus einem Transistor und einem Kondensator zusammengesetzt sind, die in einer Vielzahl von Reihen und einer Vielzahl von Spalten angeordnet sind, eine Vielzahl von Bitleitungspaaren (BL) zur Redundanznutzung, die jeweils für eine der Spalten vorgesehen sind und mit den Speicherzellen zur Redundanznutzung in der Spalte verbunden sind, eine Vielzahl von Leseverstärkern (SA) zur Redundanznutzung, die jeweils für eine der Spalten vorgesehen sind und mit dem Bitleitungspaar zur Redundanznutzung der Spalte verbunden sind, und eine Vielzahl von Gate-Einrichtungen (TG) zur Redundanznutzung enthält, die jeweils für eine der Spalten vorgesehen sind und verwendet werden, um das Bitleitungspaar zur Redundanznutzung in dieser Spalte mit einer vorbestimmten Eingabe-/Ausgabeleitung zu verbinden, wobei die Speicherzellen zur Redundanznutzung in jeder der Reihen mit einer der Wortleitungen (WL), die für diese Reihe vorgesehen ist, verbunden sind;
der Spaltendecoder (25) eine Decoderschaltung zur normalen Nutzung für den Speicherzellenarray-Abschnitt zur normalen Nutzung und eine Decoderschaltung zur Redundanznutzung zum Erzeugen eines Auswahlsignals für ein Bitleitungspaar zur Redundanznutzung für den Speicherzellenarray-Abschnitt zur Redundanznutzung enthält; und
ferner eine Spaltenwiederherstellungsschaltung vorgesehen ist, um ein Spaltenersetzungssignal zu erzeugen, das der Decoderschaltung zur normalen Nutzung und der Decoderschaltung zur Redundanznutzung des Reihendecoders (24) zuzuführen ist, wobei die Spaltenwiederherstellungsschaltung in dem DRAM-Bildungsbereich (5) des Halbleitersubstrats (1) gebildet ist.