DE19630913A1

DE19630913A1 - Einbrenn-Sensorschaltung

Info

Publication number: DE19630913A1
Application number: DE19630913A
Authority: DE
Inventors: Sung Ho Cho
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1996-02-01
Filing date: 1996-07-31
Publication date: 1997-08-07
Anticipated expiration: 2016-08-01
Also published as: DE19630913B4; KR970063273A; US5844429A; KR0179820B1; JPH09231798A; JP2881729B2

Description

Die vorliegende Erfindung bezieht auf eine Einbrenn-Sensorschal tung und insbesondere auf eine Einbrenn-Sensorschaltung zum Er fassen eines Normalbetriebes oder eines Einbrennbetriebes einer Halbleitervorrichtung.

Gewöhnlich liegt eine Spannung höher als in einem Normalbetrieb während eines Einbrenntests eines Halbleiterchips an, um eine Prüfung auf einen Defekt innerhalb kurzer Zeit frühzeitig aus zu führen. Ein interner Energie- oder Leistungsgenerator ist in dem Halbleiterchip vorgesehen, und ein internes Chipelement ist so ausgerichtet, daß es gemäß einer niedrigeren Spannung als einer extern angelegten Spannung in einem normalen Betriebsbereich arbeitet, um eine Abnahme der Zuverlässigkeit des Halbleiterele mentes zu verhindern und wenig Energie bzw. Leistung zu verbrau chen. Der interne Leistungs- bzw. Energiegenerator erzeugt eine regelmäßige Spannung unabhängig von den externen Spannungs schwankungen während des normalen Betriebsbereiches, um Zuver lässigkeit und Stabilität zu gewährleisten.

Wenn ein externer Spannungspegel höher als in einem normalen Betriebsbereich ist, erkennt der interne Leistungs- bzw. Ener giegenerator den höheren Spannungspegel eines Einbrennbereiches. Der interne Leistungs- bzw. Energiegenerator erzeugt eine Span nung proportional zu einem höheren externen Spannungspegel und legt die Spannung an jedes Element des Chips. Eine Einbrenn- Sensorschaltung erfaßt, ob der Pegel einer an einen Chip geleg ten externen Spannung in einem normalen Betriebsbereich oder in einem Einbrennbereich ist, um die obige Operation auszuführen.

Fig. 1 veranschaulicht eine herkömmliche Einbrenn-Sensorschal tung mit einem Vorspannungsgenerator 10, einem externen Span nungssensor 20, einem Einbrennsignalgenerator 40 und einem Siche rungswähler 60. Der Vorspannungsgenerator 10 erzeugt eine Vor spannung Vbias gemäß einer dort anliegenden externen Spannung Vbbokb. Ein externer Spannungssensor 20 läßt eine externe Span nung Vdd auf einen vorbestimmten Pegel gemäß der dort anliegen den Vorspannung Vdd abfallen und gewinnt eine hysterese Kenn linie für den Pegel der abgefallenen Spannung. Der Einbrenn signalgenerator 40 liefert ein Einbrennsignal, wenn der von dem externen Spannungsgenerator 20 ausgegebene Spannungspegel höher ist als ein vorbestimmter Pegel, und steuert die hysterese Kenn linie. Der Sicherungswähler 60 stellt eine externe Spannung des externen Spannungssensors 20 gemäß der dort anliegenden externen Spannung Vbbokb ein.

Der externe Spannungssensor 20 umfaßt eine Vielzahl von NMOS- Transistoren 21 bis 28 in einer Diodenkonfiguration, wobei die Gates wechselseitig mit den Drains verbunden sind. Die NMOS- Transistoren 21 bis 28 lassen die an ihren jeweiligen Gate- Drain-Verbindungspunkten liegende Spannung auf eine vorbestimmte Schwellenwertspannung abfallen. Ein NMOS-Transistor 29 hat ein Drain, das mit der Source des NMOS-Transistors 28 verbunden ist, eine Source, die mit Masse verbunden ist, und ein Gate, das mit der Vorspannung Vbias verbunden ist, und arbeitet als eine elek trische Stromquelle. Ein NMOS-Kondensator 30 hat Source und Drain, die mit Masse verbunden sind, und Gate, das mit der Vor spannung Vbias beaufschlagt ist, um an der Gate des NMOS-Transi stors 29 liegendes Rauschen zu entfernen. Ein NMOS-Transistor 31 hat eine Drain, die mit dem Source-Drain-Verbindungspunkt der NMOS-Transistoren 28 und 29 verbunden ist, eine Source, die an Masse angeschlossen ist, und ein Gate, das mit der Vorspannung Vbias beaufschlagt ist. Die Sources und Drains von PMOS-Transi storen 32 und 33 sind jeweils mit den Drains und Sources des NMOS-Transistors verbunden, um den Pegel des Spannungsabfalles durch Überbrücken der NMOS-Transistoren 22 und 23 gemäß einem dort anliegenden Ausgangssignal des Sicherungswählers 60 einzu stellen. Ein PMOS-Transistor 34 umfaßt eine Source, die mit dem Source-Drain-Verbindungspunkt der NMOS-Transistoren 26 und 27 verbunden ist, eine Drain, die an den Drain-Source-Verbindungs punkt der NMOS-Transistoren 28 und 29 angeschlossen ist, und ein Gate, das mit dem Ausgangssignal BIB des Einbrennsignalgenerators 40 beaufschlagt ist, so daß ein Ausgangssignal des externen Signalsensors 20 eine hysterese Kennlinie aufweist. Die NMOS- Transistoren 21 bis 28 haben eine niedrige Schwellenwertspannung.

Der Einbrennsignalgenerator 40 umfaßt PMOS-Transistoren 41 und 42 und einen NMOS-Transistor 43, der in Reihe zwischen einer Ausgangsspannung und Masse liegt. Die Gates empfangen ein Aus gangssignal des externen Spannungssensors 20 über einen Knoten A. Ein NMOS-Kondensator 44 hat ein Gate, das gemeinsam an die Gates der NMOS-Transistoren 41 bis 43 angeschlossen ist, und Drain sowie Source, die jeweils mit Masse verbunden sind, um Rauschen zu entfernen, das durch das Ausgangssignal des externen Spannungssensors 20 erzeugt ist. Ein Inverter 45 invertiert an einem Knoten E ein von dem Drain-Verbindungspunkt der NMOS-Tran sistoren 42 und 43 ausgegebenes Signal.

MOS-Transistoren 46 bis 48 liegen in Reihe zwischen der externen Spannung und Masse, und die Gates der Transistoren 46 und 47 empfangen ein Ausgangssignal des Inverters 45, und das Gate des NMOS-Transistors 48 empfängt eine Vorspannung Vbias. Inverter 49 bis 51 invertieren sequentiell die von dem Drain-Verbindungspunkt der MOS-Transistoren 46 und 47 bei einem Knoten C ausgegebenen Signal. MOS-Kondensatoren 52 bis 54 umfassen Gates, die mit einem Knoten C verbunden sind, und Drains sowie Sources, die an Masse angeschlossen sind.

Wenn eine externe Spannung Vbbokb an den Vorspannungsgenerator 10 angelegt wird, erzeugt der Vorspannungsgenerator 10 eine Vor spannung Vbias, um die NMOS-Transistoren 29 und 48 einzuschalten. Bei eingeschaltetem Transistor 29 liegt eine externe Spannung Vdd an dem Gate-Drain-Verbindungspunkt eines NMOS-Transistors 21, die anschließend durch die NMOS-Transistoren 21 bis 28, die in Reihe verbunden sind, abgesenkt und zu dem Knoten A ausgege ben wird.

Die NMOS-Transistoren 21 bis 28 lassen die an den jeweiligen Gates und Drains liegende Spannung so weit wie den Wert von deren eigener Schwellenwertspannung abfallen. Im Normalbetrieb ist der Pegel der eingestellten Spannung, die durch den Knoten A ausge geben ist, niedriger als der Schwellenwertspannungspegel des NMOS-Transistors 43 des Einbrennsignalgenerators 40. Wenn die Spannung am Knoten A niedriger als die Schwellenwertspannung des NMOS-Transistors 43 ist, wird der NMOS-TRansistor 43 abgeschal tet, die PMOS-Transistoren 41 und 42 werden eingeschaltet, und ein Knoten B empfängt ein Hochpegelsignal. Das Hochpegelsignal wird in einen niedrigen Pegel invertiert und an die Gates der MOS-Transistoren 46 und 47 gelegt.

Da ein Niederpegelsignal an dem Gate der MOS-Transistoren 46 und 47 liegt, ist die Vorspannung Vbias dem Gate des mit dem MOS- Transistor 47 verbundenen NMOS-Transistors 48 zugeführt, und ein Hochpegelsignal wird zu dem Knoten C ausgegeben. Da das Hoch pegelsignal nacheinander durch Inverter 49 bis 51 invertiert wird, wird ein Einbrennsignal BI eines Niederpegelsignales gelie fert, was anzeigt, daß ein Chip in einem normalen Betriebsbereich ist.

Da die externe Spannung Vdd des externen Spannungssensors 20 graduell gesteigert wird, nimmt das elektrische Potential des Knotens A entsprechend zu. Da das elektrische Potential des Kno tens A einen höheren Pegel als die Schwellenwertspannung des NMOS-Transistors 43 hat, wird der NMOS-Transistor 43 eingeschal tet, wobei jedoch die PMOS-Transistoren 41 und 42 ausgeschaltet sind. Ein Niederpegelsignal wird zu dem Knoten B ausgegeben, das in ein Hochpegelsignal durch den Inverter 45 invertiert wird und das dann den Gates der MOS-Transistoren 46 und 47 zugeführt wird. Da damit die PMOS-Transistoren 46 und 47 jeweils aus- und einge schaltet sind, wird ein Niederpegelsignal zu dem Knoten C ausge geben. Das Niederpegelsignal wird nacheinander durch die Inverter 49 bis 51 invertiert, und ein Einbrennsignal BI nimmt einen hohen Pegel an, was anzeigt, daß der Pegel der externen Spannung BI in einen Einbrennmodus eingetreten ist.

In einem Einbrennmodus liefert der Einbrennsignalgenerator 40 ein Hochpegel-Einbrennsignal BI und ein invertiertes Niederpegel- Einbrennsignal BIB. Das invertierte Niederpegel-Einbrennsignal BIB schaltet den PMOS-Transistor 34 des externen Spannungssen sors 20 ein. Da der eingeschaltete PMOS-Transistor 34 eine Strecke zum Überbrücken der NMOS-Transistoren 27 und 28 bildet, fällt die externe Spannung Vdd nicht durch die NMOS-Transistoren 27 und 28 ab. Im Vergleich mit dem Pegel vor der Bildung der Überbrückungsstrecke in einem Normalbetrieb nimmt die Spannung an dem Knoten A in einem Einbrennmodus um soviel wie die Summe 2Vth der Schwellenwertspannung NMOS-Transistoren 27 und 28 zu. Der Spannungspegel vermindert die Spannung 2Vth, so daß ein Chip in einem Einbrennmodus den Einbrennmodus verlassen kann. Mit anderen Worten, das Einbrennsignal BI sollte bei einem niedrigen Pegel sein.

Es sollte eine hysterese Kennlinie vorliegen, wo eine Breite von 2Vth zwischen der Einbrenn-Zugangsspannung und der Einbrenn- Abgangsspannung vorliegt, wie dies in Fig. 2 gezeigt ist. Wenn die hysterese Kennlinie vorliegt, tritt keine Änderung im Pegel des Einbrennsignales BI ein, und die Spannung des Knotens A geht nicht unter 2Vth. Im Vergleich mit der Einbrenn-Zugangsspannung nimmt die Spannung des Knotens A leicht ab. Obwohl damit der Spannungspegels des Knotens A instabil ist, kann eine oszillie rende Erscheinung verhindert werden, bei der der Einbrennmodus- Zugang und der Einbrennmodus-Abgang wiederholt sind.

Entsprechend einer externen Spannung Vbbokb, die an dem Siche rungswähler 60 anliegt, liefert der Sicherungswähler 60 ein vor bestimmtes Signal zu den Gates der PMOS-Transistoren 32 und 33. Wenn der Sicherungswähler 60 eine Niederpegelspannung an den PMOS-Transistor 32 abgibt, schaltet der Transistor 32 ein und überbrückt die Strecke durch den NMOS-Transistor 22. Damit wird die von dem externen Spannungssensor 20 abgefallene Spannung im Vergleich zu dem Fall niedrig, in welchem keine Überbrückungs strecke durch den MOS-Transistor 32 gebildet ist. Der Sicherungs wähler 60 stellt extern eine Breite der Spannung ein, durch den externen Spannungssensor 20 abgefallen ist.

Inzwischen steuert der NMOS-Transistor 11 ein Einbrennsensor operation. Wenn die an dem Gate des NMOS-Transistors 11 liegende Spannung Vbbokb niedrig ist, wird der Transistor 11 ausgeschal tet, und diese Niederpegelspannung hat keine Auswirkung auf die Einbrennsensoroperation. Wenn die an dem Gate des NMOS-Transi stors liegende Spannung auf einem hohen Pegel ist, wird der Transistor 11 eingeschaltet, und das elektrische Potential an dem Knoten A fällt auf den Nassepegel ab. Damit wird die Einbrennsensoroperation nicht durchgeführt. Der NMOS-Kondensator 44 entfernt das aus der Spannung des Knotens A erzeugte Rauschen, und die MOS-Kondensatoren 52 bis 54 entfernen ein Wechselstrom rauschen, das mit dem Signal des Knotens C gemischt ist.

Ob in einer herkömmlichen Einbrennsensorschaltung für eine Halb leiterspeichervorrichtung der Betrieb eines Chips in einen Ein brennmodus eintritt oder den Einbrennmodus verläßt, wird voll ständig durch die Spannung an dem Knoten A bestimmt. Die Span nung des Knotens A wird durch die Anzahl der Transistoren 21 bis 28 gesteuert, um eine Spannung auf einen vorbestimmten Pegel abfallenzulassen. Da jedoch diese Transistoren 21 bis 28 sehr empfindlich auf Änderungen des Herstellungsprozesses sind, ist es schwierig, die Spannung an dem Knoten A einzustellen. Weiter hin gibt es ein anderes Problem, daß ein Transistor mit einer niedrigen Schwellenwertspannung für die Transistoren 21 bis 28 verwendet werden sollte, um die Spannung abfallenzulassen.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Einbrenn- Sensorschaltung zu schaffen, die die obigen Schwierigkeiten ver meidet.

Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung eine Einbrenn-Sensorschaltung mit den Merkmalen des Patentanspruches 1 vor.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die vorliegende Erfindung schafft also eine Einbrenn-Sensorschal tung für einen Halbleiter mit einem externen Spannungssensor zum Abfallen und Ausgeben einer externen Spannung gemäß einer dort anliegenden Vorspannung und mit einem Einbrennsignalgenerator zum Erzeugen eines vorbestimmten Pegels eines Einbrennsignales, Rückkuppeln des vorbestimmten Pegels eines Einbrennsignales und Absenken der logischen Schwellenwertspannung, wenn ein vorbe stimmter Pegel einer abgefallenen Spannung höher als deren logi sche Schwellenwertspannung ist.

Die vorliegende Erfindung schafft auch eine Schaltung zum Erfas sen einer normalen oder einer Einbrennoperation einer Halbleiter vorrichtung, mit: (a) einem Sensor, der ein erstes Signal eines ersten und eines zweiten Pegels empfängt und zu einem ersten Knoten ein erstes vorgeschriebenes Potential, wenn der Sensor das erste Signal erfaßt, und ein zweites vorgeschriebenes Signal, wenn der Sensor das zweite Signal erfaßt, abgibt, und (b) einem Signalgenerator, der mit dem ersten Knoten gekoppelt ist, wobei der Signalgenerator aufweist: (i) eine Inverterschaltung, die mit dem ersten Knoten gekoppelt ist und an einen zweiten Knoten ein erstes Ausgangssignal, das einen Normalbetrieb anzeigt, wenn das erste vorgeschriebene Signal empfangen wird, und ein zweites Ausgangssignal, das die Einbrennoperation anzeigt, wenn das zweite vorgeschriebene Signal empfangen wird, abgibt, und (ii) eine Einrichtung zum Einstellen eines Schwellenwertpotential pegels der mit dem zweiten Knoten gekoppelten Inverterschaltung.

Die vorliegende Erfindung schafft auch eine Vorrichtung zum Stei gern einer Potentialdifferenz zwischen Einbrenn-Zugangs- und Abgangsspannungen, wenn ein Signal eine Einbrennoperation einer Halbleitervorrichtung anzeigt, mit: ersten und zweiten Transi storen, die in Reihe gekoppelt sind, wobei beide Gates gemeinsam mit einem ersten Knoten gekoppelt sind, der das Signal empfängt, und Elektroden, die gemeinsam an einen zweiten Knoten angeschlos sen sind, sowie einer Einrichtung zum Einstellen eines Schwellen wertpotentialpegels von einem der ersten und zweiten Transisto ren.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher er läutert. Es zeigen:

Fig. 1 ein Diagramm einer herkömmlichen Einbrenn-Sensorschal tung,

Fig. 2 einen Graph einer hysteresen Kennlinie zwischen einer Einbrenn-Zugangsspannung und einer Einbrenn-Abgangsspannung, und

Fig. 3 ein Diagramm einer Einbrenn-Sensorschaltung gemäß der vorliegenden Erfindung.

Im folgenden wird ein bevorzugtes Ausführungsbeispiel der Erfin dung erläutert.

Fig. 3 zeigt eine Einbrenn-Sensorschaltung für eine Halbleiter speichervorrichtung gemäß der vorliegenden Erfindung. Ein exter ner Spannungssensor 70 läßt eine externe Spannung Vdd gemäß einer dort anliegenden Vorspannung abfallen, und ein Einbrenn signalgenerator 80 erzeugt ein Einbrennsignal BI, das einen vor bestimmten Pegel hat und eine hysterese Kennlinie zwischen einer Einbrennmodus-Zugangsspannung und einer Einbrennmodus-Abgangs spannung aufweist. Eine Spannungseinstelleinheit 100 stellt eine Spannungsbreite zwischen einer Einbrennzugangsspannung und einer Einbrennabgangsspannung ein. In Fig. 3 sind ein Vorspannungs generator 10 und ein Sicherungs- bzw. Fusewähler 60 nicht gezeigt und in der folgenden Beschreibung weggelassen, da Aufbau und Betrieb hiervon gleich sind, wie dies anhand der Fig. 1 erläu tert wurde.

In dem externen Spannungssensor 70 sind NMOS-Transistoren 71 und 72, die beide an Gate und Drain verbunden sind, und ein NMOS- Transistor 73, der an Gate eine Vorspannung Vbias empfängt, in Reihe zwischen einer externen Spannung Vdd und Masse geschaltet. Ein Ausgangssignal wird von dem Source-Drain-Verbindungspunkt der NMOS-Transistoren 72 und 73 an einem Knoten D geliefert. Ein MOS-Kondensator 74 wird verwendet, um an dem Knoten D erzeugtes Kopplungsrauschen zu entfernen.

Der Einbrennsignalgenerator 80 umfaßt einen PMOS-Transistor 81 und einen NMOS-Transistor 82, die in Reihe zwischen einer exter nen Spannung Vdd und Masse liegen, und die Dates empfangen ein Ausgangssignal des externen Spannungssensors 70. Inverter 83 bis 85 invertieren ein durch einen Knoten E ausgegebenes Ausgangs signal, und ein NMOS-Transistor 86 überträgt zu der anderen Seite ein Signal bei dem Knoten D, das an einer Seite anliegt, gemäß einem Ausgangssignal BI des Inverters 85, das an dessen Gate anliegt. Drain von einem NMOS-Transistor 87 ist mit dem Knoten E verbunden, und Source hiervon ist geerdet, um eine logische Schwellenwertspannung der MOS-Transistoren 81 und 82 gemäß einem Signal abzusenken, das von dem NMOS-Transistor 86 eingespeist ist und an den Gates der MOS-Transistoren 81 und 82 über einen Knoten F liegt.

Die NMOS-Transistoren 88 und 89 sind in Reihe zwischen dem Knoten E und Masse verbunden, und die Gates der Transistoren 88 und 89 empfangen jeweils ein Ausgangssignal von der Spannungseinstell einheit 100 und ein Signal von dem Knoten F. NMOS-Transistoren 90 und 91 haben die gleiche Konfiguration wie die NMOS-Transi storen 88 und 89. Ein NMOS-Transistor 92 hat eine Drain, die mit dem Knoten F verbunden ist, eine Source, die an Masse angeschlos sen ist, und ein Gate, das ein Ausgangssignal des Inverters 84 empfängt.

Wenn eine Vorspannung Vbias an dem Gate des NMOS-Transistors 73 des externen Spannungssensors 70 anliegt, senken die Transisto ren 71 und 72 eine externe Spannung Vdd ab, die an dem Gate- Drain-Verbindungspunkt des NMOS-Transistors 71 anliegt. Die abge fallene oder abgesenkte Spannung liegt jeweils an den Gates der MOS-Transistoren 81 und 82. Da die abgesenkte Spannung niedriger als eine logische Schwellenwertspannung des NMOS-Transistors 82 in einem Normalbetrieb ist, wird der NMOS-Transistor 82 abge schaltet, der PMOS-Transistor 81 wird eingeschaltet, und das Potential an dem Knoten E nimmt einen hohen Pegel an. Das Hoch pegelsignal wird durch die Inverter 83 bis 85 invertiert, und ein Niederpegel-Einbrennsignal BI wird schließlich ausgegeben, das anzeigt, daß ein Chip in einem Normalbetrieb ist.

Der NMOS-Transistor 86, der als ein erster Schalter arbeitet, ist abgeschaltet, und der NMOS-Transistor 92, der als ein zwei ter Schalter arbeitet, ist eingeschaltet. Damit fällt ein elek trisches Potential des Knotens F auf einen Massepegel ab, und es liegt keine Änderung in der logischen Schwellenwertspannung der NMOS-Transistoren 81 und 82 vor. Die Transistoren 81 und 82 arbeiten als ein logischer Inverter gemäß den NMOS-Transistoren 87, 89 und 91, die alle abgeschaltet sind.

Wenn eine externe Spannung Vdd des externen Spannungssensors 70 ansteigt, nimmt eine Spannung an dem Knoten D entsprechend zu. Die angewachsene Spannung des Knotens D liegt jeweils an den Gates der MOS-Transistoren 81 und 82. Wenn der angewachsene Spannungspegel des Knotens D höher als der logische Schwellen wert-Spannungspegel des NMOS-Transistors 82 wird, wird der NMOS- Transistor 82 eingeschaltet, und der PMOS-Transistor 81 wird ausgeschaltet, um so die Spannung des Knotens E auf einen niedri gen Pegel zu verändern. Die Niederpegelspannung wird durch die Inverter 83 bis 85 invertiert, und ein Hochpegel-Einbrennsignal BI wird ausgegeben, um einen Einbrennmodus eines Chips anzuzei gen. Wenn so eine externe Spannung ansteigt und der Chip in einen Einbrennmodus eintritt, erfaßt der Einbrennsignalgenerator 80 der Einbrenn-Sensorschaltung den Zugang eines Einbrennmodus. Der Einbrennsignalgenerator 80 erzeugt ein Hochpegel-Einbrenn signal BI, was in der Durchführung einer Einbrennoperation in einer Halbleiterspeichervorrichtung resultiert.

Das Hochpegel-Einbrennsignal BI und das Niederpegel-Einbrennsi gnal BIB wirken jeweils zum Einschalten und Ausschalten des NMOS-Transistoren 86 bis 92, und die Transistoren 86 bis 92 ar beiten jeweils als ein erster Schalter und ein zweiter Schalter. Der eingeschaltete NMOS-Transistor 86 überträgt eine vorbestimmte Spannung entsprechend der Spannung an dem Knoten D zu dem Knoten F. Daher wird der NMOS-Transistor 87, der eine logische Schwellen wertspannung reduziert, eingeschaltet. Entsprechend dem Einschal ten der NMOS-Transistoren 82 und 87 werden zwei parallele Strecken zwischen dem Knoten E und Masse gebildet.

Ein logischer Schwellenwert-Spannungspegel des logischen Inver ters wird niedriger, wenn der NMOS-Transistor 87 in der Schal tung enthalten ist, im Vergleich zu einem Fall, in welchem ledig lich die Transistoren 81 und 82 vorliegen. Mit anderen Worten, ein Einbrennmodus-Zugang wird gemäß einer Einschaltoperation des NMOS-Transistors 82 ausgeführt. Sobald jedoch der Spannungspegel in einen Einbrennmodus eintritt, wird der NMOS-Transistor 87 eingeschaltet. Da der Abgang von einem Einbrennmodus bei einer niedrigeren Spannung als einer Einbrenn-Zugangsspannung auf tritt, wird eine gewünschte hysterese Kennlinie zwischen einer Einbrenn-Zugangsspannung und einer Einbrenn-Abgangsspannung er reicht, wie dies in Fig. 2 gezeigt ist.

Eine gewünschte hysterese Kennlinie kann erhalten werden, indem die NMOS-Transistoren 88 bis 91 gemäß einer Steuerung der Span nungseinstelleinheit 100 betrieben werden. Wenn die NMOS-Transi storen 89 und 91 gemäß dem eingeschalteten NMOS-Transistor 86 eingeschaltet sind und die Spannungseinstelleinheit 100 den NMOS-Transistor 88 einschaltet, bilden die NMOS-Transistoren 88 und 89 eine andere Parallelstrecke einschließlich des NMOS-Transi stors 87. Da das Parallelstreckensystem stark die logische Schwellenwertspannung absenkt, wird eine Potentialpegeldifferenz zwischen einer Einbrenn-Zugangsspannung und einer Einbrenn- Abgangsspannung verstärkt. Die NMOS-Transistoren 90 und 91 bil den auch eine andere Parallelstrecke gemäß einer Steuerung der Spannungseinstelleinheit 100. Die NMOS-Transistioren 88 bis 91 arbeiten als eine logische Schwellenwertspannung-Einstelleinheit, um jeweils eine logische Schwellenwertspannung des logischen Inverters zu reduzieren. Wenn so eine vorbestimmte Pegeldiffe renz zwischen einer Einbrenn-Zugangsspannung und einer Einbrenn- Abgangsspannung gesteigert ist, wird der eingetretene Einbrenn modus nicht leicht verlassen, selbst wenn die externe Spannung Vdd instabil wird.

Wie oben beschrieben ist, werden in einer Einbrenn-Sensorschal tung für eine Halbleiterspeichervorrichtung gemäß der vorliegen den Erfindung eine Einbrenn-Zugangsspannung und eine Einbrenn- Abgangsspannung in hohem Maß unempfindlich gegenüber Änderungen eines Prozesses, wenn eine hysterese Kennlinie zwischen einer Einbrenn-Zugangsspannung und einer Einbrenn-Abgangsspannung er halten wird, indem eine logische Schwellenspannung eines Einbrenn signalgenerators eingestellt wird. Außerdem ist es bei der vor liegenden Erfindung nicht erforderlich, einen Transistor mit niedrigem Pegel der Schwellenwertspannung zu verwenden, um eine externe Spannung abfallen zu lassen.

Claims

1. Einbrenn-Sensorschaltung für Halbleiterspeicher, mit:
einer externen Spannungssensoreinrichtung (70) zum Abfallen und Ausgeben einer externen Spannung gemäß einer dort anliegenden Vorspannung (Vbias), und
einer Einbrennsignal-Generatoreinrichtung zum Erzeugen eines vorbestimmten Pegels eines Einbrennsignales, Rückkoppeln des vorbestimmten Pegels des Einbrennsignales und Absenken einer logischen Schwellenwertspannung, wenn ein vorbestimmter Pegel der abgefallenen Spannung höher als die logische Schwellenwert spannung ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Einbrenn-Sensorschaltung außerdem einen MOS-Kondensator (74) aufweist, um ein in ein Ausgangssignal der externen Spannungs sensoreinrichtung (70) gemischtes Rauschen an die Einbrennsignal- Generatoreinrichtung (80) abzugeben.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Einbrennsignal-Generatoreinrichtung aufweist:
einen logischen Inverter (81, 82) zum Invertieren und Ausgeben eines Ausgangssignales der externen Spannungssensoreinrichtung (70) aufgrund der logischen Schwellenwertspannung,
einen ersten Schalter (86) zum Übertragen eines Ausgangssignales der externen Spannungssensoreinrichtung (70), wenn ein durch die externe Spannungssensoreinrichtung (70) invertiertes und rück gekoppeltes Ausgangssignal einen vorbestimmten Pegel erreicht, und
einen Transistor (87) zum Reduzieren einer logischen Schwellen wertspannung, um eine logische Schwellenwertspannung des logi schen Inverters (81, 82) gemäß einem dort anliegenden Ausgangs signal des ersten Schalters (86) zu vermindern.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß ein PMOS-Transistor (81) und ein NMOS-Transistor (82) in Reihe zwi schen einer externen Spannung (Vdd) und Masse liegen, um als der logische Inverter zu arbeiten, und daß ein Ausgangssignal der externen Spannungssensoreinrichtung (70) den Gates des PMOS- Transistors (81) bzw. des NMOS-Transistors (82) zugeführt ist.

5. Schaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der erste Schalter ein MOS-Transistor (86) ist, der abge schaltet ist, wenn ein Einbrennsignal eines ersten Pegels an dessen Gate liegt, und der eingeschaltet ist, wenn ein Einbrenn signal eines zweiten Pegels an dessen Gate liegt, wodurch die logische Schwellenwertspannung vermindert wird.

6. Schaltung nach Anspruch 5, gekennzeichnet durch einen zwei ten Schalter (92), der eingeschaltet ist, wenn der erste Schal ter (86) ausgeschaltet ist, um den Transistor (87) zum Redu zieren einer logischen Schwellenwertspannung abschalten zulassen, und daß der zweite Schalter (92) abgeschaltet ist, wenn der erste Schalter (86) eingeschaltet ist.

7. Schaltung nach einem der Ansprüche 3 bis 6, dadurch gekenn zeichnet, daß der Transistor (87) zum Reduzieren der logischen Schwellenwertspannung eine Drain, die mit einem Ausgangsanschluß des logischen Inverters (81, 82) verbunden ist, eine Source, die mit Masse verbunden ist, und ein Gate, das an einem Ausgangsan schluß liegt, aufweist und die logische Schwellenwertspannung des logischen Inverters (81, 82) absenkt, wenn der Transistor (87) zum Reduzieren der logischen Schwellenwertspannung gemäß einem am Gate des Transistors (87) liegenden Ausgangssignal des ersten Schalters (86) freigegeben wird.

8. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die PMOS- und NMOS-Transistoren (81, 82) in Reihe zueinander liegen und parallel zu dem Transistor (87) zum Reduzieren der logischen Schwellenwertspannung angeordnet sind, wobei die PMOS- und NMOS- Transistoren (81, 82) durch den ersten Schalter (86) gemäß einem externen Wählsignal mit einem vorbestimmten Pegel gesteuert sind, und daß eine Einstelleinheit (100) zum Verringern einer logi schen Schwellenwertspannung weiter die logische Schwellenwert spannung des logischen Inverters (81, 82) vermindert.

9. Schaltung zum Erfassen eines Normalbetriebes oder eines Einbrennbetriebes einer Halbleitervorrichtung, mit:

(a) einem Sensor (70), der ein erstes Signal eines ersten und eines zweiten Pegels empfängt und an einen ersten Knoten (D) ein erstes vorgeschriebenes Potential, wenn der Sensor (70) der erste Signal erfaßt, und ein zweites vorgeschriebenes Potential, wenn der Sensor (70) das zweite Signal erfaßt, abgibt, und
(b) einem Signalgenerator (80), der mit dem ersten Knoten (D) gekoppelt ist und aufweist:
(i) eine Inverterschaltung (81, 82), die mit dem ersten Knoten (D) gekoppelt ist und an einen zweiten Knoten (E) ein erstes Ausgangssignal, das einen Normalbetrieb anzeigt, wenn das erste vorgeschriebene Signal empfangen wird, und ein zweites Ausgangs signal, das den Einbrennbetrieb anzeigt, wenn das zweite vorge schriebene Signal empfangen wird, abgibt, und
(ii) eine mit dem zweiten Knoten (E) gekoppelte Einrichtung (87) zum Einstellen eines Schwellenwertpotentialpegels der Inverter schaltung (81, 82).

10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß der Sensor (70) zwei in Reihe verbundene Transistoren (71, 72) in einer Diodenkonfiguration, von denen einer ein Versorgungspoten tial (Vdd) empfängt und der andere mit dem ersten Knoten (D) gekoppelt ist, und einen Transistor (73) mit einem Gate, daß das erste Signal (Vbias) empfängt, einer Drain, die mit dem ersten Knoten (D) gekoppelt ist, und einer mit Nassepotential gekop pelten Source aufweist.

11. Schaltung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Inverterschaltung erste und zweite Transistoren (81, 82) aufweist, die in Reihe gekoppelt sind, wobei beide Gates gemein sam an den ersten Knoten (D) angeschlossen und Elektroden gemein sam mit dem zweiten Knoten (E) verbunden sind.

12. Schaltung nach einem der Ansprüche 9 bis 11, dadurch gekenn zeichnet, daß die Schwellenwert-Einstelleinrichtung (87) einen ersten Transistor umfaßt, der mit dem zweiten Knoten (E) gekop pelt ist.

13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Schwellenwert-Einstelleinrichtung (87) weiterhin einen ersten Schalter (86) umfaßt, der mit dem ersten Transistor (87) bei einem dritten Knoten (F) und dem ersten Knoten (D) gekoppelt ist und ein invertiertes Signal von einem der ersten und zweiten Ausgangssignale empfängt.

14. Schaltung nach Anspruch 13, dadurch gekennzeichnet, daß die Schwellenwert-Einstelleinrichtung (87) weiterhin einen zweiten Schalter (92) aufweist, der mit dem dritten Knoten (F) gekoppelt ist und eines der ersten und zweiten Ausgangssignale empfängt.

15. Schaltung nach einem der Ansprüche 9 bis 14, dadurch gekenn zeichnet, daß die Schwellenwert-Einstelleinrichtung weiterhin eine Einrichtung (88 bis 91) aufweist, um eine Potentialdiffe renz zwischen Einbrenn-Zugang- und -Abgang-Spannungen zu stei gern, wenn das zweite Ausgangssignal am zweiten Knoten (E) vor liegt.

16. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß die Potentialsteigerungseinrichtung aufweist:
zwei erste in Reihe verbundene Transistoren (88, 89), die mit dem zweiten Knoten (E) gekoppelt sind, und
zwei zweite in Reihe verbundene Transistoren (90, 91), die mit dem zweiten Knoten (E) gekoppelt sind.

17. Schaltung nach Anspruch 16, dadurch gekennzeichnet, daß der Potentialsteigerungseinrichtung eine Einrichtung (100) aufweist, um Operationen der ersten und zweiten beiden in Reihe verbun denen Transistoren (88, 89; 90, 91) zu steuern.

18. Vorrichtung zum Steigern einer Potentialdifferenz zwischen Einbrenn-Zugang- und -Abgang-Spannungen, wenn ein Signal einen Einbrennbetrieb einer Halbleitervorrichtung anzeigt, mit:
ersten und zweiten Transistoren (81, 82), die in Reihe verbunden sind, wobei beide Gates gemeinsam an einen ersten Knoten (D) angeschlossen sind, der das Signal empfängt, und wobei Elek troden gemeinsam an einem zweiten Knoten (E) liegen, und
einer Einrichtung (87) zum Einstellen eines Schwellenwert-Poten tialpegels von einem der ersten und zweiten Transistoren (81, 82).

19. Vorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die Schwellenwert-Einstelleinrichtung einen ersten Transistor (87) aufweist, der mit dem zweiten Knoten (E) gekoppelt ist.

20. Vorrichtung nach Anspruch 18 oder 19, dadurch gekennzeich net, daß die Schwellenwert-Einstelleinrichtung weiterhin einen ersten Schalter (86) aufweist, der mit dem ersten Transistor (87) an einem dritten Knoten (F) und dem ersten Knoten (D) gekop pelt ist.

21. Vorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Schwellenwert-Einstelleinrichtung weiterhin einen zweiten Schalter (92) aufweist, der mit dem dritten Knoten (F) gekoppelt ist.

22. Vorrichtung nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, daß die Schwellenwert-Einstelleinrichtung (87) außerdem eine Einrichtung (88 bis 91) aufweist, um eine Poten tialdifferenz zwischen Einbrenn-Zugang- und -Abgang-Spannungen zu steigern, wenn das zweite Ausgangssignal am zweiten Knoten (E) vorliegt.

23. Vorrichtung nach Anspruch 22, dadurch gekennzeichnet, daß die Potentialsteigerungseinrichtung aufweist:
ein erstes Paar von in Reihe verbundenen Transistoren (88, 89), die mit dem zweiten Knoten (E) gekoppelt sind, und
ein zweites Paar von in Reihe verbundenen Transistoren (90, 91), die mit dem zweiten Knoten (E) gekoppelt sind.

24. Vorrichtung nach Anspruch 23, dadurch gekennzeichnet, daß die Potentialsteigerungseinrichtung (88 bis 91) außerdem eine Einrichtung (100) zum Steuern von Operationen für die ersten und zweiten Paare von in Reihe verbundenen Transistoren aufweist.