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DE3910466A1 - Datenausgangs-pufferschaltung fuer byte-weiten speicher - Google Patents

Datenausgangs-pufferschaltung fuer byte-weiten speicher

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DE3910466A1
DE3910466A1 DE3910466A DE3910466A DE3910466A1 DE 3910466 A1 DE3910466 A1 DE 3910466A1 DE 3910466 A DE3910466 A DE 3910466A DE 3910466 A DE3910466 A DE 3910466A DE 3910466 A1 DE3910466 A1 DE 3910466A1
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transistor
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mpu
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Description

Die vorliegende Erfindung bezieht sich auf eine Datenaus­ gangs-Pufferschaltung für Halbleiterspeicher, welche eine Anzahl von Eingangs-/Ausgangsanschlüssen aufweisen, und insbesondere auf eine verbesserte Datenausgangs-Pufferschal­ tung für schnelle byte-weite Speicher, bei welcher das in der Schaltung erzeugte Rauschen stark unterdrückt werden kann.
Damit eine Halbleitervorrichtung mit hoher Geschwindig­ keit arbeiten kann, ist ein schnelles Laden/Entladen der kapazitiven Last erforderlich. Insbesondere geht damit bei der herkömmlichen Ausgangs-Pufferschaltung (Fig. 1) einer Speichervorrichtung, welche mit zahlreichen Ein- und Ausgängen versehen ist, ein großer Wert von di/dt während der kurrenten Übergänge von Eingangs-/Ausgangsdaten einher. Ein solcher großer Wert von di/dt bewirkt die Erzeugung von Rauschen sowohl in der Spannungsleitung als auch in der Masseleitung. Ferner steigt mit zunehmender Spannung der Spannungsquelle und abnehmender Temperatur das Rauschen.
Dies beeinträchtigt den TTL-kompatiblen Eingangspuffer, was dazu führt, daß die Chips zu Fehloperationen neigen, und daß rauschempfindliche Schaltungen, wie der Leserverstärker und dergleichen, ebenfalls zu einer Fehlfunktion neigen.
Zur Lösung dieser Probleme wurde eine Schaltung vorgeschlagen, wie sie in Fig. 2 gezeigt ist. D.h., wie in "A 21ns 32Kx8 CMOS Static RAM with a Selectively Pumped p-Well Array" IEEE Journal of Solid-State Circuits, Vol. SC-22, No. 5 (Oct. 1987) beschrieben, wird ein aktiver Widerstand in den oberhalb des Ausgangstreibers angeordneten Inverter als Mittel zur Verminderung des Rauschens im Ausgangspuffer eingesetzt. In einer solchen Vorrichtung läßt sich eine gewisse Rauschverminderung erzielen, indem Widerstände R 1- R 4 in die Source der p-Kanal-MOS-Pull-up-Vorrichtung und die Source der n-Kanal-MOS-Pull-down-Vorrichtung eingesetzt werden. In einer solchen Vorrichtung werden jedoch nach­ teilige Effekte insofern erzeugt, als die Zugriffzeit, d.h., die Arbeitsgeschwindigkeit, in der Gesamtauswertung langsam wird.
Aufgabe der Erfindung ist es daher, eine Datenausgangs- Pufferschaltung zu schaffen, bei welcher das Erzeugen von Rauschen auf der Spannungsleitung und der Masseleitung unter der Bedingung hoher Spannungsquellenspannung und niedriger Temperatur, die die höchste Wahrscheinlichkeit von Rauscher­ zeugungen bewirken würden, minimalisiert sind, wobei gleichzeitig die Arbeitsgeschwindigkeit, verglichen mit der herkömmlichen, sich unter einer Bedingung niedriger Span­ nungsquellenspannung und hoher Temperatur, die sonst zu der niedrigsten Chip-Arbeitsgeschwindigkeit führen würde, nicht verlangsamt.
Zur Lösung dieser Aufgabe enthält die Schaltung gemäß einer Ausführungsform der Erfindung einen Pull-up-CMOS- Inverter mit einem p-Kanal-Transistor und einem n-Kanal- Transistor, die in Reihe verschaltet sind, einen Pull-down- CMOS-Inverter mit einem p-Kanal-Transistor und einem n-Kanal- Transistor, die in Reihe verschaltet sind, und einen Ausgangstreiber, der aus einem Pull-up-Transistor und einem Pull-down-Transistor, die in Reihe verschaltet sind, besteht, wobei beide Gegentakttransistoren bilden. Der Pull-up- Transistor weist ein Gate für eine Kopplung mit dem Aus­ gangsknoten des Pull-up-CMOS-Inverters auf, und der Pull­ down-Transistor weist ein Gate für eine Kopplung mit dem Ausgangsknoten des Pull-down-CMOS-Inverters auf, und der Ausgangstreiber steuert eine kapazitive Last ansprechend auf Pull-up und Pull-down-Signale an, die auf die betreffenden Eingänge des Pull-up-CMOS-Inverters und des Pull-down-CMOS- Inverters gegeben werden.
Die Erfindung enthält ferner Mittel zum Verzögern der Abfallzeit oder der Anstiegszeit der Gate-Spannung des im Ausgangstreiber zu aktivierenden Pull-up-Transistors, wobei diese Verzögerungsmittel zwischen dem p-Kanal-Transistor und dem n-Kanal-Transistor des Pull-up-Inverters vorgesehen sind. Mittel zum Verzögern der Anstiegszeit der Gate-Spannung des im Ausgangstreiber zu aktivierenden Pull-down-Transistors sind zwischen dem p-Kanal-Transistor und dem n-Kanal- Transistor des Pull-down-Inverters vorgesehen.
Die Verzögerungsmittel wirken in einer solchen Weise, daß bei niedriger Spannungsquellenspannung und hoher Temperatur sie eine Stromansteuerfähigkeit haben, die gleich oder größer als diejenigen von p- und n-Kanal-Transistoren der vorgenannten Inverter sind. Ferner haben die Verzöge­ rungsmittel unter Bedingungen hoher Spannungsquellenspannung und niedriger Temperatur eine Stromansteuerfähigkeit, die kleiner als diejenigen der p- und n-Kanal-Transistoren sind.
Gemäß einer Ausführungsform der Erfindung können als Mittel zur Erfüllung der oben genannten Erfordernisse ein Verarmungstransistor vorgesehen sein, dessen Gate- und Source-Anschlüsse miteinander verbunden sind und der Sättigungseigenschaften oberhalb eines bestimmten Wertes der Spannungsquellenspannung zeigt.
Gemäß der Datenausgangs-Pufferschaltung der Erfindung hat der Verarmungstransistor unter Bedingungen niedriger Spannungsquellenspannung und hoher Temperatur eine Stroman­ steuerfähigkeit, die größer als diejenigen der p- und n- Kanal-Transistoren der Inverter sind, wodurch eine ggf. auftretende Verzögerung der Datenlesegeschwindigkeit, die mit dem Einfügen des Verarmungstransistors einhergeht, verhindert wird.
Ferner hat unter den Bedingungen hoher Spannungsquel­ lenspannung und niedriger Temperatur der Verarmungstransistor eine gewisse Stromansteuerfähigkeit, die kleiner als diejenigen der p- und n-Kanal-Transistoren der Inverter ist, wodurch die Erzeugung von Rauschen in der Spannungsleitung und der Masseleitung unterdrückt wird.
Im folgenden werden Ausführungsformen der Erfindung anhand der beigefügten Zeichnungen beschrieben. Auf diesen zeigt bzw. zeigen
Fig. 1 eine herkömmliche Datenausgangs-Pufferschaltung,
Fig. 2 eine weitere Datenausgangs-Pufferschaltung gemäß herkömmlicher Technologie,
Fig. 3A und 3B jeweils eine Ausführungsform der Datenausgangs-Pufferschaltung gemäß der Erfindung,
Fig. 4 die Strom-Spannungs-Charakteristik des Anreiche­ rungstransistors, des Widerstands und des Verarmungstran­ sistors, welche beziehentlich in den Datenausgangs-Puf­ ferschaltungen der Fig. 1 bis 3 zur Anwendung gelangen, und
Fig. 5 eine graphische Darstellung, welche die Beziehung zwischen der Rauschcharakteristik der Masseleitungen und der Veränderung der Spannungsquellenspannung in den einzelnen Schaltungen der Fig. 1 bis 3 für den Fall veranschaulicht, daß die Schaltungen für einen Betrieb mit derselben Geschwin­ digkeit eingerichtet sind.
Fig. 3 zeigt die Verarmungstransistoren verwendende Datenausgangs-Pufferschaltung gemäß der Erfindung. Die miteinander verbundenen Gate und Source eines jeden der Verarmungstransistoren (Vgs = 0) sind in jedem der CMOS- Inverter des Gegentakttyps der Fig. 1 eingefügt. Im einzelnen zeigt Fig. 3A eine Ausführungsform, bei welcher der Pull-up- Transistor Mpu 3 im Ausgangstreiber aus einem p-Kanal- Transistor besteht, während Fig. 3B eine weitere Ausfüh­ rungsform zeigt, bei welcher der Pull-up-Transistor Mpu 4 im Ausgangstreiber aus einem n-Kanal-Transistor besteht. Dementsprechend wird ein normales Pull-up-Signal PU dem Pull­ up-Inverter I 1 der Fig. 3A zugeführt, während ein invertier­ tes Pull-up-Signal dem Pull-up-Inverter I 3 der Fig. 3B zugeführt wird.
Bei der in Fig. 3A veranschaulichten ersten Ausfüh­ rungsform der Erfindung enthält der Pull-up-CMOS-Inverter I 1 einen p-Kanal-Transistor M 9 und einen n-Kanal-Transistor M 10, wobei diese Transistoren vom Anreicherungstyp sind. Ein Verarmungstransistor Mdep 1, dessen Gate und Source miteinan­ der verbunden sind, ist in einer solchen Weise angebracht, daß seine Drain mit der Drain des p-Kanal-Transistors M 9 und seine Source mit der Drain des n-Kanal-Transistors M 10 verbunden ist. Der Verbindungsknoten zwischen dem p-Kanal- Transistor M 9 und dem Verarmungstransistor Mdep 1 ist ein Ausgang des Pull-up-Inverters I 1, welcher mit dem Gate des p- Kanal-Pull-up-Transistors Mpu 3 im Ausgangstreiber OD verbunden ist. Dementsprechend kann der Verarmungstransistor Mdep 1 die Abfallzeit der Gate-Spannung des zu aktivierenden Pull-up-Transistors Mpu 3 verzögern.
Der Pull-down-CMOS-Inverter I 2 enthält ebenfalls einen p-Kanal-Anreicherungstransistor M 11 und einen n-Kanal-Anrei­ cherungstransistor M 12. Ein Verarmungstransistor Mdep 2 ist ebenfalls zwischen den Transistoren M 11 und M 12 angebracht. Im Inverter I 2 ist der Verbindungsknoten zwischen dem Verarmungstransistor Mdep 2 und dem n-Kanal-Transistor M 12 ein Ausgang, welcher mit dem Gate des n-Kanal-Pull-down-Transi­ stors Mpd 3 im Ausgangstreiber OD verbunden ist. Dementspre­ chend kann der Verarmungstransistor Mdep 2 die Anstiegszeit der Gate-Spannung des zu aktivierenden n-Kanal-Pull-down- Transistors Mpd 3 verzögern.
Die beiden Verarmungstransistoren Mdep 1 und Mdep 2 sind mit einem solchen Geometrieverhältnis ausgelegt, daß die beiden Transistoren eine Stromtreibfähigkeit haben sollten, die gleich oder größer als diejenigen der p- und n-Kanal- Transistoren der Inverter I 1 und I 2 unter den Bedingungen einer niedrigen Spannungsquellenspannung und einer hohen Temperatur ist.
Ferner ist der Verbindungsknoten zwischen dem p-Kanal- Transistor Mpu 3 und n-Kanal-Transistor Mpd 3 im Ausgangstrei­ ber OD mit der kapazitiven Last C 1 für ihre Ladung/Entladung verbunden, und ebenso ist er mit einem der Eingänge/Ausgänge der Speichervorrichtung verbunden.
Allgemein sind die Spitzenwerte des Rauschens auf der Spannungs- und der Masseleitung sehr groß, wenn der Datenaus­ gangstreiber OD eingeschaltet wird. Daher wird bei der in Fig. 3A gezeigten ersten Ausführungsform der Erfindung die Anstiegszeit der Gate-Spannung des Pull-down-Transistors Mpd 3 verzögert, um das Rauschen auf der Masseleitung auf einen optimalen Wert zu unterdrücken. Ferner werden die Abfallszeit der Gate-Spannung des Pull-up-Transistors Mpu 3 und die Anstiegszeit der Gate-Spannung des Pull-down-Transistors Mpd 3 gleichzeitig verzögert, um das Rauschen auf der Spannungslei­ tung auf einen optimalen Wert zu unterdrücken.
Fig. 3B zeigt die zweite Ausführungsform der Erfindung. Bei dieser Ausführungsform umfaßt im Gegensatz zur ersten Ausführungsform der Fig. 3A ein einen Teil des Ausgangstrei­ bers OD bildender Pull-up-Transistor Mpu 4 einen n-Kanal- Transistor. Der Verbindungsknoten zwischen der Drain eines Verarmungstransistors Mdep 3 und der Drain des n-Kanal- Anreicherungstransistors M 14, die in einem Pull-up-Inverter I 3 vorgesehen sind, umfaßt einen Ausgang des Inverters I 3, welcher mit der Gate des n-Kanal-Pull-up-Transistors Mpu 4 verbunden ist. Dementsprechend würde die Schaltung der Fig. 3B geeignet zum Einspeisen des invertierten Pull-up-Signals als Eingabe des Pull-up-Inverters I 3 verwendet werden, und der Verarmungstransistor Mdep 3 kann die Anstiegszeit der Gate-Spannung des zu aktivierenden n-Kanal-Pull-up-Transi­ stors Mpu 4 verzögern.
Fig. 4 veranschaulicht die kritischen Merkmale der Schaltungen der Fig. 1, 2 und 3, in welchen Anreicherungs­ transistoren, Widerstände bzw. Verarmungstransistoren verwendet werden. Fig. 4 veranschaulicht außerdem graphische Vergleiche von Strom-Spannung-Charakteristiken für diese drei Fälle. Fig. 4 veranschaulicht damit die Auswirkungen des erfindungsgemäßen Einsatzes eines Verarmungstransistors.
Wenn ein Anreicherungstransistor M 17 verwendet wird, ist Ids proportional zu (Vds-Vt), wobei Ids den Drain-Source- Strom, Vds die Drain-Source-Spannung und Vt die Schwel­ lenspannung bezeichnet. Dementsprechend wird bei einer hohen Vds (=Vcc) der Strom steil erhöht, weshalb, wie oben beschrieben, die Erzeugung von Rauschen im Bereich einer hohen Spannungsquellenspannung am größten ist.
Wenn andererseits der Widerstand R 5 verwendet wird, steigt Ids linear mit Vcc, wodurch es möglich wird, das Rauschen in einem gewissen Ausmaß, verglichen mit dem Fall der Verwendung eines Anreicherungstransistors, zu vermindern.
Wenn aber der Verarmungstransistor Mdep 5 verwendet wird, erreicht dieser Transistor oberhalb eines bestimmten Wertes von Vds (=Vcc) eine Sättigung, so daß Ids auf einem konstan­ ten Wert gehalten werden sollte. Die Anschaltgeschwindigkeit des Datenausgangstreibers ist proportional zu Ids des MOS- Transistors, der einen Teil des oberhalb des Ausgangstreibers angeordneten Inverters bildet. Daher sieht man, daß, selbst wenn die Schaltungen der Fig. 1 und 3 so ausgelegt sind, daß sie bei niedriger Spannungsquellenspannung mit gleicher Geschwindigkeit arbeiten (beispielsweise gibt Vcc im Punkt A ungefähr 4 Volt an), die die Verarmungstransistoren verwen­ dende Ausgangspufferschaltung gemäß der Erfindung (wie in Fig. 3 veranschaulicht) viel weniger steile Änderungen des Arbeitsstroms selbst bei einer hohen Spannungsquellenspannung gemäß Punkt B, der ungefähr 7 Volt angibt, zeigt, verglichen mit der herkömmlichen Ausgangspufferschaltung, die, wie in Fig. 1 gezeigt, einfach Anreicherungstransistoren verwendet, und zwar dank der Tatsache, daß der Strom in ersterer bei einer hohen Spannungsquellenspannung auf einen bestimmten Wert begrenzt wird.
Das Rauschen auf der Spannungsleitung und der Mas­ seleitung ist, wie oben beschrieben, proportional zu di/dt. Daher ist die die Verarmungstransistoren verwendende Ausgangspufferschaltung gemäß der Erfindung in der Lage, das Rauschen bei einer hohen Spannungsquellenspannung wirksam zu unterdrücken.
Fig. 5 veranschaulicht die Rauschpegel der Schaltungen der Fig. 1 bis 3, bei welchen Anreicherungstransistoren, Widerstände bzw. Verarmungstransistoren verwendet werden. Im einzelnen zeigt die Zeichnung die Spitzenwerte des Rauschens der Masseleitung, gemessen durch Verändern der Spannungsquel­ lenspannung bei einer tiefen Temperatur, wobei die Ausgangs­ lage die ist, daß die verschiedenen Schaltungen so eingerich­ tet sind, daß sie bei einer hohen Temperatur und einer niedrigen Spannung, bei welchen die Arbeitsgeschwindigkeit am niedrigsten ist, mit der gleichen Geschwindigkeit arbeiten.
Wie in Fig. 5 gezeigt, erzeugt bei der hohen Span­ nungsquellenspannung Vcc des ungefähr 7 Volt angebenden Punktes B, welche auf der Grundlage des Geometrieverhältnis­ ses eines Transistors bestimmt wird, die herkömmliche Ausgangspufferschaltung der Fig. 1 einen Spitzenrauschwert von 1,6 V auf der Masseleitung. Demgegenüber erzeugt die Ausgangspufferschaltung gemäß der Erfindung (wie sie in Fig. 3 gezeigt ist) einen Spitzenrauschwert von 0,8 V auf der Masseleitung, mit dem Ergebnis, daß ein Rauschunter­ drückungseffekt von ungefähr 50%, verglichen mit der herkömm­ lichen Ausgangspufferschaltung, erzielt wird.
Wie oben beschrieben sieht die vorliegende Erfindung einen Verarmungstransistor in jedem der oberhalb des Datenausgangstreibers angeordneten Inverter vor, mit dem Ergebnis, daß die Erzeugung von Rauschen sowohl auf der Spannungsleitung als auch auf der Masseleitung bei den Bedingungen hoher Spannung und niedriger Temperatur auf ein Minimum reduziert sind. Ferner ist die Arbeitsgeschwindigkeit in der erfindungsgemäßen Schaltung unter den Bedingungen einer niedrigen Spannungsquellenspannung und einer hohen Temperatur, verglichen mit den herkömmlichen Schaltungen, nicht verschlechtert.

Claims (5)

1. Ausgangspufferschaltung für einen byte-weiten Speicher, mit
einem Pull-up-CMOS-Inverter (I 1, I 3), welcher einen p- Kanal-Transistor (M 9, M 13) und einen n-Kanal-Transistor (M 10, M 14), die in Reihe geschaltet sind, aufweist,
einem Pull-down-CMOS-Inverter (I 2, I 4), welcher einen p- Kanal-Transistor (M 11, M 15) und einen n-Kanal-Transistor (M 12, M 16), die in Reihe geschaltet sind, aufweist, und
einem Ausgangstreiber (OD), welcher aus einem Pull-up- Transistor (Mpu 3, Mpu 4) und einem Pull-down-Transistor (Mpd 3, Mpd 4), die in Reihe geschaltet sind, besteht, wobei der Pull- up-Transistor (Mpu 3, Mpu 4) ein Gate für eine Verbindung mit dem Ausgangsknoten des Pull-up-CMOS-Inverters (I 1, I 3) aufweist, der Pull-down-Transistor (Mpd 3, Mpd 4) ein Gate für eine Verbindung mit dem Ausgangsknoten des Pull-down-CMOS- Inverters (I 2, I 4) aufweist, und der Ausgang des Ausgangs­ treibers (OD) eine kapazitive Last (C 1) ansprechend auf Pull- up und Pull-down-Signale, die auf die betreffenden Eingänge des Pull-up-CMOS-Inverters (I 1, I 3) und Pull-down-CMOS- Inverters (I 2, I 4) gegeben werden, ansteuert, gekenn­ zeichnet durch
erste Verzögerungsmittel (Mdep 1, Mdep 3) zum Verzögern der Abfallzeit oder der Anstiegszeit der Gate-Spannung des im Ausgangstreiber (OD) zu aktivierenden Pull-up-Transistors (Mpu 3, Mpu 4), wobei die ersten Verzögerungsmittel (Mdep 1, Mdep 3) zwischen dem p-Kanal-Transistor (M 9, M 13) und dem n- Kanal-Transistor (M 10, M 14) des Pull-up-Inverters (I 1, I 3) angebracht sind, und
zweite Verzögerungsmittel (Mdep 2, Mdep 4) zum Verzögern der Anstiegszeit der Gate-Spannung des im Ausgangstreiber (OD) zu aktivierenden Pull-down-Transistors (Mpd 3, Mpd 4), wobei die zweiten Verzögerungsmittel (Mdep 2, Mdep 4) zwischen den p-Kanal-Transistor (M 11, M 15) und dem n-Kanal-Transistor (M 12, M 16) des Pull-down-Inverters (I 2, I 4) angebracht sind, wobei die ersten und zweiten Verzögerungsmittel (Mdep 1, Mdep 3, Mdep 2, Mdep 4) eine Stromtreibfähigkeit haben, die gleich oder größer als diejenigen der p- und n-Kanal- Transistoren (M 9, M 13, M 11, M 15, M 10, M 14, M 12, M 16) der Inverter (I 1, I 3, I 2, I 4) bei niedriger Spannungsquellenspan­ nung und hoher Temperatur sind, und wobei die ersten und zweiten Verzögerungsmittel (Mdep 1, Mdep 3, Mdep 2, Mdep 4) eine Stromtreibfähigkeit haben, die kleiner als diejenigen der p­ und n-Kanal-Transistoren (M 9, M 13, M 11, M 15, M 10, M 14, M 12, M 16) bei hoher Spannungsquellenspannung und niedriger Temperatur sind.
2. Ausgangspufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß jedes der Verzögerungsmit­ tel einen Verarmungstransistor (Mdep 1, Mdep 2, Mdep 3, Mdep 4), dessen Gate und Source miteinander verbunden sind, enthält.
3. Ausgangspufferschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Pull-up-Transistor (Mpu 3, Mpu 4) im Ausgangstreiber (OD) ein p-Kanal-Transistor ist und daß der Verbindungsknoten zwischen dem p-Kanal- Transistor und dem Verarmungstransistor (Mdep 1, Mdep 3) im Pull-up-Inverter (I 1, I 3) den Ausgang des Pull-up-Inverters bildet, wobei der Verbindungsknoten mit dem Gate des p-Kanal- Pull-up-Transistors (Mpu 3, Mpu 4) im Ausgangstreiber (OD) verbunden ist, wodurch der Verarmungstransistor (Mdep 1, Mdep 3) die Abfallzeit der Gate-Spannung des zu aktivierenden p-Kanal-Pull-up-Transistors (Mpu 3, Mpu 4) verzögern kann.
4. Ausgangspufferschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Pull-up-Transistor (Mpu 3, Mpu 4) im Ausgangstreiber (OD) ein n-Kanal-Transistor ist und daß der Verbindungsknoten zwischen dem n-Kanal- Transistor und dem Verarmungstransistor (Mdep 1, Mdep 3) im Pull-up-Inverter (I 1, I 3) den Ausgang des Pull-up-Inverters bildet, wobei der Verbindungsknoten mit dem Gate des n-Kanal- Pull-up-Transistors (Mpu 3, Mpu 4) im Ausgangstreiber (OD) verbunden ist, wodurch der Verarmungstransistor (Mdep 1, Mdep 3) die Anstiegszeit der Gate-Spannung des zu aktivieren­ den n-Kanal-Pull-up-Transistors verzögern kann.
5. Ausgangspufferschaltung nach irgendeinem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Verbindungsknoten zwischen dem n-Kanal-Transistor (M 12, M 16) und dem Verarmungstransistor (Mdep 2, Mdep 4) im Pull-down-Inverter (I 2, I 4) den Ausgang des Pull-down-In­ verters bildet und mit dem Gate des n-Kanal-Pull-down- Transistors (Mpd 3, Mpd 4) im Ausgangstreiber (OD) verbunden ist, wodurch der Verarmungstransistor die Anstiegszeit der Gate-Spannung des zu aktivierenden n-Kanal-Pull-down- Transistors (Mpd 3, Mpd 4) verzögern kann.
DE3910466A 1988-07-18 1989-03-31 Ausgangspufferschaltung für einen byte-weiten Speicher Expired - Lifetime DE3910466C2 (de)

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