DE19624858A1 - Integrierte Schaltung mit Testfunktion - Google Patents

Description

Diese Erfindung bezieht sich auf eine integrierte Schaltung mit Datenein- und -ausgängen und einem Steuereingang, der die integrierte Schaltung in Abhängigkeit eines Steuersignals zwischen einem Betriebszustand und einem Testzustand umschalten kann.

Der Hersteller eines ASICs (Application specified integrated circuit, an­ wenderspezifische integrierte Schaltung) schreibt bei einer ASIC Entwick­ lung einige Tests vor, die das ASIC erfüllen muß. Damit diese Tests durch­ geführt werden können, muß das ASIC in einen Testzustand geschaltet werden, in dem die Tests ausgeführt werden können. Damit das ASIC mög­ lichst wenig Anschlüsse nach außen hat, werden Anschluß-Pins für Tests mit funktionalen Pins kombiniert. Auf diese Weise kann ein funktionaler Eingangs- oder Ausgangspin die Funktion eines Testeingangs- oder -aus­ gangs-Pins haben. Welche Funktion ein Pin hat, wird durch den Zustand des ASICs bestimmt (Betriebszustand/Testzustand). Im normalen Be­ triebszustand darf das ASIC nie ungewollt in den Testzustand geschaltet werden, deshalb darf der Pin, der das ASIC in den Testzustand schaltet, nicht gemeinsam verwendet werden. Daher wird diese Umschaltung durch einen separaten Test-Pin vorgenommen. Dieser Test-Pin wird während des normalen Betriebszustands auf einen festen logischen Pegel gelegt und während des Testzustands auf einen anderen. Deshalb ist er für die eigent­ liche Funktion des ASICs nicht mehr verwendbar.

Die Fig. 1 zeigt ein ASIC, das für einen RAM-Test und einen NAND-Tree-Test in einen Testzustand geschaltet werden kann. Bei diesem ASIC sind alle Dateneingangs-Pins Data (0) bis Data (3) jeweils mit jeweils einem er­ sten Eingang eines NANDs eines NAND-Trees 4, einem ersten Logikbau­ stein 1 und mit jeweils einem Eingang jeweils eines Multiplexers einer Mul­ tiplexer-Schaltung 6 verbunden, deren zweite Eingänge jeweils mit einem Ausgang des ersten Logikbausteins 1 und dessen Ausgänge jeweils mit ei­ nem Eingang eines RAMs 3 verbunden sind. Der jeweilige Ausgang eines NANDs des NAND-Trees 4, dessen erster Eingang mit einem der Datenein­ gangs-Pins verbunden ist, ist jeweils mit dem zweiten Eingang eines weite­ ren mit einem Eingangspin verbundenen NANDs des NAND-Trees 4 verbunden. So wie die Dateneingangs-Pins Data (0) bis Data (3) werden auch alle weiteren Eingänge der integrierten Schaltung an den NAND-Tree angeschlossen, dessen Ausgang einen separaten Ausgangspin der inte­ grierten Schaltung belegt. Der Ausgang Dout des RAMs ist an den Eingang L2in eines Logikbausteins 2 und an einen Eingang eines Multiplexers 7 an­ geschlossen, dessen zweiter Eingang an einen Ausgang L2out des Logik­ bausteins 2 und dessen Ausgang an einen Ausgangspin DataO (0) ange­ schlossen ist. Die Logikbausteine 1 und 2 werden über Eingangs-Pins Clk und ResetX mit einem Taktsignal und einem Resetsignal versorgt. Die Mul­ tiplexer werden über einen Eingangspin TMin mit einem Signal TMode zur Umschaltung zwischen dem normalen Betriebszustand und dem Testzu­ stand versorgt.

Bei einer so aufgebauten integrierten Schaltung kann sowohl ein RAM-Test als auch eine NAND-Tree-Test durchgeführt werden. Bei dem RAM-Test werden durch die in der integrierten Schaltung vorhandenen Multi­ plexer alle Ein- und Ausgänge des RAMs direkt an Eingangs- und Aus­ gangs-Pins gelegt. Dadurch kann das RAM unabhängig von allen anderen in der integrierten Schaltung vorhandenen Baugruppen getestet werden, indem spezielle Testmuster an die Eingänge angelegt werden und der oder die Ausgänge des RAMs dabei überwacht werden. Mit dem NAND-Tree-Test kann überprüft werden, ob die mit dem NAND-Tree verbundenen Ein­ gangs- oder Ausgangs-Pins auch mit der integrierten Schaltung verbun­ den sind. Um einen bestimmten Eingang oder Ausgang zu testen werden alle an den NAND-Tree angeschlossenen Pins auf ein bestimmtes Potential gelegt und der zu testende Pin wird von diesem Potential auf ein anderes Potential umgeschaltet. Diese Umschaltung ist am Ausgang NAND-Treeout der integrierten Schaltung zu beobachten, wenn der Pin tatsächlich mit der integrierten Schaltung verbunden ist. Abhängig von dem Ein­ gangspegel, bei dem das Ausgangssignal den Pegel ändert, kann so auch der Ansprechpegel dieses getesteten Pins festgestellt werden.

Hier ist festzustellen, daß zur Durchführung dieser Tests zwei Pins benö­ tigt werden, die im Betriebszustand der integrierten Schaltung keine Funktion haben. Diese sind der Pin TMin zum Umschalten in den Testzu­ stand und der Pin NAND-Treeout, mittels dem festgestellt werden kann, ab welchem Eingangspegel ein bestimmter Pin der integrierten Schaltung an­ spricht. Es ist einfach zu erkennen, daß diese beiden Pins nicht entbehr­ lich sind, obwohl sie im Betriebszustand der integrierten Schaltung nicht benötigt werden. Zum einen kann kein anderer Pin die Funktion des Ein­ gangs-Pins TMin übernehmen, da alle anderen Eingangs-Pins bereits eine Funktion aufweisen. Zum anderen kann der Ausgangspin NAND-Treeout nicht wie zum Beispiel der Ausgangspin DataO (0) gemultiplext werden, da sonst der Eingangspin TMin für das Umschaltsignal TMode nicht mittels des NAND-Tree-Tests überprüft werden könnte.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine integrierte Schal­ tung anzugeben, die zur Durchführung von Tests keine Pins benötigt, die nicht auch für den normalen Betriebszustand benötigt werden.

Die erfindungsgemäße Lösung dieser Aufgabe ist im Patentanspruch 1 an­ gegeben. Die Unteransprüche haben vorteilhafte Weiterbildungen des Er­ findungsgedankens zum Inhalt.

Erfindungsgemäß ist eine integrierte Schaltung mit Datenein- und -aus­ gängen und einem Steuereingang zum Empfang eines ersten Steuer­ signals zwecks Umschaltung der integrierten Schaltung zwischen einem Betriebszustand und einem Testzustand, dadurch gekennzeichnet, daß die integrierte Schaltung eine mit dem Steuereingang verbundene Erken­ nungsschaltung aufweist, die zwischen dem ersten Steuersignal und ei­ nem zweiten Steuersignal unterscheidet, und die in Abhängigkeit des er­ sten Steuersignals die integrierte Schaltung zwischen Betriebszustand und Testzustand umschaltet.

Eine so aufgebaute integrierte Schaltung kann ohne zusätzliche Pins in den Testzustand geschaltet werden und es ist möglich, die Ausgangs-Pins so zu schalten, daß auch der Ausgang NAND-Treeout, mittels dem festge­ stellt werden kann, wie hoch das Eingangspotential eines jeweiligen Ein­ gangspins ist, gemultiplext werden kann. Mit einer so aufgebauten inte­ grierten Schaltung können alle Pins, die nur zum Testen nötig waren, ein­ gespart werden.

Eine vorteilhafte Weiterbildung der erfindungsgemäßen integrierten Schaltung ist dadurch gekennzeichnet, daß der Steuereingang ein Reset-Eingang ist und das zweite Steuersignal Informationen über ein Setzen und Rücksetzen von Schaltungsblöcken der integrierten Schaltung um­ faßt.

Eine auf diese Weise aufgebaute integrierte Schaltung hat den Vorteil, daß der Testzustand im normalen Betrieb nicht erreicht werden kann, wenn der Reset-Pin nach einem Reset grundsätzlich auf einem konstanten Po­ tential liegt und die Erkennungsschaltung ein Zustandsautomat ist, die bei einem ganz bestimmten seriellen Bit Muster am Reset-Pin in den Test­ zustand schaltet.

Eine noch andere erfindungsgemäße Weiterbildung der integrierten Schaltung ist dadurch gekennzeichnet, daß der als Erkennungsschaltung verwendete Zustandsautomat ein Systemtaktsignal empfängt.

Durch die Verwendung eines Systemtaktsignals auch für die jeweiligen Übergänge des Zustandsautomaten von einem Zustand in einen nächsten Zustand kann der Ausgang NAND-Treeout gemultiplext werden, da der Zu­ standsautomat bei einem konstanten Systemtaktsignal seinen Zustand auch dann nicht ändert, wenn sich sein Eingangssignal ändert.

Weitere Einzelheiten, Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung eines Ausführungsbeispiels anhand der Zeichnungen. Es zeigt:

Fig. 1 das Blockschaltbild einer Ausführungsform eines ASICs nach dem Stand der Technik;

Fig. 2 ein Blockschaltbild einer beispielhaften Ausführungsform ei­ nes ASICs nach der Erfindung;

Fig. 3 ein Zustandsdiagramm eines Zustandsautomaten, der in ei­ nem erfindungsgemäßen ASIC eingebaut werden kann;

Fig. 4 einen Schaltplan eines Zustandsautomaten, der nach dem Zu­ standsdiagramm der Fig. 3 arbeitet; und

Fig. 5 ein Zeitablaufdiagramm, das die Zustände des Zustandsauto­ maten, des Ausgangssignals des Zustandsautomaten und des Zustandes des restlichen ASICs in Abhängigkeit vom Systemtaktsignal und vom Re­ setsignal darstellt.

Das in der Fig. 2 gezeigte nach der Erfindung aufgebaute ASIC weist vier Dateneingänge Data (0) bis Data (3), einen Systemtakteingang Clk, einen Reset-Eingang ResetX und zwei Datenausgänge DataO (0). DataO (1) auf. Obwohl die nach dem Stand der Technik zusätzlich vorhandenen Eingänge TMin und NAND-Treeout nicht vorhanden sind, können doch der NAND-Tree-Test und der RAM-Test wie nach dem Stand der Technik durchge­ führt werden. Hierzu ist erfindungsgemäß in dem ASIC eine zusätzliche Schaltung notwendig, durch die in diesem Ausführungsbeispiel ein Zu­ standsautomat aufgebaut ist.

Die Dateneingänge Data (0) bis Data (3) sind mit den Eingängen L1in einer Logikschaltung 1, mit ersten Eingängen einer aus vier Multiplexern beste­ henden Multiplexerschaltung 6 und mit vier Eingängen einer aus sechs NAND-Gattern bestehenden NAND-Tree-Schaltung 4 verbunden. Die Lo­ gikschaltung 1 weist vier Ausgänge L1out auf, die mit vier zweiten Eingän­ gen der Multiplexerschaltung 6 verbunden sind. Die vier Ausgänge der Multiplexerschaltung 6 sind mit den Eingängen Adr, Din und R/Wb eines RAMs 3 verbunden, dessen Ausgang Dout mit dem Eingang L2in einer wei­ teren Logikschaltung 2 verbunden ist. Die Ausgänge L2out der weiteren Logikschaltung 2 sind an die zweiten Eingänge einer weiteren Multiplexer­ schaltung 7 angeschlossen, deren Ausgänge an die ASIC-Ausgänge DataO (1) und DataO (0) angeschlossen sind. Der Eingang für das Systemtakt­ signal Clk ist an die Anschlüsse Clk der Logikschaltung 1 und der weiteren Logikschaltung 2 und an einen fünften Eingang der NAND-Tree-Schaltung 4 angeschlossen. Der Reset-Eingang ist an die Reset-Eingänge der Logik­ schaltung 1 und der weiteren Logikschaltung 2 und an einen sechsten Ein­ gang der NAND-Tree-Schaltung 4 angeschlossen. Die Eingänge Clk und TMin des Zustandautomaten 5 sind jeweils an den Eingang für das Sy­ stemtaktsignal Clk und an den Reseteingang ResetX angeschlossen. Der Ausgang TMode des Zustandsautomaten 5 ist jeweils an einen Steuerein­ gang der Multiplexerschaltung 6 und der weiteren Multiplexerschaltung 7 angeschlossen.

Die Multiplexerschaltungen 6, 7 sind jeweils so aufgebaut, daß jeweils ei­ ner ihrer ersten Eingänge mit einem ersten Eingang eines Multiplexers und einer ihrer zweiten Eingänge mit einem zweiten Eingang eines Multi­ plexers verbunden sind, wobei der Ausgang jedes in der Multiplexerschal­ tung 6, 7 enthaltenen Multiplexers jeweils mit einem Ausgang der jeweili­ gen Multiplexerschaltung 6, 7 verbunden ist. Ein jeweiliger Steuereingang der Multiplexer, durch den einer der Eingänge mit dem Ausgang verbun­ den werden kann, ist jeweils an einen Steuereingang der jeweiligen Multi­ plexerschaltung 6, 7 angeschlossen.

Alle Eingänge der NAND-Tree-Schaltung 4 sind mit einem zweiten Eingang eines der sechs NAND-Gatter verbunden. Der erste Eingang der NAND-Gatter der NAND-Tree-Schaltung 4 ist jeweils mit dem Ausgang des davor liegenden NAND-Gatters verbunden, wobei der erste Eingang des ersten NAND-Gatters auf eine beliebiges Potential setzbar ist und der Ausgang des letzten NAND-Gatters mit einem ersten Eingang der weiteren Multiple­ xerschaltung 7 verbunden ist. Der Ausgang Dout des RAMs 3 ist auch mit einem ersten Eingang der weiteren Multiplexerschaltung 7 verbunden. Ab­ hängig vom Steuersignal TMode, das von dem Zustandsautomaten 5 er­ zeugt und über den jeweiligen Steuereingang an die Multiplexerschaltung 6, 7 angelegt wird, schalten die Multiplexerschaltung 6 und die weitere Multiplexerschaltung 7 jeweils entweder ihre ersten Eingänge oder ihre zweiten Eingänge an ihre Ausgänge durch.

In diesem Beispiel wird das ASIC, d. h. die beiden Logikbausteine 1 und 2 des ASICs bei dem logischen Zustand "0" am Reseteingang zurückgesetzt.

Die Aufgabe des Zustandsautomaten ist die Dekodierung einer seriellen Bitkombination. Ist die Bitkombination erkannt, wechselt der Zustands­ automat in den Testzustand und schaltet dadurch das restliche ASIC auch in den Testzustand. Da der Eingang TMin des Zustandsautomaten hier mit dem Reseteingang ResetX verbunden ist, wird in diesem Ausführungsbei­ spiel die serielle Bitkombination, die am Reseteingang ResetX anliegt, er­ kannt.

Der Zustandsautomat beinhaltet die folgenden Eigenschaften:

• - er besitzt keinen asynchronen Reset;
• - er erreicht seinen Zustand S0, wenn das ASIC über den Reset-Pin über mehrere Taktschritte zurückgesetzt wird, nach mindestens N Taktschrit­ ten;
• - der Übergang in den Testzustand erfolgt nur bei einem aktiven Reset­ signal;
• - das Verlassen des Testzustands erfolgt nur bei einem aktiven Reset­ signal;
• - er kann mindestens drei Zustände annehmen.

Weiterhin sollten alle seiner möglichen Zustände definiert sein.

Die Abb. 3 zeigt ein Zustandsdiagramm des Zustandsautomaten für die Bitkombination "001011010". Hier weist der Zustandsautomat acht Zustände auf, die mit S0 bis S6 und mit Testmode bezeichnet sind. Er än­ dert seinen Zustand immer mit einem ansteigenden Taktsignal.

Befindet sich der Zustandsautomat im Zustand S0 und liegt an seinem Eingang TMin eine logische "0" an, so gibt er an seinem Ausgang TMode ei­ ne logische "0" aus und setzt sich anschließend wieder in den Zustand S0. Wird in diesem Zustand an den Eingang TMin eine logische "1" angelegt, so gibt er an seinem Ausgang TMode eine logische "0" aus und setzt sich in den Zustand S1. Bei einer nun am Eingang TMin des Zustandsautomaten anliegenden logischen "1" gelangt dieser zurück in den Zustand S0, wäh­ rend er bei einer am Eingang TMin anliegenden logischen "0" in den Zu­ stand S2 gelangt. Das Ausgangssignal TMode ist dabei jeweils logisch "0".

Vom Zustand S2 gelangt der Zustandsautomat bei dem Anliegen einer logi­ schen "0" zurück in den Zustand S0, während er bei einer logischen "1" am Eingang TMin in den Zustand S3 gelangt. Das Ausgangssignal TMode ist dabei jeweils logisch "0". Vom Zustand S3 gelangt der Zustandsautomat bei einer am Eingang TMin anliegenden logischen "0" wieder in den Zu­ stand S0, während er bei einer dort anliegenden logischen "1" in den Zu­ stand S4 gelangt. Am Ausgang TMode liegt auch für diesen Fall ein logische "0" vor. Bei einer nun am Eingang TMin anliegenden logischen "1" gelangt der Zustandsautomat vom Zustand S4 wieder in der Zustand S0, während er bei einer am Eingang TMin anliegenden logischen "0" in den Zustand S5 gelangt. Das Ausgangssignal TMode des Zustandsautomaten ist auch hier wieder logisch "0". Wird im Zustand S5 eine logische "0" an den Eingang TMin angelegt, so gelangt der Zustandsautomat wieder in den Zustand S0, während er bei einer logischen "1" am Eingang TMin in den Zustand S6 ge­ langt. Das Ausgangssignal TMode ist auch für diese Fälle wiederum lo­ gisch "0". Wird im Zustand eine logische "1" an den Eingang TMin des Zu­ standsautomaten angelegt, so gelangt dieser bei einer logischen "0" an sei­ nem Ausgang TMode wieder in den Zustand S0. Wird jedoch im Zustand S6 eine logische "0" an den Eingang TMin des Zustandsautomaten angelegt, so schaltet dieser seinen Ausgang TMode auf logisch "1" und gelangt in den Zustand Testmode. Wird nun in diesem Zustand Testmode eine logische "1" an den Eingang TMin des Zustandsautomaten angelegt, so bleibt der Ausgang TMode auf logisch "1" und der Zustandsautomat setzt sich zu­ rück in den Zustand Testmode. Wird in dem Zustand Testmode jedoch eine logische "0" an den Eingang TMin des Zustandsautomaten angelegt, so schaltet dieser seinen Ausgang TMode auf logisch "0" und gelangt wieder in den Zustand S0.

Aus dieser Beschreibung des Zustandsdiagramms des Zustandsautoma­ ten wird deutlich, daß dieser sich nach spätestens zwei Taktschritten bei einer logischen "0" an seinem Eingang TMin im Zustand S0 befindet. Da­ nach wird er durch die Bitkombination "1011010" in den Zustand Testmo­ de gesetzt. In dem er bei einer logischen "1" an seinem Eingang TMin gehal­ ten wird. Beim Umschalten in den Zustand Testmode wird jeweils eine logi­ sche "1" am Ausgang TMode des Zustandsautomaten ausgegeben. Durch eine logische "0" am Eingang TMin des Zustandsautomaten wird der Zu­ stand Testmode wieder verlassen. Für die Bitkombination "001011010" wird der Zustandsautomat also auf jeden Fall in den Zustand Testmode umgeschaltet.

Durch die im Zustand Testmode am Ausgang TMode des Zustandsautoma­ ten anliegende logische "1" wird durch Umschalten der jeweiligen Multi­ plexer der Multiplexerschaltung 6 und der weiteren Multiplexerschaltung 7 das ASIC in den Testzustand umgeschaltet.

Da der Eingang TMin des Zustandsautomaten mit dem Reseteingang Re­ setX des ASICs verbunden ist, kann auch kein ungewolltes Umschalten des Zustandsautomaten in den Testmode und somit ein ungewolltes Um­ schalten des ASICs in den Testzustand erfolgen, denn der Reseteingang befindet sich im Betriebszustand auf dem Pegel logisch "1" und für einen Reset auf dem Pegel logisch "0".

Weiterhin ist ein Zurücksetzen des ASICs mittels eines am Reseteingang ResetX anliegenden Resetsignals noch ordnungsgemäß möglich. Durch den Zustandsautomaten, der das ASIC in den Testzustand schalten kann, wird also die ursprüngliche Funktion des ASICs nicht behindert.

Im folgenden wird unter Bezugnahme auf die Fig. 4 die Schaltung des Zu­ sandsautomaten beschrieben, dessen Zustandsdiagramm in der Fig. 3 dargestellt ist.

Das an den Eingangsanschluß TMin angelegte Eingangssignal wird über zwei Inverter 11, 12 an einen Eingangsanschluß eines NOR Gatters 13, an einen Eingangsanschluß eines NAND Gatters 16, an einen Eingangsan­ schluß eines exklusiv NOR Gatters 19, an einen Eingangsanschluß eines NAND Gatters 20 und an einen Eingangsanschluß eines exklusiv NOR Gat­ ters 24 angelegt. Der Ausgang des NOR Gatters 13 ist mit einem Eingang eines NAND Gatters 15 verbunden, dessen Ausgang wiederum mit einem Eingang eines NAND Gatters 17 verbunden ist. Der Ausgang des NAND Gatters 17 ist an den Signaleingang eines Flip-Flops 18 angeschlossen, dessen Ausgang mit einem zweiten Eingang des exklusiv NOR Gatters 19, mit einem zweiten Eingang des NOR Gatters 13, mit einem Eingang eines NOR Gatters 14, mit einem zweiten Eingang des NAND Gatters 20 und mit einem Eingang eines NAND Gatters 25 verbunden ist. Der Ausgang des ex­ klusiv NOR Gatters 19 ist mit einem Eingang eines NAND Gatters 21 und mit einem Eingang eines NAND Gatters 29 verbunden. Der Ausgang des NAND Gatters 29 ist mit dem Eingang eines Inverters 30 und mit einem zweiten Eingang des NAND Gatters 17 verbunden. Der Ausgang des Inver­ ters 30 ist mit dem Signaleingang eines Flip-Flops 31 und mit einem Ein­ gang eines NOR Gatters 27 verbunden. Der Ausgang des NOR Gatters 27 ist mit einem Signaleingang eines Flip-Flops 28 verbunden, dessen Ausgang mit einem dritten Eingang des NAND Gatters 29, mit dem Steuereingang eines Multiplexers 26 und mit einem dritten Eingang des NAND Gatters 20 verbunden ist. Der Ausgang des NAND Gatters 20 ist mit einem Eingang ei­ nes NAND Gatters 22 verbunden, dessen Ausgang mit dem Eingang eines Flip-Flops 23 verbunden ist. Der Ausgang des Flip-Flops 23 ist mit dem zweiten Eingang des exklusiv NOR Gatters 24, einem dritten Eingang des NAND Gatters 29, einem zweiten Eingang des NAND Gatters 21, einem zweiten Eingang des NAND Gatters 15 und einem zweiten Eingang des NOR Gatters 14 verbunden. Der Ausgang des NOR Gatters 14 ist mit einem zwei­ ten Eingang des NAND Gatters 16 verbunden, dessen Ausgang mit einem dritten Eingang des NAND Gatters 17 und mit einem ersten Eingang des Multiplexers 26 verbunden ist. Der Ausgang des NAND Gatters 21 ist mit einem zweiten Eingang des NAND Gatters 22 verbunden. Der Ausgang des exklusiv NOR Gatters 24 ist mit einem zweiten Eingang des NAND Gatters 25 verbunden, dessen Ausgang mit einem zweiten Eingang des Multiple­ xers 26 verbunden ist. Der Ausgang des Multiplexers 26 ist mit einem zwei­ ten Eingang des NOR Gatters 27 verbunden. An die Takteingänge der Flip-Flops 18, 23, 28 und 31 wird über den Systemtakteingangspin Clk ein Sy­ stemtaktsignal zugeführt. Am Ausgang des Flip-Flops 31 liegt das Aus­ gangssignal TMode des Zustandsautomaten an.

In der Fig. 5 ist der Zustand des ASICs, des Zustandsautomaten und des Ausgangssignals TMode des Zustandsautomaten in Abhängigkeit von dem am Clk-Pin anliegenden Systemtaktsignal und dem am ResetX-Pin anlie­ genden Resetsignal angegeben.

Der Zustandsautomat schaltet immer bei einer ansteigenden Flanke des Systemtaktsignals Clk. Das bedeutet, daß bei dieser Flanke des System­ taktsignals die jeweils für den Zustandsautomaten relevanten Eingänge auf ihren logischen Zustand hin überprüft werden und dementsprechend eine Zustandsänderung des Zustandsautomaten stattfinden kann.

Befindet sich zum Zeitpunkt T3, an dem das Systemtaktsignal eine auf­ steigende Flanke aufweist, und zum Zeitpunkt T5, an dem das Systemtakt­ signal die nächste aufsteigende Flanke aufweist, das Resetsignal auf ei­ nem logischen Pegel "0", so schaltet der Zustandsautomat zum Zeitpunkt T5 in den Zustand S0. Durch einen entsprechenden logischen Zustand des Resetsignals jeweils zum Zeitpunkt aufeinanderfolgender ansteigender Flanken des Systemtaktsignals gelangt der Zustandsautomat über die Zu­ stände S1 bis S6 in den Zustand Testmode. Hier wird durch die Änderung des logischen Pegels des TMode-Signals von logisch "0" auf logisch "1" das ASIC in den Testzustand gesetzt. Dieser wird so lange aufrechterhalten, wie das Resetsignal auf logisch "1" liegt, oder das Systemtaktsignal Clk keine aufsteigende Flanke aufweist. Weist das Resetsignal bei einer auf­ steigenden Flanke des Systemtaktsignals den logischen Zustand "0" auf, so schaltet sich der Zustandsautomat wieder in den Zustand S0, wobei das Ausgangssignal TMode des Zustandsautomaten auf logisch "0" wechselt, wodurch der Zustand des ASICs vom Testzustand in den Rücksetzzustand wechselt. Bei einem Resetsignal mit dem logischen Pegel "1" wird der Zu­ stand des ASICs in den Betriebszustand geschaltet und der Zustand des Zustandsautomaten wechselt bei jeder aufsteigenden Flanke des System­ taktsignals von dem Zustand S0 in den Zustand S1 oder umgekehrt.

Auf diese Weise kann durch die Verwendung eines funktionalen Pins, an dem aufgrund seiner Funktion ein Steuersignal anliegt, zwischen diesem Steuersignal und einem weiteren Steuersignal unterschieden werden, das das ASIC in den Testzustand schaltet.

Natürlich können für eine solche Umschaltung durch eine Schaltung, die zwischen zwei verschiedenartigen Signalen unterscheiden kann, auch Zu­ standsautomaten mit anderen Zustandsübergängen und einem anderen anzulegenden Bitmuster oder andere Erkennungsschaltungen verwendet werden, die auf nichtdigitale Steuersignale ansprechen.

Claims (17)

1. Integrierte Schaltung, mit

• - Datenein- und -ausgängen (Data(0), Data(1), Data(2), Data(3), Da­ taO(0), DataO(1)), und
• - einem Steuereingang (ResetX) zum Empfang eines ersten Steuer­ signals zwecks Umschaltung der integrierten Schaltung zwischen einem Betriebszustand und einem Testzustand,

dadurch gekennzeichnet, daß die integrierte Schaltung eine mit dem Steu­ ereingang (ResetX) verbundene Erkennungsschaltung (5) aufweist, die zwischen dem ersten Steuersignal und einem zweiten Steuersignal unter­ scheidet, und die in Abhängigkeit des ersten Steuersignals die integrierte Schaltung zwischen Betriebszustand und Testzustand umschaltet.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Steuereingang (ResetX) ein Reset-Eingang ist und das zweite Steu­ ersignal Information über ein Setzen und Rücksetzen von Schaltungs­ blöcken (1, 2) der integrierten Schaltung umfaßt.

3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß die Erkennungsschaltung (5) in Übereinstimmung mit dem ersten Steuersignal wenigstens einen der Datenausgänge (DataO(0), DataO(1)) mit einem ersten oder zweiten Schaltungsblockausgang (Dout, L2out) ver­ bindet.

4. Integrierte Schaltung nach Anspruch 1, 2 oder 3, dadurch gekenn­ zeichnet, daß die Erkennungsschaltung (5) in Übereinstimmung mit dem ersten Steuersignal die Eingänge (Adr, Din, R/Wb) eines Schaltungs­ blocks (3) mit den Ausgängen (L1out) eines anderen Schaltungsblocks (1) oder mit den Dateneingängen (Data(0), Data(1), Data(2), Data(3)) verbin­ det.

5. Integrierte Schaltung nach Anspruch 3 oder 4, dadurch gekennzeich­ net, daß der erste Schaltungsblockausgang der Ausgang (L2out) einer Lo­ gikschaltung (2) und der zweite Schaltungsblockausgang der Ausgang (Dout) eines Massenspeichers (3) sind.

6. Integrierte Schaltung nach Anspruch 3, 4 oder 5, dadurch gekenn­ zeichnet, daß der erste Schaltungsblockausgang der Ausgang (L2out) einer Logikschaltung (2) und der zweite Schaltungsblockausgang der Ausgang (Nandtreeout) einer wenigstens die Dateneingänge (Data(0), Data(1), Da­ ta(2), Data(3)) überprüfenden Logikschaltung (4) sind.

7. Integrierte Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die wenigstens die Dateneingänge (Data(0), Data(1), Data(2), Data(3)) überprüfende Logikschaltung (4) ein alle Eingänge (Data(0), Data(1), Da­ ta(2), Data(3), Clk, ResetX) überprüfender Nandtree ist.

8. Integrierte Schaltung nach einem der Ansprüche 1 bis 7, dadurch ge­ kennzeichnet, daß die Erkennungsschaltung (5) ein Zustandsautomat ist.

9. Integrierte Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß der Zustandsautomat (5) ein Systemtaktsignal empfängt.

10. Integrierte Schaltung nach Anspruch 8 oder 9, dadurch gekennzeich­ net, daß das erste Steuersignal ein mehrere Bits umfassendes Bitmuster ist.

11. Integrierte Schaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das zweite Steuersignal ein Ein-Bit-Signal ist.

12. Integrierte Schaltung nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß der Zustandsautomat (5) keinen asynchronen Reset besitzt.

13. Integrierte Schaltung nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, daß der Zustandsautomat (5) wenigstens drei Zustände annehmen kann.

14. Integrierte Schaltung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß der Test Zustand bei einem aktiven Reset Signal er­ reicht wird.

15. Integrierte Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß der Test Zustand bei einem aktiven Reset Signal ver­ lassen wird.

16. Integrierte Schaltung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß sie eine anwenderspezifische integrierte Schaltung ist.