DE1225899B

DE1225899B - Circuit arrangement for the parity check of a sequence of binary characters in data processing systems

Info

Publication number: DE1225899B
Application number: DET24180A
Authority: DE
Inventors: Ludwig Illian
Original assignee: Telefonbau und Normalzeit GmbH
Current assignee: Tenovis GmbH and Co KG
Priority date: 1963-06-21
Filing date: 1963-06-21
Publication date: 1966-09-29

Description

S(zbaltungsanordnung zur Paritätsprüfurig einer Folge von binären Zeichen in datenverarbeitenden Anlagen In datenverarbeitenden Anlagen ist es erforderlich, die zu bearbeitenden Informationen ständig auf ihre Richtigkeit zu kontrollieren. Einer dieser Kontrollvorgänge besteht in der Paritätsprüfung, durch den ein zur Informationsübertragung gewählter Code clairauf überprüft wird, ob die Anzahl der einzelnen Stromschritte gleichbleibend eine gerade oder ungew rade Zahl darstellt. Es sind bereits digital arbeitende Schaltungsanordnungen bekannt, die derartige Paria tätskontrollen durchführen. (z. B. TuN"Nachrichten, Heft 58, 8. 30). Diese Anordnung= sind aber recht aufwendig, und die Aufgabe der Erfindung besteht darin, eine Schaltungsgriordnung zu schaffen, die. mit we6entlich geringerem Aufwand arbeitet. Sie geht dabei von einer Anordnung aus, mit die einzelnen Zeichen im Parallelcode einspeichernden und durch ein bestimmtes, an einem ersten Ausgang auftretendes Potential sowie ein hierzu invers an einem zweiten Ausgang auftretendes Potential kennzeichnenden Kippschaltungen, an denen die zu überprüfende Zeichenfolge abgegriffen werden kann.Circuit arrangement for the parity check of a sequence of binary characters in data processing systems In data processing systems, it is necessary to constantly check the information to be processed for correctness. Whether the number of the individual current steps consistently represents an even or an odd number. There are already digitally operating circuit arrangements known that carry out such parity checks. (z. B. TuN "Nachrichten, Issue 58, 8. 30) but quite complex, and the object of the invention is to create a circuit arrangement which works with considerably less effort and is based on an arrangement with which the individual characters are stored in the parallel code and which appear at a first output Potential as well as a hie flip-flops that characterize the potential occurring inversely at a second output and at which the character string to be checked can be tapped.

Nun ist os bereits bekannt, eine Keihe Non Zeichen auf auftretcade Veränderungen dadurch zu überprüfen, daß dieaq ZqighQn paraUQI an Widerstände angeschaltet werden, die andererseiti in einen gemeinsamen Widustand paxae4 augeßQlialtrt sind, so daß an diesem Widerstand ein Potential in Erscheinung tritt , dessen GrößQ v= der Zahl dQrangigQgten Einzel potentiale abhängig ist. Nachteilig bei dieser Anordnung ist aber, daß mit steigender Zahl der Eingänge die Spannungsänderungen, die dadurch am gemeinsamen Widerstand Äervorgerufen. wordeo, sich nur noch un #wesentlich voneinander unterscheiden, so daß es Schwierigkeiten bereitet, bei einer größeren Zahl von Eingängen eine Unterscheidung dahingehend vornehmen zu wollen, daß auch in diesem FaD mit Sicherheit an Hand des an dem gemeinsamen Widerstand abfallenden Potentials erkannt werden kann, ob es sich um eine gerade oder ungeradQ von Einzol# potentialenhandelt.Now it is already known to check a number of non-signs for changes that have occurred by connecting the aq ZqighQn paraUQI to resistors which on the other hand are in a common resistance paxae4, so that a potential appears at this resistor , the magnitude of which is v = depends on the number of priority individual potentials. The disadvantage of this arrangement, however, is that with an increasing number of inputs, the voltage changes that are caused thereby at the common resistor. wordeo, differ only insignificantly from one another, so that it is difficult to make a distinction in the case of a larger number of inputs so that in this FaD, too, it can be recognized with certainty on the basis of the potential falling at the common resistance, whether it is an even or odd number of single pole potentials.

Diese Schwierigkeit beseitigt die Erfindung dadurch, daß sowohl die ersten als auch die zweiten Ausgänge dez oben erwähnten Kippschaltungon über je einen, den einzelnen Ausgängen zugeordneten Widerstand parallel an JQ einen den ersten bzw. den zweiten Aus. gängon der Kippschaltungen gemeinsamen Widerstand angeschaltet sind und jeder dieser gemNasamen Widexstände durch die BasisKollektor-Strecke je einea Transistors mit gemeinsame m EmitterMderstand Ober-Nückt ist, so daU das an diesem Widerstand infolge der (> ft-ung des einen oder des anderen Transistors abgreifbare Potential die Zahl gl e-cliartiger bzw. invers gleichartiger Zeichen kennzeichnet. Die Auswertung dießes Emitterpotentia39 eArolgt dann zweckmäßig in d.gw WeisQ#- daß du gemeinsame En-iitterpotential den Eingängen meIhrerQr Quteprechend den möglichen Potentialsprüngen eingestellten SchweffwertverstÄrlkern zugeführt wird, deren Ausgänge derart mit einer Sp sowie den Eingängen eines Negators verknüpft sind, daß an einem gemeinsamen Arbeitswiderstand der Sperrgatterschaltung und des Negators das jeweilige Prüfergehnis als *Ja-neineAussage abgenommen werden kann.This difficulty is eliminated by the invention in that both the first and the second outputs of the above-mentioned flip-flop circuit each have a resistor assigned to the individual outputs in parallel at JQ one of the first and the second output. common resistance of the flip-flops are switched on and each of these common widex stands is connected to a transistor with a common emitter stand through the base-collector path, so that the potential that can be tapped off at this resistor as a result of the (> ft-ung of one or the other transistor the number gl e-cliartiger or inverse of similar character identifies the evaluation dießes Emitterpotentia39 then eArolgt useful in d.gw WeisQ # - that you will be the inputs meIhrerQr Quteprechend supplied to the possible potential jumps set SchweffwertverstÄrlkern common ene iitterpotential, the outputs of such a. Sp and the inputs of an inverter are linked so that the respective test result can be taken as a * yes-no statement at a common working resistance of the blocking gate circuit and the inverter.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt. Es zeigt F i g. 1 ein Gesamtschaltbild, F i g. 2 und 3 eine Parallelschaltung von Wider' ständen, F x g. 4 eine Verglc#Qbsschaltung, F i g. 5 und 6 je eine Auswerteschaltung.An embodiment of the invention is shown in the drawing. It shows F i g. 1 shows an overall circuit diagram, FIG. 2 and 3 a parallel connection of resistors, F x g. 4 is a Verglc # Qbsschaltung, F i g. 5 and 6 each have an evaluation circuit.

Die in F i g. 1 gezeigte, Schaltungsanordnung ist zur Prüfung eines aus sechs Elementen gebildet= Codes bestimmt. Sie wird im folgenden an Hand der Teilachaltungen der F i g. 2 bis 6 exläutert.The in F i g. The circuit arrangement shown in FIG. 1 is intended for testing a code formed from six elements. In the following it is based on the partial arrangements of FIG. 2 to 6 explained.

Die in den F i g. 2 bzw. 3 gezeigte Parallelschaltung von sechs Widerständen RI.. "R6 liegt in Reihe zu einem gemeinsamen Widerstand Re,. Die Eingänge Ul ... U6 sind mit den link-en Transistoren von sechs nicht gezeichneten Kippstufen gleichstrommäßig Vera bunden, in denen das zu prüfende ZeiQhen eingespeichert ist.The in the F i g. 2 or 3 shown parallel connection of six resistors RI .. "R6 is in series with a common resistor Re ,. The inputs Ul ... U6 are connected to the left-hand transistors of six flip-flops (not shown) in direct current Vera, in which the characters to be checked is stored.

In entsprechender Weise sind die Eingänge U'l ... U6 mit den rechten Transistoren der gleichen Kippstufen verbunden, so daß die zusätzlich mit einem'versehenenEingängederWiderständeR1 ... R6 ein zum Potential an den Eingängen Ul ... U6 inverses Potential führen. In a corresponding manner, the inputs U'l ... U6 are connected to the right-hand transistors of the same flip-flops, so that the additional inputs of the resistors R1 ... R6 that are provided with one lead to a potential which is inverse to the potential at the inputs Ul ... U6.

Der Einfachheit halber sei im folgenden ange-nommen, daß die Spannung an den Eingängen Ul ... U6 bzw. U'l ... U'6 entweder 0 oder -10V beträgt, d. h., daß immer dann, wenn an einem der Eingänge Ul ... U6 ein Potential von -10 V anliegt, an dem entsprechenden Eingang U'l ... U'6 ein Potential von 0 V herrscht und umgekehrt. Nimmt man einmal an, daß sich das Potential am Widerstand R, bzw. am Widerstand R,' von 0 bis -6 V stufenweise ändert, wenn an einen, an zwei, an drei usw. der Eingänge Ul bis U6 bzw. U'l bis U'6 jeweils ein Potential von -10 V angeschaltet wird, und daß sich diese Änderung -des Potentials am gemeinsamen Widersiand R, bzw. in' Stufen von je 1 V vollzieht, so erhält man am Widierstand R, - keine negative Spannung an Ul ... U6 Spannung UO 0 V eine negative Spannung an Ul ... U6 Spannung R, = -1 V zwei negative Spannungen an Ul ... U6 Spannung R, = -2 V drei negative #pä: n Ul . . *. U6 e#pgen. a - --.': --Spannun f4 - - gRO=--3V vier negative Spannungen an Ul . . . -U6 Spannung R, = -4 V fünf negative Spannungen an Ul ... U6 Spannung RO = -5 V sechs negative Spannungen an Ul ... U6 Spannung R, = -6 V Da kontrolliert werden soll, ob die Anzahl der negativen Spannungen an den Klemmen Ul ... U6 ungerade ist, bedeutet dies, daß eine Spannung UO = 1, 3, 5 V als richtig, eine Spannung UO = 0, 2, 4 oder 6 V jedoch als falsch anzusehen ist und die unzulässige Veränderung des benutzten Codes anzeigt.For simplicity, the following reasonable accepted that the voltage at the inputs Ul ... U6 or u'l ... U'6 is either 0 or -10V, d. This means that whenever a potential of -10 V is applied to one of the inputs Ul ... U6 , there is a potential of 0 V at the corresponding input U'l ... U'6 and vice versa. If one assumes that the potential at the resistor R, or at the resistor R, ' changes in steps from 0 to -6 V when one, two, three, etc. of the inputs U1 to U6 or U'l until U'6 a potential of -10 V is switched on, and that this change -of the potential takes place at the common resistor R, or in steps of 1 V each, there is no negative voltage at the resistor R, - Ul ... U6 voltage UO 0 V one negative voltage on Ul ... U6 voltage R, = -1 V two negative voltages on Ul ... U6 voltage R, = -2 V three negative # pä: n Ul . . *. U6 e # pgen. a - -. ': --Spannun f4 - - gRO = - 3V four negative voltages at Ul . . . -U6 voltage R, = -4 V five negative voltages at Ul ... U6 voltage RO = -5 V six negative voltages at Ul ... U6 voltage R, = -6 V Since it should be checked whether the number of negative Voltages at terminals Ul ... U6 is odd, this means that a voltage UO = 1, 3, 5 V is correct, but a voltage UO = 0, 2, 4 or 6 V is to be regarded as incorrect and the impermissible change of the code used.

Die Spannungsintervalle zwischen den einzelnen Stufen der Spannung U, sind jedoch nicht, wie im vorstehenden vereinfachend angenommen wurde, stets gleich, sondern mit steigender Anzahl der negativen Spannungen werden die einzelnen Spannungsintervalle immer kleiner, so daß die letzten höheren Intervalle nicht mehr sicher genug ausgewertet werden können.The voltage intervals between the individual levels of the voltage U, are not always the same, as was assumed in the foregoing to simplify matters, but with an increasing number of negative voltages, the individual voltage intervals become smaller and smaller, so that the last higher intervals can no longer be evaluated with sufficient reliability can.

Um nun auch bei- der Anschaltung von vier, fünf und sechs negativen Spannungen, d. h. bei der Anlegung von Eingangsspannungen an die Klemmen Ul ... U4 oder U6 noch eine sichere Unterscheidung vornehmen zu können, *erden nicht nur die Spannungen Ul ... U6, sondern auch die inversen Span-nungen U'l ... U6- ausgewertet.. Diese werden der Anordnung nach F i g. 3 zugeführt, so daß sich an dem Widerstand RO der F i g. 2.und dem WiderstandRo' in Abhängigkeit.von der Anlegung der -einzelnen Spannungen und ihrer inversen- Werte. an die Klemmen Ul ... U6 in F i g. 2.- und U'l . . . U'6 in 'F i g. 3 nachfolgende Spannungen ..U, bzw. Uj. einstellen: Tabelle 1 Ul ... U6, - Coll. 1 U, U'1.. -U'6 Coll. 2 UJ -keine negative-Spannung 0 V sechs negative Spannungen --6 V eine negativ-'d # 4-annung- -1V fünf negative Spannungen -5 V zwei negative Spannungen _-2 V vier negative Spannungen -4V drei negäp,%4e Spannungen -3 V drei- negative- Spannungen -3 V vier negative2 Spannungen -4 V zwei negative. Spannungen# -2 V fünf negative::Spannungen -5V eine negative Spannung -1 V sechs negafive Spannungen - 6V keine negative-Spannung 0 V Es ergibt sich also,. daß das Anlegen von vier negativen Spannungen--an--entsprechende vier Eingänge Ul- . w #. U6 dasselbe-bedeutiDt für die Paritätsprüfung wie das Anlegen von zwöi negativen Spannungen an zwei entsprechende Klenimen U'l ... U'6. Die Auswertüng der Spa-n7nungeü,beschrinkt sich damit auf den Bereich U(,=O bis 3V und U,'=3 bis, QVj. wobei die ungerade&--Spannungen bei U, und. UJ-jeweils das gleiche aüssagen# d. h..- ungerade. Spannungswerte bedeuten eine-'-- ungerade Anzahl negativer Spanilungen' und zwar-- sowohl an den Klemmen: Ul ... U6 als auch "U'l#'. « . U'6.In order to now also connect four, five and six negative voltages, i. H. To be able to make a reliable differentiation when applying input voltages to terminals Ul ... U4 or U6 , * not only ground the voltages Ul ... U6, but also the inverse voltages U'l ... U6- evaluated .. These are the arrangement according to F i g. 3 supplied so that the F i g. 2. and the resistance Ro 'depending on the application of the individual voltages and their inverse values. to the terminals Ul ... U6 in FIG. 2.- and U'l . . . U'6 in 'F i g. 3 following voltages ..U or Uj. to adjust: Table 1 Ul ... U6, - Coll. 1 U, U'1 .. -U'6 Coll. 2 UJ -no negative voltage 0 V six negative voltages --6 V a negatively-'d # 4-annung- -1V five negative voltages -5 V two negative voltages _-2V four negative voltages -4V three negative,% 4e voltages -3 V three negative voltages -3 V four negative2 voltages -4 V two negative. Voltages # -2V :: five negative voltages 5V, a negative voltage -1 V six negafive voltages - 6V no negative voltage 0V So it turns out. that the application of four negative voltages - to - corresponding four inputs Ul- . w #. U6 means the same thing for the parity check as the application of two negative voltages to two corresponding terminals U'1 ... U'6. The evaluation of the voltage values is limited to the range U (, = O to 3V and U, '= 3 to, QVj. Where the odd & - voltages at U, and. UJ - each say the same # d. That is, ...- odd. Voltage values mean an -'-- odd number of negative voltages ', namely - at the terminals: Ul ... U6 as well as "U'l #'. ". U'6.

Sind durch. die Pärallelschaltung der. Kippstufen mit ihren Ausgängeh-U.t. -. U6 bzw. U'l ... U6 zweiunddreißig Fernschreibzeichenkombinationen aufse#hs,spänn-üngsmöghchkeitenzusammengefaßt, -so findet.- auf-.-diese-'Weise eine weitere Zu" sammenfassung auf -&r Möglichkeiten statt mit -den einzelnen Spännungs.,vVer.ten 0 bis 3 V..Von diesen vier, Spannungsmöglichkeiten ergeben sich jetzt für das. Prüferge'bnis-.»falsch-..--oder-richtig« folgende Möglichkeiten:' Tabelle 2 falsch 0 V null bzw. sechs negative Spannungen » richtig -1 V eine bzw. fünf negative Spannungen falsch -2 V zwei bzw. vier negative Spannungen richtig -3 V drei.negative'Spannungen. .. Bei dieser Betrachiung ist vorausgesetzt, daß die, vier Spannungen bei ihren jeweiligen Eingangskombinationen abgreifbar sind, und zwar mit Hilfe der in F i g. 4 gezeichneten Schaltung.Are through . the parallel connection of the . Tipper stages with their exit ut -. U6 or U'l ... U6 thirty-two teletype character combinations onse # hs, spänn-üngsmöghchkeitenzumben, -so there is. vVer.ten 0 to 3 V .. Of these four voltage options, the following options now arise for the test result -. "false -..-- or-correct": 'Table 2 false 0 V zero or six negative ones Voltages » correct -1 V one or five negative voltages wrong -2 V two or four negative voltages correct -3 V three negative voltages ... With this consideration it is assumed that the four voltages can be tapped at their respective input combinations are, with the aid of the F g in i. 4 drawn circuit.

Die Spannungen. UO bzw. U,',. die an den gemeinsamen Widerständen _RO und.,RO' abgegriffen werden, werden . mittels je einer Kollektor-Basis-Stufe der beiden Transistoren TI und T2 auf einen gemeinsamen Emitterwiderstand RE übertragen, Die Transistoren Tl und T2 sind jedoch nur dann leitend, wenn ihre Basen positiver als ihre Emittoren sind. Wird der Fall an-# genommen,-, daß die Spannun& U.. (z. B. bei -der An-' legung von vier negativen Spannungen an die Klemmen Ul . ' .-U6) von.-3 auf -2V ansteigt bzw. die Spannung. U." von -3 --apf =4 V abfällt, so wird vom Transistor Tl die Spannung U, auf den Widerstand RE übertragen, wodurch nun jedoch der Emitter des Transistors T2 positiver wird als seine Basis und damit diesen Transistor sperrt. Es arbeitet also im praktischen Betrieb immer nur ein Transistor, entweder der Transistor Tl oder T2, je nachdem, wessen Basis positiver ist als ein Emitter.The tension. UO or U, ',. which are tapped at the common resistors _RO and., RO ' . Transferred by means of a collector-base stage of the two transistors TI and T2 to a common emitter resistor RE, The transistors T1 and T2 are only conductive when their bases are more positive than their emitters. If the case is assumed, - that the voltage & U .. (e.g. when four negative voltages are applied to the terminals Ul . ' .-U6) increases from -3 to -2V or the tension. U. " drops from -3 --apf = 4 V, the voltage U, is transferred from the transistor Tl to the resistor RE, whereby the emitter of the transistor T2 is now more positive than its base and thus blocks this transistor. It works so in practical operation only one transistor, either the transistor T1 or T2, depending on whose base is more positive than an emitter.

Die am Widerstand RE anfallenden vier Spannungen UR i bis UR iv werden in der in F i g. 5 gezeigten Schaltung zur Auswertung mit drei unterschiedlichen Spannungen U. . . . U, verglichen, die jeweils zwischen zwei dervier Spannungen URI ... URIv liegen. Es wird dabei mittels eines Transistors T", Tb oder T, darüber gewacht, ob das Potential U.R über oder unter den jeweilig eingestellten drei Spannungswerten liegt. Ist UR = UR I, d. h. liegt lediglich eine Teilspannung an, wobei U.R , positiver als U" ist, so ist der Transistor T" leitend, und die Spannung U" erscheint am Ausgang A. Genauso leitend sind auch die Transistoren Tb und T" wenn vorausgesetzt ist, daß Tabelle 3 Ua zwischen U.R i und UR I, liegt, Ub zwischen UR n und UR ni liegt, Uc zwischen UR in und UR iv liegt und UR , nach UR iv hin negativ ist.The four voltages UR i to UR iv occurring at the resistor RE are shown in FIG. Circuit for evaluation with three different voltages U. 5 shown. . . U, which are each between two of the four voltages URI ... URIv. A transistor T ″, Tb or T is used to monitor whether the potential UR is above or below the three voltage values set. If UR = UR I, i.e. only a partial voltage is applied, with UR being more positive as U "is, the transistor T" is conductive, and the voltage U "appears at the output A. The transistors Tb and T" are just as conductive if it is assumed that Table 3 Ua is between UR i and UR I, Ub is between UR and UR n ni, Uc between UR and UR in iv and is UR, UR is after iv toward negative.

Das an den Ausgängen A, B und C auftretende Potential kann der nachstehenden Tabelle- entnommen werden: Tabelle 4 Ul ... U6 UR Leitende Transistoren SPannnngen an den Ausgängen A B C keine negative Spannung .............. ul ua Ub uc eine negative Spannung ................ un Tb T, - Ub uc zwei negative Spannungen ............. UM TC - ue drei negative Spannungen ............. Uiv - vier negative Spannungen .............. uni TC - fünf negative Spannungen ............. un Tb Te - ue sechs negative Spannungen ............. Ub uc ul Ta Tb Tc ua Ub uc Aus der vorstehenden Tabelle geht hervor, daß die ungeraden und damit richtigen Zeichenkombinationen folgende Ausgangsspannungen an den Klemmen A, B und C hervorrufen: 1. nur an der Ausgangsklemme A keine Ausganggspannung, 2. an keiner der Klemmen A, B und C tritt eine Ausgangsspannung auf.The potential occurring at outputs A, B and C can be found in the following table: Table 4 Ul ... U6 UR Conductive transistors, voltages at the outputs A B C no negative voltage .............. ul ua Ub uc a negative voltage ................ un Tb T, - Ub uc two negative voltages ............. UM TC - ue three negative voltages ............. Uiv - four negative voltages .............. uni TC - five negative voltages ............. un Tb Te - ue six negative voltages ............. Ub uc ul Ta Tb Tc et al. Ub uc The above table shows that the odd and proper character combinations following output voltages at the terminals A, B and C cause: 1. only at the output terminal A no Ausganggspannung, second to none of the terminals A, B and C enters an output voltage on.

Diese beide Kriterien, die also ein positives Prüfergebnis darstellen, werden in der in F i g. 6 dargestellten Schaltung mittels eines Sperrgatters und einer Impulsverstärkerstufe ausgesucht und als #>Ja-nein«-Ergebnis einem Ausgang zugeführt. An Hand der Schaltung nach F i g. 6 wird im folgenden die Auswertung der Ergebnisse an den Ausgängen A, B und C erläutert: 1. Ergebnis »falsch«, negative Spannung an den Ausgängen A, B und C: Dadurch, daß die am Eingang B liegende Spannung durch einen Spannungsteiler herabgesetzt wird, überwiegt die am Eingang liegende Spannung gegenüber der Spannung an der Basis des Transistors T6. Dieser Transistor ist also an seiner Basis positiver als am Emitter und damit gesperrt. Durch das Potential am Eingang C ist aber auch der Emitter des Transistors T7 negativ gegenüber der Basis dieses Transistors, so daß auch der Transistor T7 gesperrt ist. Damit erscheint am Ausgang D eine negative Spannung, die das Kriterium »falsch« darstellt.These two criteria, which therefore represent a positive test result, are shown in the FIG. 6 selected by means of a blocking gate and a pulse amplifier stage and fed to an output as a #> yes-no "result. Using the circuit according to FIG. 6 the evaluation of the results at outputs A, B and C is explained below: 1. Result "false", negative voltage at outputs A, B and C: Because the voltage at input B is reduced by a voltage divider , the voltage at the input outweighs the voltage at the base of the transistor T6. This transistor is therefore more positive at its base than at the emitter and is therefore blocked. Due to the potential at the input C , however, the emitter of the transistor T7 is also negative with respect to the base of this transistor, so that the transistor T7 is also blocked. This means that a negative voltage appears at output D , which represents the "false" criterion.

2. Ergebnis »richtig«, negative Spannung an den Eingangsklemmen B und C: Durch die Spannung an der Klemme C ist der Transistor T7, wie unter 1 bereits beschrieben, weiterhin gesperrt.- Der Transistor T6 ist durch Wegfall des negativen Potentials an der Eingangsklemme A an seiner Basis durch das Potential an der Klemme B negativ vorgespannt und damit offen. An der Klemme D herrscht somit nahezu die Spannung 0 V, die als Kriterium »richtig« ausgewertet wird.2. Result "correct", negative voltage at the input terminals B and C: Due to the voltage at the terminal C , the transistor T7 is still blocked, as already described under 1. - The transistor T6 is due to the loss of the negative potential at the input terminal A is negatively biased at its base by the potential at terminal B and is therefore open. The voltage at terminal D is almost 0 V, which is evaluated as a “correct” criterion.

3. Ergebnis »falsch«, negative Spannung am Eingang C: Der Transistor T7 ist durch das Eingangspotential an der Klemme C, wie unter den Punkten 1 und 2, weiterhin gesperrt. Der Transistor T6 ist aber nunmehr an seiner Basis durch Wegfall der Potentiale an den Eingangsklemmen A und B nicht mehr negativ vorgespannt und dadurch ebenfalls gesperrt. Somit herrscht am Ausgang D eine negative Spannung, d. h., es kann dort das Kriterium: »falsch« abgenommen werden. 3. Result "false", negative voltage at input C: The transistor T7 is still blocked by the input potential at terminal C, as under points 1 and 2. However, the transistor T6 is now no longer negatively biased at its base due to the elimination of the potentials at the input terminals A and B and is therefore also blocked. Thus there is a negative voltage at output D , i. In other words, the criterion: "wrong" can be accepted there.

4. Ergebnis »richtig«: An keiner der Eingangsklemmen A, B und C liegt ein negatives Potential. Der Transistor T6 ist, wie bei den Punkten 1 und 3, gesperrt. Durch Wegfall der negativen Emittervorspannung ist jedoch der Transistor T7 geöffnet, so daß an der Klemme D nahezu die Spannung 0 V als Kriterium »richtig« herrscht.4. Result "correct": There is no negative potential at any of the input terminals A, B and C. The transistor T6 is, as in points 1 and 3, blocked. However, when the negative emitter bias is no longer present, the transistor T7 is open, so that the voltage at terminal D is almost 0 V as the "correct" criterion.

Am Ausgang D erscheinen also unabhängig von der korrekten Zahl der einzelnen Spannungsanlegungen nur noch die digital wiedergegebenen Präfergebnisse »richtig« und »falsch«.At output D , regardless of the correct number of individual voltage applications, only the digitally reproduced preferred results "correct" and "incorrect" appear.

Claims

Claims: 1. Circuit arrangement for the parity check of a sequence of binary characters in data processing systems with the individual characters in the parallel code and stored by a certain potential occurring at a first output as well as an inverse thereto, potential occurring at a second output characterizing flip-flops, characterized in that both the first and the second outputs (U1 to U6 or U'l to U6) of the flip-flops via each resistor (R1 to R6 or R'l to R'6) assigned to the individual outputs in parallel to one each the first and second outputs of the flip-flops common Widerst41id (RO or R '") 5ind turned on and each of the common resistors (T1) by the BasiaKollektQr Stre # * e je a maid' sistoxa (TI or TZ) with common emitter resistor ( RE) is bridged, so that the potential (Un , to UR iv) identifies the number of similar or inversely similar characters.

2. Circuit arrangement according to claim 1, characterized in that the common emitter potential (UR I to UR iv) is fed to the inputs of several threshold amplifiers (n, Tb, n in FIG . 5) corresponding to the possible jumps in potential , the outputs of such (g Tb in F i. 6) with a barrier gate circuit som such as Eingängnn an inverter (T g in F i. 7) are linked, that gn a common off # gangswi - bought the barrier gate circuit and Negators can accept the respective test result as a "yes-no" statement. Documents considered: German Auslegeschrift No. 1 144 509.