DE1209340B

DE1209340B - Verfahren und Anordnung zur Identifizierung von Informationen

Info

Publication number: DE1209340B
Application number: DEJ25346A
Authority: DE
Inventors: Raymond E Bonner
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1963-02-28
Filing date: 1964-02-27
Publication date: 1966-01-20
Also published as: GB985020A; FR1393598A; US3209328A

Description

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Deutsche Kl.: 43 a-41/03

Nummer:
Aktenzeichen:
Anmeldetag:
Auslegetag:

1 209 340
J25346IXc/43a
27. Februar 1964
20. Januar 1966

Die Erfindung betrifft ein Verfahren zur Identifizierung von im binären Code dargestellten Informationen, die aus m Teilinformationen mit je η binären Veränderlichen bestehen und die in einer Kannphase mit Informationen verglichen werden, die als Musterinformationen während einer vorhergehenden Lernphase festgestellt wurden.

Es ist bereits eine Schaltung bekannt, bei der in einer Lernphase binärcodierte Muster eingegeben werden, die in einer danach ablaufenden Kannphase verglichen werden mit angebotenen Mustern. Bei Identität oder Ähnlichkeit zwischen vorher gelerntem und angebotenem Muster erfolgt eine entsprechende Anzeige. Diese matrixförmige Schaltung ermöglicht es jedoch nicht, den Grad der Übereinstimmung genau zu bestimmen.

Es ist die Aufgabe der Erfindung, ein Verfahren anzugeben, das in der Lage ist, eine binär codierte Information in sich aufzunehmen, um anschließend weitere Folgen von Informationen mit der ursprünglichen Musterinformation zu vergleichen und den Grad der Übereinstimmung festzustellen. Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß während der Lernphase bei der aufeinanderfolgenden Eingabe der m Teilinformationen einer Musterinformation in m Schieberegisterstufen zu je η Stellen jeweils bei erneuter Belegung der ersten Schieberegisterstufe durch eine Teilinformation die Einstellung von η Gruppen von m ■ η Speichern erfolgt, wobei die Speicher der ersten Gruppe jeweils dann eingestellt werden, wenn die ihnen zugeordneten Stellen der Schieberegisterstufen belegt sind bei zugleich belegter erster Stelle der ersten Schieberegisterstufe, die Speicher der zweiten Gruppe eingestellt werden bei zugleich belegter zweiter Stelle der ersten Schieberegisterstufe usw. und wobei die jeweils von vorhergehenden Belegungen der ersten Schieberegisterstufe herrührenden Speichereinstellungen beibehalten werden, und daß während der Kannphase jeweils bei erneuter Belegung der ersten Schieberegisterstufe durch eine Teilinformation ein Vergleich aller Stellen der Schieberegisterstufen mit der Einstellung der Speicher durchgeführt wird und die bei Übereinstimmung gewonnenen Signale über Schwellenschaltungen geleitet werden, deren Pegel abhängig ist von der Belegung aller Schieberegisterstufen zu diesem Zeitpunkt.

Weitere Merkmale des Verfahrens und der Anordnung zur Durchführung des Verfahrens sind in den Ansprüchen enthalten.

Das erfindungsgemäße Verfahren ist besonders vorteilhaft dann anzuwenden, wenn es sich um die Verfahren und Anordnung zur Identifizierung
von Informationen

Anmelder:

International Business Machines Corporation,
Armonk,N.Y. (V. St. A.)

Vertreter:

Dipl.-Ing. H. E. Böhmer, Patentanwalt,
Böblingen (Württ), Sindelfinger Str. 49

Als Erfinder benannt:

Raymond E. Bonner, Yorktown Heights, N. Y.
(V. St. A.)

Beanspruchte Priorität:

V. St. v. Amerika vom 28. Februar 1963 (261750)

Untersuchung einer größeren Anzahl immer wiederkehrender Informationen handelt. Ein solcher Fall liegt z. B. bei der Untersuchung des Herzschlages vor. Hierbei kann z. B. zwischen normaler und anomaler Herztätigkeit unterschieden werden. Da die Zahl der möglichen physischen Anomalitäten groß ist, wäre es unzweckmäßig, ein Erkennungssystem mit gespeicherten Darstellungen dieser Anomalitäten zu erstellen. Es ist daher zweckmäßig, ein Muster für eine normale Herztätigkeit einzugeben und den Grad der Übereinstimmung dieses Musters mit einem zu uniersuchenden Muster festzustellen; Eine weitere Möglichkeit der Anwendung der Erfindung liegt in der fortlaufenden Überwachung von Betriebsabläufen, beim Testen großer Stückzahlen von Erzeugnissen oder bei der Untersuchung gedruckter Zeichen.

Die Erfindung wird nunmehr an einem Ausführungsbeispiel für die Untersuchung einer aus drei Teilinformationen bestehenden Information an Hand der nachfolgenden Beschreibung und der Zeich-

nungen erläutert. Es zeigen ;

Fig. IA und IB zusammen ein Blockschaltbild einer Anordnung gemäß der Erfindung,

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F i g. 2 ein Blockschaltbild eines Teils der Anordnung,

F i g. 3 ein Blockschaltbild einer Bewertungsschaltung in der Anordnung.

Beim Ausführungsbeispiel wird ein Muster von Eingangsinformationen angeboten, z. B. ein Satz von η Veränderlichen in binärer Darstellung. Es kann beispielsweise bei der Untersuchung der Herztätigkeit ein Informationssatz durch Messung der an verschiedenen Körperstellen auftretenden elektrischen Spannungen beschafft werden. Die quantisierten Amplituden eines solchen Satzes von Meßwerten in einem bestimmten Zeitpunkt sind dann eine Teilinformation einer größeren Gesamtinformation, die aus den Teilinformationen vieler verschiedener Zeitpunkte besteht.

Betrachtet wird eine Eingangsinfonnation, die aus einer Folge von Teilinformationen von je η Veränderlichen in binärer Darstellung besteht, wobei für dieses Beispiel η gleich zehn sein soll.

Tabelle 1

	A	B	C	D	E	F	G	H	I	J
1. Teilinformation	1	0	0	1	0	0	0	0	0	0
2. Teilinformation	1	0	0	1	0	0	0	1	0	0
3. Teilinformation	1	0	1	0	1	1	0	1	0	0

Ein 1-Bit in jeder Teilinformation bedeutet, daß der Meßwert der zugeordneten Meßstelle mindestens einmal in dem durch die Teilinformation gebildeten Wort vorkommt. Die Teilinformationen könnten auch die Digitalform eines Sprachsignals darstellen oder irgend eine andere Herkunft und Bedeutung haben.

In die zu beschreibende Anordnung werden die Teilinformationen nacheinander während einer sogenannten »Lernphase« als Eingangssignale eingegeben. Während der Lernphase werden die angebotenen 1-Bits unter bestimmten, noch näher zu beschreibenden Bedingungen in besonderen Bewertungsschaltungen gespeichert. Diese Speicherung kann mittels elektronischer Verriegelungsschaltungen erfolgen oder auch z. B. in einem mechanischen System mit Verriegelungsrelais oder in einem optischen System durch Belichtung eines lichtempfindlichen Mediums. Zur Veranschaulichung wird hier das elektronische System beschrieben.

In den Fig. IA und IB ist ein Blockschaltbild einer Anordnung gezeigt, die mit dem in Tabelle 1 aufgezeigten Code arbeitet. Die Blöcke 1, 2 und 3 stellen herkömmliche Speicher dar, die nicht mit den vorstehend erwähnten speichernden Bewertungsschaltungen zu verwechseln sind. Da im vorliegenden Beispiel η gleich zehn gewählt ist, hat jeder Speicher zehn Bitstellen, und da die vollständige Eingangsinformation aus drei Teilinformationen besteht, werden drei als Schieberegister geschaltete Speicher verwendet. Dem Speicher 1 sind eine Eingangstorschaltung Im und eine Ausgangstorschaltung Ik zugeordnet, dem Speicher 2 sind eine Eingangstorschaltung2m und eine Ausgangstorschaltung 2k und dem Speichers eine Eingangstorschaltung 3 m und. eine Ausgangstorschaltung 3 k zugeordnet. Ein Taktimpulsgenerator Ip erzeugt Impulse mit einer Impulsfolgefrequehz im Zeitabstand von z. B. 2 Hz. Der Taktimpulsgenerator Ip ist an einen zweistufigen Zähler Iq angeschlossen, der Torimpulse abwechselnd auf Leitungen Ir und Ij in Abständen von einer Sekunde abgibt. Die Leitung Ir ist an die Eingangstorschaltungen Im, 2m und Um angeschlossen und die Leitung Ii an die Ausgangstorschaltungen Ik, 2k und 3L·

Zunächst, zum Zeitpunkt t₀, werden die zehn Bitstellen jedes Speichers 1, 2 und 3 in den Null-Zustand gestellt. Zur Zeit t_x bewirkt ein Signal auf der Leitung Ir, daß die erste Teilinformation durch die Torschaltung Im in die zehn Bitstellen des Speichers 1 eingeführt wird. Gleichzeitig führt dieses Signal über die Torschaltung 2 m die zehn bisher im Speicher 1 gespeicherten O-Bits in den Speicher 2 und dessen zehn O-Bits über die Torschaltung 3 am in den Speichers. Zur Zeit t_z steuert der Impuls auf der Leitung Is den Inhalt der Speicher 1, 2 und 3 über die zugeordneten Torschaltungen Ik, 2k und 3k zu den Ausgangsleitungen la bis 1/, 2a bis 2/ und 3α bis 3/.

ao Zur Zeit t₃ bringt ein Signal auf Leitung Ir die zweite Teilinformation in den Speicher 1, während gleichzeitig der bisherige Inhalt des Speichers 1 in den Speicher 2 und dessen bisheriger Inhalt in den Speicher 3 gebracht wird. Zur Zeit i₄ steuert ein Impuls auf der Leitung Ij die Inhalte der Speicher 1, 2 und 3 zu den Ausgangsleitungen la bis Ij, 2a bis 2/ und 3a bis 3/.

Zusammenfassend ergibt sich also: Ein Impuls aus dem Zähler Iq bewirkt die Ladung des Speichers 1 mit dem Sigöalangebot und schaltet die bereits gespeicherten Informationen um einen Speicher weiter, während der darauffolgende Impuls aus dem ZählerIq die Inhalte der drei Speicher zu den dreißig Ausgangsleitungen lö bis 3/ steuert, von denen jede einer anderen Bitspeicherstelle der Speicher I₅ 2 und 3 zugeordnet ist. Wird anstatt der parallelen eine serienweise Bitübertragung gewünscht, so könnte eine entsprechende Anordnung von Schieberegistern an Stelle des beschriebenen Schieberegisters verwendet werden,

aber dann wäre für jede Übertragung eine Folge von zehn Schiebeimpulsen erforderlich.

Im allgemeinen Falle sind zur Verarbeitung von η Informationen η logische Schaltkreise nötig, daher sind im vorliegenden Beispiel zehn logische Schaltkreise Aa bis Aj vorgesehen. Die Ausgänge der zehn Bitstellen des Speichers 1 sind über die Ausgangstorschaltung Ik und die Ausgangsleitungen la bis 1/ (zusammengefaßt zu dem zehnadrigen Kabel 5 und den zehnadrigen Zweigkabeln 5a bis 5/) mit den logischen Schaltkreisen 4ü bis 4/ verbunden. Ebenso sind die logischen Schaltkreise Aa bis 4/ an die Bitstellen des Speichers2 über das zehnadrige Kabeln und die zehnadrigen Zweigkabel 60 bis 6/ und an die Bitstellen des Speichers 3 über das zehnadrige Kabel 7 und die zehnadrigen Zweigkabel la bis Ij angeschlossen. Insgesamt führen also dreißig (zehnfache Anzahl der Speicher) Eingangsleitungen zu jedem der logischen Schaltkreise Aa bis 4/. Die zu jedem logischen Schaltkreis Aa bis Aj führenden dreißig Eingangsleitungen sind an getrennte Bewertungsschaltungen innerhalb der logischen Schaltkreise, die noch beschrieben werden, angeschlossen. Jeder logische Schaltkreis enthält dreißig Bewertungsschaltungen, die jede einen eigenen Ausgang haben.

Die dreißig Ausgangsleitungen jedes logischen Schaltkreises Aa bis Aj, die durch Kabel Sa bis 8/ dargestellt sind, sind jeweils mit Summier schaltungen 9 a bis 9j (F i g. IB) verbunden.

5 6

Die Ausgänge der Summierschaltungen 9 α bis 9j Bewertungsschaltungen 17-1 bis 17-30 haben die sind jeweils mit Schwellenschaltungen 10a bis 1Oj Aufgabe, das Ausgangssignal jeder der Bitstellen der gekoppelt. Die zehn Ausgangsleitungen la bis Ij, 2a Speicher 1, 2 und 3 mit dem Ausgangssignal der bis Ij und 3 a bis 3y jedes der Speicher-Ausgangstor- ersten Bitstelle des Speichers 1 zu vergleichen,
schaltungen Ik, 2 k und 3/c sind ferner über die 5 Außer den Eingängen von den Leitungen la bis 3y Kabel 5, 6 und 7 mit einer Summierschaltung 9/c ver- her haben die Bewertungsschaltungen 18-1 bis 18-30 bunden, deren Ausgangsleitung an jede der Schwellen- des logischen Schaltkreises 46 je einen zweiten Einschaltungen 10a bis 10/ angeschlossen ist, um deren gang, bestehend aus dem Ausgang der zweiten Bit-Schwellenpegel einzustellen. stelle des Speichers 1. Diese Verbindung mit der

Die Ausgänge der Schwellenschaltungen 10a bis 1Oj \o Leitung Ib erfolgt am Verbindungspunkt 18. Die Aussind jeweils an UND-Schaltungen 11 α bis Hj ange- gangssignale jeder der Bitstellen der Speicher 1, 2 schlossen. Die zweiten Eingänge der UND-Schal- und 3 werden also mit dem Ausgangssignal der tungen 11 α bis Hj werden von den Ausgangsleitun- zweiten Bitstelle des Speichers 1 verglichen. Ebenso gen la bis Iy der Ausgangstorschaltung Ik des Spei- werden die Ausgangssignale jeder Bitstelle der Speichers 1 gebildet. Die Ausgänge der UND-Schaltungen 15 eher 1, 2 und 3 mit dem Ausgangssignal der dritten 11a bis Hj sind jeweils über das zehnadrige Kabel 13 Bitstelle des Speichers 1 in den Bewertungsschaltungen mit einer Ausgangssummierschaltung 12 gekoppelt. 19-1 bis 19-30 des logischen Schaltkreises Ac ver-Die zehn Ausgangsleitungen la bis 1/ der Ausgangs- glichen usf., bis das Ausgangssignal der letzten torschaltung Ik des Speichers 1 sind außerdem über (zihnten) Bitstelle des Speichers 1 auf Leitung Iy das Kabel 5 mit einer Summierschaltung 14 verbun- 20 mit den Ausgangssignalen der Leitungen la bis 3y den. Die in der Ausgangssummierschaltung 12 gebil- in den Bewertungsschaltungen 26-1 bis 26-30 des dete Summe der Ausgangssignale der UND-Schal- logischen Schaltkreises Aj verglichen wird,
tungen 11a bis lly und die in der Summierschal- Die Bewertungsschaltungen 17-1 bis 17-30 (und tungl4 gebildete Summe der Ausgangssignale des die entsprechenden Bewertungsschaltungen in den Speichers 1 werden der Dividierschaltung 15 züge- 25 anderen logischen Schaltungen Ab bis 4y) enthalten führt, die ein Ausgangssignal auf der Leitung 16 jeweils eine (noch zu beschreibende) Schaltungserzeugt, welches das Verhältnis der beiden Summen anordnung, durch die bei Vorliegen eines 1-Bits in darstellt. der ersten Bitstelle des Speichers 1 jede der Bewer-

F i g. 2 gibt eine genaue Darstellung eines Teils tungsschaltungen 17-1 bis 17-30 dann in einen be-

der Anordnung von Fi g. IA, und zwar zeigt sie die 3° stimmten Zustand gebracht wird, wenn außerdem

in dem logischen Schaltkreis 4a enthaltenen Elemente über dem zweiten Eingang der Bewertungsschaltung

sowie die Art und Weise, in der die Speicher 1, 2 ein 1-Bit-Signal von der zugeordneten Bitstelle der

und 3 daran angeschlossen sind. Der logische Schalt- Speicher vorliegt. Ebenso werden über den logischen

kreis 4a enthält mehrere (im vorliegenden Beispiel Schaltkreisen Ab bei Vorliegen eines 1-Bits in der

dreißig) Bewertungsschaltungen 17-1 bis 17-30. Die 35 zweiten Bitstelle des Registers 1 diejenigen der Be-

Bewertungsschaltungen sind einzeln über die Aus- Wertungsschaltungen 18-1 bis 18-30 mit einem 1-Bit-

gangstorschaltungen Ik, 2k und 3k an die Bitstellen Signal von ihrer zugeordneten Bitstelle in den be-

jedes Speichers 1, 2 und 3 angeschlossen. Es enthält stimmten Zustand gebracht.

somit jeder logische Schaltkreis 4 a bis 4y von Wenn dagegen die erste Bitstelle des Speichers 1 F i g. 1A dreißig Bewertungsschaltungen, wie es der 40 ein O-Bit enthält, so wird keine der Bewertungsschalin der F i g. 2 dargestellte logische Schaltkreis 4a tungen 17-1 bis 17-30 des logischen Schaltkreises 4a erkennen läßt. Die Bezugsziffern 18-1 bis 18-30 sind in den bestimmten Zustand gebracht. Enthält die für den logischen Schaltkreis Ab, 19-1 bis 19-30 für zweite Bitstelle des Speichers 1 ein O-Bit, so wird den logischen Schaltkreis Ac usw. bis zu den Ziffern keine der Bewertungsschaltungen 18-1 bis 18-30 des 26-1 bis 26-30 für den logischen Schaltkreis 4y vor- 45 logischen Schaltkreises Ab in den bestimmten Zugesehen. Die ersten zehn Bewertungsschaltungen 17-1 stand gebracht usw.

bis 17-10 bzw. 18-1 bis 18-10 usw. sind jeweils an Wie man sieht, beeinflussen also die möglichen die zehn Bitstellen des Speichers 1 über Leitungen la 1-Bit-Signale aus den dreißig Bitstellen der Speicher 1, bis Iy und der Ausgangstorschaltung Ik angeschlos- 2 und 3 zusammen mit den 1-Bit-Signalen aus den sen. Die nächsten zehn Bewertungsschaltungen 17-11 5° zehn Bitstellen des Speichers 1 die Bewertungsschalbis 17-20 bzw. 18-11 bis 18-20 usw. sind mit den tungen der zehn logischen Schaltkreise 4a bis 4y.
zehn Bitstellen des Speichers 2 über Leitungen 2 a F i g. 3 veranschaulicht die in jeder der Bewerbis 2y der Ausgangstorschaltung 2 k verbunden, und tungsschaltungen 17-1 bis 17-30, 18-1 bis 18-30 usw. die zehn Bewertungsschaltungen 17-21 bis 17-30 bzw. enthaltenen Elemente. Die Bewertungsschaltung ent- 18-21 bis 18-30 usw. sind mit den zehn Bitstellen des 55 hält eine erste UND-Schaltung 30, eine Verriegelungs-Speichers 3 über Leitungen 3 a bis 3y der Ausgangs- schaltung 31 und eine zweite UND-Schaltung 32. torschaltung 3k verbunden. Alle Bewertungsschaltungen in den logischen Schalt-

Die Speicher 1, 2 und 3 sind somit über die Lei- kreisen 4 a bis 4y gleichen der in F i g. 3 gezeigten, tungen la bis 3y an jede der dreißig Bewertungs- aber für die Zwecke der nachfolgenden Beschreibung schaltungen in den logischen Schaltkreisen Ab bis 4y, 60 stellt die Schaltung von F i g. 3 die Bewertungswie beim logischen Schaltkreis 4a in F i g. 2, ange- schaltung 17-2 (F i g. 2) dar, so daß die Eingangsschlossen, leitungen mit la und Ib bezeichnet werden können.

Außer dem mit einer der Leitungen la bis 3y ver- Die Leitung la ist direkt an die UND-Schaltung 30 bundenen Eingang hat jede der Bewertungsschal- angeschlossen, und die Leitung Ib ist über den tungen einen zweiten Eingang bei 17-1 bis 17-30, 65 Mehrfachschalter 33 mit der UND-Schaltung 30 verbestehend aus dem Ausgang der ersten Bitstelle des bunden, wenn Schalter 33 a geschlossen und Schal-Speichers 1. Diese Verbindung mit der Leitung la ter 336 geöffnet sind, und mit der UND-Schaltung 32, erfolgt am Verbindungspunkt 17 gemäß F i g. 2. Die wenn Schalter 33 a geöffnet und Schalter 336 ge-

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schlossen sind. Wenn einer der Schalter 33 a oder Bitstellen gleichzeitig mit dem Vorhändensein eines 336 offen ist, hat das die gleiche Wirkung, als ob 1-Bits in der dritten Bitstelle des Speichers 1 ein ein O-Bit-Signal an dem entsprechenden Eingang der 1-Bit enthalten usf., bis zu den dreißig Bewertungs-UND-Schaltung 30 bzw. 32 vorliegt. Der Ausgang schaltungen des logischen Schaltkreises 4/, die ander UND-Schaltung 30 ist an die Verriegelungsschal- 5 zeigen, welche der dreißig Speicher-Bitstellen gleichtung 31, die z. B. als bistabile Kippschaltung aus- zeitig mit dem Vorliegen eines 1-Bits in der zehnten gebildet sein kann, angeschlossen, und der Ausgang Bitstelle des Speichers 1 ein 1-Bit enthalten,
der Verriegelungschaltung 31 ist als zweiter Eingang Wie aus F i g. 3 hervorgeht, sind in der noch zu an die UND-Schaltung 32 angeschlossen. Der Aus- beschreibenden Kannphase die Schalter 33 a offen gang der UND-Schaltung 32 stellt den Ausgang der io und der Schalter 33 6 geschlossen. In F i g. 3 wird Bewertungsschaltung dar, der zusammen mit den angenommen, daß die Verriegelungsschaltung 31 wäh-Ausgängen der anderen Bewertungsschaltungen (im rend der Lernphase in den 1-Bit-Zustand gebracht Beispiel mit der Summierschaltung 9d) verbunden ist. worden ist und somit ein Torsignal der UND-Schal-

In der Lernphase ist bei allen Bewertungsschal- tung32 zugeführt wird. Durch ein 1-Bit auf Leitungen der Schalter 33 a geschlossen und der Schal- 15 tungl6 während der Kannphase sendet die UND-ter 336 geöffnet. Bei Vorliegen eines 1-Bits auf beiden Schaltung 32 ein Ausgangssignal zur zugeordneten Eingangsleitungen la und Ib erzeugt die UND- Summierschaltung 9a.

Schaltung 30 ein Ausgangssignal, das die Verriege- Nach der vorstehenden Schaltbeschreibung folgt

lungsschaltung 31 in den einem 1-Bit entsprechenden nunmehr die Erläuterung der Arbeitsweise der An-

Ausgangszustand schaltet. Dies ist der obenerwähnte 20 Ordnung. Es sei angenommen, daß zunächst eine

»bestimmte Zustand«. Beim Vorliegen eines O-Bits Lernphase abläuft, d. h., die Schalter 33a (F i g. 3)

auf einer der Eingangsleitungen la oder Ib wird die jeder der Bewertungsschaltungen sind geschlossen;

UND-Schaltung 30 nicht geöffnet, und die Verriege- die Schalter 336 sind offen. Die Bitstellen jedes der

lungsschaltung 31 bleibt in dem dem O-Bit ent- Speicher 1, 2 und 3 (Fig. IA) sind anfangs im

sprechenden Ausgangszustand. 25 O-Bit-Zustand, desgleichen die Verriegelungsschaltun-

Wie F i g. 2 erkennen läßt, zeigt der Zustand der gen 31. Zur Erläuterung werden die in Tabelle 1 Verriegelungsschaltung in jeder Bewertungsschaltung aufgeführten Teilinformationen in die Anordnung an, ob ein 1-Bit in der zugeordneten Bitstelle des eingegeben. Die erste Teilinformation wird über die zugeordneten Speichers gleichzeitig mit dem Vor- Torschaltung Im zur Zeit I₁ in den Speicher 1 liegen eines 1-Bits in einer bestimmten Bitstelle des 30 (Fig. IA) eingeführt. Die erste und die vierte Bit-Speichers 1 vorhanden war. Zum Beispiel zeigt ein stelle des Speichers 1 sind hierauf im 1-Bit-Zustand, 1-Bit-Zustand der Verriegelungsschaltung in der während die restlichen Bitstellen des Speichers 1 und Bewertungsschaltung 17-1 an, daß ein 1-Bit in der alle Bitstellen der Speicher 2 und 3 im O-Bit-Zustand ersten Bitstelle des Speichers 1 vorgelegen hat. Ein sind. Zur Zeit t₂ werden 1-Bit-Signale auf die Lei-1-Bit-Zustand der Verriegelungsschaltung in der 35 tungen la und Id gegeben und den Bewertungs-Bewertungsschaltung 17-2 zeigt an, daß ein 1-Bit in schaltungen 17-1 und 17-4 des logischen Schaltder zweiten Bitstelle des Speichers 1 gleichzeitig mit kreises 4 α sowie den entsprechenden ersten und dem Vorliegen eines 1-Bits in der ersten Bitstelle vierten Bewertungsschaltungen in jeder der anderen des Speichers 1 enthalten war. Ein 1-Bit-Zustand neun logischen Schaltkreise 46 bis 4/ zugeleitet. Im der Verriegelungsschaltung in der Bewertungsschal- 40 logischen Schaltkreis 4 a erzeugt die Verriegelungstung 17-20 zeigt an, daß ein 1-Bit in der letzten Bit- schaltung 31 der Bewertungsschaltung 17-1 ein 1-Bitstelle des Speichers 2 gleichzeitig mit dem Vorliegen Ausgangssignal, da die Eingangsleitung la mit sich eines 1-Bits in der ersten Bitstelle des Speichers 1 selbst in UND-Verknüpfung steht. Auch die Verenthalten war. Ein 1-Bit-Zustand der Verriegelungs- riegelungsschaltung der Bewertungsschaltung 17-4 Schaltung in der Bewertungsschaltung 18-4 zeigt an, 45 erzeugt ein 1-Bit-Ausgangssignal, da die Eingangsdaß ein 1-Bit in der vierten Bitstelle des Speichers 1 leitung la mit der Eingangsleitung la" in UND-Vergleichzeitig mit dem Vorliegen eines 1-Bits in der knüpfung steht. Im logischen Schaltkreis 4 a" erzeugen zweiten Bitstelle des Speichers 1 vorhanden war. die Verriegelungsschaltungen der ersten und der

Im vorliegenden Beispiel sind zehn logische Schalt- vierten Bewertungsschaltung 20-1 und 20-4 1-Bitkreise 4a bis 4/ (Fig. IA) vorhanden, die je dreißig 50 Ausgangssignale, da die Eingangsleitung \d mit der Bewertungsschaltungen, also insgesamt dreihundert Eingangsleitung la an der Bewertungsschaltung 20-1 Bewertungsschaltungen und daher dreihundert Ver- in UND-Verknüpfung steht und da die Eingangsriegelungsschaltungen enthalten. Die dreihundert Ver- leitung Ια" an der Bewertungsschaltung 20-4 mit sich riegelungsschaltungen zeigen in der Lernphase an, selbst in UND-Verknüpfung steht. Die übrigen zweiweiche der dreißig Bitstellen der Speicher 1, 2 und 3 55 hundertsechsundneunzig Verriegelungsschaltungen der ein 1-Bit zu demjenigen Zeitpunkt enthalten, zu dem Bewertungsschaltungen erzeugen weiterhin 0-Bit-Ausauch eine der zehn Bitstellen des Speichers 1 ein gangssignale, da in keiner anderen Bewertungsschall-Bit enthält; d. h., daß die dreißig Bewertungs- tung die 1-Bit-Leitungen la und la* an eine gemeinschaltungen des logischen Schaltkreises 4 a anzeigen, same UND-Schaltung angeschlossen sind,
welche der dreißig Speicher-Bitstellen ein 1-Bit gleich- 60 Die 1-Bit-Ausgangssignale der Verriegelungsschalzeitig mit dem Vorliegen eines 1-Bits in der ersten tungen der Bewertungsschaltungen 17-1, 17-4, 20-1 Bitstelle des. Speichers 1 enthalten. Die dreißig Be- und 20-4 zeigen an, daß ein Meßwert bei A im Speiwertungsschaltungen des logischen Schaltkreises 46 eher 1 und gleichzeitig bei D im Speicher 1 vorgelegen zeigen diejenigen der dreißig Speicher-Bitstellen an, haben und daß in den Speichern 1, 2 und 3 keine die gleichzeitig mit dem Vorliegen eines 1-Bits in der 65 weiteren 1-Meßwerte enthalten waren,
zweiten Bitstelle des Speichers 1 ein 1-Bit enthalten. Zur Zeit t₃ wird die zweite Teilinformation über Die dreißig Bewertungsschaltungen des logischen die Torschaltung Im in den Speicher 1 eingegeben Schaltkreises 4 c zeigen an, welche der dreißig Speicher- und zugleich die erste Teilinformation in den Spei-

eher 2 geschoben. Es stehen nunmehr 1-Bits in der ersten und der vierten Bitstelle des Speichers 2 und in der ersten, vierten und achten Bitstelle des Speichers 1 (s. Tabelle 1). Zur Zeit r₄ werden also 1-Bit-Signale auf die Leitungen la, Id, lh, la und Id gegeben. Das Signal auf Leitung la wird mit den Signalen auf den Leitungen la, Id, lh, 2a und 2d in den Bewertungsschaltungen 17-1, 17-4, 17-8 und 17-11 und 17-14 des logischen Schaltkreises Aa in UND-Form verknüpft. Die Verriegelungsschaltungen in den Bewertungsschaltungen 17-1 und 17-4 sind bereits im 1-Bit-Ausgangszustand und bleiben darin, und die Verriegelungsschaltungen der Bewertungsschaltungen 17-8, 17-11 und 17-14 werden in den 1-Bit-Ausgangszustand geschaltet. Ebenso wird das Signal auf Leitung 1 d mit den Signalen auf den Leitungen la, Id, lh, la und Id in UND-Form im logischen Schaltkreis Ad verknüpft, wodurch die Verriegelungsschaltungen der Bewertungsschaltungen 20-1, 20-4, 20-8, 20-11 und 20-14 in den 1-Bit-Ausgangszustand gelangen. Im logischen Schaltkreis Ah wird das Signal auf Leitung lh mit den Signalen auf den Leitungen la, Id, lh, 2a und 2d in UND-Form verknüpft, wodurch die Verriegelungsschaltungen der Bewertungsschaltungen 24-1, 24-4, 24-8, 24-11 und 24-14 eingestellt werden. Insgesamt sind also jetzt fünfzehn Verriegelungsschaltungen im 1-Bit-Ausgangszustand.

Zur Zeit i₅ wird die dritte Teilinformation in den Speicher 1 eingegeben und die zweite Teilinformation in den Speicher 2 eingeführt und die erste Teilinformation in den Speicher 3 eingebracht. Zur Zeit t₆ werden somit 1-Bit-Signale auf die Leitungen la, Ic, le, If, lh, 2a, Id, lh, 3a und 3d gebracht. Die Signale auf den Leitungen la, lc, le, I/ und lh werden jedes für sich mit den Signalen auf den Leitungen la, lc, le, If, lh, la, 2d, 2h, 3a und 3d in den logischen Schaltkreisen Aa, Ac, Ae, Af und Ah in UND-Form verknüpft, wodurch die Verriegelungsschaltungen der Bewertungsschaltungen wie folgt in den 1-Bit-Ausgangszustand gelangen:

Tabelle 2

Verriegelungsschaltungen jetzt im 1-Bit-Ausgangszustand sind, wie es Tabelle 3 zeigt: ,·

Tabelle 3

4a

4c

Logische Schaltkreise

I 4d I 4e I 4f

4h

17-1	19-1	20-1	21-1	22-1	24-1
17-3	19-3		21-3	22-3	24-3
17-4		20-4			24-4
17-5	19-5		21-5	22-5	24-5
17-6	19-6		21-6	22-6	24-6
17-8	19-8	20-8	21-8	22-8	24-8
17-11	19-11	20-11	21-11	22-11	24-11
17-14	19-14	20-14	21-14	22-14	24-14 ,
17-18	19-18		12-18	22-18	24-18
17-21	19-21		21-21	22-21	24-21
. 17-24	19-24		21-24	22-24	24-24

4a

Logische Schaltkreise
4c I 4e \ 4f

4h

17-1	19-1	21-1	22-1	24-1
17-3	19-3	21-3	22-3	24-3
17-5	19-5	21-5	22-5	24-5
17-6	19-6	21-6	22-6	24-6
17-8	19-8	21-8	22-8	24-8
17-11	19-11	21-11	22-11	24-11
17-14	19-14	21-14	22-14	24-14
17-18	19-18	21-18	22-18	24-18
17-21	19-21	21-21	22-21	24-21
17-24	19-24	21-24	22-24	24-24

Einige der in Tabelle 2 aufgeführten Verriegelungsschaltungen sind schon vorher zu den Zeitpunkten t₂ und /₄ in den I-Bit-Zustand gebracht worden, und die UND-Verknüpfung dieser Schaltungen zur Zeit t₆ ist wirkungslos; sie bleiben im I-Bit-Zustand. Außerdem sind zur Zeit t₂ und i₄ die Verriegelungsschaltungen der Bewertungsschaltungen 17-4, 20-1, 20-4, 20-8, 20-11, 20-14 und 24-4 in den 1-Bit-Ausgangszustand gelangt, so daß insgesamt siebenundfünfzig

Die siebenundfünfzig in den 1-Bit-Ausgangszustand gebrachten Verriegelungsschaltungen bilden eine akkumulierte Gesamtanzeige bezüglich derjenigen der dreißig Bitstellen der Speicher 1, 2 und 3, die zu drei Zeitpunkten 1-Bits gleichzeitig mit der Speicherung von 1-Bits in irgendwelchen der zehn Bitstellen des Speichers 1 enthielten, und zwar

1. bei Eingabe der ersten Teilinformation in den Speicher 1,

2. bei Eingabe der ersten Teilinformation in den Speicher 2 und der zweiten Teilinformation in das Register 1 Und

3. bei Eingabe der ersten, der zweiten und der dritten Teilinformation in die Speicher 3,2 bzw. 1.

Tatsächlich hat die Anordnung mittels der Verriegelungsschaltungen, die in den I-Bit-Zustand geschaltet worden sind, die Eingangsinformation in umgeschlüsselter Form gespeichert. Die Anordnung ist nun befähigt, nach Umschaltung für die Kannphase die in Tabelle 1 angegebenen aufeinanderfolgenden Teilinformationen oder ähnliche Teilinfor-, mationen innerhalb von durch die Schwellenschaltungen gesetzten Grenzen zu erkennen, wie es noch näher erläutert wird. Andere Eingangsinformationen, die den während der Lernphase eingegebenen Teilinformationen nicht ausreichend ähneln, werden abgewiesen.

In der »Kannphase« werden die Bitstellen der Speicher 1, 2 und 3 durch einen Impuls auf Rückstelleitungen Rst (F i g. 1 A) in den O-Bit-Zustand geschaltet, und die Schalter 33 (F i g. 3) aller Bewertungsschaltungen 17-1 bis 26-30 werden so gestellt, daß die Schalter 33 a offen und die Schalter 33 & geschlossen sind, so daß die Leitungen la bis 3/ an die zugeordneten UND-Schaltungen 32 der Bewertungsschaltungen in jedem der logischen Schaltkreise 4a bis Aj angeschlossen werden.

Es sei nun angenommen, daß in der Kannphase die Eingangsinformation (Kanninformation) der in der Lernphase verwendeten Information (Lerninformation) gleicht, d. h. den drei aufeinanderfolgenden Teilinformationen gemäß Tabelle 1. Zur Zeit I₁ wird die erste Teilinformation in den Speicher 1 eingegeben, und zur Zeit /₂ werden die erste Teilinformation und die O-Bit-Signale aus den Speichern 2 und 3 auf Leitungen la bis 3/ gegeben. Diese Lei-

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11 12

tungen la bis 3/ sind an die Bewertungsschaltungen Die den zehn Bitstellen des Speichers 1 zugeordin jeder der logischen Schaltungen Aa bis Aj ange- neten zehn Ausgangsleitungen la bis Ij sind ebenfalls schlossen. Fig. 3 zeigt beispielsweise, daß die Lei- über das Kabel 5 an die UND-Schaltungen Ua bis 11/ tung Ib direkt mit der »prüfenden« UND-Schaltung 32 angeschlossen, und zwar ist Leitung la an die UND-verbunden und von der UND-Schaltung 30 abge- 5 Schaltung 11a, Leitung loan die UND-Schaltung 11 b trennt ist, wodurch ein O-Bit-Zustand am Eingang angeschlossen, usw. Die UND-Verknüpfung der der UND-Schaltung 30 gegeben ist. Daher ist das Ausgangssignale der Schwellenschaltungen 10a bis 10/ Vorliegen eines 1-Bits oder eines O-Bits auf Leitung la mit den Signalen auf den Leitungen la bis Ij gewährohne Bedeutung, da die UND-Schaltung 30 nicht leistet, daß eine Erkennung nur dann angezeigt wird_a geöffnet werden kann. Wenn die Verriegelungsschal- io wenn im Speicher 1 ein 1-Bit an den richtigen Bittung 31 in einer bestimmten Bewertungsschaltung stellen vorliegt. Obwohl also Ausgangssignale aus den während der Lernphase nicht in den 1-Bit-Zustand Schwellenschaltungen 10a, 10ά" und 10h abgegeben geschaltet worden ist, ist nunmehr das Vorliegen werden, befinden sich 1-Bit-Signale nur auf den eines 1-Bits auf der zugeordneten Eingangsleitung Leitungen la und Id, und die UND-Schaltung Hh der UND-Schaltung 32 ebenfalls bedeutungslos, da 15 wird nicht geöffnet.

das aus der Verriegelungsschaltung 31 der UND- Die Ausgangssignale der UND-Schaltungen 11a

Schaltung 32 zugeführte Signal ein O-Bit ist. Zum und lld zeigen an, daß ein 1-Bit in der ersten Bitstelle

Beispiel ist nach der Eingabe der drei Teilinforma- gleichzeitig mit einem 1-Bit in der vierten Bitstelle der

tionen während der Lernphase die Verriegelungs- ersten Teilinformation sowohl der Lerninformation

schaltung 31 der Bewertungsschaltung 17-2 (F ϊ g. 3) 20 als auch der Kanninformation vorhanden war. Die

im O-Bit-Zustand verblieben. Daher kann also ein I-Bit-Ausgangssignale der UND-Schaltungen 11a und

1-Bit auf Leitung Ιέ während der Kannphase die 11 α¹ werden über das Kabel 13 zur Summierschaltung 12

UND-Schaltung 32 nicht öffnen. geführt. Daher hat das Ausgangssignal der Summier-

Da bei dem hier verwendeten Beispiel für die schaltung 12 einen 2-Bit-Pegel. Außerdem werden die Kannphase die erste Teilinformation im Speicher 1 35 Signale auf den Leitungen la bis 1/ in der Summier- und O-Bits in den Speichern 2 und 3 vorhanden sind, schaltung 14 addiert. Im vorliegenden Falle befinden liegen also 1-Bits auf den Leitungen la und Id vor. sich 1-Bit-Signale auf den Leitungen la und Id, die Die 1-Bits auf den Leitungen la und Ic? werden der ein Ausgangssignal der Summierschaltung 14 mit ersten und der vierten Bewertungsschaltung in jeder einem 2-Bit-Pegel erzeugen. Das Ausgangssignal der der logischen Schaltungen 4 a bis Aj zugeführt. Wie 30 Summierschaltung 12 wird der Dividierschaltung 15 bereits erklärt worden ist, sind die Verriegelungs- zugeführt und dort durch das Ausgangssignal der schaltungen 31 der in Tabelle 3 aufgeführten Be- Summierschaltung 14 dividiert. Der Wert des Auswertungsschaltungen in den 1-Bit-Zustand gebracht gangssignals der Dividierschaltung 15 auf Leitung 16 worden. Daher erzeugen die 1-Bit-Signale auf den wird als »Anpassungszahl« bezeichnet. Im vorliegenden Leitungen la und Id ein Ausgangssignal aus den 35 Fall ist das Ausgangssignal der Dividierschaltung 15 UND-Schaltungen 32 in den Bewertungsschaltungen das Verhältnis zwischen dem 2-Bit-Pegelsignal aus der 17-1, 17-4, 19-1, 20-1, 20-4, 21-1, 22-1, 24-1, 24-4. Summierschaltung 12 und dem 2-Bit-Pegelsignal aus Die Ausgangssignale der UND-Schaltungen 32 in der Summierschaltung 14; im vorliegenden Fall also den Bewertungsschaltungen 17-1 und 17-4 werden ist »Eins« der Maximalwert der Anpassungszahl. Dies der Summierschaltung 9 a zugeführt, das Ausgangs- 40 war zu erwarten, da die erste Teilinformation in der signal der UND-Schaltung 19-1 wird der Summier- Kannphase mit der ersten Teilinformation in der schaltung 9 c, die Ausgangssignale der Bewertungs- Lernphase übereinstimmt.

schaltungen 20-1 und 20-4 werden der Summier- Bei Eingabe der zweiten Teilinformation in den

schaltung 9 d, die Ausgangssignale der Bewertungs- Speicher 1 wird die erste Teilinformation in den

schaltungen 21-1 und 22-1 werden den Summier- 45 Speicher 2 geschoben. 1-Bit-Signale liegen dann auf

schaltungen 9e bzw. 9/ und die Ausgangssignale den Leitungen la, la", lh, la und 2d. Das 1-Bit-

der Bewertungsschaltungen 24-1 und 24-4 werden Signal auf Leitung la wird durch das 1-Bit-Signal

der Summierschaltung 9h zugeführt. aus den UND-Schaltungen 32 der Bewertungs-

Die Leitungen la bis 3/ der Speicher 1, 2 und 3 schaltungen 17-1, 19-1, 20-1, 21-1, 22-1 und 24-1

sind über Kabel 5, 6 und 7 mit der Summierschaltung 50 weitergeleitet. Das Signal auf Leitung Id wird in den

9k verbunden. Da nur die Leitungen la und Ia* Bewertungsschaltungen 17-4, 20-4 und 24-4 weiter-

1-Bit-Signale führen, stellt das Ausgangssignal der geleitet. Das Signal auf Leitung lh wird durch die

Summierschaltung 9 k die Summe »Zwei« dar. Das Bewertungsschaltungen 17-8, 19-8, 20-8, 21-8, 22-8

Ausgangssignal der Summierschaltung 9 k wird jeder und 24-8 weitergeleitet. Das Signal auf Leitung 2 a

der Schwellenschaltungen 10a bis 10/ zugeführt und 55 wird durch die Bewertungsschaltungen 17-11, 19-11,

stellt deren Schwellenpegel entsprechend dem 2-Bit- 20-11,21-11,22-11,24-11 weitergeleitet, und das Signal

Pegel ein. Die Ausgangssignale der Summierschaltungen auf Leitung Id wird durch die Bewertungsschaltungen

9 a bis 9j werden ebenfalls den Schwellenschaltungen 17-14, 19-14, 20-14, 21-14, 22-14 und 24-14 ent-

10 a bis 1Oy zugeleitet. Die Schwellenschaltungen 10 a sprechend Tabelle 3 weitergeleitet. Das Ergebnis ist bis 1Oj erzeugen jede ein 1-Bit-Ausgangssignal für 60 ein 5-Bit-Pegel-Ausgangssignal aus der Summier-Eingangssignale, die gleich dem Schwellenpegel oder schaltung 9 a, in der die Ausgangssignale der Bewerhöher sind, und ein O-Bit-Ausgangssignal für die unter tungsschaltungen 17-1, 17-4, 17-8, 17-11 und 17-14 dem Schwellenpegel liegenden Eingangssignale. Da addiert werden. Entsprechend liefern die Summiernur die Summierschaltungen 9 a, 9 a" und 9 h einen schaltungen 9 a" und 9 h ein 5-Bit-Pegel-Ausgangssignal 2-Bit-Pegel aufweisen, erzeugen nur die Schwellen- 65 und die Summierschaltungen 9 c, 9 e und 9/ ein 4-Bitschaltungen 10a, 10a"und 1OA Ausgangssignale. Diese Pegel. Die 1-Bit-Signale auf den Leitungen la, Id, lh, werden den Und-Schaltungen 11a, lla* und 11/z zu- 2 α und 2a* werden in der Summierschaltung 9 & addiert geführt. und erzeugen ein 5-Bit-Pegel-Ausgangssignal, das ver-

wendet wird, um den Schwellenpegel der Schwellenschaltungen 10a bis 10/ auf einen 5-Bit-Pegel einzustellen. Daher bewirken nur die 5-Bit-Pegel-Ausgangssignale der Summierschaltungen 9 a, 9d und 9 h die Anlegung eines 1-Bit-Signals aus den Schwellenschaltungen 10a, 1Oi/ und 10/z an die UND-Schaltungen 11a, lld und 11h. Die 1-Bit-Signale aus den Schwellenschaltungen 10 a, 10 d und 10 h werden mittels der 1-Bit-Signale auf den Leitungen la, Id und lh von den UND-Schaltungen 11a, lld und 11/z hindurchgelassen und in der Summierschaltung 12 addiert, wodurch ein 3-Bit-Pegel-Signal zur Dividierschaltung 15 gelangt. Die Signale auf den Leitungen la bis Ij werden von der Summierschaltung 14 addiert, wodurch ein 3-Bit-Pegel-Signal wegen der Signale auf den Leitungen la, la* und lh zu der Dividierschaltung 15 gelangt. Das Verhältnis der beiden der Dividierschaltung 15 zugeleiteten Eingangssignale ist gleich »Eins«, und daher stellt das Ausgangssignal auf Leitung 16 die Anpassungszahl »Eins« dar. Das bedeutet, daß auch die zweite während der Kannphase in den Speicher 1 eingegebene Teilinformation der in der Lernphase verwendeten zweiten Teilinformation entspricht.

Es sei angenommen, daß jetzt die dritte Teilinformation gemäß Tabelle 1 in den Speicher 1 eingegeben wird, während nun die zweite Teilinformation im Speicher 2 und die erste Teilinformation im Speicher 3 stehen. Es sind daher 1-Bit-Signale auf den Leitungen la, lc, le, If, lh, la, Id, 2h, 3a, 3a" vorhanden. Diese Leitungen sind an die UND-Schaltungen 32 der zugeordneten Bewertungsschaltungen in jeder der logischen Schaltungen 4a bis 4/ angeschlossen. Weiterhin sind die Verriegelungsschaltungen 31 in den in Tabelle 3 angeführten Bewertungsschaltungen im 1-Bit-Zustand und bereiten die ihnen zugeordneten UND-Schaltungen 32 vor. Die 1-Bit-Signale auf den Leitungen la, lc, le, If, lh, 2a, 2d, 2h, 3a und 3a" erzeugen 1-Bit-Ausgangssignale aus jeder der in Tabelle 3 aufgeführten Bewertungsschaltungen mit Ausnahme der Bewertungsschaltungen 17-4, 20-4 und 24-4, da kein 1-Bit-Signal auf Leitung la* vorliegt. Die Summierschaltungen 9 a, 9 c, 9 e, 9/und 9 h erzeugen also jede ein 10-Bit-Pegel-Ausgangssignal, und die Summierschaltung9o*erzeugtein4-Bit-Pegel-Ausgangssignal. Insgesamt liegen zehn 1-Bit-Signale auf den dreißig Leitungen la bis Ij vor, und die Summierschaltung 9/c erzeugt daher ein 10-Bit-Pegel-Ausgangssignal, das verwendet wird, um den Schwellenpegel der Schwellenschaltungen 10 a bis 1Oj auf einen 10-Bit-Pegel einzustellen. Es wird also ein 1-Bit-Signal am Ausgang der Schwellenschaltungen 10a, 10c, 1Oe, 10/ und 10/z erzeugt. Die Schwellenschaltung 1Od bleibt im O-Bit-Zustand, da das 4-Bit-Pegel Signal aus der Summierschaltung 9a* unterhalb des Schwellenpegels liegt.

Die 1-Bit-Ausgangssignale der Schwellenschaltungen 10a, 10c, 10c, 10/, 10/z werden mit den 1-Bit-Signalen auf den Leitungen la, lc, Ie, l/und l/z in den UND-Schaltungen 11a, lic, He, 11/ und 11/z verknüpft. Die Ausgangssignale dieser fünf UND-Schaltungen werden in der Summierschaltung 12 addiert und bewirken das Anlegen eines 5-Bit-Pegel-Ausgangssignals an die Dividierschaltung 15. Die 1-Bit-Signale auf den Leitungen la, Ic, Ic, l/und l/z werden in der Summierschaltung 14 addiert und erzeugen ebenfalls ein 5-Bit-Pegel-Ausgangssignal, das der Dividierschaltung 15 zugeführt wird. Daher stellt das Ausgangssignal der Dividierschaltung 15 die Anpassungszahl »Eins« dar. Das bedeutet, daß die dritte während der Kannphase in den Speicher 1 eingegebene Teilinformation der in der Lernphase verwendeten dritten Teilinformation entspricht, somit ist die durchschnittliche Anpassungszahl für die drei in der Kannphase verwendeten Teilinformationen eine »Eins«.

Wenn dagegen die in den Kannphase eingegebene Kanninformation der in der Lernphase verwendeten Lerninformation nicht gleicht, stellt das Ausgangssignal auf Leitung 16 eine unter dem Maximalwert »Eins« liegende Anpassungszahl dar. Es sei nun angenommen, daß die in der Tabelle 1 angegebene Information während der Leraphase eingeführt worden ist, daß daher die Verriegelungsschaltungen der in Tabelle 3 aufgeführten Bewertungsschaltungen im 1-Bit-Zustand sind und daß nach der Lernphase die Speicher 1, 2 und 3 in den O-Bit-Zustand zurückgestellt worden sind. Es sei angenommen, daß in der Kannphase eine Information gemäß Tabelle 4 eingegeben wird:

	Tabelle	A	B	C	4	1 1 0	0 0 1	G	Α	/	/
	0 1 0	0 0 0	0 1 0	D			0 0 1	Ι 1 0	1 0 1	0 0 0
1. Teilinformation 2. Teilinformation 3. Teilinformation	1 0 0

Die erste Teilinformation gemäß Tabelle 4 wird zur Zeit I₁ in den Speicher 1 eingegeben und zusammen mit den O-Bit-Inhalten der Speicher 2 und 3 zur Zeit /₂ zu den logischen Schaltungen 4 a bis 4/ weitergeleitet. Die Leitungen la*, Ie, lh und Iz enthalten 1-Bit-Signale. Infolge der gemäß Tabelle 3 eingestellten Verriegelungsschaltungen 31 der aufgeführten Bewertungsschaltungen erzeugen die 1-Bit-Signale auf den Leitungen la*, Ie, lh und 1/ Ausgangssignale aus den Bewertungsschaltungen 17-4, 17-5, 17-8, 19-5, 19-8, 20-4, 20-8, 21-5, 21-8, 22-5, 22-8, 24-4, 24-5 und 24-8. Es werden also von den Summierschaltungen 9 a und 9 h 3-Bit-Pegel-Ausgangssignale und von den Summierschaltungen 9 c, 9d, 9e und 9/2-Bit-Pegel-Ausgangssignale erzeugt. Die 1-Bit-Signale auf den Leitungen la*, Ie, lh und Iz werden addiert und erzeugen ein 4-Bit-Pegelsignal an der Summier schaltung 9/c, das verwendet wird, um den Schwellenpegel der Schwellenschaltungen 10 a bis 10/ auf einen 4-Bit-Pegel einzustellen. Von den Ausgangssignalen der Summierschaltungen 9a, 9c, 9d, 9e, 9/ und 9/z durchläuft keines die Schwellenschaltungen, und das Ergebnis ist ein Null-Pegel-Ausgangssignal aus der Summierschaltung 12. Wenn das Null-Pegel-Signal aus der Summierschaltung 12 durch das 4-Bit-Pegelsignal aus der Summierschaltung 14 dividiert wird, ist das Ergebnis ein der Anpassungszahl »Null« entsprechendes Ausgangssignal auf Leitung 16. Die Anpassungszahl »Null« beruht teilweise auf der Tatsache, daß das Bit an der Stelle / Währung der Lernphase niemals im Speicher 1 aufgetreten ist.

Zur Zeit t₃ wird die zweite Teilinformation nach Tabelle 4 in den Speicher 1 eingegeben und die erste Teilinformation in den Speicher 2 geschoben. Zur Zeit i₄ wird der Speicherinhalt an die logischen Schaltungen 4 a bis 4j weitergeleitet, und es liegen daher 1-Bit-Signale auf den Leitungen la, lc, Ie, l/z, 2 a", 2e, 2/z und 2/ vor, so daß Ausgangssignale von

den Bewertungsschaltungen 17-1, 17-3, 17-5, 17-8, 17,14, 17-18, 19-1, 19-3, 19-5,19-8, 19-14, 19-18, 20-1, 20-8, 20-14, 21-1, 21-3, 21-5, 21-8, 21-14, 21-18, 22-1, 22-3, 22-5, 22-8, 22-14, 22-18, 24-1, 24-3, 24-5, 24-8, 24-14, 24-18 erzeugt werden. Daher erzeugen die Summierschaltungen 9 a, 9 c, 9e, 9/ und 9 h 6-Bit-Pegel-Ausgangssignale und die Summierschaltung 9 d ein 3-Bit-Pegel-Ausgangssignal.

Die 1-Bits auf den Leitungen la, lc, Ie, lh, 2d, Ie, 2h und 2z werden addiert und als 8-Bit-Pegel-Schwellensignal über die Summierschaltung 9 k den Schwellenschaltungen 10 a bis 1Oy zugeführt mit dem Ergebnis, daß keins der Signale aus den vorhergehenden Summierschaltungen zu den UND-Schaltungen 11a bis lly übertragen wird. Summierschaltung 12 empfängt also keine Eingangssignale, und ihr Ausgangssignal an die Dividierschaltung 15 ist »Null«. Wenn das der Dividierschaltung 15 zugeführte Null-Pegel-Eingangssignal durch das 4-Bit-Pegelsignal aus der Summierschaltung 14 dividiert wird, ist das Ergebnis ein Null-Pegel-Ausgangssignal auf Leitung 16, das die Anpassungszahl »Null« darstellt. Dies beruht teilweise darauf, daß die Bits an den Stellen / und E während der Lernphase niemals im Speicher 2 aufgetreten sind.

Bei Eingabe der dritten Teilinformation nach Tabelle 4 in den Speicher 1 und Wiederholung des oben beschriebenen Ablaufs zeigt die Ausgangsleitung 16 wieder die Anpassungszahl »Null« als durchschnittliche Gesamtanpassungszahl »Null« für die ganze Information.

Es ist möglich, daß Anpassungszahlen erzeugt werden, die größer als Null, aber kleiner als Eins sind. Das ist der Fall, wenn beispielsweise in der Kannphase Teilinformationen angeboten werden, die nur Bits an Stellen enthalten, für die in der Lernphase bereits Speicherstellen belegt worden waren. Hätte die Kanninformation z. B. gemäß Tabelle 5 gelautet:

Tabelle 5

40

1. Teilinformation

2. Teilinformation

3. Teilinformation

A	B	C	D	E	F	G	fr	/
1	0	1	0	1	0	0	1	0
0	0	0	1	1	0	0	1	1
0	0	0	0	0	1	1	0	1

0 0

so würde bei Eingabe der ersten Teilinformation in den Speicher 1 die Anpassungszahl »Eins« erzeugt, weil während der Lernphase (bei Eingabe der 3. Teilinformation gemäß Tabelle 1) der Speicher 1 Bits an den Stellen A, C, E, H enthalten hat. Bei Prüfung der zweiten und dritten Teilinformation würde die Anpassungszahl dagegen eine »Null« sein, so daß für die Gesamtinformation die durchschnittliche Gesamtanpassungszahl 0,34 erzeugt worden wäre.

In der Praxis ist es ziemlich unwahrscheinlich, daß eine einzige Teilinformation die Anpassungszahl »Eins« erzeugt, wenn sie nicht die Bits an den gleichen Stellen wie eine während der Lernphase verwendete Teilinformation enthält. Wenn ein solcher Fall aber eintritt, zeigt die durchschnittliche Anpassungszahl für die Gesamtinformation an, ob die gesamte Kanninformation mit der Lerninformation identisch ist.

Wenn größere Abweichungen zwischen Kann- und Lerninformation zulässig sein sollen, kann z. B. veranlaßt werden, daß die Schwellenpegel der Schwellenschaltungen 10 a bis 1Oy nicht auf einen Wert eingestellt werden, der gleich der Summe der 1-Bits auf den Leitungen la bis 3y ist. Statt dessen kann die Summierschaltung 9 k so eingestellt werden, daß ihr Ausgangssignal z. B. gleich 0,75 der Summe ist. Hierbei kann selbst bei Vorliegen eines Fehlers in einer binären Ziffer noch ein Ausgangssignal an den Schwellenschaltungen erreicht werden.

Im vorstehenden ist ein Erkennungssystem beschrieben worden, bei dem Teilinformationen während der Kannphase nur dann zum Ausgang der Schaltung durchgelassen werden, soweit sie der während der Lernphase eingegebenen Teilinformation ähneln. Am Ausgang des Systems entsteht eine durchschnittliche Anpassungszahl, die das Ausmaß anzeigt, in dem die Kanninformation der Lerninformation gleicht. Wenn keine über einem ausgewählten Pegel liegende durchschnittliche Anpassungszahl erzeugt wird, liegt eine Kanninformation vor, die der Lerninformation nicht gleicht oder ähnelt.

In der vorstehenden Beschreibung sind drei Speicher sowie Eingangsinformationen mit drei Teilinformationen verwendet worden. Wenn mehr als drei Teilinformationen benötigt werden, so gibt es zwei Lösungswege. Es kann für jede Teilinformation ein Speicher vorgesehen werden. Hierzu wäre aber ein großer konstruktiver Aufwand erforderlich, denn eine Eingangsinformation mit zehn Teilinformationen zu je zehn Bitstellen würde zehn Speicher und tausend Bewertungsschaltungen bedingen. Eine zweckmäßigere Lösung besteht darin, eine angemessene Zahl von Speichern, z. B. drei, vorzusehen und die Teilinformationen nacheinander durch sie hindurchzuschieben. Es würden dann die drei ersten Teilinformationen in der oben beschriebenen Weise miteinander verglichen werden. Bei Eingabe der vierten Teilinformation in den ersten Speicher wird die erste Teilinformation aus dem dritten Speicher hinausgeschoben. Die vierte Teilinformation wird dann also mit der zweiten und der dritten Teilinformation, aber nicht mit der ersten verglichen. Ebenso wird die fünfte Teilinformation mit der dritten und der vierten, aber nicht mit der ersten und der zweiten Teilinformation verglichen. Ein solcher Arbeitsablauf ist nicht so vollständig wie der Vergleich jeder Teilinformation mit allen anderen Teilinformationen, mag aber für viele Anwendungen ausreichend sein.

Claims

Patentansprüche:

1. Verfahren zur Identifizierung von im binären Code dargestellten Informationen, die aus m Teilinformationen mit je η binären Veränderlichen bestehen und die in einer Kannphase mit Informationen verglichen werden, die als Musterinformationen während einer vorhergehenden Lernphase festgestellt wurden,dadurch gekennzeichnet, daß während der Lernphase bei der aufeinanderfolgenden Eingabe der m Teilinformationen einer Musterinformation in m Schieberegisterstufen (1, 2, 3) zu je η Stellen jeweils bei erneuter Belegung der ersten Schieberegisterstufe (1) durch eine Teilinformation die Einstellung von η Gruppen von m · η Speichern (31) erfolgt, wobei die Speicher der ersten Gruppe jeweils dann eingestellt werden, wenn die ihnen zugeordneten Stellen der Schieberegisterstufen belegt sind bei zugleich belegter erster Stelle der ersten Schieberegisterstufe, die Speicher der zweiten Gruppe eingestellt werden bei zugleich belegter zweiter Stelle der ersten

Schieberegisterstufe usw., und wobei die jeweils von vorhergehenden Belegungen der ersten Schieberegisterstufe herrührenden Speichereinstellungen beibehalten werden, und daß während der Kannphase jeweils bei erneuter Belegung der ersten Schieberegisterstufe (1) durch eine Teilinformation ein Vergleich aller Stellen der Schieberegisterstufen (1, 2, 3) mit der Einstellung der Speicher (31) durchgeführt wird und die bei Übereinstimmung gewonnenen Signale über Schwellenschaltungen (10a bis 10/) geleitet werden, deren Pegel abhängig ist von der Belegung aller Schieberegisterstufen (1, 2, 3) zu diesem Zeitpunkt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß jedes der von einer Schwellenschaltung (10 a bis 1Oy) gelieferten Signale einer seiner Schwellenschaltung zugeordneten UND-Schaltung (11a bis lly) zugeführt wird und daß den zweiten Eingängen dieser UND-Schaltungen die der Belegung der ersten Schieberegisterstufe entsprechenden Signale zugeleitet werden.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Ausgangssignale der UND-Schaltungen (11a bis lly) in einer Summierschaltung (12) addiert werden und daß diese Summe in einer Dividierschaltung (15) dividiert wird durch die in einer Summierschaltung (14) gewonnenen Summe der Belegungssignale der ersten Schieberegisterstufe (1).

4. Anordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß m «-stellige Schieberegisterstufen (1, 2 und 3) in Reihe geschaltet sind und ihre Ausgangsleitungen (la bis 3y) mit η logischen Schaltungen (4a bis 4j), deren jede m · η Speicher (31) enthält, verbunden sind, die über je eine Summierschaltung (9 a bis 9/), diesen nachgeordneten Schwellenschaltungen (10 a bis IQj) und η UND-Schaltungen (11a bis 11/)an eineAusgangs-Summierschaltung (12) angeschlossen sind, und daß die Ausgangs-Summierschaltung (12) an den einen Eingang einer Dividierschaltung (15) angeschlossen ist, während der andere Eingang der Dividierschaltung mit dem Ausgang der die 1-Bits der ersten Schieberegisterstufe addierenden Summierschaltung verbunden ist.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß jede der η logischen Schaltungen (4a bis 4/) aus m · η Bewertungsschaltungen (17-1 bis 26-30) besteht, von denen jede mit ihrem ersten Eingang mit einem der Ausgänge (la bis 3/) der Schieberegisterstufen (1, 2 und 3) verbunden ist, während die zweiten Eingänge der Bewertungsschaltungen innerhalb jeder der η logischen Schaltungen (4a bis 4j) parallel geschaltet und jeweils an den zugeordneten Ausgängen (la bis Ij) der ersten Schieberegisterstufe angeschlossen sind.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß jede der Bewertungsschaltungen (17-1 bis 26-30) aus einer Reihenschaltung einer Eingangs-UND-Schaltung (30), einem Speicher (31) und einer Ausgangs-UND-Schaltung (32) besteht, wobei die ersten Eingänge der Bewertungsschaltungen in der Lernphase über Schalter (33 a) an die ersten Eingänge der Eingangs-UND-Schaltungen (30) und in der Kannphase an die ersten Eingänge der Ausgangs-UND-Schaltungen (32) gelegt sind, während die zweiten Eingänge der Bewertungsschaltungen mit den zweiten Eingängen der Eingangs-UND-Schaltungen verbunden sind.

7. Anordnung nach den Ansprüchen 4 bis 6, dadurch gekennzeichnet, daß eine Summierschaltung (9 k) die Summe der 1-Bit-Belegungen in den Schieberegisterstufen ermittelt und zur Erzeugung eines Schwellenpegels an die Schwellenschaltungen (10 a bis IQj) weitergibt.

In Betracht gezogene Druckschriften:
Kybernetik, 1/1961, S. 36 bis 45.

Hierzu 1 Blatt Zeichnungen