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Die Erfindung betrifft eine Schaltungsanordnung zur beschleunigten
Umwandlung eines im Gray-Kode gegebenen, in einem Register parallel vorliegenden
N-stelligen Binärwortes G -in ein im Dual-Kode dargestelltes Binärwort D.
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Im Verkehr von datenverarbeitenden Anlagen mit der Außenwelt tritt
häufig die Notwendigkeit auf, im Gray-Kode gegebene Binärwörter zur Ermöglichung
der Weiterverarbeitung derselben in den Dual-Kode umzuwandeln. Ganz besonders trifft
dies für Anlagen zu, die im wesentlichen zur Meßwertverarbeitung bzw. zur Prozeßsteuerung
eingesetzt sind: Da der Gray-Kode sich- unter anderem durch eine gute Meßfehlersicherheit
auszeichnet, sind die anfallenden Meßwerte vorzugsweise ' . in- diesem gegeben.
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Die Regel zur Umwandlung eines im Gräy-Kode gegebenen Binärwortes
mit den Komponenten 9N_1 ... 9" ... 92, 91 in ein im Dual-Kode
dargestelltes Binärwort mit den Komponenten zlN, dN_1 . . ..d"
. . . d2, dl lautet:
Dabei sind 9N bzw. dN die höchstwertigen Stellen. Mit dem Zeichen (+) wird hier
die modulo-2-Addition bezeichnet: a (+) b = ahväb. Nach dieser Vorschrift
werden insgesamt N Schritte' benötigt, -um ein N-stelliges -Gray-Wort in ein Dual-Wort-umzuwandeln.
Somit werden zur Serienumwandlung eines N-stelligep Wortes N-Takte: ' benötigt.
Dieser Zeitaufwand ist für viele Anwendungsrälle nicht tragbar. Eine Schaltungsanordnung,
die nach dieser Vorschrift arbeitet; ist in der deutschen Auslegeschrift I 142 908
erläutert. Sie besteht aug einem T-Flip-Flop, dem die Bits des jeweiligen Gray-Wortes
in Serie zugeführt werden. Die Zustände, die dabei dieses Flip-Flop nacheinander
durchläuft, bestimmen das dem Gray-Wort zugehörige Dual-Wort.
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Es läßt sich aber auch eine Anordnung treffen, die die Umwandlung
in sehr viel kürzerer Zeit vornimmt. In diesem Fall sind N- L modulo-2-Addierer
vorzusehen; wobei die eine Eingangsgröße jedes Addierers am Ausgang des vorhergehenden
Addierers abgenommen wird, während die andere Eingangsgröße das dem betreffenden
Addierer zugeordnete Element des Gray-Wortes ist. Eine derartige An-Ordnung ist
z. B. in der deutschen Auslegeschrift I 180 409 beschrieben., Sie bringt
zwar asynchron das Ergebnis (Dual-Wert) schneller als in N Takten. Sie stellt aber
eine (N--1)-Stufige -Logik dar, die insbesondere bei längeren Wörtern verstärkende
Zwischenelcmentc zum einwandfreien Arbeiten benötigt und auch noch beträchtliche
Durchlaufzciten aufweist. So werden bei zur Zeit üblichen Logikelementen, wie Diodentoren,
mit einer Durchschaltzeit pro Tor von etwa 100 ns und einer Wortlänge von
20' Bit noch 211,s Rechenzeit benötigt. Als störend müssen hier <<her vor
allem die Probleme einer (N-1)-stelligen Logik r(N-L) Logikstufenl betrachtet werden.
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Ein Verfahren, das eine Umwandlung in kurzer Zeit durch parallele
Verarbeitung ,jeder Gray-Wortstelle ermöglicht; ist in der erstgenannten deutschen
Auslegeschrift 1 142 908 angegeben. 1)icses VerlhIircn arbeitet nach folgender Regel:
Wenn die Gcsamt-<<lil der Einsen in allen bezüglich der betrachteten Wortstelle
höheren Stellen des umzusetzenden Kodewortes ungerade ist, so wird der Wert der
betrachteten Stelle invertiert, ürn'den Wert im Dual-Kode für diese Stelle zu erhalten.
Voraussetzung für dieses Umkodierungsverfahren ist also die Kenntnis, ob die Zahl
der Einsen in den höherwertigen Stellen des umzusetzenden Kodewortes gerade .oder
ungerade ist. Eine Anordnung zur Durchführung des Verfahrens benötigt also zur Umwandlung
eines N-stellgen: Gray-Wortes N-1: Logikeinheiten, wobei jede Logikeinh.eit Rechenmittel
zur Feststellung der -Anzahl der jeweils höherwertigen Einsen und eine Invertierstufe
zum Invertieren der betrachteten Gray-Wortstelle aufweisen muß. Es ergibt sich also
ein beträchtlicher Schaltungsaufwand, der mit zunehmender Länge des Gray-Wortes
überlinear steigt. Dieser hohe.Schaltungsaufwand wird bei der erfindungsgemäßen
Schaltungsanordnung vermieden.
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Die Erfindung,gibt eine Schaltungsanordnung zur Kodeumwandlung an,
die mit beträchtlich weniger Schritten zum Ergebnis führt. Dabei ergibt sich die
Möglichkeit, entweder mit einer stark verminderten Taktzahl an Stelle der bisher
N Takte oder mit einer stärk verminderten Stufenzahl in der Logik zu arbeiten. Die
Erfindung ist im Anspruch 1 gekennzeichnet.
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Vorteilhafte Ausbildungen der Erfindung sind in den Unteransprüchen
beschrieben.
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Die Gray-Dual-Umwandlung kann nunmehr in k = 'log N
(k ganzzahlig aufgerundet) Schritten an Stelle von N Schritten (Takten) bzw.
(N -1) Sehritten (Logikstufen) vollzogen werden. Die Zeit- bzw. Aufwandersparnis
ist also beträchtlich. Ein allgemeiner Schritt der insgesamt notwendigen k Schritte
sei ein i-ter Schritt. Das Ergebnis des i-ten Schrittes wird, da es, von den zwei
möglichen Grenzfällen abgesehen, zwischen dem Gray-Kode und dem Dual-Kode liegt,
als Ergebnisbinärwort GD (i) bezeichnet. Im Schritt i wir0 das Ergebnisbinärwort
des Schrittes (i-1) verarbeitet. Das im ersten Schritt (i-=1.) zu verarbeitende
Ergebnisbinärwort GD (1 -1) = GD (0) ist das Gray-Wort G: GD (0) = G.
Das Ergebnisbinärwort GD (k) des (i=k)-len Schrittes ist das Dual-Wort D.
Ein Schritt i ist als der Vorgang des Verschebens des Ergebnisbinärwortes GD (i-1)
um z=2('-') Stellen und des nachfolgenden Addierens definiert.
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Die Erfindung soll zunächst formal an einem Zahlenbeispiel erläutert
werden. Gegeben sei ein achtstelliges Gray-Wort (N =8) G = LOLL OLLL. Zur
Umwandlung werden k 'log 8 = 3 Schritte benötigt.
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Für N = 7 ergäben sich z. B. k =' log 7' = 2,81; aufgerundet 3: Schritte.
.-, -I. Schritt (i= I) _ GD(i-I)=GI)(0)=G..... LOLL OLLL GD (0) um 2(@ -')
Stellen nach rechts verschoben ........ OLOI. !OLL Stimme mod-2; GI
)(1) ...... 1.1.L 0 L.1.011 _2. Schritt (i = 2) -(H) (2 -- I)
= (;1) (1) ........ LLLO l,1.0(1.
(;1) (.1) um 2(' ' Stellen
nach rechts verschoben ........ 001,1, 1,01,1,
Summe i»oc1-2; (:I)
(2) ...... 1.1.01. 01;1.1: 3. Sollritt (i' -k .= 3) (il)
(3 1) --- (,'1) (2) ......... l.1.01. 01.1.I,
GD (2)
um 213-11 Stellen nach -rechts verschoben ........ 0000 LLOL Summe
mod-2; GD(3) = Dual-Wort D ... LLOL LOLO Es ergibt sich nun die Möglichkeit,
die zu einer Umwandlung benötigten k Schritte entweder in die Logik zu legen (k-stufiges
logisches Netz) oder in die Zeitachse (k Umwandlungstakte). Im folgenden wird zu
jeder dieser Möglichkeiten ein erfindungsgemäßes Ausführungsbeispiel an Hand von
Zeichnungen gegeben. Von diesen zeigt F i g. 1 ein Schaltbild eines 3stufigen logischen
Netzes zur Umwandlung eines 8stelligen Gray-Wortes in den Dual-Kode, F i g. 2 ein
Schaltbild eines Schaltwerkes zur Umwandlung eines 4stelligen Gray-Wortes in zwei
Takten in den Dual-Kode und F i g. 3 ein Schaltbild eines Schaltwerkes zur Umwandlung
eines 8stelligen Gray-Wortes in den Dual-Kode in drei Takten.
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In der Anordnung nach F i g. 1 ist zur Aufnahme eines 8stelligen Gray-Wortes
(N=8) ein aus acht Flip-Flops G, = GI aufgebautes Register vorgesehen. Das
Dual-Wort D wird von einem aus acht Flip-Flops Ds = D, bestehenden Register
aufgenommen. Entsprechend' k = 3 =2log 8 Schritten ist ein 3stufiges logisches Netz
vorgesehen (Stufen STI, ST2, ST,). Jede Stufe des Netzes besteht aus Konjunktiönsschaltungen
und Disjunktionsschaltungen zur Bildung der jeweils notwendigen mod-2-Summen. Jede
Stufe, mit Ausnahme der letzten, enthält weiterhin Negierschaltungen, da die jeweils
nächstfolgende Stufe die unnegierten und negierten Ausgangswerte der vorhergehenden
Stufe benötigt. Die Negierschaltungen sind durch Dreiecke dargestellt.
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Das 8stellige Gray-Wort ist so im Register GH = GI abgespeichert,
daß die höchstwertige- Binärstelle g8. im Flip-Flop GH steht, die niedrigstwertige
g, im Flip-Flop GI. Entsprechendes gilt für das Dual-Wort. Jede Stufe
i enthält acht Ausgänge a;,. und, mit Ausnahme der dritten Stufe, die entsprechenden
negierten Ausgänge. So enthält die Stufe 1 die Ausgänge all, a12 ... als,
die Stufe 2 die Ausgänge c121, (122 ... a211 und die Stufe 3 dieAusglinge
a31, a32 . . . aas. Die Eingänge der Stufe 1 bzw. die Ausgänge des das Gray-Wort
G = GD (0) speichernden Registers G, = G, tragen die Bezeichnungen
ai,1, (1,12 . . . a118. Dabei gilt: (i11, = gs, a112 = @17...a0.i -' JN+l-.i
Die an den Ausgängen stehenden Werte werden gleichnamig bezeichnet. Entsprechend
der technischen Lehre des Anspruches 2 lauten die logischen Beschreibungen der Stufen:
Stufe 1: all = (l1)1 (112 = (1111 ' (102 v l1,11 ' (1112, a12 ä12
(113 = (1113 -' a02 V C113 ' a02, (113 il l 3.
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(114 = u,14 ' l103 V. (104 ' (1,13, - (114 l114 - 1115
= (1115 ' (1114 V i105 ' (111-L, (11.5 1115 atl, - (111n
(los V (111l, C11)5, (1I6 lltl, (117 = u,17 (111, V 11117 u01". (t17
1117 atli = (los ' 11117 V ä118 '-(1117, (11s =) 111s Stufe 2: a21
= all = ap.l (l22 = a12 _ (a23 = C113 all V ä13 all, a23 =#> a23 a24 = i1,4
ä12 v ä14 i1,2, a24 =z> ä24 a25 = a15 ' ä13 V a15 ' a13, a25 =#> ä25 a2c, = a16
' ä14 v ä16 ' a14, a26 4 ä26 a27-= a17 ' als v ä17 '-als, a27 a27 C128 =
a18 ' ä16 v älri ' atb, ' als ä28 -Stufe 3: C731 = aol (a32 = a12 (133 =
(a23 a34 = a24 (l35 - (a25 a21 v 7125 a21 a36 = a26. ä22 v ä26. a22 a37 =
a27 ' ä23 v ä27 ' a23 a3, = a2, ' ä28 V ä28 ' a24 Bei der Aufstellung
der Netzwerkbeschreibungen ist darauf zu achten, daß logische Werte Null sind für
j - 21''11 < 0; da diese Werte nicht existieren. Die Zwischenergebnisse a;,i,
j = 1, 2 ... 8, entsprechen dem Ergebnisbinärwort GD (i). Sie
ergeben sich vollkommen . analog zum angegebenen Zahlenbeispiel. Bei dieser Schaltung
ergibt sich entsprechend der Schaltzeit der einzelnen logischen Stufen das Ergebnis
GD (k) = D asynchron. Daherdarf das Register D"= D, erst nach der maximalen
Schaltzeit des logischen Netzes abgefragt werden.
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Die 3stufige Logik kann auch für Taktung aufgebaut werden. In diesem
Fall liegen die drei Stufen ST, ST2, ST3 nicht hintereinander, sondern
parallel zwischen den Registern G8 = G, und D8 = Dl. Die Eingänge der Stufen
sind dann über Schalte: (UND-Schaltungen) von gesonderten Impulsen an das jeweilige
Register angeschaltet. Die erste Stufe erzeugt beim ersten Impuls das Ergebnisbinärwort
GD (1) und speichert dieses im Register D8 = D, ab. Beim zweiten Impuls
erzeugt die vorn Register D, = D, zum Register G8 = G, gerichtete Stufe STZ
das Ergebnisbinärwort GD (2). Dieses wird unter Zerstörung des Gray-Wortes in das
Register G8 = G, eingespeichert. Beim dritten Impuls wird durch die Stufe ST3 das
Dual-Wort D = GD (3) erzeugt und in das Register D8 = D, eingespeichert.
Durch ein derartiges Vorgehen werden auf Kosten der Zeit und der zusätzlichen Schalter
die in F i g. 1 angegebenen Negierschaltungen gespart.
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Die in F i g. 1 mittels Disjunktionsschaltungen und Konjunktionsschaltungen
vorgenommenen modtt'lo-2-Additionen können auch im Register selbst ausgeführt werden,
sofern dessen Flip-Flops symmetrisch ansteuerbar sind, sofern sie also einen Wechselgang
haben. Symnaetrisch. ansteuerbare Flip-Flops sind z. B. in dem Buch von S p c i
s c r, »Digitale Rechenanlltgeta«,
Springer Verlag, 1961, S. 82,
beschriebet. Ihre abertragungsfunktion lautet:
| T'. Qn+l |
| - 0 - - Q" . . |
| 1 Qll |
Dabei bezeiphnet Q :den Zustand (Inhalt) eines Flip-Flops allgemein, Q" einen n-ten
> Zustand, Q'r+l einen (n+1)-ten Zustand desselben. und T" ein- Eingangssigrial,
welches das Flip-Flop vom Zustand n in den Zustand (n+1) überführt. Für Q"+' =,f'(T',Q")
ergibt sich folgende Beziehung:
| T- QP Qn+t |
| Q 0 0 |
| 0 1 1 |
| 1 O 1 |
| 1 1 Ö |
Dies ist die Wertetafel für
T" (+) Q" Q" +'. Die hier dargelegte Möglichkeit
zur mod-2-Addition ist an sich 'bekannt.
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Die in F i g. 2 gezeigte Anordnung zur Gray-Dual-Uniwandlung :eines
vierstelligen Gray-Wortes ' in k = z log 4 = 2 Takten macht von dieser mod-2-Additionsmöglicbkeit
in Ubereinstimmung mit dem Anspruch 3 Gebrauch. In ihr sind Flip-Flops F, = F4 vorgesehen,.
die zusammen ein Register zur Aufnahme des vierstelligen Gray-Wortes G bilden. Dabei
wird das Gray-eWort G in dieses so eingespeichert `-13ä13-im Flip-Flop Ft die Grxy-Komponente
c14, im Flip= Flop F2 die Gray-Kolnponente 93 und allgemein im Flip-Flop
F, die Grtty-Komponente cl(N.,@I _;) steht. Benachbarte' Flip-Flops sind durch Zwischenspeis
eher S, durch Disjunktionsschaltungen 0.; und durch Konjunktionsschaltungen A-j,@
verbunden: Diese logischen Schaltungen «erden von zwei zeitlich versetzten. Impulsen
entsprechend den 1< = 2 Uniwandlungsschritten Tiber die Leitungen T, (I. Impuls)
und TZ (2. Impuls) angesteuert. ,)e nach Ausbildung der Zwischenspeicher Sä werden
diesen in Konjunktion mit den zwei »Schrittimpulsen« auf den Leitungen T, und T,
liliptllse über die Leitung T, zugeführt.
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Zullr Verständnis der Anordnung soll die Umwandlung des 'Grav-Wortes
G
= LOLL beschrieben werden.
| F, F, F, h; |
| 1. Schritt (i=1) |
| a) GD (i- l) = GD (0) = G . . . . L. 0 L L |
| b) GD (0) uni 1 Stelle nach - |
| -rechts verschoben .......... 0 L 0 L |
| c-t Summe iiiod-2: GD (1) ....... . L -1.
L ,0- |
zu a)
GP (O) steht in den Flip- . Floh, F', = F-, rtt hl Lin(1 c). 1)1e @'ercchiebun`@
uni cine.Steltc wird durch .4nta@r«hcnde. .it\ischen . denn Flip----l.a,.th<.Clal@thaltharc:
@'crbindult`@uil. elurcliwan@=etcucstcn filbtj: I)cr Uilialn tle@ jeweils Flip-Flops
wird mit dem ihm zugeführten Wert mod-2 addiert. Eine mod'-2=Addition - -wirä also
von einer Durchschältutg eines Flip-Flop-Wertes, ausgelöst. Im ersten Schritt (lmpul'§
T,) werden unter Beachtung der eins t .,ell,igen Verschiebung folgende Ubertragungen,
und Additionen vorgenommen: `F1\ = T21-, <F1 @ (-I-1<Fz` ' <Fz'#, Konjunktion
A" -- @F2 S T31.; F21 (+) <F3@ <F3\, ,Konjunktion A21 . \F3@ T4 `F3@ (+) <F4\
' ,;F4\, Konjunktion A31: .
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Die Symbolik <F,@ bezeichnet den Inhalt des Flip-Flops F.. T."
ist ein Eingangsimpuls
T" (ti-ter Eingangsimpuls) am Flip-Flop Fl. Da ein
Speicher (Flip=Flop)nicht gleichzeitig Information abgeben
(, F,i # Ti")
und aufnehmen kann, sind die Zwischenspeicher S.; vorgesehen. Diese sind= z. B.
als dynamische Zwischenspeicher (Laufzeitstrecke) oder als statische Zwischenspeicher
ausbildbar. Bei der Verwendung von Laufzcitstrccken müssen die* die einzelnen Schritte
auslösenden Ilnpulse (Leitung TI, 7z) den zeitlichen Abstand einer Laufzeit haben.
Hingegen zeigt F i g. 2a den Aufbau eines als Impulsgatter aufgebauten statischen
Zwischenspeichers, wie er z: B. auch bei Schieberegistern üblich ist. Als Speicherelctnclt
wirkt ein Kondensator C, als Entkopp(ungselcinent zum vorhergehenden Flip-Flop ein
Widerstand R und zur nachfolgenden Logik eine Diode D. Der Kondensator C ist mit
der Leitung TI zur Specherauslesung verbunden. Das Auslesen geschieht durch Anheben
der Kondensatorspannung uln den Betrag der Impulsspannung auf der Leitung T,
Je nachdem,. ob im Kondensator eine 1 oder 0 gespeichert wird. gerät die
Diode D dann in den leitenden Zustand. oder sie bleibt gesperrt.-Diese Festsetzung
möge unabhängig von möglichen Potentialdefinitionen gelten. wobei geg cbcnenfalls
die Diode D umzupolen wäre. Da zum Zeitpunkt des Auslesens der Zwischenspeicher
die l.Jbertragungswege zwischen den Flip-Flops festzuliegen haben. müssen die Ausleseimpulse
(T,) und die Sclirittiinpulse (T,. T) in Koinzidenz sein. Nach dem ersten Schritt
enthält das Register F, = F4 das Ergebnisbinärwort GD
(i) = GD
(1).
| F |
| 2. Schriti i=2 |
| ' a)@ GD (i- I )-= GD 0I) ......... -L L L () |
| b) GD (1) um 2('--" -- ? Stellen |
| stach rechts verschoben ..... 0 0 L 1. |
| c) Stimme niöd-2: (;D (_') = D 1. 1. () L. |
In diesem Schritt werden die folgenden Uhrrtt'V@@Llll@@l'.li- @'(ll'@@ell(i111111eI1
F1 7-°,
1 @-`(-
l , -
- FT . Ktitiititrhiion 1,_' )- 1.4 'F4 . Konjunktion
-I_,
Die in beiden Schritten erfolgten Ubertragungen werden der
Ubersichtlichkeit halber nochmals in Tabellenform angeschrieben:
| Flip-Flops |
| ' FI F2 F3 Fa |
| Schritt 1 ..... FZ F3f@ F4H - |
| Schritt 2 ..... F3 F4 - |
Die Ubertragungstabelle findet ihre Formulierung für den allgemeinen Fall (N beliebig)
im Anspruch 3.
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An Hand desselben wird im folgenden in Verbindung mit F i g. 3 zur
Demonstration ein Beispiel zur Umwandlung eines 8stelligen Gray-Wortes gebracht,
wobei hier die notwendigen Verbindungen und Konjunktionsschaltungen A.P nur für
das Flip-Flop F,i = Ft ausgerechnet werfen.
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Zur Aufnahme dieses Wortes sind N = 8 Register-Flip-Flops F, = F,
vorgesehen und entsprechend k = 3 Schritten drei Leitungen T ,, T2, T3. Die
Leitung T, führt einen ersten Impuls, der in Verbindung mit dem ersten Impuls auf
der Leitung To den ersten Schritt auslöst. Die Leitung TZ (T3) führt einen zweiten
(dritten) Impuls, der in Verbindung mit dem zweiten (dritten) Impuls auf der Leitung
To den zweiten (dritten) Schritt auslöst. Als Zwischenspeicher sind: Impulsgatter
nach F i g. 2a eingesetzt.: Am Ausgang der Zwischenspeicher S, (R1, Cl, D1) (j
= 1) sind q = 1 +2 log (8 -1) = 1 +2 log 7 = 1-I-2,81 = 3,81 abgerundet 3
Konjunktionen Alt, A12 und A13 angeschlossen. Der zweite Eingang der Konjunktionsschaltung
All ist mit der Leitung T, der von A,2 mit T und der von A13 mit der Leitung
T3 verbunden.
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Der Ausgang der Konjunktionsschaltung All führt an das (1 +2('-'))
= 2te Flip-Flop F2, der von A,2 an das (1 +2(2-')) = 3te Flip-Flop F3 und der von
A13 an das (1 +2(3-')) = 5te Flip-Flop F5.
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Entsprechend wird bei den restlichen Stufen Fi = F 7
verfahren.
Da eine Ubertragung vorn Flip-Flop F8 aus nicht erfolgen kann, bleibt dieses unberücksichtigt.
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Bei der Verwendung von Laufzeitgliedern als Zwischenspeicher könnte
auch hier die Leitung To entfallen. Da jedoch die Einzelimpulse ohnehin im allgemeinen
durch Verteilung aus einer Gruppe von k Impulsen abgeleitet werden, stellt die Leitung
To keinen zusätzlichen Aufwand dar.