DE1284456B

DE1284456B - Circuit arrangement for code conversion Gray-Dual

Info

Publication number: DE1284456B
Application number: DE1965T0029094
Authority: DE
Inventors: Dr Arved; Fuhrmann; Drescher Peter; Dr Rudolf; Stark
Original assignee: Telefunken Patentverwertungs GmbH
Current assignee: Telefunken Patentverwertungs GmbH
Priority date: 1965-07-29
Filing date: 1965-07-29
Publication date: 1968-12-05

Description

Die Erfindung betrifft eine Schaltungsanordnung zur beschleunigten Umwandlung eines im Gray-Kode gegebenen, in einem Register parallel vorliegenden N-stelligen Binärwortes G -in ein im Dual-Kode dargestelltes Binärwort D.The invention relates to a circuit arrangement for accelerated Conversion of a given in Gray code, present in parallel in a register N-digit binary word G -in a binary word D.

Im Verkehr von datenverarbeitenden Anlagen mit der Außenwelt tritt häufig die Notwendigkeit auf, im Gray-Kode gegebene Binärwörter zur Ermöglichung der Weiterverarbeitung derselben in den Dual-Kode umzuwandeln. Ganz besonders trifft dies für Anlagen zu, die im wesentlichen zur Meßwertverarbeitung bzw. zur Prozeßsteuerung eingesetzt sind: Da der Gray-Kode sich- unter anderem durch eine gute Meßfehlersicherheit auszeichnet, sind die anfallenden Meßwerte vorzugsweise ' . in- diesem gegeben.In the traffic of data processing systems with the outside world occurs often the need to use binary words given in Gray code to enable the further processing of the same into the dual code. Especially hits This applies to systems that are essentially used for measured value processing or for process control are used: Because the Gray code is, among other things, good measurement error security the resulting measured values are preferably '. given in this.

Die Regel zur Umwandlung eines im Gräy-Kode gegebenen Binärwortes mit den Komponenten 9N_1 ... 9" ... 92, 91 in ein im Dual-Kode dargestelltes Binärwort mit den Komponenten zlN, dN_1 . . ..d" . . . d2, dl lautet: Dabei sind 9N bzw. dN die höchstwertigen Stellen. Mit dem Zeichen (+) wird hier die modulo-2-Addition bezeichnet: a (+) b = ahväb. Nach dieser Vorschrift werden insgesamt N Schritte' benötigt, -um ein N-stelliges -Gray-Wort in ein Dual-Wort-umzuwandeln. Somit werden zur Serienumwandlung eines N-stelligep Wortes N-Takte: ' benötigt. Dieser Zeitaufwand ist für viele Anwendungsrälle nicht tragbar. Eine Schaltungsanordnung, die nach dieser Vorschrift arbeitet; ist in der deutschen Auslegeschrift I 142 908 erläutert. Sie besteht aug einem T-Flip-Flop, dem die Bits des jeweiligen Gray-Wortes in Serie zugeführt werden. Die Zustände, die dabei dieses Flip-Flop nacheinander durchläuft, bestimmen das dem Gray-Wort zugehörige Dual-Wort.The rule of converting a given in Gräy code binary word with the components 9N_1 ... 9 "... 92, 91 in an image represented in the dual-code binary word with the components of the ISN, dN_1.. ..D". . . d2, dl is: 9N and dN are the most significant digits. The sign (+) denotes the modulo-2 addition: a (+) b = ahväb. According to this rule, a total of N steps are required to convert an N-digit -Gray word into a dual word. Thus, to convert an N-digit word into series, N-clocks: 'are required. This expenditure of time is not acceptable for many applications. A circuit arrangement that works according to this rule; is explained in the German Auslegeschrift I 142 908. It consists of a T flip-flop to which the bits of the respective Gray word are fed in series. The states that this flip-flop runs through one after the other determine the dual word associated with the Gray word.

Es läßt sich aber auch eine Anordnung treffen, die die Umwandlung in sehr viel kürzerer Zeit vornimmt. In diesem Fall sind N- L modulo-2-Addierer vorzusehen; wobei die eine Eingangsgröße jedes Addierers am Ausgang des vorhergehenden Addierers abgenommen wird, während die andere Eingangsgröße das dem betreffenden Addierer zugeordnete Element des Gray-Wortes ist. Eine derartige An-Ordnung ist z. B. in der deutschen Auslegeschrift I 180 409 beschrieben., Sie bringt zwar asynchron das Ergebnis (Dual-Wert) schneller als in N Takten. Sie stellt aber eine (N--1)-Stufige -Logik dar, die insbesondere bei längeren Wörtern verstärkende Zwischenelcmentc zum einwandfreien Arbeiten benötigt und auch noch beträchtliche Durchlaufzciten aufweist. So werden bei zur Zeit üblichen Logikelementen, wie Diodentoren, mit einer Durchschaltzeit pro Tor von etwa 100 ns und einer Wortlänge von 20' Bit noch 211,s Rechenzeit benötigt. Als störend müssen hier <<her vor allem die Probleme einer (N-1)-stelligen Logik r(N-L) Logikstufenl betrachtet werden.However, an arrangement can also be made which carries out the conversion in a much shorter time. In this case, N-L modulo-2 adders are to be provided; one input variable of each adder being taken from the output of the preceding adder, while the other input variable is the element of the Gray word assigned to the relevant adder. Such an arrangement is e.g. B. described in the German Auslegeschrift I 180 409. Although it brings the result (dual value) asynchronously faster than in N cycles. However, it represents an (N − 1) -stepped logic which, in particular for longer words, requires reinforcing intermediate elements to work properly and also has considerable throughput times. In the case of currently customary logic elements, such as diode gates, with a switching time per gate of approximately 100 ns and a word length of 20 'bits, 211 seconds of computing time are required. The problems of an (N-1) -digit logic r (NL) logic levels must be seen as disturbing here.

Ein Verfahren, das eine Umwandlung in kurzer Zeit durch parallele Verarbeitung ,jeder Gray-Wortstelle ermöglicht; ist in der erstgenannten deutschen Auslegeschrift 1 142 908 angegeben. 1)icses VerlhIircn arbeitet nach folgender Regel: Wenn die Gcsamt-<<lil der Einsen in allen bezüglich der betrachteten Wortstelle höheren Stellen des umzusetzenden Kodewortes ungerade ist, so wird der Wert der betrachteten Stelle invertiert, ürn'den Wert im Dual-Kode für diese Stelle zu erhalten. Voraussetzung für dieses Umkodierungsverfahren ist also die Kenntnis, ob die Zahl der Einsen in den höherwertigen Stellen des umzusetzenden Kodewortes gerade .oder ungerade ist. Eine Anordnung zur Durchführung des Verfahrens benötigt also zur Umwandlung eines N-stellgen: Gray-Wortes N-1: Logikeinheiten, wobei jede Logikeinh.eit Rechenmittel zur Feststellung der -Anzahl der jeweils höherwertigen Einsen und eine Invertierstufe zum Invertieren der betrachteten Gray-Wortstelle aufweisen muß. Es ergibt sich also ein beträchtlicher Schaltungsaufwand, der mit zunehmender Länge des Gray-Wortes überlinear steigt. Dieser hohe.Schaltungsaufwand wird bei der erfindungsgemäßen Schaltungsanordnung vermieden.A process that enables a conversion in a short time through parallel Processing, every Gray word position enabled; is in the former German Auslegeschrift 1 142 908 indicated. 1) icses VerlhIircn works according to the following rule: If the total - << lil the ones in all regarding the word passage considered higher digits of the code word to be converted is odd, the value becomes the observed position inverted, to receive the value in the dual code for this position. The prerequisite for this recoding process is therefore the knowledge of whether the number the ones in the more significant digits of the code word to be converted even. or is odd. An arrangement for carrying out the method is therefore required for conversion of an N-digit: Gray word N-1: Logic units, each logic unit being computing means to determine the number of higher-value ones and an inverting stage must have for inverting the Gray word position under consideration. So it turns out a considerable amount of circuitry that increases with the length of the gray word increases linearly. This high circuit outlay is used in the case of the inventive Circuit arrangement avoided.

Die Erfindung,gibt eine Schaltungsanordnung zur Kodeumwandlung an, die mit beträchtlich weniger Schritten zum Ergebnis führt. Dabei ergibt sich die Möglichkeit, entweder mit einer stark verminderten Taktzahl an Stelle der bisher N Takte oder mit einer stärk verminderten Stufenzahl in der Logik zu arbeiten. Die Erfindung ist im Anspruch 1 gekennzeichnet.The invention specifies a circuit arrangement for code conversion, which leads to the result with considerably fewer steps. This results in the Possibility of either using a greatly reduced number of cycles instead of the previous one To work N cycles or with a greatly reduced number of levels in the logic. the The invention is characterized in claim 1.

Vorteilhafte Ausbildungen der Erfindung sind in den Unteransprüchen beschrieben.Advantageous developments of the invention are in the subclaims described.

Die Gray-Dual-Umwandlung kann nunmehr in k = 'log N (k ganzzahlig aufgerundet) Schritten an Stelle von N Schritten (Takten) bzw. (N -1) Sehritten (Logikstufen) vollzogen werden. Die Zeit- bzw. Aufwandersparnis ist also beträchtlich. Ein allgemeiner Schritt der insgesamt notwendigen k Schritte sei ein i-ter Schritt. Das Ergebnis des i-ten Schrittes wird, da es, von den zwei möglichen Grenzfällen abgesehen, zwischen dem Gray-Kode und dem Dual-Kode liegt, als Ergebnisbinärwort GD (i) bezeichnet. Im Schritt i wir0 das Ergebnisbinärwort des Schrittes (i-1) verarbeitet. Das im ersten Schritt (i-=1.) zu verarbeitende Ergebnisbinärwort GD (1 -1) = GD (0) ist das Gray-Wort G: GD (0) = G. Das Ergebnisbinärwort GD (k) des (i=k)-len Schrittes ist das Dual-Wort D. Ein Schritt i ist als der Vorgang des Verschebens des Ergebnisbinärwortes GD (i-1) um z=2('-') Stellen und des nachfolgenden Addierens definiert.The Gray-Dual conversion can now be carried out in k = 'log N (k whole-number rounded up) steps instead of N steps (clocks) or (N -1) steps (logic levels). The time and effort saved are therefore considerable. A general step of the total of k steps required is an i-th step. The result of the i-th step is referred to as the result binary word GD (i) , since it lies between the Gray code and the dual code, apart from the two possible borderline cases. In step i, the result binary word of step (i-1) is processed. The result binary word GD (1 -1) = GD (0) to be processed in the first step (i- = 1.) Is the Gray word G: GD (0) = G. The result binary word GD (k) des (i = k ) -len step is the dual word D. A step i is defined as the process of shifting the result binary word GD (i-1) by z = 2 ('-') digits and the subsequent addition.

Die Erfindung soll zunächst formal an einem Zahlenbeispiel erläutert werden. Gegeben sei ein achtstelliges Gray-Wort (N =8) G = LOLL OLLL. Zur Umwandlung werden k 'log 8 = 3 Schritte benötigt.The invention will first be explained formally using a numerical example. An eight-digit Gray word (N = 8) G = LOLL OLLL is given. The conversion requires k 'log 8 = 3 steps.

Für N = 7 ergäben sich z. B. k =' log 7' = 2,81; aufgerundet 3: Schritte. .-, -I. Schritt (i= I) _ GD(i-I)=GI)(0)=G..... LOLL OLLL GD (0) um 2(@ -') Stellen nach rechts verschoben ........ OLOI. !OLL Stimme mod-2; GI )(1) ...... 1.1.L 0 L.1.011 _2. Schritt (i = 2) -(H) (2 -- I) = (;1) (1) ........ LLLO l,1.0(1. (;1) (.1) um 2(' ' Stellen nach rechts verschoben ........ 001,1, 1,01,1, Summe i»oc1-2; (:I) (2) ...... 1.1.01. 01;1.1: 3. Sollritt (i' -k .= 3) (il) (3 1) --- (,'1) (2) ......... l.1.01. 01.1.I, GD (2) um 213-11 Stellen nach -rechts verschoben ........ 0000 LLOL Summe mod-2; GD(3) = Dual-Wort D ... LLOL LOLO Es ergibt sich nun die Möglichkeit, die zu einer Umwandlung benötigten k Schritte entweder in die Logik zu legen (k-stufiges logisches Netz) oder in die Zeitachse (k Umwandlungstakte). Im folgenden wird zu jeder dieser Möglichkeiten ein erfindungsgemäßes Ausführungsbeispiel an Hand von Zeichnungen gegeben. Von diesen zeigt F i g. 1 ein Schaltbild eines 3stufigen logischen Netzes zur Umwandlung eines 8stelligen Gray-Wortes in den Dual-Kode, F i g. 2 ein Schaltbild eines Schaltwerkes zur Umwandlung eines 4stelligen Gray-Wortes in zwei Takten in den Dual-Kode und F i g. 3 ein Schaltbild eines Schaltwerkes zur Umwandlung eines 8stelligen Gray-Wortes in den Dual-Kode in drei Takten.For N = 7 the result would be e.g. B. k = 'log 7' = 2.81; rounded up 3: steps. .-, -I. Step (i = I) _ GD (iI) = GI) (0) = G ..... LOLL OLLL GD (0) shifted by 2 (@ - ') places to the right ........ OLOI . ! OLL voice mod-2; GI ) (1) ...... 1.1.L 0 L.1.011 _2. Step (i = 2) - (H) (2 - I) = (; 1) (1) ........ LLLO l, 1.0 (1. (; 1) (.1) by 2 ( '' Positions shifted to the right ........ 001.1, 1.01.1, sum i »oc1-2; (: I) (2) ...... 01/01/01 ; 1.1: 3rd target step (i '-k. = 3) (il) (3 1) --- (,' 1) (2) ......... l.1.01. 01.1.I, GD (2) shifted by 213-11 digits to the right ........ 0000 LLOL sum mod-2; GD (3) = dual word D ... LLOL LOLO There is now the possibility of the k steps required for a conversion either in the logic (k-level logic network) or in the time axis (k conversion cycles). In the following, an exemplary embodiment according to the invention is given for each of these possibilities with the aid of drawings. 1 is a circuit diagram of a 3-stage logical network for converting an 8-digit Gray word into the dual code, FIG. 2 is a circuit diagram of a switching mechanism for converting a 4-digit Gray word in two cycles into the dual code, and FIG. 3 a circuit diagram of a switching mechanism for conversion an 8-digit Gray word in the dual code in three bars.

In der Anordnung nach F i g. 1 ist zur Aufnahme eines 8stelligen Gray-Wortes (N=8) ein aus acht Flip-Flops G, = GI aufgebautes Register vorgesehen. Das Dual-Wort D wird von einem aus acht Flip-Flops Ds = D, bestehenden Register aufgenommen. Entsprechend' k = 3 =2log 8 Schritten ist ein 3stufiges logisches Netz vorgesehen (Stufen STI, ST2, ST,). Jede Stufe des Netzes besteht aus Konjunktiönsschaltungen und Disjunktionsschaltungen zur Bildung der jeweils notwendigen mod-2-Summen. Jede Stufe, mit Ausnahme der letzten, enthält weiterhin Negierschaltungen, da die jeweils nächstfolgende Stufe die unnegierten und negierten Ausgangswerte der vorhergehenden Stufe benötigt. Die Negierschaltungen sind durch Dreiecke dargestellt.In the arrangement according to FIG. 1, a register made up of eight flip-flops G, = GI is provided for receiving an 8-digit Gray word (N = 8 ). The dual word D is received by a register consisting of eight flip-flops Ds = D. According to 'k = 3 = 2log 8 steps, a 3-stage logical network is provided (stages STI, ST2, ST,). Each level of the network consists of conjunctive circuits and disjunction circuits to form the necessary mod-2 sums. Each stage, with the exception of the last one, also contains negating circuits, since the next stage in each case requires the unnegated and negated output values of the previous stage. The negation circuits are represented by triangles.

Das 8stellige Gray-Wort ist so im Register GH = GI abgespeichert, daß die höchstwertige- Binärstelle g8. im Flip-Flop GH steht, die niedrigstwertige g, im Flip-Flop GI. Entsprechendes gilt für das Dual-Wort. Jede Stufe i enthält acht Ausgänge a;,. und, mit Ausnahme der dritten Stufe, die entsprechenden negierten Ausgänge. So enthält die Stufe 1 die Ausgänge all, a12 ... als, die Stufe 2 die Ausgänge c121, (122 ... a211 und die Stufe 3 dieAusglinge a31, a32 . . . aas. Die Eingänge der Stufe 1 bzw. die Ausgänge des das Gray-Wort G = GD (0) speichernden Registers G, = G, tragen die Bezeichnungen ai,1, (1,12 . . . a118. Dabei gilt: (i11, = gs, a112 = @17...a0.i -' JN+l-.i Die an den Ausgängen stehenden Werte werden gleichnamig bezeichnet. Entsprechend der technischen Lehre des Anspruches 2 lauten die logischen Beschreibungen der Stufen: Stufe 1: all = (l1)1 (112 = (1111 ' (102 v l1,11 ' (1112, a12 ä12 (113 = (1113 -' a02 V C113 ' a02, (113 il l 3. The 8-digit Gray word is stored in register GH = GI in such a way that the most significant binary digit g8. in the flip-flop GH is the least significant g, in the flip-flop GI. The same applies to the dual word. Each stage i contains eight outputs a;,. and, with the exception of the third stage, the corresponding negated outputs. So level 1 contains the outputs all, a12 ... als, level 2 the outputs c121, (122 ... a211 and level 3 the outlets a31, a32 ... aas. The inputs of level 1 or the outputs of the register G, = G storing the Gray word G = GD (0) , have the designations ai, 1, (1,12... a118. The following applies: (i11, = gs, a112 = @ 17 ... a0.i - 'JN + l-.i The values at the outputs are given the same name. According to the technical teaching of claim 2, the logical descriptions of the levels are: Level 1: all = (l1) 1 (112 = (1111') ( 1 02 v l1,11 '(1112, a12 ä12 (113 = (1113 -' a02 V C113 'a02, (113 il l 3.

(114 = u,14 ' l103 V. (104 ' (1,13, - (114 l114 - 1115 = (1115 ' (1114 V i105 ' (111-L, (11.5 1115 atl, - (111n (los V (111l, C11)5, (1I6 lltl, (117 = u,17 (111, V 11117 u01". (t17 1117 atli = (los ' 11117 V ä118 '-(1117, (11s =) 111s Stufe 2: a21 = all = ap.l (l22 = a12 _ (a23 = C113 all V ä13 all, a23 =#> a23 a24 = i1,4 ä12 v ä14 i1,2, a24 =z> ä24 a25 = a15 ' ä13 V a15 ' a13, a25 =#> ä25 a2c, = a16 ' ä14 v ä16 ' a14, a26 4 ä26 a27-= a17 ' als v ä17 '-als, a27 a27 C128 = a18 ' ä16 v älri ' atb, ' als ä28 -Stufe 3: C731 = aol (a32 = a12 (133 = (a23 a34 = a24 (l35 - (a25 a21 v 7125 a21 a36 = a26. ä22 v ä26. a22 a37 = a27 ' ä23 v ä27 ' a23 a3, = a2, ' ä28 V ä28 ' a24 Bei der Aufstellung der Netzwerkbeschreibungen ist darauf zu achten, daß logische Werte Null sind für j - 21''11 < 0; da diese Werte nicht existieren. Die Zwischenergebnisse a;,i, j = 1, 2 ... 8, entsprechen dem Ergebnisbinärwort GD (i). Sie ergeben sich vollkommen . analog zum angegebenen Zahlenbeispiel. Bei dieser Schaltung ergibt sich entsprechend der Schaltzeit der einzelnen logischen Stufen das Ergebnis GD (k) = D asynchron. Daherdarf das Register D"= D, erst nach der maximalen Schaltzeit des logischen Netzes abgefragt werden.(114 = u, 14 ' l103 V. (104' (1,13, - (114 l114 - 1115 = (1115 '(1114 V i105' (111-L, (11.5 1115 atl, - (111n (lot V ( 111l, C11) 5, (1I6 lltl, (117 = u, 17 (111, V 11117 u01 ". (T17 1117 atli = (los '11117 V ä118' - (1117, (11s =) 111s level 2: a21 = all = ap.l (l22 = a12 _ (a23 = C113 all V ä13 all, a23 = #> a23 a24 = i1,4 ä12 v ä14 i1,2, a24 = z> ä24 a25 = a15 'ä13 V a15' a13 , a25 = #> ä25 a2c, = a16 'ä14 v ä16' a14, a26 4 ä26 a27- = a17 'as v ä17' -as , a27 a27 C128 = a18 'ä16 v älri' atb, 'as ä28 -stage 3 : C731 = aol (a32 = a12 (133 = (a23 a34 = a24 (l35 - (a25 a21 v 7125 a21 a36 = a26. Ä22 v ä26. A22 a37 = a27 'ä23 v ä 2 7' a23 a3, = a2, 'ä2 8 V ä28' a24 When setting up the network descriptions, make sure that logical values are zero for j - 21''11 <0, since these values do not exist. The intermediate results a;, i, j = 1, 2 ... 8, correspond to the result binary word GD (i). They result completely analogous to the numerical example given According to the switching time of the individual logic levels, the result GD (k) = D asynchronously results. Therefore the register D "= D, can only be queried after the maximum switching time of the logical network.

Die 3stufige Logik kann auch für Taktung aufgebaut werden. In diesem Fall liegen die drei Stufen ST, ST2, ST3 nicht hintereinander, sondern parallel zwischen den Registern G8 = G, und D8 = Dl. Die Eingänge der Stufen sind dann über Schalte: (UND-Schaltungen) von gesonderten Impulsen an das jeweilige Register angeschaltet. Die erste Stufe erzeugt beim ersten Impuls das Ergebnisbinärwort GD (1) und speichert dieses im Register D8 = D, ab. Beim zweiten Impuls erzeugt die vorn Register D, = D, zum Register G8 = G, gerichtete Stufe STZ das Ergebnisbinärwort GD (2). Dieses wird unter Zerstörung des Gray-Wortes in das Register G8 = G, eingespeichert. Beim dritten Impuls wird durch die Stufe ST3 das Dual-Wort D = GD (3) erzeugt und in das Register D8 = D, eingespeichert. Durch ein derartiges Vorgehen werden auf Kosten der Zeit und der zusätzlichen Schalter die in F i g. 1 angegebenen Negierschaltungen gespart.The 3-stage logic can also be set up for clocking. In this case the three stages ST, ST2, ST3 are not one behind the other, but parallel between the registers G8 = G, and D8 = Dl. The inputs of the stages are then via switches: (AND circuits) of separate pulses to the respective register turned on. The first stage generates the result binary word GD (1) with the first pulse and saves it in register D8 = D,. With the second pulse, the stage STZ directed from register D, = D, to register G8 = G, generates the result binary word GD (2). This is stored in register G8 = G, destroying the Gray word. With the third pulse, the dual word D = GD (3) is generated by the stage ST3 and stored in the register D8 = D. Such a procedure, at the expense of time and the additional switches, the in FIG. 1 specified negating circuits saved.

Die in F i g. 1 mittels Disjunktionsschaltungen und Konjunktionsschaltungen vorgenommenen modtt'lo-2-Additionen können auch im Register selbst ausgeführt werden, sofern dessen Flip-Flops symmetrisch ansteuerbar sind, sofern sie also einen Wechselgang haben. Symnaetrisch. ansteuerbare Flip-Flops sind z. B. in dem Buch von S p c i s c r, »Digitale Rechenanlltgeta«, Springer Verlag, 1961, S. 82, beschriebet. Ihre abertragungsfunktion lautet: T'. Qn+l - 0 - - Q" . . 1 Qll Dabei bezeiphnet Q :den Zustand (Inhalt) eines Flip-Flops allgemein, Q" einen n-ten > Zustand, Q'r+l einen (n+1)-ten Zustand desselben. und T" ein- Eingangssigrial, welches das Flip-Flop vom Zustand n in den Zustand (n+1) überführt. Für Q"+' =,f'(T',Q") ergibt sich folgende Beziehung: T- QP Qn+t Q 0 0 0 1 1 1 O 1 1 1 Ö Dies ist die Wertetafel für T" (+) Q" Q" +'. Die hier dargelegte Möglichkeit zur mod-2-Addition ist an sich 'bekannt.The in F i g. 1 modtt'lo-2 additions carried out by means of disjunction circuits and conjuncture circuits can also be carried out in the register itself, provided that its flip-flops can be controlled symmetrically, that is to say, provided they have a change gear. Symmetrical. controllable flip-flops are z. B. in the book by S pci scr, "Digitale Rechenanlltgeta", Springer Verlag, 1961, p. 82, described. Your transfer function is: T '. Qn + l - 0 - - Q ".. 1 Qll Here, Q denotes: the state (content) of a flip-flop in general, Q "an n-th> state, Q'r + 1 an (n + 1) -th state of the same. And T" an input signal, which the flip -Flop transferred from state n to state (n + 1). For Q "+ '=, f' (T ', Q") the following relationship results: T- QP Qn + t Q 0 0 0 1 1 1 O 1 1 1 Ö This is the table of values for T "(+) Q" Q "+ '. The possibility of mod-2 addition presented here is known per se.

Die in F i g. 2 gezeigte Anordnung zur Gray-Dual-Uniwandlung :eines vierstelligen Gray-Wortes ' in k = z log 4 = 2 Takten macht von dieser mod-2-Additionsmöglicbkeit in Ubereinstimmung mit dem Anspruch 3 Gebrauch. In ihr sind Flip-Flops F, = F4 vorgesehen,. die zusammen ein Register zur Aufnahme des vierstelligen Gray-Wortes G bilden. Dabei wird das Gray-eWort G in dieses so eingespeichert `-13ä13-im Flip-Flop Ft die Grxy-Komponente c14, im Flip= Flop F2 die Gray-Kolnponente 93 und allgemein im Flip-Flop F, die Grtty-Komponente cl(N.,@I _;) steht. Benachbarte' Flip-Flops sind durch Zwischenspeis eher S, durch Disjunktionsschaltungen 0.; und durch Konjunktionsschaltungen A-j,@ verbunden: Diese logischen Schaltungen «erden von zwei zeitlich versetzten. Impulsen entsprechend den 1< = 2 Uniwandlungsschritten Tiber die Leitungen T, (I. Impuls) und TZ (2. Impuls) angesteuert. ,)e nach Ausbildung der Zwischenspeicher Sä werden diesen in Konjunktion mit den zwei »Schrittimpulsen« auf den Leitungen T, und T, liliptllse über die Leitung T, zugeführt.The in F i g. The arrangement shown in FIG. 2 for Gray dual conversion: a four-digit Gray word in k = z log 4 = 2 clocks makes use of this mod-2 addition facility in accordance with claim 3. Flip-flops F, = F4 are provided in it. which together form a register for the four-digit Gray word G. In this case the Gray eWort G is stored in this as `-13ä13-in flip-flop Ft the Grxy component c14, in the flip = flops F2, the Gray-Kolnponente 93 and generally in the flip-flop F, the Grtty component cl ( N., @ I _;) stands. Neighboring flip-flops are more likely to be S due to intermediate feed and 0 due to disjunction circuits .; and connected by conjunctive circuits Aj, @: These logical circuits «are grounded by two temporally displaced ones. Pulses corresponding to the 1 <= 2 conversion steps are controlled via the lines T, (1st pulse) and TZ (2nd pulse). ,) e after the formation of the intermediate stores Sä are fed to them in conjunction with the two "step pulses" on the lines T, and T, liliptllse via the line T.

Zullr Verständnis der Anordnung soll die Umwandlung des 'Grav-Wortes G = LOLL beschrieben werden. F, F, F, h; 1. Schritt (i=1) a) GD (i- l) = GD (0) = G . . . . L. 0 L L b) GD (0) uni 1 Stelle nach - -rechts verschoben .......... 0 L 0 L c-t Summe iiiod-2: GD (1) ....... . L -1. L ,0- zu a) GP (O) steht in den Flip- . Floh, F', = F-, rtt hl Lin(1 c). 1)1e @'ercchiebun`@ uni cine.Steltc wird durch .4nta@r«hcnde. .it\ischen . denn Flip----l.a,.th<.Clal@thaltharc: @'crbindult`@uil. elurcliwan@=etcucstcn filbtj: I)cr Uilialn tle@ jeweils Flip-Flops wird mit dem ihm zugeführten Wert mod-2 addiert. Eine mod'-2=Addition - -wirä also von einer Durchschältutg eines Flip-Flop-Wertes, ausgelöst. Im ersten Schritt (lmpul'§ T,) werden unter Beachtung der eins t .,ell,igen Verschiebung folgende Ubertragungen, und Additionen vorgenommen: `F1\ = T21-, <F1 @ (-I-1<Fz` ' <Fz'#, Konjunktion A" -- @F2 S T31.; F21 (+) <F3@ <F3\, ,Konjunktion A21 . \F3@ T4 `F3@ (+) <F4\ ' ,;F4\, Konjunktion A31: .To understand the arrangement, the conversion of the 'Grav word G = LOLL is described. F, F, F, h; 1st step (i = 1) a) GD (i- l) = GD (0) = G. . . . L. 0 LL b) GD (0) uni 1 digit after - - shifted to the right .......... 0 L 0 L ct total iiiod-2: GD (1) ........ L -1. L, 0- to a) GP (O) stands in the flip. Flea, F ', = F-, rtt hl Lin (1c). 1) 1e @ 'ercchiebun` @ uni cine.Steltc is replaced by .4nta @ r «hcnde. .it \ ischen. because Flip ---- la, .th <.Clal @ thaltharc: @ 'crbindult` @ uil. elurcliwan @ = etcucstcn filbtj: I) cr Uilialn tle @ each flip-flops is added to the value mod-2 supplied to it. A mod'-2 = addition - is triggered by switching through a flip-flop value. In the first step (Impul'§ T,) the following transfers and additions are carried out taking into account the one t., Ell, igen shift: `F1 \ = T21-, <F1 @ (-I-1 <Fz` '<Fz '#, Conjunction A "- @ F2 S T31 .; F21 (+) <F3 @ <F3 \,, conjunction A21. \ F3 @ T4` F3 @ (+) <F4 \',; F4 \, conjunction A31 :.

Die Symbolik <F,@ bezeichnet den Inhalt des Flip-Flops F.. T." ist ein Eingangsimpuls T" (ti-ter Eingangsimpuls) am Flip-Flop Fl. Da ein Speicher (Flip=Flop)nicht gleichzeitig Information abgeben (, F,i # Ti") und aufnehmen kann, sind die Zwischenspeicher S.; vorgesehen. Diese sind= z. B. als dynamische Zwischenspeicher (Laufzeitstrecke) oder als statische Zwischenspeicher ausbildbar. Bei der Verwendung von Laufzcitstrccken müssen die* die einzelnen Schritte auslösenden Ilnpulse (Leitung TI, 7z) den zeitlichen Abstand einer Laufzeit haben. Hingegen zeigt F i g. 2a den Aufbau eines als Impulsgatter aufgebauten statischen Zwischenspeichers, wie er z: B. auch bei Schieberegistern üblich ist. Als Speicherelctnclt wirkt ein Kondensator C, als Entkopp(ungselcinent zum vorhergehenden Flip-Flop ein Widerstand R und zur nachfolgenden Logik eine Diode D. Der Kondensator C ist mit der Leitung TI zur Specherauslesung verbunden. Das Auslesen geschieht durch Anheben der Kondensatorspannung uln den Betrag der Impulsspannung auf der Leitung T, Je nachdem,. ob im Kondensator eine 1 oder 0 gespeichert wird. gerät die Diode D dann in den leitenden Zustand. oder sie bleibt gesperrt.-Diese Festsetzung möge unabhängig von möglichen Potentialdefinitionen gelten. wobei geg cbcnenfalls die Diode D umzupolen wäre. Da zum Zeitpunkt des Auslesens der Zwischenspeicher die l.Jbertragungswege zwischen den Flip-Flops festzuliegen haben. müssen die Ausleseimpulse (T,) und die Sclirittiinpulse (T,. T) in Koinzidenz sein. Nach dem ersten Schritt enthält das Register F, = F4 das Ergebnisbinärwort GD (i) = GD (1). F 2. Schriti i=2 ' a)@ GD (i- I )-= GD 0I) ......... -L L L () b) GD (1) um 2('--" -- ? Stellen stach rechts verschoben ..... 0 0 L 1. c) Stimme niöd-2: (;D (_') = D 1. 1. () L. In diesem Schritt werden die folgenden Uhrrtt'V@@Llll@@l'.li- @'(ll'@@ell(i111111eI1 F1 7-°, 1 @-`(- l , - - FT . Ktitiititrhiion 1,_' )- 1.4 'F4 . Konjunktion -I_, Die in beiden Schritten erfolgten Ubertragungen werden der Ubersichtlichkeit halber nochmals in Tabellenform angeschrieben: Flip-Flops ' FI F2 F3 Fa Schritt 1 ..... FZ F3f@ F4H - Schritt 2 ..... F3 F4 - Die Ubertragungstabelle findet ihre Formulierung für den allgemeinen Fall (N beliebig) im Anspruch 3.The symbols <F, @ denote the content of the flip-flop F .. T. "is an input pulse T" (ti-ter input pulse) on the flip-flop Fl. Since a memory (flip = flop) cannot simultaneously output (" F, i # Ti") and receive information, buffers S .; are provided. These are, for example, dynamic buffers (transit time) or static buffers When using run time channels, the pulse (line TI, 7z) triggering the individual steps must have the time interval of a run time. On the other hand, FIG. A capacitor C acts as a storage element, a resistor R acts as a decoupling element to the preceding flip-flop and a diode D to the following logic. The capacitor C is connected to the line TI for memory readout of the capacitor voltage uln the amount of the pulse voltage on the line T, depending on whether a 1 or 0 is stored in the capacitor, the diode D then turns on in the conductive state. or it remains blocked.-This determination may apply regardless of possible definitions of potential. The polarity of diode D may have to be reversed. Since at the time of reading out the buffer stores the first transmission paths between the flip-flops have to be fixed. the readout impulses (T,) and the scanning impulses (T,. T) must be in coincidence. After the first step, the register F, = F4 contains the result binary word GD (i) = GD (1). F. Step 2 i = 2 'a) @ GD (i- I) - = GD 0I) ......... -LLL () b) GD (1) by 2 ('- "-? places stabbed right shifted ..... 0 0 L 1. c) Part niöd-2: (; D (_ ') = D 1. 1. () L. In this step, the following clockrtt'V @@ Llll @@ l'.li- @ '(ll' @@ ell (i111111eI1 F1 7- °, 1 @ -` (- l, - - FT. Ktitiititrhiion 1, _ ') - 1.4' F4. Conjunction -I_, For the sake of clarity, the transfers made in both steps are again written in tabular form: Flip flops 'FI F2 F3 Fa Step 1 ..... FZ F3f @ F4 H - Step 2 ..... F3 F4 - The transfer table is formulated for the general case (N arbitrary) in claim 3.

An Hand desselben wird im folgenden in Verbindung mit F i g. 3 zur Demonstration ein Beispiel zur Umwandlung eines 8stelligen Gray-Wortes gebracht, wobei hier die notwendigen Verbindungen und Konjunktionsschaltungen A.P nur für das Flip-Flop F,i = Ft ausgerechnet werfen.On the basis of this, in the following in connection with FIG. 3 to Demonstration brought an example of converting an 8-digit Gray word, whereby here the necessary connections and conjunctions A.P only for throw the flip-flop F, i = Ft of all things.

Zur Aufnahme dieses Wortes sind N = 8 Register-Flip-Flops F, = F, vorgesehen und entsprechend k = 3 Schritten drei Leitungen T ,, T2, T3. Die Leitung T, führt einen ersten Impuls, der in Verbindung mit dem ersten Impuls auf der Leitung To den ersten Schritt auslöst. Die Leitung TZ (T3) führt einen zweiten (dritten) Impuls, der in Verbindung mit dem zweiten (dritten) Impuls auf der Leitung To den zweiten (dritten) Schritt auslöst. Als Zwischenspeicher sind: Impulsgatter nach F i g. 2a eingesetzt.: Am Ausgang der Zwischenspeicher S, (R1, Cl, D1) (j = 1) sind q = 1 +2 log (8 -1) = 1 +2 log 7 = 1-I-2,81 = 3,81 abgerundet 3 Konjunktionen Alt, A12 und A13 angeschlossen. Der zweite Eingang der Konjunktionsschaltung All ist mit der Leitung T, der von A,2 mit T und der von A13 mit der Leitung T3 verbunden.To accommodate this word, N = 8 register flip-flops F, = F, are provided and, corresponding to k = 3 steps, three lines T1, T2, T3. The line T, carries a first pulse which, in conjunction with the first pulse on the line To, triggers the first step. Line TZ (T3) carries a second (third) pulse which, in conjunction with the second (third) pulse on line To, triggers the second (third) step. The following are used as temporary storage: Pulse gates according to FIG. 2a inserted .: At the output of the buffer memory S, (R1, Cl, D1) (j = 1) are q = 1 +2 log (8 -1) = 1 +2 log 7 = 1-I-2.81 = 3 , 81 rounded off 3 conjunctions Alt, A12 and A13 attached. The second input of the conjunction circuit All is connected to line T, that of A, 2 to T and that of A13 to line T3.

Der Ausgang der Konjunktionsschaltung All führt an das (1 +2('-')) = 2te Flip-Flop F2, der von A,2 an das (1 +2(2-')) = 3te Flip-Flop F3 und der von A13 an das (1 +2(3-')) = 5te Flip-Flop F5.The output of the conjunction circuit All leads to the (1 +2 ('-')) = 2nd flip-flop F2, that of A, 2 to the (1 +2 (2- ')) = 3rd flip-flop F3 and the from A13 to the (1 +2 (3- ')) = 5th flip-flop F5.

Entsprechend wird bei den restlichen Stufen Fi = F 7 verfahren. Da eine Ubertragung vorn Flip-Flop F8 aus nicht erfolgen kann, bleibt dieses unberücksichtigt.The same procedure is followed for the remaining stages Fi = F 7 . Since a transmission from the flip-flop F8 cannot take place, this is not taken into account.

Bei der Verwendung von Laufzeitgliedern als Zwischenspeicher könnte auch hier die Leitung To entfallen. Da jedoch die Einzelimpulse ohnehin im allgemeinen durch Verteilung aus einer Gruppe von k Impulsen abgeleitet werden, stellt die Leitung To keinen zusätzlichen Aufwand dar.When using runtime elements as a buffer, could the line To is also omitted here. Since, however, the individual pulses in general anyway derived by distribution from a group of k pulses represents the line To no additional effort.

Claims

Claims: 1. Circuit arrangement for accelerated: Conversion of an N-digit binary word G given in the Gray code and present in parallel in a register into a binary word D represented in the dual code, thereby. characterized in that switching means are provided for converting into k = Z log N (k whole-number rounded up) steps, which in the i-th step (k> _ i> -1) the result binary word GD (i-1) of the -1) -th Step with itself, but shifted against each other by z = 2 (i- ') places and add modulo-2 without taking into account the z least significant binary places of the binary word in the direction of lower significance, and that the modulo-2 sum corresponds to the result binary word GD (i ) of the i-th step, the binary word to be converted in the Gray code being subjected to this operation in the first step.

2. Circuit arrangement according to claim 1, characterized in that an N-digit register (D, = D8) for recording. of the binary word converted into the dual code is provided as well as a k-stage logic network (ST = ST) made up of conjunction circuits, disjunction circuits and negation circuits, in which the outputs with the values a (1-1) 1.a (i-1 ) 2 ... a (i-1) i ... a (i-1) N and their negated values of stage (i-1) form the inputs of stage i, which these according to the rule ai.i = a (i-1) .i aU-i) (. (- 2 @ .- @ i) V a (iI.) l ' a (i-I') (lz "-".); j = 1,2 ... N logically linked to the output values ai1, cai2 ... ai; ... aiN of this stage (FIG. 1).

3. Arrangement according to claim 1, characterized in that for converting the Gray word into a dual word in k clocks, the register for receiving the binary word in the Gray code from flip-flops (F, ... Fi ... FN ) with one L output and one 0 output each, which have a changeover input that the L output of each flip-flop (F,) via a buffer (S,) with the one inputs of q = 1 +2 log (N -j) (Zlog (N -, j) rounded to an integer) Conjunction circuits. (A.il, A; 2 ... Aip ... A,) is connected that the second input of each conjunction circuit (A.in) leads to an impulse line (T.), which receives the p-th impulse of the q = k impulses provided for the Gray-Dual conversion from an irripulse distributor, and that the output of each conjunctive circuit (Ai ,,) is disjunctive to other conjunctive circuit outputs at the Change input of the (j + 2 ('' - ')) - th. Flip-flops leads (Fig. 2).

4. Arrangement according to claim 3, characterized in that the buffers are static buffers formed and with an impulse line leading all the k pulses required for conversion (To, #. Are connected (E i g. 2).

5. Arrangement according to Claim 4, characterized in that that the buffer as a pulse gate, each consisting of a resistor (R) and a capacitor (C) are formed (Fig. 2a). .