DE1119911B

DE1119911B - Electronic storage element

Info

Publication number: DE1119911B
Application number: DEL34845A
Authority: DE
Inventors: Dipl-Ing Elmar Goetz
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1959-12-03
Filing date: 1959-12-03
Publication date: 1961-12-21
Also published as: DE1127946B

Description

Elektronisches Speicherelement Es sind bereits elektronische Speicherelemente bekannt, die nur dann das an ihrem Eingang anstehende Signal speichern, wenn außer dem Speichersignal ein Speicherbefehl gegeben wird. Es sind dies Speicherelemente, die mit dynamischen Kopplungen arbeiten und dadurch nur Impulse verarbeiten können. Derartige Elemente haben den weiteren Nachteil, daß sie empfindlich gegen Störimpulse sind. Im Gegensatz zu diesen bekannten Elementen bezieht sich die Erfindung auf Schaltungsanordnungen, deren Eingangssignale keinen besonderen Forderungen unterliegen, d. h., die Elemente arbeiten auch dann einwandfrei, wenn die Eingangssignale sehr langsam von »einem Zustand (z. B. »0«) in den anderen (z. B. »L«) übergehen. Die erfindungsgemäßen Schaltungsanordnungen entsprechen teilweise Speicherelementen mit dominierendem Lösch-, teilweise Speicherelementen mit dominierendem Speicherverhalten.Electronic storage element Electronic storage elements are already known which only store the signal present at their input when a storage command is given in addition to the storage signal. These are storage elements that work with dynamic couplings and can therefore only process pulses. Such elements have the further disadvantage that they are sensitive to interference pulses. In contrast to these known elements, the invention relates to circuit arrangements whose input signals are not subject to any special requirements, i.e. In other words, the elements also work properly when the input signals change very slowly from "one state (e.g." 0 ") to the other (e.g." L "). The circuit arrangements according to the invention partly correspond to memory elements with a dominant erase behavior, and partly to memory elements with a dominant memory behavior.

Die Erfindung bezieht sich auf ein elektronisches Speicherelement, dem an gesonderten Eingängen als Gleichspannungen unterschiedlichen Potentials auftretende Speichersignale und Speicher- und Löschbefehle zugeführt werden und das aus steuerbaren Verstärkerelementen besteht. Die Erfindung besteht darin, daß an den Eingang eines zweistufigen Schaltverstärkers mit vorzugsweise zwei Ausgängen unterschiedlicher Wertigkeit eine als Potentialschieber ausgebildete Oder- oder Und-Stufe angeschaltet ist, daß an diese Stufe mindestens zwei mit den Signalen und Befehlen beaufschlagte und als Eingabe- und Haltestufe ausgebildete Und- oder Oder-Stufen angeschaltet sind, daß ein Ausgang des Schaltverstärkers auf eine der durch die äußeren Befehle beeinflußten Und- oder Oder-Stufen zurückgeführt ist und daß der Schaltverstärker mit den vorgeschalteten Stufen und diese untereinander galvanisch gekoppelt sind.The invention relates to an electronic storage element, that which occurs at separate inputs as direct voltages of different potential Memory signals and memory and erase commands are supplied and the controllable Amplifier elements consists. The invention consists in that at the entrance of a two-stage switching amplifier with preferably two different outputs Valence an OR or AND stage designed as a potential shifter is switched on is that at this stage at least two applied with the signals and commands and and or or stages designed as input and hold stages are switched on are that an output of the switching amplifier to one of the external commands influenced and or or stages is fed back and that the switching amplifier with the upstream stages and these are galvanically coupled to one another.

Es wurde bereits ein elektronisches Speicherelement mit wahlweise dominierendem Speicher- oder Löschverhalten vorgeschlagen, bei welchem eine aus zwei Transistoren gebildete Schaltung mit zwei Ausgängen unterschiedlicher Wertigkeit verwendet wird, wobei an den Eingang eine Oder-Stufe angeschaltet ist. Dieser Oder-Stufe ist eine Nicht-Stufe vorgeschaltet. An diese Nicht-Stufe ist eine zweite Oder-Stufe angeschaltet, wobei eine Diode dieser Oder-Stufe mit einem Ausgang der Transistorschaltung verbunden ist. Die der Transistorschaltung vorgeschaltete Oder-Stufe wird wahlweise als Eingabestufe oder als Kopplungsstufe mit Löschung benutzt. Die zweite, der Nicht-Stufe vorgeschaltete Oder-Stufe hat die Funktion einer Haltestufe und Löschung oder einer Haltestufe und Eingabe. Der Nachteil des vorgeschlagenen Speicherelementes besteht darin, daß bei Eingabe von Signalen in das Speicherelement der vorher an einem Ausgang anstehende Wert stets erst gelöscht werden muß und daß darauf erst die Durchschaltung des am Eingang anstehenden Signals erfolgt.There was already an electronic storage element with optional dominant storage or deletion behavior proposed, in which one from Circuit formed by two transistors with two outputs of different valence is used, whereby an OR stage is connected to the input. This or level is preceded by a non-stage. At this non-level there is a second or-level switched on, with a diode of this OR stage with an output of the transistor circuit connected is. The OR stage connected upstream of the transistor circuit is optional used as an input stage or as a coupling stage with deletion. The second, the non-level upstream or stage has the function of a holding stage and deletion or a Hold level and input. The disadvantage of the proposed memory element is there in that when signals are input into the memory element the previously at an output pending value must always be deleted first and that only then the connection of the signal present at the input.

Die Erfindung wird mit weiteren vorteilhaften Ausbildungen an Hand von in den Fig. 1 bis 8 dargestellten Ausführungsbeispielen näher erläuterL Gleiche Elemente tragen in den Figuren gleiche Bezugszeichen.The invention will be explained in more detail with further advantageous embodiments on the basis of the exemplary embodiments illustrated in FIGS. 1 to 8. Identical elements have the same reference symbols in the figures.

Die Schaltungsanordnung nach der Fig. 1 besteht aus einer ersten Und-Stufe &, die als Eingabestufe bezeichnet sei, da ihr sowohl das Speichersignal (Klemme S) als auch der Speicher- und Löschbefehl (Klemmen t und 1) zugeführt werden. Das Speichersignal S bzw. die Speicher- und Löschbefehle t, 1 sind Gleichspannungen, die entweder das Potential der Klemme -Ub Volt oder etwa das der Klemme 0 Volt haben. Das Potential - ub sei mit L und das Potential 0 Volt mit 0 bezeichnet. Die Und-Stufe & besteht aus den drei Dioden 1, 2, 3 und dem-Widerstand 4. Es ist eine weitere Und-Stufe & vorgesehen, die aus den Dioden 5, 6, 7 und dem Widerstand 8 besteht. Die Diode 7 ist mit der Diode 3 der Und-Stufe & verbunden. Die Diode 6 ist an eine Klemme t geführt, an der stets der negierte Wert von t auftritt. Die Diode 5 stellt eine Rückführungsdiode dar. Den beiden Und-Stufen &, & ist eine Oder-Stufe V nachgeschaltet, die aus den Dioden 9, 10 und den Widerständen 11, 12 besteht. Der Widerstand 11 kann gegebenenfalls auch entfallen und stellt lediglich einen Strombegrenzungswiderstand dar. An die Oder-Stufe V ist ein Schaltverstärker N geschaltet, der aus den beiden Transistoren 13, 14 besteht, die über den Widerstand 15 gleichspannungsgekoppelt sind. Die Außenwiderstände des Verstärkers N sind mit 16, 17 bezeichnet. Die Basiselektroden sind über die Widerstände 12, 18 an. positives Potential +ub geschaltet. Jede Verstärkerstufe 13, 14 hat einen Ausgang A bzw. B. Die Kollektorelektrode des Transistors 14 ist mit der Und-Stufe & über die bereits oben erwähnte Diode 5 verbunden.The circuit arrangement according to FIG. 1 consists of a first AND stage &, which is referred to as the input stage, since it receives both the storage signal (terminal S) and the storage and erase command (terminals t and 1) . The storage signal S or the storage and erase commands t, 1 are direct voltages which either have the potential of the terminal -Ub volts or approximately that of the terminal 0 volts. Let the potential - ub be denoted by L and the potential of 0 volts by 0 . The AND stage & consists of the three diodes 1, 2, 3 and the resistor 4. Another AND stage & , which consists of the diodes 5, 6, 7 and the resistor 8, is provided. The diode 7 is connected to the diode 3 of the AND stage & . The diode 6 is connected to a terminal t at which the negated value of t always occurs. The diode 5 represents a feedback diode. The two AND stages &, & are followed by an OR stage V, which consists of the diodes 9, 10 and the resistors 11, 12. The resistor 11 can optionally also be omitted and merely represents a current limiting resistor. A switching amplifier N is connected to the OR stage V and consists of the two transistors 13, 14 which are DC-coupled via the resistor 15. The external resistances of the amplifier N are denoted by 16, 17. The base electrodes are connected via the resistors 12, 18 . positive potential + ub switched. Each amplifier stage 13, 14 has an output A or B. The collector electrode of the transistor 14 is connected to the AND stage & via the diode 5 already mentioned above.

Die Schaltungsanordnung zeichnet sich durch folgende Vorteile aus. Das Speicherelement speichert das am Eingang der Klemme S anstehende Speichersignal L oder 0 erst, wenn der Speicherbefehl t = L ist. Ist gespeichert, so bleibt auch nach Verschwinden von t = L (t wird dann also = 0) der von S aufgenommene Wert (L oder 0) gespeichert. An S liegende weitere Speichersignale haben keinen Einfluß auf das Speicherelement, solange t = 0 ist. Das gespeicherte Signal S kann also beliebig lange gespeichert werden. Tritt ein Löschbefehl 1 = 0 auf, was dem Löschbefehl 1 = L (1 ist der negierte Löschbefehl), also vorhanden, entspricht, so wird der Ausgang A auf jeden Fall gelöscht, unabhängig davon, ob der Speicherbefehl t = 0 oder L ist.The circuit arrangement is characterized by the following advantages. The memory element only stores the memory signal L or 0 present at the input of terminal S when the memory command t = L. If stored, the value recorded by S (L or 0) remains stored even after t = L disappears (t is then = 0) . Further memory signals applied to S have no influence on the memory element as long as t = 0 . The stored signal S can therefore be stored for as long as desired. If a delete command 1 = 0 occurs, which corresponds to the delete command 1 = L (1 is the negated delete command), i.e. it is present, output A is always deleted, regardless of whether the storage command t = 0 or L is.

Nachstehend soll die Wirkungsweise erläutert werden, wobei angenommen sei, daß der Löschbefehl 1 = 0, also 1 = L sei, d. h., es soll nicht gelöscht werden. Ferner sei angenommen, daß durch den letzten Speichervorgang der Wert L gespeichert wurde, so daß dieser Wert jetzt am AusgangA steht. Am Ausgang B steht entsprechend der Wert 0. Schließlich sei noch angenommen, daß der Speicherbefehl t jetzt den Wert 0 hat und an der Klemme S das Speichersignal 0 liegt. Die Werte sind in die Schaltung eingetragen. Ist t = 0, so ergibt sich für t = L. The mode of operation will be explained below, assuming that the delete command is 1 = 0 , i.e. 1 = L, i.e. i.e. it should not be deleted. It is also assumed that the value L was saved during the last storage process, so that this value is now at output A. The value 0 is accordingly at output B. Finally, it is also assumed that the memory command t now has the value 0 and the memory signal 0 is applied to terminal S. The values are entered in the circuit. If t = 0, then for t = L.

Am Eingang der Dioden 1, 2, 3 der Und-Stufe & liegen somit die Werte OOL. An deren Ausgang ergibt sich der Wert 0. Der Wert würde sich auch nicht ändern, wenn beispielsweise an S der Wert L liegen würde. Solange der Speicherbefehl t nicht L wird, kommt das an S anstehende Speichersignal nicht zur Wirkung.The values OOL are therefore at the input of diodes 1, 2, 3 of the AND stage &. The value 0 results at its output. The value would also not change if the value L were at S, for example. As long as the memory command t does not become L, the memory signal present at S does not take effect.

Am Eingang der Dioden 5, 6, 7 der Und-Stufe K ergibt sich folgender Zustand: Diode 5 = L, weil der Ausgang a # L ist. Diode 6 = L, da t = L ist, und Diode 7 = L, da diese mit der Klemme 1 = L verbunden ist. Am Ausgang der Und-Stufe K ergibt sich somit der Wert L. Am Eingang der Dioden 9, 10 der Oder-Stufe V stehen die Werte 0 und L an. Das ergibt am Ausgang der Oder-Stufe V den Wert L. Dieser liegt am Eingang der ersten Verstärkerstufe 13. An deren Ausgang tritt der Wert 0 auf, der wegen der galvanischen Kopplung auch am Eingang der zweiten Verstärkerstufe 14 auftritt, so daß schließlich an deren Ausgang A der Wert L liegt, wie auch gefordert ist.The following state results at the input of the diodes 5, 6, 7 of the AND stage K : Diode 5 = L, because the output is a # L. Diode 6 = L, since t = L, and diode 7 = L, as this is connected to terminal 1 = L. The value L is thus obtained at the output of the AND stage K. The values 0 and L are present at the input of the diodes 9, 10 of the OR stage V. This results in the value L at the output of the OR stage V. This is at the input of the first amplifier stage 13. At its output the value 0 occurs, which also occurs at the input of the second amplifier stage 14 because of the galvanic coupling, so that ultimately at its Output A has the value L, as is also required.

Es war angenommen, daß am AusgangA vom letzten Speichervorgang der WertL stehen sollte. Offensichtlich hat sich dieser Wert nicht geändert, trotzdem der Speicherbefehl t = 0 geworden ist und sich auch das SpeichersignalS vom WertL auf den Wert 0 geändert hat. Änderungen der Werte des Speichersignals S im jetzigen Zustand der Anordnung haben auf diese wegen Speicherbefehl t = 0 eben gar keinen Einfluß. Es sei nun angenommen, es wird ein Speicherbefehl t = L gegeben. In diesem Fall müßte das anstehende Speichersignal S = 0 gespeichert werden und am.Ausgang A auftreten.It was assumed that the value L should be at output A from the last storage process. Obviously, this value has not changed, despite the fact that the storage command t = 0 and the storage signal S has also changed from the value L to the value 0. Changes in the values of the memory signal S in the current state of the arrangement have no influence at all on it because of the memory command t = 0. It is now assumed that a storage command t = L is given. In this case the pending memory signal S = 0 would have to be stored and appear at output A.

Wird t= L, so ergibt sich am Ausgang der Und-Stufe& der Wert 0. An der Klemme t der Und-Stufe&' tritt der negierte Wert von t, also 0 auf. Damit ergibt sich am Ausgang der Und-Stufe & der Wert 0. Am Ausgang der Oder-Stufe V tritt der Wert 0 auf. Dieser Wert wird über die Stufen 13, 14 übertragen, so daß am Ausgang A an Stelle des bisherigen Wertes L oder Wert 0 steht. Damit steht nun auch am Eingang der Diode 5 der Und-Stufe & der Wert 0. Selbst wenn jetzt wieder der Speicherbefehl t = 0 und entsprechend t = L wird, bleibt der gespeicherte Wert 0 am Ausgang A erhalten. In diesem Fall wird der Ausgang der beiden Und-Stufen &, &, = 0. If t = L, the value 0 results at the output of AND stage &'The negated value of t, i.e. 0 , occurs at terminal t of AND stage &'. This results in the output of the AND-stage & the value 0. The output of the OR stage V takes the value 0. This value is transmitted via stages 13, 14, so that the previous value L or value 0 is at output A instead of the previous value. This means that the value 0 is now also at the input of the diode 5 of the AND stage &. Even if the storage command t = 0 again and correspondingly t = L, the stored value 0 at output A is retained. In this case the output of the two AND stages &, &, = 0.

Steht nunmehr das Speichersignal S = L am Eingang der Und-Stufe &, so hat dieses wegen t = 0 keine Wirkung auf die Anordnung. Erst wenn t = L wird, ergibt sich am Ausgang der Und-Stufe & der Wert L. Trotzdem t seinen Wert von L auf 0 geändert hat, bleibt am Ausgang der Und-Stufe &! der Wert 0 bestehen. Das ergibt am Ausgang der Oder-Stufe V den Wert L, der am Ausgang der Stufe 13 den Wert 0 und am Ausgang A den Wert L ergibt.If the storage signal S = L is now at the input of the AND stage &, this has no effect on the arrangement because of t = 0. Only when t = L does the value L result at the output of the AND stage &. Even though t has changed its value from L to 0 , & remains at the output of the AND stage &! the value 0 exist. This results in the value L at the output of the OR stage V, which results in the value 0 at the output of stage 13 and the value L at the output A.

Das Speichersignal S L ist also gespeichert. Wird t = 0 und damit t L, so wird der Ausgang der Und-Stufe & = 0, der Ausgang der Und-Stufe & = L. Das ergibt am Ausgang der Oder-Stufe V = L. Der Wert L am Ausgang A bleibt damit unverändert.The storage signal S L is thus stored. If t = 0 and thus t L, the output of the AND stage & = 0, the output of the AND stage & = L. This results in V = L at the output of the OR stage. The value L at output A remains thus unchanged.

Wird der Löschbefehl 1 = 0, was einem Löschbefehl 1 = L entspricht, so wird der Ausgang der Und-Stufe & = 0. Der Eingang der Diode 7 der Und-Stufe K wird wegen 1 = 0 gleichfalls 0. Damit wird auch der Ausgang der Und-Stufe &# = 0, so daß auch der Ausgang der Oder-Stufe V = 0 wird. Damit wird der am Ausgang A stehende Wert L gelöscht und wird 0. der Wert bleibt auch # 0, wenn der Löschbefehl 1 wieder L wird.If the delete command 1 = 0, which corresponds to a delete command 1 = L, the output of the AND stage & = 0. The input of the diode 7 of the AND stage K also becomes 0. Because of 1 = 0 , the output is also 0 the AND stage &# = 0, so that the output of the OR stage is also V = 0 . This deletes the value L at output A and becomes 0. The value also remains # 0 when the delete command 1 becomes L again.

Eine Löschung des am Ausgang A stehenden Wertes tritt auch auf, wenn der Speicherbefehl t # L ist. Unabhängig, was an der Klemme S ansteht, also der Wert 0 oder L, wird beim Speicherbefehl t = L -ÜÜd Löschbefehl 1 = 0 der Ausgang der Und-Stufe & = 0. Unabhängig davon, was am Eingang der Dioden 5 und 6 steht, wird wegen der Kopplung der Diode 7 mit der Klemme 1 der Ausgang der Und-Stufe & stets den Wert 0 haben. Beide Ausgänge der Und-Stufen &, K = 0 ergibt jedoch Löschung des am Ausgang A stehenden Wertes. Am Ausgang B der Anordnung steht stets der negierte Wert von Ausgang A an. B kann gegebenenfalls auch entfallen. Durch Einfügen des Widerstandes 19, der für den Schaltverstärker eine Mittkopplung bedeutet, erhält letzterer Schaltverhalten (Bistabilität). Die Anordnung hat offensichtlich dominierendes Löschverhalten.The value at output A is also deleted when the storage command is t # L. Regardless of what is pending at terminal S , i.e. the value 0 or L, the output of the AND stage & = 0 with the storage command t = L -ÜÜd delete command 1 = 0, regardless of what is at the input of diodes 5 and 6 , because of the coupling of diode 7 with terminal 1, the output of AND stage & will always have the value 0 . Both outputs of the AND stages &, K = 0 , however, result in deletion of the value at output A. The negated value of output A is always present at output B of the arrangement . B can optionally also be omitted. By inserting the resistor 19, which means a feedback for the switching amplifier, the latter receives switching behavior (bistability). The arrangement obviously has dominant extinguishing behavior.

Die Fig. 2 zeigt eine etwas abgewandelte Anordnung, die dominierendes Speicherverhalten besitzt. Der Löschbefehl 1 beeinflußt hier die Und-Stufe &. Auf die Und-Stufe & wirkt nur das Speichersignal S und der Speicherbefehl t ein.FIG. 2 shows a somewhat modified arrangement which has dominant storage behavior. The delete command 1 influences the AND level & here. Only the memory signal S and the memory command t act on the AND stage &.

In der Anordnung nach der Fig. 1 wurde bei einem Löschbefehl 1 = 0 auf jeden Fall der am Ausgang A stehende Wert gelöscht, unabhängig davon, ob der Speicherbefehl t = L oder 0 war. Bei der Anordnung nach der Fig. 2 wird nur gelöscht, wenn der Löschbefehl 1 = 0 und der Speicherbefehl t = 0 ist. Bei t = L wird also nicht gelöscht.In the arrangement according to FIG. 1 , in the case of a delete command 1 = 0 , the value at output A was deleted in any case, regardless of whether the storage command t = L or 0 . In the arrangement according to FIG. 2, erasure occurs only when the erase command 1 = 0 and the storage command t = 0 . At t = L there is no erasure.

Es sei angenommen, es wurde gerade der Wert L gespeichert, so daß dieser am Ausgang A (Fig. 2) steht. Der Speicherbefehl t sei 0 geworden. An der Klemme S stehe das Speichersignal L an. An der Diode 5 ergibt sich L, an t = L, an 1 = L, an S = L und an t = 0. Der Ausgang der Und-Stufe & ist = 0, der der Und-Stufe &' = L. Das ergibt am Ausgang der Oder-Stufe V = L, und damit bleibt der Wert L am Ausgang A unverändert. Am Ausgang B kann der Wert 0 abgenommen werden. Wird 1 = 0, so wird der Ausgang der Oder-Stufe V = 0 und damit auch der Wert am Ausgang A. Der Ausgang A wird also durch den Löschbefehl 1 = 0 gelöscht, wenn der Speicherbefehl t = 0. Ist der Speicherbefehl t =L, so ergibt sich am Ausgang der Und-Stufe & = L. Am Ausgang der Und-Stufe K ergibt sich der Wert 0. Das ergibt an dem Ausgang der Oder-Stufe den Wert L, und damit wird der Wert L gespeichert und steht am Ausgang A. Es sei bemerkt, daß der Löschbefehl 1 = 0 ist, der bei t = 0 den Einfluß der Löschung des am Ausgang A stehenden Wertes hatte. Jetzt ist t jedoch = L, und 1 = 0 hat keinen Einfluß auf den gespeicherten Wert. Bei dieser Anordnung wird also nur gelöscht, wenn 1 = 0 und t = 0 ist. Die Anordnung hat somit dominierendes Speicherverhalten.It is assumed that the value L has just been stored so that it is at output A (FIG. 2). The storage command t has become 0. The memory signal L is present at terminal S. At the diode 5 we get L, at t = L, at 1 = L, at S = L and at t = 0. The output of the AND stage & is = 0, that of the AND stage &' = L. That results in V = L at the output of the OR stage, and thus the value L at output A remains unchanged. The value 0 can be taken from output B. If 1 = 0, the output of the OR stage V = 0 and thus also the value at output A. Output A is therefore deleted by the delete command 1 = 0 when the storage command t = 0. If the storage command t = L, the result is & = L at the output of the AND stage. The value 0 results at the output of the AND stage K. This results in the value L at the output of the OR stage, and thus the value L is stored and remains at output A. It should be noted that the delete command 1 = 0 , which at t = 0 had the effect of deleting the value at output A. However, now t = L, and 1 = 0 has no effect on the stored value. With this arrangement, erasure is only carried out if 1 = 0 and t = 0 . The arrangement thus has dominant storage behavior.

Die Fig. 3 zeigt eine weitere Anordnung mit dominierendem Löschverhalten, bei der der Löschbefehl jedoch nicht einer der Und-Stufen, sondern der Oder-Stufe zugeführt wird.FIG. 3 shows a further arrangement with a dominant erase behavior, in which the erase command is not fed to one of the AND stages but rather to the OR stage.

Bei t = 0 wird am Ausgang der Und-Stufe & stets der Wert0 auftreten, unabhängig vom gerade anS liegenden Wert. Wurde gerade der WertL gespeichert, also AusgangA = L, so ergibt sich wegen t = L am Ausgang der Und-Stufe &' der Wert 0. Das ergibt am Ausgang der Oder-Stufe V den Wert 0. Am Ausgang der Verstärkerstufe 14 tritt der Wert 0 auf, und entsprechend wird der Wert L am Ausgang A gehalten. Wird nun t = L und damit t = 0, so ergibt sich am Ausgang der Und-Stufe & der Wert L und am Ausgang der Und-Stufe K der Wert 0. Das ergibt am Ausgang der Oder-Stufe V den Wert L und damit auch am Ausgang B. Der Ausgang A hat dann den Wert 0, was dem Speichersignal S = 0 entspricht. Ist das Speichersignal S = 0 und t = L, so wird am Ausgang A der Wert L auftreten. Der Wert S = 0 entspricht S = L, also Speichersignal vorhanden. Soll der Wert L am AusgangA gelöscht werden, so wird der Löschbefehl 1 = L über die Diode 20 gegeben, die ein Teil der Oderstufe V darstellt. Am Ausgang dieser Stufe tritt der Wert L auf, der den Wert L des Ausganges A löscht (6). At t = 0 , the value 0 will always appear at the output of the AND stage & , regardless of the value currently applied to S. The Wertl just saved, so AusgangA = L, the AND-stage &'the value 0. arises because t = L at the output the results at the output of the OR stage V 0. At the output of the amplifier stage 14 enters the Value 0 , and the value L is held at output A accordingly. If t = L and thus t = 0, the value L results at the output of the AND stage & and the value 0 at the output of the AND stage K. This results in the value L at the output of the OR stage V and thus also at output B. Output A then has the value 0, which corresponds to the storage signal S = 0 . If the memory signal S = 0 and t = L, the value L will appear at output A. The value S = 0 corresponds to S = L, i.e. a memory signal is present. If the value L at output A is to be deleted, the delete command 1 = L is given via the diode 20, which is part of the OR stage V. The value L appears at the output of this stage, which clears the value L of output A (6).

Die Fig. 4 zeigt wieder eine Anordnung mit dominierendem Speicherverhalten. In den Rückführungskreis der Und-Stufe K ist hier eine weitere aus den Dioden 21, 22 und dem Widerstan d 23 bestehende Oder-Stufe V' eingefügt, wobei der Löschbefehl 1 dieser Stufe zugeführt wird. Diese Stufe sei daher als Löschstufe bezeichnet. Es sei angenommen, daß t=O, S=L, t=Lund l= 0 sei. Es seifernerL gespeichert worden, so daß jetzt dieser Wert am Ausgang A liege. Am Ausgang der Und-Stufe & ergibt sich dann der Wert 0. Am Ausgang der Oder-Stufen 21, 22, 23 liegt wegen Ausgang der Verstärkerstufe 14 = 0 und wegen 1 = 0 der Wert 0. Damit hat auch der Ausgang der Und-Stufe & und der der Oder-Stufe V den Wert 0. Wie gefordert, liegt am Ausgang A der Wert L. Tritt nun ein Löschbefehl 1 = L auf, so wird der Ausgang der Und-Stufe & = L. Damit wird auch der Ausgang der Oder-Stufe V = L, und der Ausgang A wird 0, d. h., der Wert L ist gelöscht.4 again shows an arrangement with a dominant storage behavior. In the feedback loop of the AND stage K , a further OR stage V 'consisting of the diodes 21, 22 and the resistor 23 is inserted, the erase command 1 being fed to this stage. This stage is therefore referred to as the extinguishing stage. It is assumed that t = O, S = L, t = L, and l = 0 . It has also been saved so that this value is now at output A. The value 0 then results at the output of the AND stage &. At the output of the OR stages 21, 22, 23 there is 0 because of the output of the amplifier stage 14 and the value 0 because of 1 = 0. Stage & and that of the OR stage V has the value 0. As required, the value L is at output A. If a delete command 1 = L now occurs, the output of the AND stage & = L. This also sets the output the OR stage V = L, and the output A becomes 0, i.e. that is, the value L is cleared.

Der Löschbefehl 1 = L ist jedoch ohne Einfluß, wenn der Speicherbefehl t = L ist. Es sei angenommen, an S stehe der Wert L an, t sei # L. t wird dann 0. Der Ausgang A sei L und der Löschbefehl 1 sei zunächst = 0. Am Ausgang der Und-Stufe & tritt der Wert L auf und am Ausgang der Und-Stufe K der Wert 0. Am. Ausgang der Oder-Stufe V tritt dann der Wert L auf, und am Ausgang B tritt entsprechend der Wert L auf. Tritt jetzt der Löschbefehl 1 = L auf, wobei der Speicherbefehl t # L noch wirkt, so ändert dies nichts am Zustand der Und-Stufe &'. Am Eingang der Diode 5 lag wegen Ausgang B = L bereits der Wert L. Der Löschbefehl 1 der Stufe V ist auch L und ändert somit am Zustand der Und-Stufe &' nichts. Offensichtlich hat der Löschbefehl 1 = L nur einen Einfluß auf die Anordnung, wenn der Speicherbefehl t = 0 ist.The delete command 1 = L, however, has no effect when the storage command t = L. It is assumed that S has the value L, t is # L. t is then 0. The output A is L and the delete command 1 is initially = 0. The value L occurs at the output of the AND stage & and on The output of the AND stage K has the value 0. Am. The value L then occurs at the output of the OR stage V, and the value L appears at the output B accordingly. If the delete command 1 = L now occurs, with the storage command t # L still effective, this does not change anything in the state of the AND stage &'. At the input of the diode 5 the value L was already due to the output B = L. The delete command 1 of stage V is also L and thus does not change the state of the AND stage &'. Obviously, the delete command 1 = L only has an influence on the arrangement when the storage command t = 0 .

Die Fig. 5 zeigt eine Anordnung, bei der an Stelle der als Oder-Stufe ausgebildeten Löschstufe eine Und-Stufe &' verwendet wird. Die Anordnung hat gleichfalls wieder dominierendes Speicherverhalten. Die Löschstufe &" besteht aus den Dioden 24, 25 und dem Widerstand 26. Der Ausgang dieser Stufe ist an eine der Oder-Stufe V zugeordnete Diode 27 geschaltet. Die Diode 25 ist mit der Diode 6 verbunden, an beiden wirkt der Speicherbefehl t. Die eingezeichneten Werte zeigen, daß das anliegende Speichersignal S bei einem Speicherbefehl t = 0 und t = L keinen Einfluß auf die Anordnung hat, unabhängig davon, ob das Signal S = L oder 0 ist. Am Ausgang A steht der gespeicherte Wert L an. Erscheint der Löschimpuls 1 = L, so wird wegen der Kopplung der Löschstufe K' mit der Diode 27 der Ausgang der Oder-Stufe V der Wert = L und damit der Ausgang A = 0. Dieser Wert bleibt auch bestehen, da der Ausgang der Verstärkerstafe 14 dadurch L geworden ist, was am Ausgang der Und-Stufe& den WertL ergibt, wie es zwecks Haltung des Wertes 0 am Ausgang A auch erforderlich ist. Der Löschbefehl 1 = L kann wieder 0 werden, ohne daß sich etwas ändert. Der Ausgang der Oder-Stufe V bleibt nach wie vor = L. Ist der Speicherbefehl t # L, so hat der Löschbefehl 1 = L keinen Einfluß, da der Ausgangswert der Oder-Stufe V bereits durch den Speicherbefehl t = L den Wert L hat. Der Löschbefehl 1 = L hat also nur Einfluß, wenn der Speicherbefehl t = 0 ist.FIG. 5 shows an arrangement in which an AND stage &'is used instead of the erase stage designed as an OR stage. The arrangement also has dominant storage behavior again. The extinction stage &"consists of the diodes 24, 25 and the resistor 26. The output of this stage is connected to a diode 27 assigned to the OR stage V. The diode 25 is connected to the diode 6 , and the storage command t acts on both. the plotted data show that the adjacent memory signal S at a store instruction t = 0 and t = L has no influence on the arrangement, regardless of whether the signal S = L or 0. at the output a of the stored value L is present. If the erase pulse 1 = L appears, because of the coupling of the erase stage K 'with the diode 27, the output of the OR stage V has the value = L and thus the output A = 0. This value remains as the output of the amplifier 14 has thereby become L, which results in the value L at the output of the AND stage &, as is also required for the purpose of maintaining the value 0 at output A. The delete command 1 = L can become 0 again without changing anything Or level V remains as before = L. Is that Storage command t # L, the delete command 1 = L has no effect, since the output value of the OR stage V already has the value L due to the storage command t = L. The delete command 1 = L therefore only has an effect if the storage command t = 0 .

Bei den nachfolgend beschriebenen Anordnungen ist an den Eingang des Schaltverstärkers stets eine Und-Stufe angeschaltet, und an diese zwei oder drei Oder-Stufen und in einem Falle ist in den Rückführkreis als Löschstufe eine Und-Stufe vorgesehen.With the arrangements described below, the input of the Switching amplifier always connected to an AND stage, and to these two or three Or stages and in one case there is an AND stage in the feedback loop as a quenching stage intended.

Wie aus der Fig. 6 ersichtlich, werden nunmehr zwei Oder-Stufen V', V" die Speichersigaale und Speicher- und Löschbefehle zugeführt. Die Oder-Stufe V' stellt die Eingabestufe und die Oder-Stufe V" die Haltestufe dar. Diesen Oder-Stufen ist die Und-Stufe &... nachgeschaltet, die wiederum mit dem Eingang des Schaltverstärkers N verbunden ist. Die Oder-Stufe Y' besteht aus den Dioden 30, 31 und dem Widerstand 32, die Oder-Stufe Y' besteht aus den Dioden 33, 34 und dem Widerstand 35. Die Und-Stufe &"" besteht schließlich aus den Dioden 36, 37, 38 und dem Widerstand 39. Der Löschbefehl 1 ist dabei an die Diode 38 geführt, der ein weiterer Widerstand 40 vorgeschaltet ist (Oder-Stufe mit einem Eingang). Es sei angenommen, die eingezeichneten Werte ständen in der Anordnung an. Wird jetzt t = L und damit t = 0, so ergibt sich am Ausgang der Eingabestufe V' der Wert 0. Damit ergibt sich am Ausgang der Und-Stufe &"" der Wert 0. Der bisher anstehende Wert L am Ausgang A ist in den Wert 0 umgewandelt. Dieser hält sich auch, da der Ausgang der Haltestufe V... auf jeden Fall den Wert 0 ergibt, so daß am Ausgang der Und-Stufe &"' gleichfalls der Wert 0 herrscht und damit auch am Ausgang A. Soll dieser Wert gelöscht werden, so muß der Löschbefehl 1 =O werden, was dem Löschbefehl 1 = L entspricht. In diesem Falle wird der Ausgang der Und-Stufe &"' stets =t 0 und damit der Wert 0 des Ausganges A gelöscht. Es erscheint der Wert L. Dabei ist es unabhängig, ob der Speicherbefehl t = L oder 0 ist. Gelöscht wird auf jeden Fall. Die Anordnung hat also dominierendes Löschverhalten.As can be seen from FIG. 6 , two OR levels V ', V "are now supplied to the storage areas and save and delete commands. The OR level V' represents the input level and the OR level V" represents the hold level Stages is followed by the AND stage & ... , which in turn is connected to the input of the switching amplifier N. The OR stage Y ' consists of the diodes 30, 31 and the resistor 32, the OR stage Y' consists of the diodes 33, 34 and the resistor 35. The AND stage &"" finally consists of the diodes 36, 37, 38 and the resistor 39. The delete command 1 is passed to the diode 38 , which is preceded by a further resistor 40 (OR stage with an input). It is assumed that the values shown are in the arrangement. Is now t = L and t = 0, the input level V 'the value 0. This results at the output of the AND stage &"" results at the output of 0. The previously pending value L at the output A is in converted to the value 0 . This also holds because the output of the holding stage V ... in any case results in the value 0 , so that the value 0 also prevails at the output of the AND stage &"'and thus also at the output A. This value should be deleted , the delete command must be 1 = O , which corresponds to the delete command 1 = L. In this case, the output of the AND stage &"'always = t 0 and thus the value 0 of output A is deleted. The value L appears. It does not matter whether the save command t = L or 0 . It will definitely be deleted. The arrangement therefore has dominant extinguishing behavior.

Die Fig. 7 zeigt eine Anordnung, bei der drei Oder-Stufen V', V", V"*"* verwendet werden, wobei eine als Löschstufe (V"") ausgebildet ist. Die Anordnung stimmt bis auf die Einfügung der als Löschstufen ausgebildeten und aus den Dioden 41, 42 und dem Widerstand 40 bestehenden Oder-Stufe V... mit der Anordnung nach der Fig. 6 überein, jedoch hat die Anordnung nach Fig. 7 dadurch dominierendes Speicherverhalten. Gelöscht wird nur, wenn der Speicherbefehl t = 0 und der Speicherbefehl t = L ist. Ist t # L und t = 0, so hat der Löschbefehl 1 = 0 entsprechend 1 # L keinen Einfluß. 7 shows an arrangement in which three OR stages V ', V ", V" * "* are used, one being designed as an erase stage (V"") formed and composed of the diodes 41, 42 and the resistor 40 or stage V ... with the arrangement of FIG. 6 match, however, the assembly 7 has to Fig. characterized dominant memory behavior. is deleted only if the store instruction t = 0 and the storage command t = L. If t # L and t = 0, then the delete command 1 = 0 corresponding to 1 # L has no effect.

Bei der Anordnung nach der Fig. 8 ist in Jen Rückführungskreis vom Schaltverstärker N und Oder-Stufe V" eine als Löschstufe ausgebildete Und-Stufe &... angeordnet, die aus den Dioden 43, 44 und dem Widerstand 45 besteht. Die Anordnung hat dadurch wieder, im Gegensatz zur sonst gleichen Anordnung nach der Fig. 6, dominierendes Speicherverhalten.In the arrangement of FIG. 8 in Jen recirculation circuit by the switching amplifier N and OR stage V "designed as a quenching stage and stage & disposed ..., consisting of the diodes 43, 44 and the resistor 45. The arrangement has as a result, in contrast to the otherwise identical arrangement according to FIG. 6, dominant storage behavior.

Claims

PATENT CLAIM: 1. Electronic storage element to which storage signals and storage and erase commands appearing as direct voltages of different potentials are fed to separate inputs and which consists of controllable amplifier elements, characterized in that at the input of a two-stage switching amplifier with preferably two outputs of different valence one as a potential shifter trained OR or AND stage is switched on that at least two with the signals and commands acted upon and trained as input and holding stage AND or OR stages are switched on that an output of the switching amplifier to one of the external commands influenced and or or stages is fed back and that the switching amplifier with the upstream stages and these are galvanically coupled to each other.

2. Element according spoke 1, characterized in that the AND or OR stages designed as a holding stage are controlled by the negated value of the memory command acting on the input stage, in addition to the switching amplifier. 3. Element according to claim 1 and 2, characterized in that the delete command of the input stage and the holding stage is supplied directly (Fig. 1). 4. Element according spoke 1 and 2, characterized in that the delete command is fed directly to the holding stage (Fig. 2). 5. Element according spoke 1 and 2, characterized in that the delete command is fed to the input of the OR stage connected upstream of the switching amplifier (Fig. 3). 6. Element according spoke 1 and 2, characterized in that the delete command is fed to the holding stage via an OR stage (V) (Fig. 4). 7. Element according to claim 1 and 2, characterized in that the delete command is fed to the input of the switching amplifier via an AND stage (&) (Fig. 5). 8. Element according to claim 1 and 2, characterized in that the delete command is fed directly to the AND stage connected upstream of the amplifier input (Fig. 6). 9. Element according to claim 1 and 2, characterized in that the delete command is fed to the AND stage connected upstream of the amplifier input via an OR stage (V "') (Fig. 7). 10. Element according to claims 1 and 2, characterized in that characterized in that the delete command is fed via an AND stage (& ....) to the holding stage designed as an OR stage (V "") (Fig. 8). Documents considered: German Patent No. 1082 297.