DE10393883T5

DE10393883T5 - Zeitablauferzeugungsschaltung und das die Zeitablauferzeugungsschaltung aufweisendes Halbleitertestgerät

Info

Publication number: DE10393883T5
Application number: DE10393883T
Authority: DE
Inventors: Noriaki Chiba
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2002-12-13
Filing date: 2003-12-12
Publication date: 2005-11-17
Also published as: JPWO2004055532A1; JP4721707B2; US20060056269A1; WO2004055532A1; US7294998B2

Abstract

Takterzeugungsschaltung, umfassend:
einen Taktspeicher, der festgelegte Taktdaten enthält; und
einen Zähler zum Laden von Taktdaten, die aus dem Taktspeicher ausgegeben werden, und zum Ausgeben eines Impulssignals mit einem Takt, der durch die Taktdaten indiziert wird,
wobei die Takterzeugungsschaltung darüber hinaus Ladedatenschaltmittel zum Unterteilen eines Speicherbereichs des Taktspeichers, zum Auswählen einzelner oder einer Vielzahl von Taktdaten, die aus den unterteilten Speicherbereichen ausgegeben werden, und zum Laden der ausgewählten einzelnen oder Vielzahl von Taktdaten in den Zähler umfasst, um dadurch das Impulssignal eines Takts auszugeben, der durch die einzelnen oder die Vielzahl von Taktdaten indiziert wird.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft eine Takterzeugungsschaltung (Taktgeber: TG), die einen Takt einer Signalform erzeugt, die auf einen Prüfling in einem Halbleitertestgerät angewendet wird, insbesondere eine Takterzeugungsschaltung, die in der Lage ist, einen maximalen Verzögerungsbetrag einer Taktflanke zu vergrößern, oder in der Lage ist, die Zahl der Takteinstellungen (TS) zu vergrößern, ohne eine Konfiguration eines Taktspeichers zu ändern, der festgelegte Taktdaten enthält, und der für ein Halbleitertestgerät geeignet ist, bei dem eine Vielzahl von TGs durch einen Typ von Hardwarekonfiguration realisiert wird und bei dem eine Bauelementmessung bei geringen Kosten möglich ist.
Erfindungshintergrund
Im Allgemeinen wird in einem Halbleitertestgerät ein Testmustersignal in ein Halbleiterbauelement (Prüfling: DUT), das ein Testobjekt ist, eingegeben, ein Antwortsignal, das aus dem Prüfling ausgegeben wird, wird mit einem Erwartungsmustersignal verglichen, um eine Übereinstimmung bzw. Nichtübereinstimmung zu beurteilen und demgemäß wird der Prüfling getestet. Darüber hinaus umfasst das Halbleitertestgerät üblicherweise eine Takterzeugungsschaltung (TG), die einen Takt einer Signalform, die auf den Prüfling angewendet werden soll, erzeugt, um auf den Prüfling ein Testsignal mit einem festgelegten Takt anzuwenden.
10 ist ein Blockdiagramm, das einen grundlegenden Aufbau eines allgemeinen Halbleitertestgeräts zeigt.
Wie es in der Figur gezeigt ist, umfasst das Speichertestgerät: eine Takterzeugungsschaltung (Taktgeber: TG) 1; eine Mustererzeugungseinheit 2; einen Signalformformatierer 3; eine Logikvergleichsschaltung 4; und eine Fehleranalysespeichereinheit 5, und bildet ein Testgerät für einen zu testenden Speicher M.
Die Takterzeugungsschaltung 1 erzeugt einen Referenztakt in einem Halbleiterspeichertestgerät.
Die Mustererzeugungseinheit 2 erzeugt ein auf den zu testenden Speicher M, der ein Testobjekt ist, anzuwendendes Adresssignal, Testmusterdaten, ein Steuersignal und Erwartungswertdaten, die auf die Logikvergleichsschaltung 4 angewendet werden soll, im Einklang mit dem Referenztakt, der durch die Takterzeugungsschaltung 1 erzeugt wird.
Das Adresssignal, die Testmusterdaten und das Steuersignal, die aus der Mustererzeugungseinheit 2 ausgegeben werden, werden in den Signalformformatierer 3 eingegeben, um Signalformen zu formatieren, und auf den zu testenden Speicher M angewendet.
Im zu testenden Speicher M wird eine Schreib- oder Leseoperation eines Datensignals durchgeführt, Daten werden aus der angewandten Adresse ausgelesen und die angewandten Schreibdaten werden in die Adresse geschrieben. Die ausgelesenen Daten des zu testenden Speichers M werden als Antwortsignal ausgegeben und der Logikvergleichseinheit 4 zugeführt.
Nach der Eingabe des Antwortsignals aus dem zu testenden Speicher M und der durch die Mustererzeugungseinheit 2 erzeugten Erwartungswertdaten vergleicht die Logikvergleichsschaltung 4 beide Daten, um die Übereinstimmung bzw.
Nichtübereinstimmung festzustellen. Demgemäß wird beurteilt, ob ein Testspeicher 110 zufrieden stellend ist oder nicht.
Defektdaten werden in die Fehleranalysespeichereinheit 5 eingegeben in einem Fall, bei dem das Antwortsignal aus dem zu testenden Speicher M mit den Erwartungswertdaten übereinstimmt. Die Defektdaten werden in einer Speicherzelle entsprechend dem Adresssignal gespeichert, das aus der Mustererzeugungseinheit ausgegeben wird. Die in der Fehleranalysespeichereinheit 5 gespeicherten Defektdaten werden separat ausgelesen und beim Analysieren eines bestimmten Fehlers verwendet.
11 ist ein Blockdiagramm; das Details einer herkömmlichen Takterzeugungsschaltung zeigt, die im oben beschriebenen Halbleitertestgerät angeordnet ist.
Wie es in der Figur gezeigt ist, umfasst eine herkömmliche Takterzeugungsschaltung (Taktflankenerzeugungseinheit) folgendes: einen Taktspeicher (TMM) 110, in dem festgelegte Taktdaten (beispielsweise Verzögerungsdaten eines Referenztakts) gespeichert werden; einen Abwärtszähler 120 zum Ausgeben eines Impulssignals mit einem festgelegten Takt, der durch die Taktdaten indiziert wird; und eine Zählerladefreigabeauswahlschaltung 130, die ein Ladesignal in den Abwärtszähler 120 eingibt.
Bei dieser herkömmlichen Takterzeugungsschaltung werden die im Taktspeicher 110 gespeicherten Taktdaten im Abwärtszähler 120 eingestellt und die eingestellten Taktdaten werden durch das Ladesignal der Zählerladefreigabeauswahlschaltung 130 geladen, um dadurch die Taktdaten in Synchronisation mit einem CLK-Signal im Abwärtszähler 120 um eins zu vermindern.
Darüber hinaus wird, wenn die abwärts gezählten Taktdaten „0" indizieren, ein Impulssignal („Alles Null"-Signal) aus dem Abwärtszähler 120 ausgegeben. Dieses Impulssignal wird als ein Taktsignal in die (nicht gezeigte) Mustererzeugungseinheit oder dergleichen eingegeben.
Im Speziellen wird, um die Takterzeugungsschaltung im Halbleitertestgerät tatsächlich zu betreiben, irgendeine der Spaltenrichtungsadressen (in 11 gezeigte Adr: 0 bis Adr: n-1) eines TMM 10 bestimmt, demgemäß werden die Daten einer Bitbreite in Reihenrichtung (m Bits b0 bis bm-1 im in 11 gezeigten Beispiel), die in der Adresse gespeichert sind, in einem Abwärtszähler 20 eingestellt und durch das Ladesignal der Zählerladefreigabeauswahlschaltung 130 können Taktdaten zum Abwärtszählen geladen werden. Auf diese Weise kann in einer herkömmlichen Takterzeugungsschaltung, wenn die Taktdaten, die einen gewünschten Takt indizieren, im TMM gespeichert werden, beispielsweise ein Taktsignal erzeugt werden, das durch eine Verzögerungszeit indiziert ist, die beliebige ganzzahlige Vielfache einer CLK-Periode sind.
Es gilt zu beachten, dass die Takterzeugungsschaltung üblicherweise mit einer Vielzahl von Abwärtszählern ausgestattet ist und beispielsweise, wie es in 12 gezeigt ist, Vierphasen-Abwärtszähler 120a bis 120d angeordnet sind. Demgemäß wird, während das in einem Abwärtszähler angelegte Taktsignal abwärts gezählt wird, das nächste Taktsignal in einen anderen Abwärtszähler geladen, so dass die Abwärtszählung ausgeführt werden kann.
Wie es oben beschrieben wurde, können bei der herkömmlichen Takterzeugungsschaltung, die mit dem TMM ausgestattet ist, in dem die festgelegten Taktdaten gespeichert werden, die Taktdaten, die die Bitbreite des Reihenrichtung des Speichers (TMM) aufweisen, so häufig eingestellt werden, wie die Takte für die Adressen der Spaltenrichtung des Speichers.
Bei der herkömmlichen Takterzeugungsschaltung, in der ein Verzögerungsbetrag (beispielsweise 16 μs oder weniger mit einer Breite von 20 Bit etc.) durch die Bitbreite (Reihenrichtung) des TMM auf diese Art und Weise bestimmt wird, ist es notwendig, um mit einem längeren Verzögerungsbetrag umzugehen, dass ein Speicheraufbau des TMM verändert wird und die Bitbreite in Reihenrichtung hinzuaddiert wird. Darüber hinaus ist es notwendig geworden, pro Phase des Abwärtszählers der nächsten Stufe eine Bitzahl hinzuzufügen. Um den Verzögerungsbetrag zu verlängern, vergrößert sich deshalb ein Schaltungsausmaß der Taktflankenerzeugungseinheit außerordentlich und es tritt das Problem auf, dass die Kosten der Gitteranordnung bei der Takterzeugungsschaltung steigen.
Gleicherweise wird auch eine auf den TMM eingestellte Takteinstellzahl (TS-Zahl) auf eine Adressnummer in Spaltenrichtung festgelegt und es besteht ebenso das Problem, dass die Takteinstellzahl nicht vergrößert werden kann, ohne dass die Speicherkonfiguration verändert wird.
Die vorliegende Erfindung ist vorgeschlagen worden, um das Problem des Stands der Technik zu lösen und es ist eine Aufgabe der vorliegenden Erfindung, eine Takterzeugungsschaltung bereitzustellen, die in der Lage ist, einen maximalen Verzögerungsbetrag zu steigern oder eine Takteinstellzahl zu vergrößern, ohne einen Aufbau eines Taktspeichers zu verändern, der Taktdaten enthält, und welche verschiedene Typen von TGs durch eine Hardwarekonfiguration realisiert und bei der eine Bauelementmessung bei geringen Kosten möglich ist, und ein Halbleitertestgerät bereitzustellen, das diese Takterzeugungsschaltung umfasst.
Offenbarung der Erfindung
Um die obige Aufgabe zu lösen, wird gemäß der vorliegenden Erfindung eine Takterzeugungsschaltung bereitgestellt, die folgendes umfasst: einen Taktspeicher, der festgelegte Taktdaten enthält; und einen Zähler zum Laden von Taktdaten, die aus dem Taktspeicher ausgegeben werden, und zum Ausgeben eines Impulssignals mit einem Takt, der durch die Taktdaten indiziert wird, wobei die Takterzeugungsschaltung darüber hinaus Ladedatenschaltmittel zum Unterteilen eines Speicherbereichs des Taktspeichers, zum Auswählen einzelner oder einer Vielzahl von Taktdaten, die aus den unterteilten Speicherbereichen ausgegeben werden, und zum Laden der ausgewählten einzelnen oder Vielzahl von Taktdaten in den Zähler umfasst, um dadurch das Impulssignal eines Takts auszugeben, der durch die einzelnen oder die Vielzahl von Taktdaten indiziert wird.
Gemäß der Takterzeugungsschaltung der vorliegenden Erfindung, die auf diese Art und Weise aufgebaut ist, ist das Ladedatenschaltmittel so konfiguriert, dass der Speicherbereich des Taktspeichers, in dem die festgelegten Taktdaten gespeichert sind, in einer Adressrichtung (Speicherspaltenrichtung) oder in einer Richtung der Datenbitbreite (Speicherreihenrichtung) unterteilt wird. Darüber hinaus ist es, wenn die unterteilten Taktdaten ausgewählt und in den Zähler geladen werden, möglich, das Impulssignal eines Takts auszugeben, der durch einzelne oder eine Vielzahl von unterteilten Taktdaten indiziert wird.
Folglich kann eine Takterzeugungsschaltung leicht mit geringen Kosten erhalten werden, die in der Lage ist, einen maximalen Verzögerungsbetrag zu vergrößern oder eine Takteinstellzahl zu vergrößern, ohne Veränderung einer Schaltungskonfiguration des Taktspeichers, und die mit einem Funktionsoptimum für jeden IC-Tester (Halbleitertestgerät) ausgestattet ist, und es kann eine Takterzeugungsschaltung realisiert werden, die in der Vielseitigkeit und der Erweiterbarkeit überlegen ist.
Darüber hinaus unterteilt das Ladedatenschaltmittel den Speicherbereich des Taktspeichers in einer Adressrichtung durch Schalten, eine Vielzahl von Taktdaten verlinkt, die aus den unterteilten Speicherbereichen in einer Richtung der Datenbitbreite ausgegeben werden, und diese Daten als einzelne Taktdaten in den Zähler laden.
Im Speziellen umfasst das Ladedatenschaltmittel folgendes: eine Adressauswahlschaltung, die eine oder eine Vielzahl von Adressen des Taktspeichers durch Schalten bestimmt und die einzelne oder eine Vielzahl von Taktdaten ausgibt, die in der entsprechenden einen oder Vielzahl von Adressen gespeichert sind, und eine Ladedatenumschaltschaltung, die die einzelnen Taktdaten als solche in einen Zähler lädt, wenn einzelne Taktdaten aus dem Taktspeicher durch Schalten ausgegeben werden, und die die Vielzahl von Taktdaten in eine Vielzahl von in Kaskade geschalteten Zählern lädt, wenn eine Vielzahl von Taktdaten aus dem Taktspeicher durch Schalten ausgegeben werden, um dadurch das Impulssignal eines Taktes auszugeben, der durch einzelne oder eine Vielzahl von Taktdaten indiziert wird.
Darüber hinaus unterteilt die Adressauswahlschaltung eine ausersehene Adresse durch Schalten, um dadurch N (N ist eine natürliche Zahl) Adressen zu bestimmen, und N Taktdaten aus dem Taktspeicher ausgibt, und die Ladedatenumschaltschaltung die N Taktdaten durch Schalten in N in Kaskade geschaltete Zähler lädt, um dadurch das Impulssignal eines Takts auszugeben, der durch die N Taktdaten indiziert wird.
Gemäß der Takterzeugungsschaltung der vorliegenden Erfindung, die auf diese Art und Weise aufgebaut ist, kann der Speicherbereich des Taktspeichers in der Adressrichtung unterteilt werden und eine Adresse kann bestimmt werden, um eine Vielzahl von Taktdaten auszugeben. Darüber hinaus kann, wenn die Vielzahl von Taktdaten auf diese Art und Weise kaskadiert und geladen werden, beispielsweise das Impulssignal mit dem Takt ausgegeben werden, der durch die Taktdaten indiziert wird, die das Doppelte der Bitbreite betragen.
Folglich kann der maximale Verzögerungsbetrag vergrößert werden, ohne die Schaltungskonfiguration des Taktspeichers zu verändern, und es ist möglich, das maximale Verzögerungsbetragsoptimum für jeden IC-Tester leicht bei geringen Kosten zu erhalten.
Andererseits ist bei der Takterzeugungsschaltung der vorlegenden Erfindung die Ladedatenumschaltschaltung so aufgebaut, dass sie schalten kann, demgemäß den Speicherbereich des Taktspeichers in einer Richtung der Datenbitbreite unterteilt, einzelne Taktdaten aus den jeweiligen Taktdaten auswählt, die aus den unterteilten Speicherbereichen ausgegeben werden, und die Daten in den Zähler lädt.
Im Speziellen umfasst das Ladedatenschaltmittel folgendes: eine Datenunterteilungsschaltung, die die Taktdaten, die in einer Adresse des ausersehenen Taktspeichers gespeichert sind, in eine Vielzahl von Taktdaten unterteilt und die die Vielzahl von unterteilten Taktdaten durch Schalten ausgibt oder die einzelne Taktdaten aus der Vielzahl von unterteilten Taktdaten ausgibt; und eine Ladedatenumschaltschaltung, die die Vielzahl von Taktdaten in eine Vielzahl von in Kaskade geschalteten Zählern lädt, wenn die Vielzahl von unterteilten Taktdaten aus dem Taktspeicher durch Schalten ausgegeben werden, und die die einzelnen Taktdaten als solche in einen Zähler lädt, wenn einzelne unterteilte Taktdaten aus dem Taktspeicher durch Schalten ausgegeben werden, um dadurch ein Impulssignal eines Taktes auszugeben, der durch die Vielzahl von oder einzelne Taktdaten indiziert wird.
Darüber hinaus ist im Speziellen die Datenunterteilungsschaltung so aufgebaut, dass sie einzelne Taktdaten, die in einer ausersehenen Adresse gespeichert sind, in N Daten unterteilt, die Daten eingibt und weiter einige oder alle der N unterteilten Taktdaten bestimmt und ausgibt, und die Ladedatenumschaltschaltung die N unterteilten Taktdaten in die entsprechenden N Zähler lädt und dadurch ein Impulssignal des Takts ausgibt, der durch N Taktdaten pro Adresse indiziert ist.
Gemäß der Takterzeugungsschaltung der vorliegenden Erfindung, die auf diese Art und Weise aufgebaut ist, kann der Speicherbereich des Taktspeichers in der Richtung der Bitbreite der Daten unterteilt werden und eine Vielzahl von Taktdaten kann aus einzelnen Taktdaten ausgegeben werden. Darüber hinaus ist es beispielsweise möglich, wenn einzelne Taktdaten aus der Vielzahl von Taktdaten ausgewählt werden, die Taktdaten der Dateneinstellzahl auszugeben, die eine doppelte Adresstiefe aufweisen.
Folglich kann eine Takterzeugungsschaltung leicht bei geringen Kosten erhalten werden, das in der Lage ist, eine Takteinstellzahl zu vergrößern, ohne die Schaltungskonfiguration des Taktspeichers zu ändern, und das Takteinstellzahloptimum für jeden IC-Tester umfasst.
Darüber hinaus wird gemäß der vorliegenden Erfindung ein Halbleitertestgerät bereitgestellt, das eine Takterzeugungsschaltung umfasst, das ein festgelegtes Testmustersignal in einen Prüfling eingibt, der ein Testobjekt darstellt, und das ein Antwortausgabesignal, das aus diesem Prüfling ausgegeben wird, mit einem festgelegten Erwartungsmustersignal vergleicht, um dadurch zu beurteilen, ob der Prüfling zufrieden stellend ist oder nicht, wobei das Halbleitertestgerät folgendes umfasst: eine Takterzeugungsschaltung, die ein Referenztaktsignal des Testmustersignals als ein Verzögerungstaktsignal verzögert um eine bestimmte Zeit ausgibt, wobei die Takterzeugungsschaltung irgendeine der oben beschriebenen Takterzeugungsschaltungen der vorliegenden Erfindung umfasst.
Gemäß dem Halbleitertestgerät, das die Takterzeugungsschaltung dir vorliegenden Erfindung umfasst, die auf diese Art und Weise aufgebaut ist, ist, was die Taktdaten anbelangt, die im Taktspeicher gespeichert sind, der Speicherbereich des Taktspeichers, in dem festgelegte Taktdaten gespeichert sind, in einer Adressrichtung (Speicherspaltenrichtung) oder Richtung der Bitbreite (Speicherreihenrichtung) durch die erfindungsgemäße Takterzeugungsschaltung unterteilt. Darüber hinaus werden die unterteilten Taktdaten kombiniert und als die Taktdaten erfasst, die einen festgelegten Verzögerungsbetrag oder eine Takteinstellzahl indizieren, und ein Impulssignal, das einen gewünschten Takt indiziert, wird ausgegeben.
Folglich kann ein Halbleitertestgerät realisiert werden, das in der Lage ist, den maximalen Verzögerungsbetrag zu vergrößern oder die Takteinstellzahl zu vergrößern, ohne die Schaltungskonfiguration des Taktspeichers zu ändern, und das in der Lage ist, leicht das Taktdatenoptimum für jeden IC bei geringen Kosten zu erhalten, der das Testobjekt darstellt, und das in der Vielseitigkeit und Erweiterbarkeit überlegen ist.
Kurze Beschreibung der Zeichnung
1 ist ein Schaltungs-Blockdiagramm, das eine Taktflankenerzeugungseinheit einer Takterzeugungsschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
2 ist eine erläuternde Ansicht, die schematisch das Umschalten einer Taktdatenlänge in einem Taktspeicher der Taktflankenerzeugungseinheit zeigt, die in 1 gezeigt ist;
3 ist ein Schaltungsblockdiagramm, das Details eines Abwärtszählers der Taktflankenerzeugungseinheit zeigt, die in 1 gezeigt ist;
4 ist eine Tabelle, die Details von Taktdaten zeigt, die durch Modusumschalten in der Takterzeugungsschaltung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung erhalten werden;
5 ist eine erläuternde Ansicht, die schematisch das Umschalten einer Takteinstellzahl im Taktspeicher der Takterzeugungsschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
6 ist ein Schaltungsblockdiagramm, das eine innere Konfiguration des Taktspeichers der Takterzeugungsschaltung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
7 ist ein Schaltungsdiagramm, das Details eines Abwärtszählers der Takterzeugungsschaltung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
8 ist eine erläuternde Ansicht, die schematisch eine Modifikation der Takterzeugungsschaltung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt, in einem Fall, bei dem der Speicherbereich des Taktspeichers ungleich in einer Richtung der Datenbitbreite unterteilt ist;
9 ist eine erläuternde Ansicht, die schematisch eine Modifikation der Takterzeugungsschaltung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt, in einem Fall, bei dem der Speicherbereich des Taktspeichers gleich in einer Richtung der Datenbitbreite in vier Bereiche unterteilt ist;
10 ist ein Blockdiagramm, das einen grundlegenden Aufbau eines allgemeinen Halbleitertestgeräts zeigt;
11 ist Schaltungsblockdiagramm, das Details (Taktflankenerzeugungseinheit) einer herkömmlichen Takterzeugungsschaltung zeigt; und
12 ist ein Schaltungsblockdiagramm, das Details eines Abwärtszählers der Taktflankenerzeugungseinheit zeigt, die in 11 gezeigt ist.
Bester Modus zur Ausführung der Erfindung
Bevorzugte Ausführungsbeispiele einer Takterzeugungsschaltung gemäß der vorliegenden Erfindung werden im Folgenden unter Bezugnahme auf die Zeichnung beschrieben werden.
[Erstes Ausführungsbeispiel]
Zuerst wird unter Bezugnahme auf die 1 bis 4 ein erstes Ausführungsbeispiel der erfindungsgemäßen Takterzeugungsschaltung beschrieben werden.
1 ist ein Schaltungs-Blockdiagramm, das eine Taktflankenerzeugungseinheit einer Takterzeugungsschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
2 ist eine erläuternde Ansicht, die schematisch das Umschalten einer Taktdatenlänge in einem Taktspeicher der Taktflankenerzeugungseinheit zeigt, die in 1 gezeigt ist.
3 ist ein Schaltungsblockdiagramm, das Details eines Abwärtszählers der Taktflankenerzeugungseinheit zeigt, die in 1 gezeigt ist.
Die Takterzeugungsschaltung (Taktflankenerzeugungseinheit) des vorliegenden Ausführungsbeispiels, das in diesen Figuren gezeigt ist, ist in einem Halbleitertestgerät angeordnet, das in 10 gezeigt ist.
Das Halbleitertestgerät gibt ein Testmustersignal in ein Halbleiterbauelement (DUT) ein, das ein Testobjekt ist, vergleicht ein Antwortausgabesignal, das aus dem Prüfling ausgegeben wird, mit einem festgelegten Erwartungsmustersignal und beurteilt eine Übereinstimmung/Nichtübereinstimmung, um dadurch den Prüfling zu testen.
Darüber hinaus ist dieses Halbleitertestgerät mit einer Takterzeugungsschaltung (TG) ausgestattet (siehe 10), die einen Takt einer Signalform erzeugt, die auf den Prüfling angewendet wird, um auf den Prüfling ein Testsignal mit einem festgelegten Takt anzuwenden, und als diese TG wird eine TG (Takterzeugungsschaltung) gemäß dem vorliegenden Ausführungsbeispiel angeordnet.
Wie es in 1 gezeigt ist, umfasst die TG des vorliegenden Ausführungsbeispiels auf die gleiche Art und Weise wie beim oben beschriebenen herkömmlichen TG: einen Taktspeicher (TMM) 10, in dem festgelegte Taktdaten (beispielsweise Verzögerungsdaten eines Referenztakts eines Testsignals etc.) gespeichert werden; eine Vielzahl von Abwärtszählern 20, die die Taktdaten laden, die aus dem TMM 10 ausgegeben werden, und die an einem Zeitpunkt, der durch die Taktdaten indiziert wird, Impulssignale ausgibt; und eine Zählerladefreigabeauswahlschaltung 30, die ein Ladesignal in den Abwärtszähler 20 eingibt.
Wie es in 2(a) gezeigt ist, ist der TMM 10 beispielsweise aus einer Vielzahl von Bitausgabespeichern (m Bits) entsprechend einer Gesamtbitzahl m × n und es können Taktdaten mit m Bit (bm-1 bis b0) in jeder Adresse (Adr: 0 bis Adr: n-1) gespeichert werden.
Darüber hinaus kann ein Speicherbereich dieses TMM 10 durch später beschriebene Ladedatenschaltmittel aufgeteilt werden. Wie es in 2(b) gezeigt ist, sind die Taktdaten Richtung der Datenbitbreite verlinkt und Daten, die einen großen Verzögerungsbetrag aufweisen, können als einzelne Taktdaten in den Abwärtszähler 20 der nächsten Stufe geladen werden.
Der Abwärtszähler 20 ist aus einem Abwärtszähler mit m Bit aufgebaut, in dem Taktdaten eingestellt werden, die aus dem TMM 10 ausgegeben werden. Wenn die Taktdaten durch ein Ladesignal der Zählerladefreigabeauswahlschaltung 30 eingestellt und geladen werden, wird ein Wert, der durch die Taktdaten indiziert wird, in Synchronisation mit einem CLK-Signal um eins vermindert (herunter gezählt).
Wenn die herunter gezählten Taktdaten „0" indizieren, gibt darüber hinaus der Abwärtszähler 20 ein Impulssignal („Alles Null"-Signal). Dieses Impulssignal wird als ein Taktsignal in eine (nicht gezeigte) Mustererzeugungseinheit oder dergleichen eingegeben und es wird das Taktsignal erzeugt, das durch eine Verzögerungszeit repräsentiert wird, die ein beliebiges ganzzahliges Vielfaches einer CLK-Periode ist.
Hier umfasst der TG des vorliegenden Ausführungsbeispiels eine Vielzahl von Abwärtszählern 20, auf die gleiche Art und Weise wie der oben erwähnte herkömmliche TG, und umfasst bei einem Beispiel, das in 1 gezeigt ist, Vierphasen-Abwärtszähler 20a bis 20d (siehe 3). Darüber hinaus sind die Vierphasen-Abwärtszähler 20a bis 20d mit einem ODER-Gatter 23 mit vier Eingängen auf einer Ausgabeseite ausgestattet und die Impulssignale werden der Reihe nach aus den Vierphasen-Abwärtszähler 20a bis 20d aufgenommen.
Da eine Vielzahl von Abwärtszählern 20a bis 20n auf diese Art und Weise angeordnet sind, wird das nächste Taktsignal in einen anderen Abwärtszähler geladen und heruntergezählt, während das Taktsignal, das in einem Abwärtszähler verwendet wird, heruntergezählt wird.
Darüber hinaus können bei der vorliegenden Erfindung, was eine Vielzahl von (Vierphasen-)Abwärtszählern 20a bis 20d betrifft, zwei der vier Abwärtszähler 20a bis 20d über eine (später beschriebene) Ladedatenumschaltschaltung 50 durch Umschalten eines Modussignals in Kaskade geschaltet werden.
Im Speziellen wird, wie es in 3 gezeigt ist, durch Umschalten des Modussignals CO des Abwärtszählers 20a der ersten Phase in CI des Abwärtszählers 20b der zweiten Phase eingegeben und beide Abwärtszähler 20a, 20b werden in Kaskade geschaltet. Gleicherweise wird durch Umschalten des Modussignals CO des Abwärtszählers 20c der dritten Phase in CI des Abwärtszählers 20d der vierten Phase eingegeben und beide Abwärtszähler 20c, 20d werden in Kaskade geschaltet.
Wenn zwei Taktdaten aus dem TMM 10 in zwei Abwärtszähler 20a, 20b oder 20c, 20d geladen werden, die auf diese Art und Weise in Kaskade geschaltet sind, ist es möglich, das Impulssignal eines Takts auszugeben, der durch zwei Taktdaten indiziert wird.
Wie es in 3 gezeigt ist, sind zwei in Kaskade geschaltete Abwärtszähler 20a, 20b (oder 20c, 20d) auf ihrer Ausgabeseite mit einem UND-Gatter 25a (oder 25b) ausgestattet und das Impulssignal eines Takts, der durch zwei Taktdaten indiziert wird, wird ausgegeben. Wie es in 3 gezeigt ist, werden zwei Sätze von in Kaskade geschalteten Abwärtszählern 20a, 20b und 20c, 20d auf der Ausgabeseite mit einem ODER-Gatter 24 mit zwei Eingängen versehen, und die Impulssignale werden der Reihe nach aus zwei Sätzen von Abwärtszählern 20a, 20b und 20c, 20d entnommen.
Demgemäß werden im Abwärtszähler 20 des vorliegenden Ausführungsbeispiels zwei Taktdaten in der Richtung des Datenbitbreite verlinkt und es kann ein Impulssignal ausgegeben werden, das einen längeren Verzögerungsbetrag indiziert.
Darüber hinaus umfasst das vorliegende Ausführungsbeispiel Ladedatenschaltmittel zum Unterteilen des Speicherbereichs des TMM 10, das einzelne oder eine Vielzahl von Taktdaten auswählt, die aus den unterteilten Speicherbereichen ausgegeben werden, und das die ausgewählten einzelnen oder die Vielzahl von Taktdaten in eine Vielzahl von Abwärtszählern 20 lädt, um das Impulssignal mit einem Takt auszugeben, der durch einzelne oder eine Vielzahl von Taktdaten indiziert wird.
Das Ladedatenschaltmittel unterteilt den Speicherbereich des TMM 10 in einer Adressrichtung durch Umschalten („H" oder „L") eines Modussignals, verlinkt eine Vielzahl von Taktdaten, die aus den unterteilten Speicherbereichen ausgegeben werden, in einer Richtung der Datenbitbreite (siehe 2) und lädt diese Daten als einzelne Taktdaten in den in den Abwärtszähler 20.
Im Speziellen umfasst, wie es in den 1 und 3 gezeigt ist, das Ladedatenschaltmittel des vorliegenden Ausführungsbeispiels eine Adressauswahlschaltung 40, eine Ladedatenumschaltschaltung 50 und eine Taktdatenauswahlschaltung 60.
Die Adressauswahlschaltung 40 bestimmt durch Umschalten eine oder eine Vielzahl von Adressen des TMM 10 und gibt einzelne oder eine Vielzahl von Taktdaten aus, die in der entsprechenden einen oder Vielzahl von Adressen gespeichert sind.
Beim vorliegenden Ausführungsbeispiel wird in der Adressauswahlschaltung 40, wie es in 1 gezeigt ist, eine ausersehene Adresse durch das Umschalten des Modussignals in N (N ist eine natürliche Zahl) ausersehene Adressen unterteilt und es werden N Taktdaten aus dem Taktspeicher ausgegeben.
Um genauer zu sein, Die Adressauswahlschaltung 40 bestimmt einen oder zwei Adressen des TMM 10 durch Umschalten des Modussignals und gibt ein oder zwei Taktdaten aus der entsprechenden Adresse aus.
Beim vorliegenden Ausführungsbeispiel wird, wenn ein Modussignal „H" („1") eingegeben wird, eine gültige Adresse auf ½ gesetzt, zwei Adressen werden gleichzeitig freigegeben und demgemäß wird eine Adresse in zwei Adressen unterteilt.
Um auf diese Art und Weise die gültige Adresse auf ½ zu setzen und eine Adresse in zwei Adressen zu unterteilen, kann dies durch Anordnung eines Selektors realisiert werden, der MSB der Adresse auf „H" oder „L" umschaltet.
Es gilt zu beachten, dass in der Adressauswahlschaltung 40, wenn das Modussignal „L" („0") eingegeben wird, zwei gleiche Adressen bestimmt werden.
Die Ladedatenumschaltschaltung 50 lädt einzelne Taktdaten als solche in einen Abwärtszähler 20, wenn einzelne Taktdaten aus dem TMM 10 durch Umschalten ausgegeben werden, und lädt eine Vielzahl von Taktdaten in eine Vielzahl von in Kaskade geschalteten Abwärtszählern 20, wenn eine Vielzahl von Taktdaten aus dem TMM 10 durch Umschalten ausgegeben werden, um das Impulssignal eines Takts auszugeben, der durch einzelne oder eine Vielzahl von Taktdaten indiziert ist.
Im Speziellen lädt die Ladedatenumschaltschaltung 50 durch Umschalten des gleichen Modussignals wie dem, das in die Adressauswahlschaltung 40 eingegeben wird, N (zwei) Taktdaten in N (zwei) in Kaskade geschaltete Abwärtszähler 20a bis 20n und gibt das Impulssignal eines Takts aus, der durch N (zwei) Taktdaten indiziert wird.
Beim vorliegenden Ausführungsbeispiel, wie es in 3 gezeigt ist, ist die Ladedatenumschaltschaltung 50 aus drei Selektoren 50a, 50b, 50c aufgebaut, die durch das Modussignal geschaltet werden.
Wenn zwei Taktdaten aus dem TMM 10 ausgegeben werden, wird das Modussignal „H" („1") in die Selektoren 50a bis 50c eingegeben, um zwei der vier Abwärtszähler 20a bis 20d der nächsten Stufe in Kaskade zu schalten/zu verbinden (20a und 20b, 20c und 20d). Die Selektoren laden zwei Taktdaten in die jeweiligen in Kaskade geschalteten Abwärtszähler 20a und 20b, 20c und 20d, um das Impulssignal eines Takts auszugeben.
Andererseits wird, wenn einzelne Taktdaten aus dem TMM 10 ausgegeben werden, das Modussignal „L" („0") eingegeben und über den ersten Selektor 50a werden einzelne Taktdaten der Reihe nach mit einem festgelegten Takt in vier Abwärtszählern 20a bis 20d eingestellt. In diesem Fall arbeiten die Abwärtszähler 20a bis 20d auf die gleiche Art und Weise wie beim oben beschriebenen herkömmlichen TG (siehe die 11, 12).
Die Taktdatenauswahlschaltung 60 wählt irgendeines der Impulssignale auf der Grundlage der Ladedatenumschaltschaltung 50 und ein oder zwei Taktdaten aus, die aus dem Abwärtszähler 20 ausgegeben werden.
Im Speziellen ist die Taktdatenauswahlschaltung 60 aus einem Selektor aufgebaut, der durch das gleiche Modussignal schaltbar ist, wie dem, das in die Adressauswahlschaltung 40, Ladedatenumschaltschaltung 50 eingegeben wird, und wählt/gibt das Pulssignal aus, das der Reihe nach aus den Vierphasen-Abwärtszählern 20a bis 20d ausgegeben wird, wenn das Modussignal „L" („0") ist.
Die Schaltung wählt/gibt das Impulssignal aus, das aus zwei in Kaskade geschalteten Abwärtszählern 20a, 20b und 20c, 20d ausgegeben wird, wenn das Modussignal „H" („1") ist.
Als nächstes wird eine Funktionsweise der auf diese Art und Weise aufgebauten Takterzeugungsschaltung gemäß dem vorliegenden Ausführungsbeispiel unter Bezugnahme auf die Zeichnung beschrieben werden.
Beim vorliegenden Ausführungsbeispiel wird in einem Fall, bei dem der Speicherbereich des TMM 10 als solches verwendet wird und die Taktdaten, die eine gewöhnliche Bitbreite des Speichers aufweisen, gespeichert und ausgegeben werden (Standardverzögerungsmodus), das Modussignal auf „L" umgeschaltet. In einem Fall, bei dem der Speicherbereich des TMM 10 unterteilt ist und zwei Daten verlinkt sind, um Daten auszugeben, die einen größeren Verzögerungsbetrag aufweisen (Langverzögerungsmodus), wird das Modussignal auf „H" geschaltet.
Beim Modusumschalten kann ein Anwender oder dergleichen, der das Halbleitertestgerät verwendet, im Vorhinein den Modus gemäß einem zu testenden Halbleiter oder dergleichen auswählen und umschalten.
[Standardverzögerungsmodus]
Zuerst wird im Standardverzögerungsmodus, in dem der Speicherbereich des TMM 10 als solches verwendet wird, das Modussignal auf „L" gesetzt. Es gilt zu beachten, dass in diesem Fall der TG der vorliegenden Erfindung auf die gleiche Art und Weise verwendbar ist, wie beim oben beschriebenen herkömmlichen TG (siehe die 11, 12).
Wenn das Modussignal „L" eintritt, gibt die Adressauswahlschaltung 40 eine (gleiche) Adresse des TMM 10 frei, ohne die gültige Adresse auf ½ zu setzen. Deshalb können gewünschte Taktdaten (in 1 gezeigte WDT mit m Bit) in Bezug auf eine ausersehene Adresse (in 1 gezeigte ADR A oder ADR B) gespeichert und ausgegeben werden.
Der TMM 10 gibt Daten mit m Bit (in 1 gezeigte DOUT A oder DOUT B) aus und die Daten mit m Bit werden in die Ladedatenumschaltschaltung 50 und die Abwärtszähler 20a bis 20d der nächsten Stufe eingegeben.
Im Speziellen werden, wie es in 3 gezeigt ist, Taktdaten (das in 3 gezeigte D<m-1...0>) als solche im Abwärtszähler 20a der ersten Phase und im Abwärtszähler 20c der dritten Phase eingestellt und über den Selektor 50a der Ladedatenumschaltschaltung 50 werden die gleichen Daten (das in 3 gezeigte D<m-1...0>) im Abwärtszähler 20b der zweiten Phase und im Abwärtszähler 20d der vierten Phase eingestellt.
Die Taktdaten, die in den jeweiligen Abwärtszählern 20a bis 20d eingestellt werden, werden durch das Ladesignal der Zählerladefreigabeauswahlschaltung 30 geladen und werden demgemäß in Synchronisation mit dem CLK-Signal in den jeweiligen Abwärtszählern 20a bis 20d um eins vermindert.
Wenn die heruntergezählten Daten „0" indizieren, werden die Impulssignale („Alles-Null"-Signale) aus den jeweiligen Abwärtszählern 20a bis 20d ausgegeben und durch die Taktdatenauswahlschaltung 60 über das ODER-Gatter 23 ausgewählt. Dieses Impulssignal wird als ein Taktsignal in eine (nicht dargestellte) Mustererzeugungseinheit oder dergleichen eingegeben.
In diesem Standardverzögerungsmodus wird, wie es in der Tabelle von 4 gezeigt ist, der Speicherbereich (n×m im in 2 gezeigten Speicher) des TMM 10 als solches verwendet und die Daten werden gespeichert und ausgegeben. Deshalb sind verwendbare Taktdaten n Sätze von Daten, die eine Breite von m Bit aufweisen.
Darüber hinaus werden bei den Abwärtszählern 20a bis 24d vier Phasen von Abwärtszählern mit m Bit verwendet und eine maximale Taktverzögerung beträgt [SysCLK (2^m-1), m = 1 ... m].
[Langverzögerungsmodus]
Als nächstes wird im Langverzögerungsmodus, in dem der Speicherbereich des TMM 10 unterteilt wird und Daten verwendet werden, die einen größeren Verzögerungsbetrag aufweisen, das Modussignal auf „H" gesetzt.
Wenn das Modussignal „H" eintritt, setzt die Adressauswahlschaltung 40 die gültige Adresse auf ½ und gibt zwei Adressen des TMM 10 frei. Demgemäß können gewünschte Taktdaten (in 1 gezeigte WDT mit m Bit) in Bezug auf zwei ausersehene Adressen (in 1 gezeigte ADR A und ADR B) gespeichert und ausgegeben werden.
Demgemäß gibt die TMM 10 aus jeweils zwei Adressen Taktdaten (in 1 gezeigte DOUT A oder DOUT B) aus und in die Ladedatenumschaltschaltung 50 und in die Abwärtszähler 20a bis 20d werden zwei Daten mit m Bit eingegeben.
Im Speziellen werden, wie es in 3 gezeigt ist, aus zwei Taktdaten mit m Bit im Abwärtszähler 20a der ersten Phase und im Abwärtszähler 20c der dritten Phase einzelne Daten mit m Bit (das in 3 gezeigte D<m-1...0>) als solche einstellen.
Aus zwei Taktdaten mit m Bit werden die anderen Daten mit m Bit (das in 3 gezeigte D<2m-1...0>) in den Selektor 50a der Ladedatenumschaltschaltung 50 eingegeben und über den Selektor 50a im Abwärtszähler 20b der zweiten Phase und im Abwärtszähler 20d der vierten Phase eingestellt.
Darüber hinaus wird, wie es in 3 gezeigt ist, wenn das Modussignal „H" in die jeweiligen Abwärtszähler 20a bis 20d eintritt, CO des Abwärtszählers 20a der ersten Phase in CI des Abwärtszählers 20b der zweiten Phase eingegeben. Gleicherweise wird CO des Abwärtszählers 20c der dritten Phase in CI des Abwärtszählers 20d der vierten Phase eingegeben und die Abwärtszähler 20a, 20b und 20c, 20d werden in Kaskade geschaltet.
Demgemäß werden zwei Taktdaten in der Richtung der Bitbreite der Daten verlinkt und die Bitbreite der Taktdaten betragen das Zweifache (2m Bits) der Bitbreite (m Bits) des Standardverzögerungsmodus.
Das heißt, die Taktdaten, die in den jeweiligen Abwärtszählern 20a bis 20d eingestellt werden, werden durch das Ladesignal der Zählerladefreigabeauswahlschaltung 30 geladen und demgemäß werden zwei Taktdaten in zwei in Kaskade geschalteten Abwärtszählern 20a, 20b (oder 20c, 20d) heruntergezählt. Demgemäß können Langverzögerungsdaten gezählt werden, die durch die Bitbreite indiziert sind, die das Doppelte der des Standardverzögerungsmodus beträgt.
Danach werden, wenn die heruntergezählten Taktdaten auf die gleiche Art und Weise wie im Standardverzögerungsmodus „0" indizieren, die Impulssignale („Alles Null"-Signale) aus den jeweiligen Abwärtszählern 20a, 20b und 20c, 20d ausgegeben. Dieses Signal wird durch die Taktdatenauswahlschaltung 60 über die UND-Gatter 25a, 25b und das ODER-Gatter 24 ausgewählt. Das Impulssignal wird als ein Taktsignal in eine (nicht gezeigte) Mustererzeugungseinheit oder dergleichen eingegeben.
In diesem Langverzögerungsmodus werden, wie es in der Tabelle von 4 gezeigt ist, Daten (n/2×m) in einem kombinierten Zustand der Speicherbereiche des TMM 10 gespeichert und ausgegeben und verwendbare Daten sind n/2 Sätze von Daten, die eine Breite von m Bit aufweisen.
Darüber hinaus werden, was die Abwärtszähler 20a bis 20d betrifft, zwei Abwärtszähler 20a, 20b (oder 20c, 20d) in Kaskade geschaltet, deshalb werden zwei Phasen von Abwärtszählern mit 2m Bit verwendet und eine maximale Taktverzögerung beträgt [SysCLK (2^M-1), 1 ≤ M ≤ m].
Wie es oben beschrieben wurde, wird in der Takterzeugungsschaltung des vorliegenden Ausführungsbeispiels eine Vielzahl von Adressen abgerufen, mit einer Adresse als ein Zugriff auf einen Speicher (TMM 10), der eine Vielzahl von Bits (m Bits) aus einer Gesamtbitzahl m×n ausgibt. Ein schaltbarer flexibler Aufbau kann durch ein minimales Steuersignal (wenigstens ein Modussignal), das ein Modussignal ist, und der Selektorschaltung geschaltet werden, ohne eine Zunahme/Abnahme der Speicherzellzahl zu benötigen. Eine Vielzahl von Speicherkonfigurationen kann im Wesentlichen durch eine Schaltungskonfiguration (m×n) realisiert werden.
Folglich kann ein Bauelement, das ähnlich einem herkömmlichen Bauelement ist, unter Verwendung einer TS-Zahl der Speicherkonfiguration getestet werden, die ähnlich der eines herkömmlichen IC-Testers (Halbleitertestgerät) ist, und eines TG einer maximalen Verzögerung der Taktflanke. Darüber hinaus ist eine Bauelementtestung zu geringen Kosten möglich, die bisher durch den herkömmlichen TG nicht möglich gewesen ist.
Das heißt, gemäß dem TG des vorliegenden Ausführungsbeispiels koexistieren TGs integral, die eine Vielzahl von Typen von TS-Zahlen, maximale Taktverzögerungsbeträge und unterschiedliche Charakteristika aufweisen, und eine Vielzahl von Typen von TG-Schaltungen können in einem Schaltungsausmaß realisiert werden, das ähnlich dem des herkömmlichen Ausmaßes ist.
Darüber hinaus kann beim TG des vorliegenden Ausführungsbeispiels, bei dem verschiedene Typen von TG einfach unter Verwendung der herkömmlichen TG-Schaltung als solche auf diese Art und Weise gemischt werden können, während die Steigerung des Schaltungsausmaßes größtenteils unterdrückt wird, die Schaltung einfach durch irgendeinen IC-Tester realisiert werden. Da eine Funktion für jeden Kunden bei geringen Kosten optimiert/realisiert werden kann, kann deshalb ein sehr zweckmäßiger TG bereitgestellt werden, speziell beim IC-Tester für ein Reihenende.
Es gilt deshalb zu beachten, dass beim vorliegenden Ausführungsbeispiel im Vergleich zu einem herkömmlichen TG (siehe 11) die Datenbitbreite eines Systembus auf m Bits bis 2m Bits verändert werden muss, aber dies kann in einem Rahmen realisiert werden, in dem die Datenbits erlaubt sind, und dies ist keine Vergrößerung des Schaltungsausmaßes. In einem Fall, bei dem es schwierig ist, die Datenbitbreite des Systembusses durch die Schaltungskonfiguration auf m Bits oder mehr einzustellen, können die Taktdaten darüber hinaus durch eine Systembusschnittstelle zweimal in den TMM 10 geschrieben werden und der TG der vorliegenden Erfindung kann ausgeführt werden.
Wie es oben beschrieben wurde, kann der Speicherbereich des TMM 10 gemäß der Takterzeugungsschaltung des vorliegenden Ausführungsbeispiels in der Adressrichtung unterteilt werden und es kann eine Adresse bestimmt werden, um eine Vielzahl von Taktdaten auszugeben.
Wenn die Vielzahl von Taktdaten in Kaskade geschaltet und in den Abwärtszähler 20 geladen werden, kann darüber hinaus das Impulssignal mit dem Takt der langen Verzögerung ausgegeben werden, der durch Taktdaten indiziert wird, die eine doppelte Bitbreite aufweisen.
Folglich kann der maximale Verzögerungsbetrag gesteigert werden, ohne das Schaltungsausmaß des TMM 10 zu steigern, und das Optimum des maximalen Verzögerungsbetrags für den IC-Tester kann leicht bei geringen Kosten erhalten werden.
[Zweites Ausführungsbeispiel]
Als nächstes wird unter Bezugnahme auf die 5 bis 7 ein zweites Ausführungsbeispiel einer erfindungsgemäßen Takterzeugungsschaltung beschrieben werden.
5 ist eine erläuternde Ansicht, die schematisch das Umschalten einer Takteinstellzahl im Taktspeicher der Takterzeugungsschaltung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
6 ist ein Schaltungsblockdiagramm, das eine innere Konfiguration des Taktspeichers der Takterzeugungsschaltung gemäß dem vorliegenden Ausführungsbeispiel zeigt.
7 ist ein Schaltungsblockdiagramm, das Details eines Abwärtszählers der Takterzeugungsschaltung gemäß dem vorliegenden Ausführungsbeispiel zeigt.
Ein TG des vorliegenden Ausführungsbeispiels, das in diesen Zeichnungen gezeigt ist, ist eine Modifikation des oben beschriebenen ersten Ausführungsbeispiels. Beim TG der ersten Ausführungsbeispiels ist der Speicherbereich des TMM 10 in der Adressrichtung unterteilt, um eine Vielzahl von Taktdaten in einer Richtung der Datenbitbreite verlinkt (siehe 2). Andererseits ist der Speicherbereich des TMM 10 beim vorliegenden Beispiel in einer Richtung der Datenbitbreite unterteilt und demgemäß kann eine TS-Zahl von verwendbaren Taktdaten erhöht werden.
Das heißt, der TG des vorliegenden Ausführungsbeispiels kann im Grunde auf die gleiche Art und Weise aufgebaut werden, wie der TG und das Halbleitertestgerät, die im ersten Ausführungsbeispiel beschrieben wurden, mit der Ausnahme der Teilungsrichtung (Richtung der Adresse oder Datenbitbreite) des Speicherbereichs des TMM 10. Deshalb wird ein vergleichbares Bauteil entsprechend mit den gleichen Bezugszahlen bezeichnet und die detaillierte Beschreibung wird weggelassen.
Wie es in 5 gezeigt ist, unterteilt das Ladedatenschaltmittel beim vorliegenden Ausführungsbeispiel durch Umschalten den Speicherbereich des TMM 10 in der Richtung der Datenbitbreite und wählt einzelne Taktdaten aus Taktdaten aus, die aus den unterteilten Speicherbereichen ausgegeben werden, um die Daten in den Abwärtszähler 20 zu laden. Demgemäß kann die Einstellzahl (TS-Zahl) von verwendbaren Taktdaten vergrößert werden, ohne die Speicherkonfiguration des TMM 10 zu vergrößern.
Im Speziellen umfasst das Ladedatenschaltmittel des vorliegenden Ausführungsbeispiels eine Datenunterteilungsschaltung 70, die in 6 gezeigt ist, eine Ladedatenumschaltschaltung 50, die in 7 gezeigt ist und eine (nicht gezeigte) Taktdatenauswahlschaltung 60.
Beim TMM 10 der vorliegenden Erfindung ist, wie es in 6 gezeigt ist, der Speicherbereich in der Richtung der Datenbitbreite zweigeteilt und umfasst einen Speicher 10a auf einer MSB-Seite und einen Speicher 10b auf der LSB-Seite. Darüber hinaus werden über die Datenunterteilungsschaltung 70 Daten in beide Speicher 10a, 10b des TMM 10 geschrieben, der zweigeteilt ist, und ein oder zwei Taktdaten werden ausgelesen.
Die Datenunterteilungsschaltung 70 teilt die Taktdaten, die in einer ausersehenen Adresse des TMM 10 gespeichert sind, durch das Umschalten in eine Vielzahl von Taktdaten und gibt eine Vielzahl von geteilten Taktdaten aus oder gibt einzelne Taktdaten aus der Vielzahl von geteilten Taktdaten aus.
Beim vorliegenden Ausführungsbeispiel teilt die Datenunterteilungsschaltung 70 einzelne Taktdaten, die in einer ausersehenen Adresse gespeichert sind, in N Daten (N ist eine natürliche Zahl), um die Daten einzugeben, und bestimmt darüber hieraus einige oder alle der N geteilten Taktdaten und gibt sie aus.
Wenn die Daten in der Richtung der Datenbitbreite unterteilt sind und eine Adresse für alle geteilten Daten bestimmt ist, wird hier eine erforderliche Adressbitzahl durch die folgende Gleichung repräsentiert:
Adresszahl: n = 2^x
Erforderliche Adressbitzahl: x = log₂n
Da die Daten beim vorliegenden Ausführungsbeispiel in der Richtung der Datenbitbreite in zwei Daten unterteilt sind, können die Daten durch Vergrößerung eines Adresswerts um ein Bit gehandhabt werden. Auf diese Art und Weise ist ein MSB (in 6 gezeigte Adr<x-1>) des Adresswerts beim vorliegenden Ausführungsbeispiel ein Adressbit zur Verwendung nur in einem Fall, bei dem die Adresse aller Daten indiziert, wenn die Taktdaten unterteilt werden.
Da eine Adressbitzahl im Vorhinein gemäß einer erforderlichen maximalen Adresszahl bereitet werden kann, kann gemäß dieser Datenunterteilungsschaltung 70 eine beliebige Teilungszahl von zwei oder mehr Teilungen gehandhabt werden.
Im Speziellen umfasst die Datenunterteilungsschaltung 70 zwei Selektoren: einen MSB-seitigen Selektor 70a und einen LSB-seitigen Selektor 70b.
Der MSB-seitige Selektor 70a gibt durch das Umschalten des Modussignals das Schreiben in den MSB-seitigen Speicher 10a der entsprechenden Adresse frei, wenn MSB eines Adresswerts des ausersehenen TMM 10 „H" („1") indiziert.
Der LSB-seitige Selektor 70b gibt durch das Umschalten des Modussignals das Schreiben in den LSB-seitigen Speicher 10b der entsprechenden Adresse frei, wenn MSB des Adresswerts „L" („0") indiziert.
Darüber hinaus umfasst die Datenunterteilungsschaltung 70 einen Selektor 71.
Dieser Selektor 71 schreibt in den Speicher 10a auf der MSB-Seite des TMM 10 halbe Daten (m/2 Bits von bm-1 bis bm/2 in 6) auf der MSB-Seite oder halbe Daten (m/2 Bits von bm/2-1 bis b0 in 6) auf der LSB-Seite aus Taktdaten (m Bits von bm-1 bis b0 in 6), die eine festgelegte Bitbreite aufweisen, um durch das Umschalten eines Modussignals in den TMM 10 geschrieben zu werden.
Zuerst geben zwei Selektoren 70a, 70b gültige Adressen beider Speicher 10a, 10b frei, unabhängig von einem Wert (in 6 gezeigte Adr<x-1>) von MSB einer ausersehenen Adresse (in 6 gezeigte Adr<x-1 ... 0>), wenn das Modussignal „L" („0") indiziert.
Darüber hinaus schreibt der Selektor 71 die halben Daten (m/2 Bits von bm-1 bis bm/2 in 6) auf der MSB-Seite einzelner Taktdaten im Speicher 10a auf der MSB-Seite des TMM 10, wenn das Modussignal „L" („0") indiziert. Zu diesem Zeitpunkt, werden die halben Daten (m/2 Bits von bm/2-1 bis b0 in 6) auf der LSB-Seite in den Speicher 10b auf der LSB-Seite des TMM 10 geschrieben.
Deshalb fungiert der TMM 10 als ein TMM, der eine Datenbreite einer gewöhnlichen Bitbreite (m Bits in 6) aufweist und der eine gewöhnliche Adresszahl (Tiefe x-1 in 6) aufweist, in einem Fall, bei dem das Modussignal „L" („0") indiziert. Es gilt zu beachten, dass in diesem Modus „L" („0") das MSB (in 6 gezeigte Adr<x-1>) des Adresswerts ignoriert und nicht verwendet wird.
Wenn das Modussignal „H" („1") indiziert, schalten andererseits zwei Selektoren 70a, 70b eine gültige Adresse, die freigegeben werden soll, gemäß dem Wert (in 6 gezeigte Adr<x-1>) des MSB der ausersehenen Adresse (in 6 gezeigte Adr<x-1 ... 0>).
Wenn das MSB der ausersehenen Adresse „H" („1") indiziert, wird der MSB-seitige Speicher 10a der entsprechenden Adresse des TMM 10 über den MSB-seitigen Selektor 70a zum Schreiben freigegeben (WE).
Wenn andererseits das MSB der ausersehenen Adresse „L" („0") indiziert, wird der LSB-seitige Speicher 10b der entsprechenden Adresse des TMM 10 über den LSB-seitigen Selektor 70b zum Schreiben freigegeben (WE).
Wenn das Modussignal „H" („1") indiziert, schreibt der Selektor 71 die LSB-seitigen halben Daten (m/2 Bits von bm/2-1 bis b0 in 6) einzelner Taktdaten in das MSB und LSB-seitige Speicher 10a, 10b des TMM 10.
Deshalb fungiert der TMM 10 beim Modussignal „H" („1") als ein TMM, der eine Datenbreite der Hälfte einer gewöhnlichen Bitbreite (m/2 Bits in 6) aufweist und der die doppelte der gewöhnlichen Adresszahl (Tiefe 2x-2 in 6) aufweist. Es gilt zu beachten, dass in diesem Modus „H" („1"), die MSB-seitigen halben Daten (m/2 Bits von bm-1 bis bm/2 in 6) ignoriert und nicht verwendet werden.
Die Ladedatenumschaltschaltung 50 lädt durch Umschalten eine Vielzahl von Taktdaten in eine Vielzahl von in Kaskade geschalteten Abwärtszähler 20, wenn eine Vielzahl von geteilten Taktdaten aus dem TMM 10 ausgegeben werden, und lädt einzelne Taktdaten als solche in einen Abwärtszähler 20, wenn durch Umschalten einzelne geteilte Taktdaten aus dem TMM 10 ausgegeben werden, um das Impulssignal eines Takts auszugeben, der durch die geteilten einzelnen oder die Vielzahl von Taktdaten indiziert sind.
Im Speziellen lädt die Ladedatenumschaltschaltung 50N (zwei) geteilte Taktdaten entsprechend N (zwei) Abwärtszählern 20a bis 20n durch Umschalten des gleichen Modussignals wie dem, das in die Datenteilungsschaltung 70 eingegeben wird, und gibt demgemäß das Impulssignal des Takts aus, der durch N (zwei) Taktdaten pro Adresse indiziert wird.
Beim vorliegenden Ausführungsbeispiel werden N Phasen von Abwärtszählern 20 mit m Bit (Abwärtszähler 20a bis 20n) angeordnet, in denen die Taktdaten, die aus dem TMM 10 ausgegeben werden, auf die gleiche Art und Weise wie beim ersten Ausführungsbeispiel eingestellt werden. Die Ladedatenumschaltschaltung 50 verbindet die MSB-Seite (in 7 gezeigtes DOUT MSB) mit einer Dateneingabe des Abwärtszählers 20 aus den Taktdaten (in 7 gezeigtes DOUT MSB und Dout LSB), die geteilt sind und aus dem TMM 10 in die beliebigen N Phasen von Abwärtszählern 20a bis 20n mit m Bit ausgegeben werden.
Im Speziellen, wenn der Modus nicht ansteigt, d. h. das Modussignal „L" („0") indiziert, weist das gültige Bit der Taktdaten des TMM 10 eine gewöhnliche Bitbreite (m Bits) auf. Deshalb stellt die Ladedatenumschaltschaltung 50 die MSB-seitigen Taktdaten (in 7 gezeigtes DOUT MSB) in den Abwärtszählern 20a bis 20n ein. An diesem Zeitpunkt werden die LSB-seitigen Taktdaten (in 7 gezeigtes DOUT LSB) als solche in den Abwärtszählern 20a bis 20n eingestellt. Demgemäß wird der Takt, der durch die Taktdaten mit m Bit indiziert wird, in den Abwärtszählern 20a bis 20n heruntergezählt.
Andererseits, wenn der Modus ansteigt, d. h. das Modussignal „H" („1") indiziert, wird das gültige Bit der Taktdaten halbiert (m/2 Bits). Deshalb stellt die Ladedatenumschaltschaltung 50 eine Selektoreingabe auf den Pegel „L". Demgemäß sind die Daten, die im Abwärtszähler 20 eingestellt werden, nur LSB-seitige Taktdaten (in 7 gezeigtes DOUT LSB), die gültige Bitzahl beträgt m/2 und der Takt, der durch die Taktdaten mit m/2 Bit indiziert wird, wird heruntergezählt.
Die nächste Stufe der Abwärtszähler 20a bis 20n wird auf die gleiche Art und Weise wie beim ersten Ausführungsbeispiel mit einem ODER-Gatter 23 versehen und weiter umfasst die nächste Stufe eine (nicht gezeigte) Taktdatenauswahlschaltung 60. Sie funktionieren auf die gleiche Art und Weise wie beim ersten Ausführungsbeispiel und die detaillierte Beschreibung wird weggelassen.
Es gilt zu beachten, dass beim vorliegenden Ausführungsbeispiel, wie es in 7 gezeigt ist, die Verbindungskonfiguration der Abwärtszähler mit m Bit unverändert ist, ungeachtet des Umschaltens des Modussignals. Natürlich kann dieser Zähler auf solche Art und Weise aufgebaut sein, dass er in Kaskade verbunden werden kann, wie es im ersten Ausführungsbeispiel beschrieben wurde.
In diesem Fall werden die Zähler im Vorhinein auf solche Art und Weise zusammengebaut, dass die Abwärtszähler 20a bis 20n mit m/2 Bit auf solche Art und Weise aufgebaut sind, wie es in 3 gezeigt ist, dass zu einem Zeitpunkt, wenn das Modussignal „H" („1") indiziert, eine gültige Datenbitzahl von m/2 erhalten wird. Demgemäß werden bei Modus = 0 die Selektoren auf solche Art und Weise zusammengebaut (siehe den Selektor 50a bis 50c von 3), dass eine Kaskadenverbindung von zwei der Abwärtszähler 20a bis 20n mit m/2 Bit erhalten wird (auf die gleiche Art und Weise wie in 3), n-phasige Zähler mit m Bit werden aufgebaut und 2N-phasige Abwärtszähler mit m/2 Bit können in Modus = 1 betrieben werden.
Durch diesen Zähleraufbau besteht der Vorteil, dass zu einem Zeitpunkt, wenn der Modus = 1 ist, Taktflankenausgaben, die das 2n-fache einer Testrate betragen, möglich sind.
Gemäß der wie oben beschrieben aufgebauten Takterzeugungsschaltung kann der Speicherbereich des TMM 10 in der Richtung der Bitbreite der Daten unterteilt werden und eine Vielzahl von Taktdaten können aus einzelnen Taktdaten ausgegeben werden.
Darüber hinaus wird, wenn einzelne Taktdaten aus einer Vielzahl von Taktdaten ausgewählt werden, der Verzögerungsbetrag der Taktdaten vermindert, aber die TS-Zahl kann erhöht werden. Beispielsweise ist es möglich, die Taktdaten auszugeben, die die Dateneinstellzahl aufweisen, während eine Adresstiefe das Doppelte beträgt.
Folglich kann die Takteinstellzahl vergrößert werden, ohne den Schaltungsaufbau des TMM 10 zu verändern, und die Takterzeugungsschaltung kann leicht bei geringen Kosten erhalten werden, die die Takteinstellzahl umfasst, die für jeden IC-Tester optimal ist.
Die bevorzugten Ausführungsbeispiele der Takterzeugungsschaltung der vorliegenden Erfindung ist oben beschrieben worden, aber die erfindungsgemäße Takterzeugungsschaltung ist nicht nur auf das oben beschriebene Ausführungsbeispiel beschränkt und natürlich sind im Umfang der vorliegenden Erfindung verschiedene Modifikationen möglich.
Beispielsweise ist beim oben beschriebenen ersten und zweiten Ausführungsbeispiel das Beispiel beschrieben worden, bei dem der Speicherbereich des TMM gleichmäßig in zwei Bereiche unterteilt ist, aber der Speicherbereich muss nicht unbedingt gleichmäßig unterteilt sein und eine Teilungszahl ist nicht auf zwei Teilungen beschränkt.
Wie es in 8 gezeigt ist, kann die Bitzahl, wenn der Speicherbereich des TMM 10 in der Richtung der Datenbitbreite unterteilt ist, ungleichmäßig unterteilt sein.
In 8(a) ist es möglich, eine Taktdatenverzögerung mit m-1 Bit in Adr: 0 bis Adr: n/2-1 zu speichern und eine Verzögerung für nur ein Bit kann in Adr: n/2 bis Adr: n-1 gespeichert werden.
Gleicherweise ist es in 8(b) möglich, eine Taktdatenverzögerung mit 2 Bit in Adr: 0 bis Adr: n/2-1 zu speichern und eine Verzögerung für m-2 Bit kann in Adr: n/2 bis Adr: n-1 gespeichert werden.
Darüber hinaus, wie es in 9 gezeigt ist, können die Taktdaten in vier Daten in einer Richtung der Bitbreite unterteilt werden. In diesem Fall beträgt die Bitzahl, die die Taktverzögerung indiziert, m/4, aber die Adresszahl (TS-Zahl) beträgt 4n. In diesem Fall kann die Adressbitzahl um 2 Bits vergrößert werden.
Auf diese Art und Weise können beim TMM der vorliegenden Erfindung der maximale Wert der einstellbaren Taktverzögerung und die TS-Zahl beliebig variiert werden. Deshalb kann, wenn das Schalten bei jedem Bit möglich ist und wenn ein Bereich, der eine Gesamtzahl von n×m umfasst, konstant ist, frei eingestellt und verändert werden.
Natürlich können durch Kombination des oben beschriebenen ersten und zweiten Ausführungsbeispiels die Teilungen des Speicherbereichs in der Richtung sowohl der Adresse als auch der Datenbitbreite nebeneinander bestehen. Auch in diesem Fall ist das Umschalten durch das Modussignal mit 2 Bit möglich. Beispielsweise kann das Modussignal wie folgt eingestellt werden:
➀ Modussignal 00: gewöhnlicher Modus (auf die gleiche Art und Weise wie bei einer herkömmlichen Konfiguration;
➁ Modussignal 01: Modus der Steigerung der Datenverzögerung (erstes Ausführungsbeispiel); und
➂ Modussignal 10: Modus der Steigerung der TS-Zahl (zweites Ausführungsbeispiel).
Industrielle Anwendbarkeit
Wie es oben beschrieben wurde, kann gemäß einer Takterzeugungsschaltung der vorliegenden Erfindung ein maximaler Verzögerungsbetrag vergrößert werden oder eine Takteinstellzahl kann gesteigert werden, ohne die Konfiguration eines Taktspeichers zu ändern, in dem Taktdaten gespeichert werden.
Folglich kann eine Takterzeugungsschaltung und ein Halbleitertestgerät bereitgestellt werden, bei dem eine Vielzahl von Typen von TGs durch einen Typ von Hardwarekonfiguration realisiert werden kann und eine Bauelementmessung bei geringen Kosten möglich ist.
Zusammenfassung
Eine Takterzeugungsschaltung kann eine maximale Verzögerungsschaltung vergrößern, ohne die Konfiguration eines Taktspeichers zu verändern. Die Takterzeugungsschaltung beinhaltet: einen Taktspeicher (TMM) 10, der festgelegte Taktdaten enthält; eine Vielzahl von Abwärtszählern 20 zum Laden von Taktdaten, die aus dem TMM ausgegeben werden, und Ausgeben eines Impulssignals mit dem Takt, der durch die Taktdaten indiziert wird; eine Adressauswahlschaltung 40 zum Spezifizieren einer oder zweier TMM-Adressen durch Schalten und zum Ausgeben einer oder zweier Taktdaten; eine Ladedatenumschaltschaltung 50, die verwendet wird, wenn zwei Taktdaten aus dem TMM ausgegeben werden, zum Laden der zwei Taktdaten in die Abwärtszähler, die in Kaskade geschaltet sind, und zum Ausgeben eines Taktimpulssignals; und eine Taktdatenauswahlschaltung 60 zum Auswählen eines der Impulssignale auf der Grundlage der einen oder zwei Taktdaten, die aus dem Abwärtszähler ausgegeben werden.

Claims

Takterzeugungsschaltung, umfassend: einen Taktspeicher, der festgelegte Taktdaten enthält; und einen Zähler zum Laden von Taktdaten, die aus dem Taktspeicher ausgegeben werden, und zum Ausgeben eines Impulssignals mit einem Takt, der durch die Taktdaten indiziert wird, wobei die Takterzeugungsschaltung darüber hinaus Ladedatenschaltmittel zum Unterteilen eines Speicherbereichs des Taktspeichers, zum Auswählen einzelner oder einer Vielzahl von Taktdaten, die aus den unterteilten Speicherbereichen ausgegeben werden, und zum Laden der ausgewählten einzelnen oder Vielzahl von Taktdaten in den Zähler umfasst, um dadurch das Impulssignal eines Takts auszugeben, der durch die einzelnen oder die Vielzahl von Taktdaten indiziert wird.
Takterzeugungsschaltung nach Anspruch 1, wobei das Ladedatenschaltmittel den Speicherbereich des Taktspeichers in einer Adressrichtung durch Schalten unterteilt, eine Vielzahl von Taktdaten verlinkt, die aus den unterteilten Speicherbereichen in einer Richtung der Datenbitbreite ausgegeben werden, und diese Daten als einzelne Taktdaten in den Zähler laden.
Takterzeugungsschaltung nach Anspruch 1 oder 2, wobei das Ladedatenschaltmittel folgendes umfasst: eine Adressauswahlschaltung, die eine oder eine Vielzahl von Adressen des Taktspeichers durch Schalten bestimmt und die einzelne oder eine Vielzahl von Taktdaten ausgibt, die in der entsprechenden einen oder Vielzahl von Adressen gespeichert sind, und eine Ladedatenumschaltschaltung, die die einzelnen Taktdaten als solche in einen Zähler lädt, wenn einzelne Taktdaten aus dem Taktspeicher durch Schalten ausgegeben werden, und die die Vielzahl von Taktdaten in eine Vielzahl von in Kaskade geschalteten Zählern lädt, wenn eine Vielzahl von Taktdaten aus dem Taktspeicher durch Schalten ausgegeben werden, um dadurch das Impulssignal eines Taktes auszugeben, der durch einzelne oder eine Vielzahl von Taktdaten indiziert wird.
Takterzeugungsschaltung nach Anspruch 3, wobei die Adressauswahlschaltung eine ausersehene Adresse durch Schalten unterteilt, um dadurch N (N ist eine natürliche Zahl) Adressen zu bestimmen, und N Taktdaten aus dem Taktspeicher ausgibt, und die Ladedatenumschaltschaltung die N Taktdaten durch Schalten in N in Kaskade geschaltete Zähler lädt, um dadurch das Impulssignal eines Takts auszugeben, der durch die N Taktdaten indiziert wird.
Takterzeugungsschaltung nach Anspruch 1, wobei die Ladedatenumschaltschaltung den Speicherbereich des Taktspeichers durch Schalten in einer Richtung der Datenbitbreite unterteilt, einzelne Taktdaten aus den jeweiligen Taktdaten auswählt, die aus den unterteilten Speicherbereichen ausgegeben werden, und die Daten in den Zähler lädt.
Takterzeugungsschaltung nach Anspruch 1 oder 5, wobei das Ladedatenschaltmittel folgendes umfasst: eine Datenunterteilungsschaltung, die die Taktdaten, die in einer Adresse des ausersehenen Taktspeichers gespeichert sind, in eine Vielzahl von Taktdaten unterteilt und die die Vielzahl von unterteilten Taktdaten durch Schalten ausgibt oder die einzelne Taktdaten aus der Vielzahl von unterteilten Taktdaten ausgibt; und eine Ladedatenumschaltschaltung, die die Vielzahl von Taktdaten in eine Vielzahl von in Kaskade geschalteten Zählern lädt, wenn die Vielzahl von unterteilten Taktdaten aus dem Taktspeicher durch Schalten ausgegeben werden, und die die einzelnen Taktdaten als solche in einen Zähler lädt, wenn einzelne unterteilte Taktdaten aus dem Taktspeicher durch Schalten ausgegeben werden, um dadurch ein Impulssignal eines Taktes auszugeben, der durch die Vielzahl von oder einzelne Taktdaten indiziert wird.
Takterzeugungsschaltung nach Anspruch 6, wobei die Datenunterteilungsschaltung einzelne Taktdaten, die in einer ausersehenen Adresse gespeichert sind, in N Daten unterteilt, die Daten eingibt und weiter einige oder alle der N unterteilten Taktdaten bestimmt und ausgibt, und die Ladedatenumschaltschaltung die N unterteilten Taktdaten in die entsprechenden N Zähler lädt und dadurch ein Impulssignal des Takts ausgibt, der durch N Taktdaten pro Adresse indiziert ist.
Halbleitertestgerät, das ein festgelegtes Testmustersignal in einen Prüfling eingibt, der ein Testobjekt darstellt, und das ein Antwortausgabesignal, das aus diesem Prüfling ausgegeben wird, mit einem festgelegten Erwartungsmustersignal vergleicht, um dadurch zu beurteilen, ob der Prüfling zufrieden stellend ist oder nicht, wobei das Halbleitertestgerät folgendes umfasst: eine Takterzeugungsschaltung, die ein Referenztaktsignal des Testmustersignals als ein Verzögerungstaktsignal verzögert um eine bestimmte Zeit ausgibt, wobei die Takterzeugungsschaltung folgendes umfasst: die Takterzeugungsschaltung nach einem der Ansprüche 1 bis 7.