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DE10353501A1 - Zählerschaltung und Frequenzteilerstufe - Google Patents

Zählerschaltung und Frequenzteilerstufe Download PDF

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DE10353501A1
DE10353501A1 DE2003153501 DE10353501A DE10353501A1 DE 10353501 A1 DE10353501 A1 DE 10353501A1 DE 2003153501 DE2003153501 DE 2003153501 DE 10353501 A DE10353501 A DE 10353501A DE 10353501 A1 DE10353501 A1 DE 10353501A1
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DE
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frequency divider
input
chain
divider stage
signal
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DE2003153501
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Jens Döge
Thomas Kunert
Andreas Dr. König
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Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
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Technische Universitaet Dresden
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Abstract

Eine Zählerschaltung besteht aus einer Kette (17) von dynamischen Frequenzteilerstufen, die jeweils die Frequenz ihres Eingangssignals halbieren, wobei jede Frequenzteilerstufe einen Eingang für die Zuführung eines Taktsignals zur Regenerierung dieser Stufe aufweist. Um bei einer großen Anzahl von Frequenzteilerstufen die Frequenz des Taktsignals dennoch niedrig zu halten, ist die Kette in Unterketten (14) vorgegebener Länge geteilt, deren jeweils erster Frequenzteilerstufe das Taktsignal getrennt zuführbar ist.

Description

  • Die vorliegende Erfindung betrifft eine Zählerschaltung nach dem Oberbegriff des Anspruchs 1 sowie eine in einer derartigen Zählerschaltung verwendete Frequenzteilerstufe.
  • Bei aus dynamischen Frequenzteilerstufen gebildeten Zählerschaltungen müssen diese Stufen regelmäßig aufgefrischt werden, wobei es erforderlich sein kann, dass die Auffrischungen abhängig von der jeweiligen Technologie beispielsweise aufgrund von relativ großen Leckströmen und/oder geringen Speicherkapazitäten im ms-Zeitbereich (50 Hz bis 1 kHz) erfolgen. Ist die Frequenz des zu zählenden Signals höher als die erforderliche Auffrischfrequenz, kann zu zählende Signal gleichzeitig als Taktsignal für die Auffrischung verwendet werden. Anderenfalls müssen das zu zählende Signal und das Taktsignal getrennt zugeführt werden.
  • Bei einer aus vielen hintereinander geschalteten Frequenzteilerstufen gebildeten Zählerschaltung schaltet die Stufe für das hochwertigste Bit in dieser Kette am langsamsten und bestimmt den für das Auffrischen erforderlichen Takt. Da die Einspeisung des Taktes in der Stufe des niedrigsten Bits erfolgt, muss bei langen Zählerketten aufgrund der Frequenzteilung eine sehr hohe Taktfrequenz zur Anwendung kommen. Der hierfür erforderliche Aufwand ist jedoch sehr hoch.
    •
  • Es ist daher die Aufgabe der vorliegenden Erfindung, eine Zählerschaltung, bestehend aus einer Kette von dynamischen Frequenzteilerstufen jeweils zum Halbieren der Frequenz eines Eingangssignals der jeweiligen Stufe, wobei jede Frequenzteilerstufe einen Eingang für die Zuführung eines Taktsignals zur Regenerierung dieser Stufe aufweist, zu schaffen, bei der trotz einer großen Anzahl von Frequenzteilerstufen die Taktfrequenz relativ niedrig gehalten werden kann.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch eine Zählerschaltung mit den Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen dieser Zählerschaltung sowie eine in dieser verwendete Frequenzteilerstufe ergeben sich aus den Unteransprüchen.
  • Dadurch, dass die Kette in Unterketten vorgegebener Länge geteilt wird, deren jeweils erster Frequenzteilerstufe das Taktsignal getrennt zugeführt wird, ergibt sich eine erheblich reduzierte Mindesttaktfrequenz, die nur von der Anzahl der Stufen der Unterketten abhängt. Zwischen zwei jeweils aufeinander folgenden Unterketten, denen das Taktsignal gleichzeitig zugeführt wird, ist vorteilhaft ein Verknüpfungselement vorgesehen, dem jeweils das Ausgangssignal der letzten Frequenzteilerstufe der jeweils vor hergehenden Unterkette und das Taktsignal zugeführt werden. Ist das zu zählende Signal unabhängig vom Taktsignal, dann ist zusätzlich zwischen dem letzten Ausgang der letzten Unterkette und dem Eingang der ersten Unterkette ein Verknüpfungselement vorgesehen, dem das Ausgangssignal der letzten Frequenzteilerstufe der letzten Unterkette, das Taktsignal und das zu zählende Signal zugeführt werden.
  • Frequenzteiler dienen zum Herabsetzen der Frequenz von periodischen Schwingungen oder Impulsfolgen um ein ganzzahliges Verhältnis. Zur Durchführung der Frequenzteilung werden Flipflop-Schaltungen verwendet, die eine Speicherwirkung aufweisen und durch Taktsignale umgeschaltet werden. Die Speicherelemente werden üblicherweise durch Transistoren dargestellt, wobei diese im Zuge der Miniaturisierung integrierter Schaltungen zunehmend in der CMOS-Technik ausgebildet sind. Bei dieser Technik sind sowohl n- als auch p-Kanal-MOS-Transistoren jeweils paarweise in einer integrierten Halbleiterschaltung angeordnet.
  • In herkömmlichen Zähler-Flipflops sind etwa 20 bis 30 Transistoren erforderlich, um die zwei Stufen eines Flipflops mit statischen Speicherelementen zu realisieren. Die große Anzahl wird benötigt, um das Auftreten unerlaubter Zustände auszuschließen. Dies bedeutet beispielsweise bei großen Zählerschaltungen einen immer noch sehr hohen Platzbedarf.
  • Daher ist es vorteilhaft, eine dynamische Frequenzteilerstufe zum Halbieren der Frequenz eines Eingangssignals, die als in CMOS-Technik hergestellte Halbleiterschaltung ausgebildet ist, zu schaffen, die eine erheblich geringere Anzahl von Transistoren verwendet, so dass bedeutend mehr derartiger Stufen als bisher auf einem Halbleiterchip untergebracht werden können und damit auch eine aus diesen Stufen bestehende Zählerschaltung weniger Platz einnimmt als eine aus herkömmlichen Frequenzteilerstufen gebildete Zählerschaltung.
  • Eine derartige Frequenzteilerstufe kann dadurch erhalten werden, dass mindestens ein Teil der Speicherelemente der Stufe durch lineare und/oder parasitäre Kapazitäten gebildet ist. Hierdurch kann die Anzahl der Transistoren für eine Flipflop-Schaltung auf etwa sieben bis zehn verringert werden, so dass der Platzbedarf auf etwa 1/3 des bisher erforderlichen Platzes gesenkt werden kann.
  • Die Erfindung wird im Folgenden anhand von in den Figuren dargestellten Ausführungsbeispielen näher erläutert. Es zeigen:
  • 1a bis 1c Schaltbilder von zwei Ausführungsformen einer Frequenzteilerstufe nach der Erfindung sowie ein Impulsdiagramm für die Frequenzteilerstufe nach 1a,
  • 2 ein Blockschaltbild einer Zählerschaltung nach einem ersten Ausführungsbeispiel und deren Schaltzeichen,
  • 3a ein Blockschaltbild einer Zählerschaltung nach einem zweiten Ausführungsbeispiel und deren Schaltzeichen,
  • 3b die Zählerschaltung nach 3a mit einer Verknüpfung der Ausgangssignale,
  • 4 ein Blockschaltbild einer Zählerschaltung nach einem dritten Ausführungsbeispiel und deren Schaltzeichen,
  • 5 ein Blockschaltbild einer Zählerschaltung nach einem vierten Ausführungsbeispiel und deren Schaltzeichen,
  • 6 ein Blockschaltbild einer aus mehreren Zählerschaltungen bestehenden Multiplikationsschaltung,
  • 7 ein Schaltbild einer weiteren Ausführungsform einer Frequenzteilerstufe nach der Erfindung,
  • 8 ein Schaltbild eines Inverters, und
  • 9 ein Beispiel für die Realisierung einer Gatekapazität.
    •
  • Bei den beiden dynamischen Frequenzteilerstufen nach 1a und 1b sind die üblicherweise verwendeten beiden NAND-Glieder mit jeweils vier Transistoren für jede der beiden Speicherzellen einerseits durch die Gatekapazität 1 bzw. 2 eines inhärenten MOS-Transistors der CMOS-Anordnung mit den komplementären Transistoren 3, 4 bzw. 5, 6 und andererseits durch die parasitäre Eingangskapazität 7 bzw. 8 eines CMOS-Inverters 9 bzw. 10 ersetzt. Die MOS-Transistoren 3 und 4 bzw. 5 und 6 werden durch das Taktsignal C, das gleichzeitig das Signal, das zu zählen bzw. dessen Frequenz zu teilen ist, angesteuert. Ein weiterer MOS-Transistor 11 bzw. 12 wird durch ein Aktivierungssignal S angesteuert.
  • Die durch das Taktsignal C ansteuerbaren komplementären MOS-Transistoren 3 und 4 bzw. 5 und 6 sowie der zugeordnete CMOS-Inverter 9 bzw. 10 bilden eine Reihenschaltung in der Weise, dass der Ausgang des CMOS-Inverters 9 bzw. 10, der gleichzeitig den Ausgang der Frequenzteilerstufe bildet, zu dem Anfang der Reihenschaltung zurückgeführt wird. Darüber hinaus ist die Verbindung zwischen dem mittleren Transistor der Reihenschaltung, d.h. dem MOS-Transistor 4 bzw. 6 und dem Eingang des CMOS-Inverters 9 bzw. 10 mit der Leitung zur Zuführung des Aktivierungssignals verbunden.
  • Die Arbeitsweise der Frequenzteilerstufe nach 1a wird im Folgenden anhand des Impulsdiagramms nach 1c erläutert. Zum Zeitpunkt 1 wird durch die Aktivierung der Leitung S der auf der Leitung X liegende Signalwert, d.h. der Wert "H", zu dem Knoten B übertragen. Zu diesem Zeitpunkt wird der Takteingang C als auf dem Wert "L" liegend angenommen. Somit sind der Transistor 3 gesperrt und der zu diesem komplementäre Transistor 4 leitend. Es ergibt sich demzufolge ein "H" auch auf dem Knoten A. Am Ausgang Y des Inverters 9 bzw. der Frequenzteilerstufe liegt der invertierte Signalwert "L" an. Zum Zeitpunkt 2 wird der Takteingang C auf "H" gesetzt. Der Transistor 3 wird leitend und der Transistor 4 gesperrt. Der Wert "L" am Ausgang Y wird auf den Knoten A übertragen, während das Potential auf dem Knoten B auf "H" gehalten wird. Zum Zeit 3 wird der Takteingang C auf "L" gesetzt. Dadurch sperrt der Transistor 3 und der Transistor 4 wird leitend. Die Gatekapazität 1 ist viel größer als die parasitäre Kapazität 7 des Inverters 9. Somit ergibt sich nach dem Ladungsausgleich zwischen beiden der logische Wert "L" auf den Knoten A und B, der dem vorherigen logischen Wert nur des Knotens A entsprach. Am Ausgang Y ergibt sich der ne gierte Wert "H". Zum Zeitpunkt 4 wird der Takteingang C wieder auf "H" gesetzt. Der Transistor 3 wird leitend und der Transistor 4 wird gesperrt. Der Pegel "H" am Ausgang Y wird auf den Knoten A übertragen, während der Wert "L" auf dem Knoten B gehalten wird. Zum Zeitpunkt 5 wird der Takteingang C auf "L" gesetzt. Dadurch sperrt der Transistor 3 und der Transistor 4 wird leitend. Nach dem Ladungsausgleich liegt der logische Pegel "H" auf den Knoten A und B. Am Ausgang Y ergibt der negierte Pegel "L". Während somit am Takteingang C z.B. zwischen den Zeitpunkten 2 und 6 zwei volle Taktperioden ablaufen, ergibt sich daraus am Ausgang Y nur eine. Die gezeigte Schaltung arbeitet daher als Frequenzteilerstufe. Die Frequenzteilerstufe nach 1b arbeitet in entsprechender Weise.
  • Für die geschilderte Arbeitsweise benötigt die dargestellte Anordnung eine Auffrischung der beiden Speicherzellen (Kapazitäten 1 bzw. 2 und 7 bzw. 8) innerhalb einer technisch bedingten Höchstzeit. Anstelle einer externen Auffrischung wie bei einer DRAM-Zelle erfolgt das Auffrischen der dynamischen Speicher innerhalb der Zelle durch die Verstärkungswirkung des Inverters 9 in 1a bzw. 10 in 1b. Der Auffrischungseffekt wird durch eine kontinuierliche Taktung der Zellen erreicht.
  • Geht man davon aus, dass eine Zählerkette aus insgesamt O Frequenzteilerstufen besteht und eine aus der maximalen Auffrischperiodendauer resultierende Auffrischfrequenz von Fr existiert, müsste die gesamte Zählerkette aufgrund des Frequenzteilerverhältnisses mit einer Frequenz von 2O–1Fr getaktet werden. Es ergibt sich somit bei einer langen Zählerkette eine sehr hohe Frequenz, was eine Verwendung in vielen Fällen einschränkt.
  • Daher ist es vorteilhaft, eine längere Zählerkette in kürzere Unterketten der Länge N zu teilen, wie beispielsweise in 2 für N = 3 gezeigt ist. Die Frequenzteilerstufen 13.1, 13.2 und 13.3 entsprechen jeweils der Stufe 13 nach 1a, wie anhand der übereinstimmenden Schaltzeichen erkennbar ist.
  • Die Zählerkette selbst setzt sich aus der Anzahl M von Unterketten 14 zusammen, wobei für das Beispiel nach 3a M = 3 beträgt. Die Unterketten 14.1, 14.2 und 14.3 entsprechen der jeweils der in 2 gezeigten Unterkette 14. Das Taktsignal wird über den Takteingang C jeder Unterkette 14 gesondert zugeführt. Zwischen jeweils zwei aufeinander folgenden Unterketten 14 befindet sich ein XOR-Glied 15 bzw. 16, dessen beide Eingänge einerseits mit dem Ausgang der letzten Frequenzteilerstufe der vorhergehenden Unterkette 14 und andererseits mit dem Takteingang C und dessen Ausgang mit dem Takteingang der nachfolgenden Unterkette verbunden sind. Die erforderliche Mindestauffrischfrequenz der Zählerkette nach 3a beträgt 2N-1Fr. Da das Taktsignal direkt oder über ein XOR-Glied in jede Unterkette eingegeben wird, erhöht sich anders als bei dem Zähler nach 2 die dargestellt Binärzahl pro Taktimpuls nicht um den Wert 1, sondern um den Wert
    Figure 00080001
    , d.h. um den Wert 73 für N = 3 und M = 3. Durch die Kopplung der Unterketten 14.1 und 14.2 über das XOR-Glied 15 erhält jedoch die Unterkette 14.2 am Eingang C mehr Impulse als die Unterkette 14.1 und entsprechend erhält die Unterkette 14.3 am Eingang C mehr Impulse als die Unterkette 14.2, so dass die Unterketten unterschiedlich weitergeschaltet werden.
  • Wird die in 3a gezeigte Zählerkette 17 entsprechend 3b um eine ihren Ausgängen nachgeschaltete NOR-Schaltung 18 erweitert, dann erhält man eine Zählerschaltung 19, die nach K Takten am Ausgang den logischen Pegel H annimmt, wenn sie vor Beginn der Zählung über die Leitungen X3.3 mit der Zahl Km = (– DCK)mod2M ·N beaufschlagt wurde. Hierbei ist zu beachten, dass die Einspeicherung dieser Zahl durch das Schreiben mittels der entsprechenden, bitweise invertierten Zahl K'm erfolgte.
  • Bei der Zählerkette nach 4 findet der Zählvorgang unabhängig vom Auffrischvorgang statt, d.h. die Frequenz des Zählsignals kann niedriger als die des Auffrischsignals sein. Das Zählsignal wird über den Eingang C1 und das Auffrischsignal über den Eingang C2 zugeführt. Gegenüber der Schaltung nach 3 ist die Schaltung nach 4 um zwei XOR-Glieder 20 und 21 erweitert, wobei die Eingänge des XOR-Gliedes 20 einerseits mit dem Ausgang der letzten Frequenzteilerstufe der letzten Unterkette 14.3 und andererseits mit dem Eingang C1 sowie die Eingänge des XOR-Gliedes 21 einerseits mit dem Ausgang des XOR-Gliedes 20 und andererseits mit dem Eingang C2 verbunden sind, d.h. es findet eine XOR-Verknüpfung zwischen den drei Eingangssignalen der XOR-Glieder 20 und 21 statt. Der Ausgang des XOR-Gliedes 21 ist zum Takt- bzw. Zähleingang C der ersten Unterkette 14.1 geführt. Durch die Rückkopplung vom Ausgang zum Eingang der Zählerkette ist der durch das Auffrischsignal C2 allein erzeugte Zählwert für jede Unterkette 14.1, 14.2 und 14.3 gleich und wiederholt sich nach 2N-1 Auffrischtakten (statt nach 2N Auffrischtakten ohne Kopplung über die jeweiligen XOR-Glieder). Zusätzlich werden die Impulse des zum Eingang C1 geführten Zählsignals gezählt. Da die Frequenz des Zählsignals üblicherweise erheblich geringer als die des Auffrischsignals ist, tritt keine gegenseitige Beeinflussung dieser Signale beim Zählvorgang auf.
  • 5 stellt eine vollständige Zählerschaltung dar, die die in 4 dargestellte Zählerkette 22 enthält. Eine Unterkette 14.4 entspricht der nach 2, der nur die Auffrischsignale vom Eingang C2 und das vom Ausgang Y3 dieser Unterkette zurückgekoppelte Signal über das XOR-Glied 23 zugeführt werden. Die Unterkette 14.4 führt somit nach jeweils 2N-1 Auffrischsignalen (= 7 bei N = 3) einen vollständigen Umlauf durch. Die Ausgangssignale der Unterkette 14.4 werden in dem Verknüpfungsblock 24 einer UND-Verknüpfung unterzogen und das resultierende Signal wird gegebenenfalls mit der Verzögerung T dem Takteingang C eines Registers 25 zugeleitet. Das Register 25 hat die Eigenschaft an seinem Ausgang Q solange den Pegel "L" zu halten, bis während eines Taktsignals am Takteingang C am Eingang A der Pegel "H" erscheint, der vom Ausgang der Zählerkette 22 über einen Inverter 26 zugeführt wird und der durch einen Überlauf der Zählkette 22 bewirkt wird. Der Pegel "H" wird dann am Ausgang Q solange gehalten, bis das Register 25 über den Eingang S zurückgesetzt wird. Der Pegel "H" am Ausgang Q symbolisiert somit einen Überlauf (OF) der Zählerkette 22. Damit zwischen zwei Taktsignalen von dem Verknüpfungsblock 24 nicht ein mehrfacher Überlauf der Zählerkette 22 und damit eine fehlerhafte Erfassung der Anzahl der Überläufe stattfinden, ist erforderlich, dass die Frequenz des zu zählenden Signals C1 nicht höher als 29/23-fache der Frequenz von C2 ist, da die Zählerkette 22 drei Unterketten enthält.
  • Wenn mehrere Zähler mit jeweils einer der Zählerkette 22 entsprechenden Zählerkette parallel betrieben wer den, um unterschiedliche Ereignisse zu zählen, kann der aus XOR-Glied 23, Unterkette 14.4 und Verknüpfungsblock 24 bestehende Schaltungsblock für alle Zähler gemeinsam verwendet werden, die jeweils in gleicher Weise ausgebildet sind wie der dargestellte, aus Zählerkette 22, Register 25 und Inverter 26 bestehende Schaltungsblock.
  • Um alle parallel arbeitenden Zähler zu initialisieren, wird zu Beginn der Zählung ein Impuls an den Eingang S gegeben. Danach wird dem Eingang C2 kontinuierlich der Auffrischtakt zugeführt und die an jedem Eingang C1 auftretenden Zählimpulse werden von dem jeweils zugeordneten Zähler erfasst.
  • Das Auslesen der einzelnen Zähler kann auf einfache Weise erfolgen, da jede Unterkette in jeder Zählerkette jedes Zählers und die Unterkette 14.4 in Bezug auf das durch den Auffrischtakt C2 erhaltene Zählergebnis den gleichen Stand haben. Dies ergibt sich daraus, dass die Zählerketten des Zählers wie in 4 dargestellt aufgebaut sind, bei denen der durch das Auffrischsignal C2 allein erzeugte Zählwert für jede Unterkette gleich und auch gleich dem Zählwert der Unterkette 14.4 ist. Anhand des als Bezugswert dienenden Zählerwertes der Unterkette 14.4 kann daher für jede Zählerkette der durch das jeweilige Zählsignal C1 bewirkte Zählwert ermittelt werden. Hierfür gibt es zwei Möglichkeiten: entweder man führt weitere Auffrischsignal C2 zu, bis der Verknüpfungsblock 24 ein Taktsignal abgibt, oder man subtrahiert automatisch blockweise beim Auslesen den Zählwert der Unterkette 14.4 von jeder Unterkette der Zählerketten.
  • 6 zeigt eine Kombination aus einer Zählerschaltung 27, die der Schaltung nach 5 entspricht, und einer Zählerschaltung 19, die der Schaltung nach 3b entspricht. Der Zählerschaltung 19 wird das Signal CM2 als Zählsignal und der Zählerschaltung 27 werden das Signal CM1 als Zählsignal und das Signal C2 als Auffrischsignal zugeführt. Ein der Zählerschaltung 19 nachgeschaltetes Register 28 ist mit seinem Setzeingang A an den Ausgang Z der Zählerschaltung 19 angeschlossen und wird durch das Zählsignal CM2 getaktet. Die Zählschaltung 19 wird über die Einstellsignale XCodM2 auf einen Anfangswert KM eingestellt. Am Ausgang des Registers 28 tritt ein Signal T auf, das die Integrationszeit (Zählzeit) der Zählerschaltung 27 vorgibt. Dieses wird bestimmt durch KM/fCM2, d.h. es ist proportional zum Anfangswert KM und umgekehrt proportional zur Frequenz des Signals CM2. Dieses Ausgangssignal T wird über ein ODER-Glied 29, dem auch das Signal CM1 zugeführt wird, zu dem Takteingang C1 der Zählerschaltung 27 gegeben. Der von der Zählerschaltung 27 gespeicherte bzw. ausgegebene Zählwert Y ist gleich T·fCM1, d.h. proportional zu dem Produkt aus der mittleren Frequenz des Zählsignals CM1 und dem Anfangswert KM dividiert durch die mittlere Frequenz des Zählsignals CM2. Dieser Zählwert kann wie anhand von 5 beschrieben ausgelesen werden. Die Schaltung nach 6 kann daher zum Multiplizieren von zwei Werten und Dividieren des Produkts durch einen dritten Wert verwendet werden.
  • Auch hier kann der Teil der Zählerschaltung 27, der sich außerhalb der strichlierten Umrandung in 6 befindet, für mehrere entsprechend parallel geschaltete Zählerschaltungen gemeinsam verwendet werden.
  • 7 zeigt eine dynamische Frequenzteilerstufe, die derjenigen nach 1a entspricht, wobei jedoch die Transistoren 3 und 4 durch Transfergates 30 und 31 ersetzt sind. Die Arbeitsweise dieser Frequenzteilerstufe ist dieselbe wie die der Stufe nach 1a, jedoch mit dem zusätzlichen Vorteil, dass der Pegelhub an den Knoten A und B größer ist und damit beim Inverter 9 im stabilen Zustand kein Querstrom fließt. Der geringe Pegelhub bei der Frequenzteilerstufe nach 1a kann jedoch durch eine Inverterschaltung nach 8 kompensiert werden. Die zusätzlichen Transistoren 32 und 33 bewirken, dass die Gate-Source-Spannung des jeweils inaktiven der beiden Transistoren 34 oder 35 verringert und dieser zuverlässig gesperrt wird.
  • 9 schließlich zeigt ein Beispiel für die Realisierung einer Gatekapazität 1 durch einen inhärenten MOS-Transistor in der CMOS-Anordnung mit den beiden Transistoren 3 und 4 oder den Transfergates 30 und 31. Dieser inhärente MOS-Transistor ist mit seinem Gate mit dem Knoten A und mit Source, Drain und Bulk gemeinsam mit Masse oder der Betriebsspannung, verbunden. Die Gatekapazität 1 dieses MOS-Transistors ist abhängig von dessen jeweiligem Leitfähigkeitszustand, d.h., dem Potential am Knoten A. Die Gatekapazität 1 kann weiterhin durch Überlappungskapazitäten der Gates der Transistoren 3 und 4 bzw. der Transfergates 30 und 31 beeinflusst werden.

Claims (19)

  1. Zählerschaltung, bestehend aus einer Kette (17) von dynamischen Frequenzteilerstufen (13) jeweils zum Halbieren der Frequenz eines Eingangssignals der jeweiligen Frequenzteilerstufe (13), wobei jede Frequenzteilerstufe (13) einen Eingang für die Zuführung eines Taktsignals zur Regenerierung dieser Stufe aufweist, dadurch gekennzeichnet, dass die Kette in Unterketten (14) vorgegebener Länge geteilt ist, deren jeweils erster Frequenzteilerstufe (13) das Taktsignal getrennt zuführbar ist.
  2. Zählerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass jeder Unterkette (14) das zu zählende Taktsignal gleichzeitig zuführbar ist und zwischen jeweils zwei aufeinander folgenden Unterketten (14) ein Verknüpfungselement (15, 16) vorgesehen ist, dem jeweils das Ausgangssignal der letzten Frequenzteilerstufe (13) der jeweils vorhergehenden Unterkette (14) und das Taktsignal zuführbar sind.
  3. Zählerschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Ausgänge aller Frequenzteilerstufen (13) der Zählerschaltung (17) mit jeweils einem Eingang einer NOR-Schaltung (18) verbunden sind.
  4. Zählerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass jeder Unterkette (14) das Takt signal gleichzeitig zuführbar ist und zwischen jeweils zwei aufeinander folgenden sowie der letzten (14.3) und der ersten (14.1) Unterkette ein Verknüpfungselement (15, 16, 20, 21) vorgesehen ist, denen jeweils das Ausgangssignal der letzten Frequenzteilerstufe (13) der jeweils vorhergehenden Unterkette (14) und das Taktsignal sowie zusätzlich dem Verknüpfungselement (20, 21) vor der ersten Unterkette (14.1) das zu zählende Eingangssignal zuführbar sind.
  5. Zählerschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Verknüpfungselemente XOR-Elemente (15, 16, 20, 21) sind.
  6. Zählerschaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass zusätzlich eine Unterkette (14.4) vorgesehen ist, deren Zähleingang das Taktsignal und das zurückgekoppelte Ausgangssignal der letzten Frequenzteilerstufe (13) dieser Unterkette (14.4) zuführbar sind.
  7. Zählerschaltung nach Anspruch 6, dadurch gekennzeichnet, dass ein durch den Überlauf der Zählerschaltung (22) steuerbares Register (25) vorgesehen ist.
  8. Zählerschaltung nach Anspruch 7, dadurch gekennzeichnet, dass das Register (25) durch den Umlauf der Unterkette (14.4) taktbar ist.
  9. Zählerschaltung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass die Unterkette (14.4) für mehrere parallel geschaltete, unabhängige Zählerschaltungen (22) gemeinsam verwendbar ist.
  10. Verwendung mehrerer miteinander verknüpfter Zählerschaltungen nach einem der Ansprüche 1 bis 9 zur Verknüpfung der Frequenzen der den einzelnen Zählerschaltungen (19, 27) zugeführten Zählsignale.
  11. Dynamische Frequenzteilerstufe zur Verwendung in einer Zählerschaltung nach einem der Ansprüche 1 bis 9, die als in CMOS-Technik hergestellte Halbleiterschaltung ausgebildet ist, dadurch gekennzeichnet, dass mindestens ein Teil der Speicherelemente der Stufe durch lineare und/oder parasitäre Kapazitäten (1, 7; 2, 8) gebildet ist.
  12. Frequenzteilerstufe nach Anspruch 11, dadurch gekennzeichnet, dass der Eingang für die Zuführung des Eingangssignals auch der Eingang für die Zuführung des Taktsignals ist.
  13. Frequenzteilerstufe nach Anspruch 11, dadurch gekennzeichnet, dass der Eingang für die Zuführung des Eingangssignals und der Eingang für die Zuführung des Taktsignals voneinander getrennt sind.
  14. Frequenzteilerstufe nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass mindestens ein Speicherelement durch die Gatekapazität (1; 2) eines MOS-Transistors in einer CMOS-Transistoranordnung (3, 4; 5, 6) gebildet ist.
  15. Frequenzteilerstufe nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass mindestens ein Speicherelement durch die Gatekapazität (1) eines MOS-Transistors in einer CMOS-Transfergateanordnung (30, 31) gebildet ist.
  16. Frequenzteilerstufe nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass mindestens ein Speicherelement durch die parasitäre Kapazität (7; 8) eines CMOS-Inverters (9; 10) gebildet ist.
  17. Frequenzteilerstufe nach einem der Ansprüche 11 bis 16, dadurch gekennzeichnet, dass sie zwei als dynamische Speicherelemente wirkende Kapazitäten (1, 7; 2, 8), drei mit jeweils einem Steueranschluss versehene MOS-Transistoren (3, 4, 11; 5, 6, 12) oder Transfergates (30, 31) und einen CMOS-Inverter (9; 10) enthält.
  18. Frequenzteilerstufe nach Anspruch 17, dadurch gekennzeichnet, dass sie eine Reihenschaltung aus zwei komplementären MOS-Transistoren (3, 4; 5, 6) oder Transfergates (30, 31) und einen CMOS-Inverter (9; 10) enthält, derart, dass der Ausgang des CMOS-Inverters (9; 10) den Ausgang der Frequenzteilerstufe bildet und mit dem nicht mit seinem Eingang verbundenen MOS-Transistor (3; 5) oder Transfergate (30) verbunden ist und die Gateanschlüsse der beiden komplementären MOS-Transistoren (3, 4; 5, 6) oder Transfergates (30, 31) mit dem Eingang für das Eingangssignal verbunden sind.
  19. Frequenzteilerstufe nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass der Eingang des CMOS-Inverters (9; 10) mit einer Leitung zur Lieferung eines Aktivierungsimpulses verbunden ist.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3691402A (en) * 1971-04-29 1972-09-12 Shell Oil Co Frequency divider circuit
US3922566A (en) * 1973-07-24 1975-11-25 Nippon Electric Co Dynamic binary counter circuit
US5163074A (en) * 1990-05-09 1992-11-10 Sharp Kabushiki Kaisha Dynamic frequency divider circuit with capacitor in loop to achieve fifty percent duty cycle output
DE69222798T2 (de) * 1991-04-01 1998-05-14 Advanced Micro Devices Inc Zählerschaltung
US5818895A (en) * 1995-05-15 1998-10-06 Hyundai Electronics Industries Co., Ltd. High-speed counter circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3691402A (en) * 1971-04-29 1972-09-12 Shell Oil Co Frequency divider circuit
US3922566A (en) * 1973-07-24 1975-11-25 Nippon Electric Co Dynamic binary counter circuit
US5163074A (en) * 1990-05-09 1992-11-10 Sharp Kabushiki Kaisha Dynamic frequency divider circuit with capacitor in loop to achieve fifty percent duty cycle output
DE69222798T2 (de) * 1991-04-01 1998-05-14 Advanced Micro Devices Inc Zählerschaltung
US5818895A (en) * 1995-05-15 1998-10-06 Hyundai Electronics Industries Co., Ltd. High-speed counter circuit

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KADO, Y. ET AL: 3.2 GHz, 0.2 um gate CMOS 1/8 dynamic frequency divider. In: IEEE Electronics Letters, 27. Sept. 1990, Ausgabe 20, Vol. 26, S. 1684-1686 *
KADO, Y.; u.a.: 3.2 GHz, 0.2 um gate CMOS 1/8 dynamic frequency divider. In: IEEE Electronics Letters, 27. Sept. 1990, Ausgabe 20, Vol. 26, S. 1684-1686

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