DE10353501A1

DE10353501A1 - Counting circuit consisting of chain of dynamic frequency divider stages, each halving frequency of its input signal, with each stage containing input for supply clock signal for its regeneration, etc

Info

Publication number: DE10353501A1
Application number: DE2003153501
Authority: DE
Inventors: Jens Döge; Thomas Kunert; Andreas Dr. König
Original assignee: Technische Universitaet Dresden
Current assignee: Fraunhofer Gesellschaft zur Foerderung der Angewandten Forschung eV
Priority date: 2003-11-11
Filing date: 2003-11-11
Publication date: 2005-06-16
Anticipated expiration: 2023-11-12
Also published as: DE10353501B4

Abstract

Counting circuit consists of chain (17) of dynamic frequency divider stages, each for halving frequency of input signal of respective stage. Each stage has input for supply of clock signal for its regeneration. Chain of dynamic stages is divided into subchain (14) of preset length, to whose first stage is separately applicable clock signal. Preferably clock signal to be counted can be supplied simultaneously to each subchain, with link element (15,16) between adjacent subchains. Independent claims are included for use of linked counting circuits for linking their frequencies and for dynamic frequency divider stage.

Description

Die vorliegende Erfindung betrifft eine Zählerschaltung nach dem Oberbegriff des Anspruchs 1 sowie eine in einer derartigen Zählerschaltung verwendete Frequenzteilerstufe.The The present invention relates to a counter circuit according to the preamble of claim 1 and a frequency divider stage used in such a counter circuit.

Bei aus dynamischen Frequenzteilerstufen gebildeten Zählerschaltungen müssen diese Stufen regelmäßig aufgefrischt werden, wobei es erforderlich sein kann, dass die Auffrischungen abhängig von der jeweiligen Technologie beispielsweise aufgrund von relativ großen Leckströmen und/oder geringen Speicherkapazitäten im ms-Zeitbereich (50 Hz bis 1 kHz) erfolgen. Ist die Frequenz des zu zählenden Signals höher als die erforderliche Auffrischfrequenz, kann zu zählende Signal gleichzeitig als Taktsignal für die Auffrischung verwendet werden. Anderenfalls müssen das zu zählende Signal und das Taktsignal getrennt zugeführt werden.at Counter circuits formed from dynamic frequency divider stages have to refreshed these stages regularly where it may be necessary to do the refreshments dependent from the particular technology for example, due to relative huge leakage currents and / or low storage capacities in the ms time range (50 Hz up to 1 kHz). Is the frequency of the signal to be counted higher than the required refresh frequency, signal can be counted simultaneously as a clock signal for the refresher will be used. Otherwise you have to to be counted Signal and the clock signal are supplied separately.

Bei einer aus vielen hintereinander geschalteten Frequenzteilerstufen gebildeten Zählerschaltung schaltet die Stufe für das hochwertigste Bit in dieser Kette am langsamsten und bestimmt den für das Auffrischen erforderlichen Takt. Da die Einspeisung des Taktes in der Stufe des niedrigsten Bits erfolgt, muss bei langen Zählerketten aufgrund der Frequenzteilung eine sehr hohe Taktfrequenz zur Anwendung kommen. Der hierfür erforderliche Aufwand ist jedoch sehr hoch.at one of many frequency divider stages connected in series formed counter circuit switches the level for the highest quality bit in this chain slowest and definitely the one for the Refresh required tact. Since the feeding of the clock in The lowest bit level must be set on long counter chains Due to the frequency division a very high clock frequency for use come. The one for this required effort is very high.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Zählerschaltung, bestehend aus einer Kette von dynamischen Frequenzteilerstufen jeweils zum Halbieren der Frequenz eines Eingangssignals der jeweiligen Stufe, wobei jede Frequenzteilerstufe einen Eingang für die Zuführung eines Taktsignals zur Regenerierung dieser Stufe aufweist, zu schaffen, bei der trotz einer großen Anzahl von Frequenzteilerstufen die Taktfrequenz relativ niedrig gehalten werden kann.It It is therefore the object of the present invention to provide a counter circuit, consisting of a chain of dynamic frequency divider stages respectively for halving the frequency of an input signal of the respective one Stage, each frequency divider stage an input for the supply of a Clock signal to regenerate this stage has to provide in spite of a big one Number of frequency divider stages the clock frequency relatively low can be held.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Zählerschaltung mit den Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen dieser Zählerschaltung sowie eine in dieser verwendete Frequenzteilerstufe ergeben sich aus den Unteransprüchen.These The object is achieved by a counter circuit with the features of claim 1. Advantageous developments this counter circuit and a frequency divider stage used in this arise from the dependent claims.

Dadurch, dass die Kette in Unterketten vorgegebener Länge geteilt wird, deren jeweils erster Frequenzteilerstufe das Taktsignal getrennt zugeführt wird, ergibt sich eine erheblich reduzierte Mindesttaktfrequenz, die nur von der Anzahl der Stufen der Unterketten abhängt. Zwischen zwei jeweils aufeinander folgenden Unterketten, denen das Taktsignal gleichzeitig zugeführt wird, ist vorteilhaft ein Verknüpfungselement vorgesehen, dem jeweils das Ausgangssignal der letzten Frequenzteilerstufe der jeweils vor hergehenden Unterkette und das Taktsignal zugeführt werden. Ist das zu zählende Signal unabhängig vom Taktsignal, dann ist zusätzlich zwischen dem letzten Ausgang der letzten Unterkette und dem Eingang der ersten Unterkette ein Verknüpfungselement vorgesehen, dem das Ausgangssignal der letzten Frequenzteilerstufe der letzten Unterkette, das Taktsignal und das zu zählende Signal zugeführt werden.Thereby, that the chain is divided into subchains of predetermined length, each of which first frequency divider stage, the clock signal is fed separately, results in a significantly reduced minimum clock frequency, the only depends on the number of stages of the subchains. Between two each consecutive subchains to which the clock signal simultaneously supplied is, is advantageously a linking element provided, in each case the output signal of the last frequency divider stage the respective preceding chain and the clock signal are supplied. Is that to be counted Signal independent from the clock signal, then is additional between the last output of the last subchain and the input the first subchain a linking element provided, which is the output signal of the last frequency divider stage the last sub-string, the clock signal and the signal to be counted supplied become.

Frequenzteiler dienen zum Herabsetzen der Frequenz von periodischen Schwingungen oder Impulsfolgen um ein ganzzahliges Verhältnis. Zur Durchführung der Frequenzteilung werden Flipflop-Schaltungen verwendet, die eine Speicherwirkung aufweisen und durch Taktsignale umgeschaltet werden. Die Speicherelemente werden üblicherweise durch Transistoren dargestellt, wobei diese im Zuge der Miniaturisierung integrierter Schaltungen zunehmend in der CMOS-Technik ausgebildet sind. Bei dieser Technik sind sowohl n- als auch p-Kanal-MOS-Transistoren jeweils paarweise in einer integrierten Halbleiterschaltung angeordnet.frequency divider serve to reduce the frequency of periodic vibrations or pulse sequences around an integer ratio. To carry out the Frequency division uses flip-flop circuits that have a Have memory effect and are switched by clock signals. The memory elements usually become represented by transistors, these in the course of miniaturization integrated circuits increasingly formed in the CMOS technology are. In this technique, both n- and p-channel MOS transistors each arranged in pairs in a semiconductor integrated circuit.

In herkömmlichen Zähler-Flipflops sind etwa 20 bis 30 Transistoren erforderlich, um die zwei Stufen eines Flipflops mit statischen Speicherelementen zu realisieren. Die große Anzahl wird benötigt, um das Auftreten unerlaubter Zustände auszuschließen. Dies bedeutet beispielsweise bei großen Zählerschaltungen einen immer noch sehr hohen Platzbedarf.In usual Counter FLIP FLOPS About 20 to 30 transistors are required to complete the two stages to realize a flip-flop with static memory elements. The size Number is required to exclude the occurrence of unauthorized states. This means, for example, at large counter circuits still a very high space requirement.

Daher ist es vorteilhaft, eine dynamische Frequenzteilerstufe zum Halbieren der Frequenz eines Eingangssignals, die als in CMOS-Technik hergestellte Halbleiterschaltung ausgebildet ist, zu schaffen, die eine erheblich geringere Anzahl von Transistoren verwendet, so dass bedeutend mehr derartiger Stufen als bisher auf einem Halbleiterchip untergebracht werden können und damit auch eine aus diesen Stufen bestehende Zählerschaltung weniger Platz einnimmt als eine aus herkömmlichen Frequenzteilerstufen gebildete Zählerschaltung.Therefore it is advantageous to use a dynamic frequency divider stage for halving the frequency of an input signal that is produced as a CMOS technique Semiconductor circuit is designed to create a significant less number of transistors are used, so much more Stages as previously housed on a semiconductor chip can and thus also a counter circuit consisting of these stages takes up less space than one of conventional frequency divider stages formed counter circuit.

Eine derartige Frequenzteilerstufe kann dadurch erhalten werden, dass mindestens ein Teil der Speicherelemente der Stufe durch lineare und/oder parasitäre Kapazitäten gebildet ist. Hierdurch kann die Anzahl der Transistoren für eine Flipflop-Schaltung auf etwa sieben bis zehn verringert werden, so dass der Platzbedarf auf etwa 1/3 des bisher erforderlichen Platzes gesenkt werden kann.A Such a frequency divider stage can be obtained by at least a portion of the memory elements of the stage by linear and / or parasitic capacities is formed. This allows the number of transistors for a flip-flop circuit be reduced to about seven to ten, so that the space requirement can be reduced to about 1/3 of the space previously required.

Die Erfindung wird im Folgenden anhand von in den Figuren dargestellten Ausführungsbeispielen näher erläutert. Es zeigen:The invention is described below with reference to exemplary embodiments illustrated in the figures explained in more detail. Show it:

1a bis 1c Schaltbilder von zwei Ausführungsformen einer Frequenzteilerstufe nach der Erfindung sowie ein Impulsdiagramm für die Frequenzteilerstufe nach 1a, 1a to 1c Schematics of two embodiments of a frequency divider stage according to the invention and a pulse diagram for the frequency divider stage after 1a .

2 ein Blockschaltbild einer Zählerschaltung nach einem ersten Ausführungsbeispiel und deren Schaltzeichen, 2 1 is a block diagram of a counter circuit according to a first embodiment and its circuit symbols,

3a ein Blockschaltbild einer Zählerschaltung nach einem zweiten Ausführungsbeispiel und deren Schaltzeichen, 3a 1 is a block diagram of a counter circuit according to a second embodiment and its circuit symbols,

3b die Zählerschaltung nach 3a mit einer Verknüpfung der Ausgangssignale, 3b the counter circuit after 3a with a combination of the output signals,

4 ein Blockschaltbild einer Zählerschaltung nach einem dritten Ausführungsbeispiel und deren Schaltzeichen, 4 1 is a block diagram of a counter circuit according to a third embodiment and its circuit symbols,

5 ein Blockschaltbild einer Zählerschaltung nach einem vierten Ausführungsbeispiel und deren Schaltzeichen, 5 1 is a block diagram of a counter circuit according to a fourth embodiment and its circuit symbols,

6 ein Blockschaltbild einer aus mehreren Zählerschaltungen bestehenden Multiplikationsschaltung, 6 FIG. 2 a block diagram of a multiplication circuit consisting of several counter circuits, FIG.

7 ein Schaltbild einer weiteren Ausführungsform einer Frequenzteilerstufe nach der Erfindung, 7 a circuit diagram of another embodiment of a frequency divider stage according to the invention,

8 ein Schaltbild eines Inverters, und 8th a circuit diagram of an inverter, and

9 ein Beispiel für die Realisierung einer Gatekapazität. 9 an example of the realization of a gate capacity.

Bei den beiden dynamischen Frequenzteilerstufen nach 1a und 1b sind die üblicherweise verwendeten beiden NAND-Glieder mit jeweils vier Transistoren für jede der beiden Speicherzellen einerseits durch die Gatekapazität 1 bzw. 2 eines inhärenten MOS-Transistors der CMOS-Anordnung mit den komplementären Transistoren 3, 4 bzw. 5, 6 und andererseits durch die parasitäre Eingangskapazität 7 bzw. 8 eines CMOS-Inverters 9 bzw. 10 ersetzt. Die MOS-Transistoren 3 und 4 bzw. 5 und 6 werden durch das Taktsignal C, das gleichzeitig das Signal, das zu zählen bzw. dessen Frequenz zu teilen ist, angesteuert. Ein weiterer MOS-Transistor 11 bzw. 12 wird durch ein Aktivierungssignal S angesteuert.For the two dynamic frequency divider stages after 1a and 1b are the commonly used two NAND gates with four transistors for each of the two memory cells on the one hand by the gate capacitance 1 respectively. 2 an inherent MOS transistor of the CMOS arrangement with the complementary transistors 3 . 4 respectively. 5 . 6 and on the other hand by the parasitic input capacitance 7 respectively. 8th a CMOS inverter 9 respectively. 10 replaced. The MOS transistors 3 and 4 respectively. 5 and 6 are driven by the clock signal C, which at the same time the signal to be counted or whose frequency is to be divided. Another MOS transistor 11 respectively. 12 is controlled by an activation signal S.

Die durch das Taktsignal C ansteuerbaren komplementären MOS-Transistoren 3 und 4 bzw. 5 und 6 sowie der zugeordnete CMOS-Inverter 9 bzw. 10 bilden eine Reihenschaltung in der Weise, dass der Ausgang des CMOS-Inverters 9 bzw. 10, der gleichzeitig den Ausgang der Frequenzteilerstufe bildet, zu dem Anfang der Reihenschaltung zurückgeführt wird. Darüber hinaus ist die Verbindung zwischen dem mittleren Transistor der Reihenschaltung, d.h. dem MOS-Transistor 4 bzw. 6 und dem Eingang des CMOS-Inverters 9 bzw. 10 mit der Leitung zur Zuführung des Aktivierungssignals verbunden.The controllable by the clock signal C complementary MOS transistors 3 and 4 respectively. 5 and 6 and the associated CMOS inverter 9 respectively. 10 form a series circuit in such a way that the output of the CMOS inverter 9 respectively. 10 which simultaneously forms the output of the frequency divider stage, is fed back to the beginning of the series connection. In addition, the connection between the middle transistor of the series circuit, ie the MOS transistor 4 respectively. 6 and the input of the CMOS inverter 9 respectively. 10 connected to the line for supplying the activation signal.

Die Arbeitsweise der Frequenzteilerstufe nach 1a wird im Folgenden anhand des Impulsdiagramms nach 1c erläutert. Zum Zeitpunkt 1 wird durch die Aktivierung der Leitung S der auf der Leitung X liegende Signalwert, d.h. der Wert "H", zu dem Knoten B übertragen. Zu diesem Zeitpunkt wird der Takteingang C als auf dem Wert "L" liegend angenommen. Somit sind der Transistor 3 gesperrt und der zu diesem komplementäre Transistor 4 leitend. Es ergibt sich demzufolge ein "H" auch auf dem Knoten A. Am Ausgang Y des Inverters 9 bzw. der Frequenzteilerstufe liegt der invertierte Signalwert "L" an. Zum Zeitpunkt 2 wird der Takteingang C auf "H" gesetzt. Der Transistor 3 wird leitend und der Transistor 4 gesperrt. Der Wert "L" am Ausgang Y wird auf den Knoten A übertragen, während das Potential auf dem Knoten B auf "H" gehalten wird. Zum Zeit 3 wird der Takteingang C auf "L" gesetzt. Dadurch sperrt der Transistor 3 und der Transistor 4 wird leitend. Die Gatekapazität 1 ist viel größer als die parasitäre Kapazität 7 des Inverters 9. Somit ergibt sich nach dem Ladungsausgleich zwischen beiden der logische Wert "L" auf den Knoten A und B, der dem vorherigen logischen Wert nur des Knotens A entsprach. Am Ausgang Y ergibt sich der ne gierte Wert "H". Zum Zeitpunkt 4 wird der Takteingang C wieder auf "H" gesetzt. Der Transistor 3 wird leitend und der Transistor 4 wird gesperrt. Der Pegel "H" am Ausgang Y wird auf den Knoten A übertragen, während der Wert "L" auf dem Knoten B gehalten wird. Zum Zeitpunkt 5 wird der Takteingang C auf "L" gesetzt. Dadurch sperrt der Transistor 3 und der Transistor 4 wird leitend. Nach dem Ladungsausgleich liegt der logische Pegel "H" auf den Knoten A und B. Am Ausgang Y ergibt der negierte Pegel "L". Während somit am Takteingang C z.B. zwischen den Zeitpunkten 2 und 6 zwei volle Taktperioden ablaufen, ergibt sich daraus am Ausgang Y nur eine. Die gezeigte Schaltung arbeitet daher als Frequenzteilerstufe. Die Frequenzteilerstufe nach 1b arbeitet in entsprechender Weise.The operation of the frequency divider stage after 1a will be described below with reference to the timing diagram 1c explained. At the time 1 is transmitted to the node B by the activation of the line S of the signal value lying on the line X, ie the value "H". At this time, the clock input C is assumed to be at the value "L". Thus, the transistor 3 locked and to this complementary transistor 4 conductive. This results in a "H" also on the node A. At the output Y of the inverter 9 or the frequency divider stage is the inverted signal value "L". At the time 2 the clock input C is set to "H". The transistor 3 becomes conductive and the transistor 4 blocked. The value "L" at output Y is transferred to node A, while the potential at node B is held at "H". Currently 3 the clock input C is set to "L". This locks the transistor 3 and the transistor 4 becomes conductive. The gate capacity 1 is much larger than the parasitic capacitance 7 of the inverter 9 , Thus, after the charge equalization between both, the logic value "L" results on the nodes A and B which corresponded to the previous logical value of only the node A. At the output Y results in the negated value "H". At the time 4 the clock input C is reset to "H". The transistor 3 becomes conductive and the transistor 4 will be blocked. The level "H" at the output Y is transferred to the node A, while the value "L" is held at the node B. At the time 5 the clock input C is set to "L". This locks the transistor 3 and the transistor 4 becomes conductive. After charge equalization, logic level "H" is at nodes A and B. At output Y, the negated level is "L". While thus at the clock input C eg between the times 2 and 6 Run two full clock periods, resulting from the output Y only one. The circuit shown therefore operates as a frequency divider stage. The frequency divider stage after 1b works in the same way.

Für die geschilderte Arbeitsweise benötigt die dargestellte Anordnung eine Auffrischung der beiden Speicherzellen (Kapazitäten 1 bzw. 2 und 7 bzw. 8) innerhalb einer technisch bedingten Höchstzeit. Anstelle einer externen Auffrischung wie bei einer DRAM-Zelle erfolgt das Auffrischen der dynamischen Speicher innerhalb der Zelle durch die Verstärkungswirkung des Inverters 9 in 1a bzw. 10 in 1b. Der Auffrischungseffekt wird durch eine kontinuierliche Taktung der Zellen erreicht.For the described mode of operation, the illustrated arrangement requires a refresh of the two memory cells (capacities 1 respectively. 2 and 7 respectively. 8th ) within a technical maximum time. Instead of external refreshing as in a DRAM cell, the dynamic storage within the cell is refreshed by the boosting effect of the inverter 9 in 1a respectively. 10 in 1b , The refreshing effect is achieved by continuous cycling of the cells.

Geht man davon aus, dass eine Zählerkette aus insgesamt O Frequenzteilerstufen besteht und eine aus der maximalen Auffrischperiodendauer resultierende Auffrischfrequenz von F_r existiert, müsste die gesamte Zählerkette aufgrund des Frequenzteilerverhältnisses mit einer Frequenz von 2^O–1F_r getaktet werden. Es ergibt sich somit bei einer langen Zählerkette eine sehr hohe Frequenz, was eine Verwendung in vielen Fällen einschränkt.Assuming that a counter chain consists of a total of O frequency divider stages and a refresh frequency of F _r resulting from the maximum refresh period, the entire counter chain would have to be clocked at a frequency of 2 ^O-1 F _r due to the frequency divider ratio. This results in a very high frequency for a long meter chain, which limits its use in many cases.

Daher ist es vorteilhaft, eine längere Zählerkette in kürzere Unterketten der Länge N zu teilen, wie beispielsweise in 2 für N = 3 gezeigt ist. Die Frequenzteilerstufen 13.1, 13.2 und 13.3 entsprechen jeweils der Stufe 13 nach 1a, wie anhand der übereinstimmenden Schaltzeichen erkennbar ist.Therefore, it is advantageous to divide a longer counter chain into shorter subchains of length N, such as in FIG 2 for N = 3 is shown. The frequency divider stages 13.1 . 13.2 and 13.3 each correspond to the level 13 to 1a as can be seen by the corresponding circuit symbols.

Die Zählerkette selbst setzt sich aus der Anzahl M von Unterketten 14 zusammen, wobei für das Beispiel nach 3a M = 3 beträgt. Die Unterketten 14.1, 14.2 und 14.3 entsprechen der jeweils der in 2 gezeigten Unterkette 14. Das Taktsignal wird über den Takteingang C jeder Unterkette 14 gesondert zugeführt. Zwischen jeweils zwei aufeinander folgenden Unterketten 14 befindet sich ein XOR-Glied 15 bzw. 16, dessen beide Eingänge einerseits mit dem Ausgang der letzten Frequenzteilerstufe der vorhergehenden Unterkette 14 und andererseits mit dem Takteingang C und dessen Ausgang mit dem Takteingang der nachfolgenden Unterkette verbunden sind. Die erforderliche Mindestauffrischfrequenz der Zählerkette nach 3a beträgt 2^N-1F_r. Da das Taktsignal direkt oder über ein XOR-Glied in jede Unterkette eingegeben wird, erhöht sich anders als bei dem Zähler nach 2 die dargestellt Binärzahl pro Taktimpuls nicht um den Wert 1, sondern um den Wert

, d.h. um den Wert 73 für N = 3 und M = 3. Durch die Kopplung der Unterketten 14.1 und 14.2 über das XOR-Glied 15 erhält jedoch die Unterkette 14.2 am Eingang C mehr Impulse als die Unterkette 14.1 und entsprechend erhält die Unterkette 14.3 am Eingang C mehr Impulse als die Unterkette 14.2, so dass die Unterketten unterschiedlich weitergeschaltet werden.The meter chain itself is made up of the number M of subchains 14 together, taking for the example 3a M = 3. The subchains 14.1 . 14.2 and 14.3 correspond to each of the in 2 shown sub-chain 14 , The clock signal is passed through the clock input C of each sub-string 14 supplied separately. Between every two consecutive substrings 14 there is an XOR element 15 respectively. 16 , whose two inputs on the one hand with the output of the last frequency divider stage of the previous sub-chain 14 and on the other hand connected to the clock input C and whose output to the clock input of the subsequent sub-chain. The required minimum refresh frequency of the counter chain after 3a is 2 ^N-1 F _r . Since the clock signal is input to each sub-string directly or via an XOR gate, it is different from the counter 2 the represented binary number per clock pulse not by the value 1, but by the value

ie by the value 73 for N = 3 and M = 3. By coupling the subchains 14.1 and 14.2 over the XOR link 15 but gets the subchain 14.2 at input C more pulses than the sub-chain 14.1 and accordingly receives the subchain 14.3 at input C more pulses than the sub-chain 14.2 so that the subchains are indexed differently.

Wird die in 3a gezeigte Zählerkette 17 entsprechend 3b um eine ihren Ausgängen nachgeschaltete NOR-Schaltung 18 erweitert, dann erhält man eine Zählerschaltung 19, die nach K Takten am Ausgang den logischen Pegel H annimmt, wenn sie vor Beginn der Zählung über die Leitungen X_3.3 mit der Zahl K_m = (– D_CK)mod2^M ^·N beaufschlagt wurde. Hierbei ist zu beachten, dass die Einspeicherung dieser Zahl durch das Schreiben mittels der entsprechenden, bitweise invertierten Zahl K'_m erfolgte.Will the in 3a shown counter chain 17 corresponding 3b around a NOR circuit connected downstream of its outputs 18 extended, then you get a counter circuit 19 which accepts the logic level H after K clocks at the output, if it was acted upon by the lines X _3.3 with the number K _m = (- D _C K) mod2 ^M ^{· N} before the beginning of the count. It should be noted that the storage of this number by writing was done by means of the corresponding bitwise inverted number K ' _m .

Bei der Zählerkette nach 4 findet der Zählvorgang unabhängig vom Auffrischvorgang statt, d.h. die Frequenz des Zählsignals kann niedriger als die des Auffrischsignals sein. Das Zählsignal wird über den Eingang C₁ und das Auffrischsignal über den Eingang C₂ zugeführt. Gegenüber der Schaltung nach 3 ist die Schaltung nach 4 um zwei XOR-Glieder 20 und 21 erweitert, wobei die Eingänge des XOR-Gliedes 20 einerseits mit dem Ausgang der letzten Frequenzteilerstufe der letzten Unterkette 14.3 und andererseits mit dem Eingang C₁ sowie die Eingänge des XOR-Gliedes 21 einerseits mit dem Ausgang des XOR-Gliedes 20 und andererseits mit dem Eingang C₂ verbunden sind, d.h. es findet eine XOR-Verknüpfung zwischen den drei Eingangssignalen der XOR-Glieder 20 und 21 statt. Der Ausgang des XOR-Gliedes 21 ist zum Takt- bzw. Zähleingang C der ersten Unterkette 14.1 geführt. Durch die Rückkopplung vom Ausgang zum Eingang der Zählerkette ist der durch das Auffrischsignal C₂ allein erzeugte Zählwert für jede Unterkette 14.1, 14.2 und 14.3 gleich und wiederholt sich nach 2^N-1 Auffrischtakten (statt nach 2^N Auffrischtakten ohne Kopplung über die jeweiligen XOR-Glieder). Zusätzlich werden die Impulse des zum Eingang C₁ geführten Zählsignals gezählt. Da die Frequenz des Zählsignals üblicherweise erheblich geringer als die des Auffrischsignals ist, tritt keine gegenseitige Beeinflussung dieser Signale beim Zählvorgang auf.At the counter chain after 4 the counting takes place independently of the refresh process, ie the frequency of the count signal may be lower than that of the refresh signal. The count signal is supplied via the input C ₁ and the refresh signal via the input C ₂ . Towards the circuit 3 is the circuit after 4 by two XOR-links 20 and 21 extended, with the inputs of the XOR gate 20 on the one hand with the output of the last frequency divider stage of the last subchain 14.3 and on the other hand with the input C ₁ and the inputs of the XOR gate 21 on the one hand with the output of the XOR gate 20 and, on the other hand, are connected to the input C ₂ , ie, there is an XOR connection between the three input signals of the XOR gates 20 and 21 instead of. The output of the XOR gate 21 is the clock or counting input C of the first sub-chain 14.1 guided. By the feedback from the output to the input of the counter chain is the count generated by the refresh signal C ₂ alone for each sub-string 14.1 . 14.2 and 14.3 equals and repeats after 2 ^N -1 refresh clocks (instead of after 2 ^N refresh clocks without coupling across the respective XOR gates). In addition, the pulses of the count signal fed to the input C ₁ are counted. Since the frequency of the count signal is usually considerably less than that of the refresh signal, no mutual interference of these signals occurs during the counting process.

5 stellt eine vollständige Zählerschaltung dar, die die in 4 dargestellte Zählerkette 22 enthält. Eine Unterkette 14.4 entspricht der nach 2, der nur die Auffrischsignale vom Eingang C₂ und das vom Ausgang Y₃ dieser Unterkette zurückgekoppelte Signal über das XOR-Glied 23 zugeführt werden. Die Unterkette 14.4 führt somit nach jeweils 2^N-1 Auffrischsignalen (= 7 bei N = 3) einen vollständigen Umlauf durch. Die Ausgangssignale der Unterkette 14.4 werden in dem Verknüpfungsblock 24 einer UND-Verknüpfung unterzogen und das resultierende Signal wird gegebenenfalls mit der Verzögerung T dem Takteingang C eines Registers 25 zugeleitet. Das Register 25 hat die Eigenschaft an seinem Ausgang Q solange den Pegel "L" zu halten, bis während eines Taktsignals am Takteingang C am Eingang A der Pegel "H" erscheint, der vom Ausgang der Zählerkette 22 über einen Inverter 26 zugeführt wird und der durch einen Überlauf der Zählkette 22 bewirkt wird. Der Pegel "H" wird dann am Ausgang Q solange gehalten, bis das Register 25 über den Eingang S zurückgesetzt wird. Der Pegel "H" am Ausgang Q symbolisiert somit einen Überlauf (OF) der Zählerkette 22. Damit zwischen zwei Taktsignalen von dem Verknüpfungsblock 24 nicht ein mehrfacher Überlauf der Zählerkette 22 und damit eine fehlerhafte Erfassung der Anzahl der Überläufe stattfinden, ist erforderlich, dass die Frequenz des zu zählenden Signals C₁ nicht höher als 2⁹/2³-fache der Frequenz von C₂ ist, da die Zählerkette 22 drei Unterketten enthält. 5 represents a complete counter circuit, which the in 4 illustrated counter chain 22 contains. A sub chain 14.4 corresponds to the 2 which receives only the refresh signals from the input C ₂ and the signal fed back from the output Y _{3 of} this sub-chain via the XOR gate 23 be supplied. The subchain 14.4 thus performs a complete circulation after every 2 ^N -1 refresh signals (= 7 at N = 3). The output signals of the sub-chain 14.4 be in the shortcut block 24 subjected to an AND operation and the resulting signal is optionally with the delay T the clock input C of a register 25 fed. The registry 25 has the property at its output Q while the level "L" to hold until during a clock signal at the clock input C at the input A, the level "H" appears, from the output of the counter chain 22 via an inverter 26 is supplied and by an overflow of the counting chain 22 is effected. The level "H" is then held at the output Q until the register 25 is reset via the input S. The level "H" at the output Q thus symbolizes an overflow (OF) of the counter chain 22 , So between two clock signals from the link block 24 not a multiple overflow of the meter chain 22 and thus an erroneous detection of the number of overflows take place, it is necessary that the frequency of not higher -fold to count signal C ₁ as a 2 ^9/2 ³ the frequency of C _2, since the counter chain 22 contains three subchains.

Wenn mehrere Zähler mit jeweils einer der Zählerkette 22 entsprechenden Zählerkette parallel betrieben wer den, um unterschiedliche Ereignisse zu zählen, kann der aus XOR-Glied 23, Unterkette 14.4 und Verknüpfungsblock 24 bestehende Schaltungsblock für alle Zähler gemeinsam verwendet werden, die jeweils in gleicher Weise ausgebildet sind wie der dargestellte, aus Zählerkette 22, Register 25 und Inverter 26 bestehende Schaltungsblock.If several counters each with one of the counter chain 22 the corresponding counter chain operated in parallel, to count the different events, the XOR member 23 , Subchain 14.4 and linkage block 24 existing circuit block for all counters are used in common, which are each formed in the same manner as that shown, from counter chain 22 , Register 25 and inverter 26 existing circuit block.

Um alle parallel arbeitenden Zähler zu initialisieren, wird zu Beginn der Zählung ein Impuls an den Eingang S gegeben. Danach wird dem Eingang C₂ kontinuierlich der Auffrischtakt zugeführt und die an jedem Eingang C₁ auftretenden Zählimpulse werden von dem jeweils zugeordneten Zähler erfasst.To initialize all counters operating in parallel, a pulse is applied to the input S at the beginning of the count. Thereafter, the input C _{2 is} continuously fed to the refresh clock and occurring at each input C ₁ counts are detected by the respective associated counter.

Das Auslesen der einzelnen Zähler kann auf einfache Weise erfolgen, da jede Unterkette in jeder Zählerkette jedes Zählers und die Unterkette 14.4 in Bezug auf das durch den Auffrischtakt C₂ erhaltene Zählergebnis den gleichen Stand haben. Dies ergibt sich daraus, dass die Zählerketten des Zählers wie in 4 dargestellt aufgebaut sind, bei denen der durch das Auffrischsignal C₂ allein erzeugte Zählwert für jede Unterkette gleich und auch gleich dem Zählwert der Unterkette 14.4 ist. Anhand des als Bezugswert dienenden Zählerwertes der Unterkette 14.4 kann daher für jede Zählerkette der durch das jeweilige Zählsignal C₁ bewirkte Zählwert ermittelt werden. Hierfür gibt es zwei Möglichkeiten: entweder man führt weitere Auffrischsignal C₂ zu, bis der Verknüpfungsblock 24 ein Taktsignal abgibt, oder man subtrahiert automatisch blockweise beim Auslesen den Zählwert der Unterkette 14.4 von jeder Unterkette der Zählerketten.The reading out of the individual counters can be done in a simple way, since each sub-string in each counter chain of each counter and the sub-string 14.4 have the same status with respect to the count result obtained by the refresh clock C ₂ . This results from the fact that the counter chains of the counter as in 4 are constructed, in which the count generated by the refresh signal C ₂ alone for each sub-string is the same and equal to the count of the sub-string 14.4 is. Based on the counter value of the sub-string 14.4 can therefore be determined for each counter chain caused by the respective count signal C ₁ count. There are two possibilities for this: Either you supply further refresh signal C ₂ until the link block 24 emits a clock signal, or it automatically subtracts block by block during reading the count of the sub-chain 14.4 from each sub-chain of the meter chains.

6 zeigt eine Kombination aus einer Zählerschaltung 27, die der Schaltung nach 5 entspricht, und einer Zählerschaltung 19, die der Schaltung nach 3b entspricht. Der Zählerschaltung 19 wird das Signal C_M2 als Zählsignal und der Zählerschaltung 27 werden das Signal C_M1 als Zählsignal und das Signal C₂ als Auffrischsignal zugeführt. Ein der Zählerschaltung 19 nachgeschaltetes Register 28 ist mit seinem Setzeingang A an den Ausgang Z der Zählerschaltung 19 angeschlossen und wird durch das Zählsignal C_M2 getaktet. Die Zählschaltung 19 wird über die Einstellsignale X_CodM2 auf einen Anfangswert K_M eingestellt. Am Ausgang des Registers 28 tritt ein Signal T auf, das die Integrationszeit (Zählzeit) der Zählerschaltung 27 vorgibt. Dieses wird bestimmt durch K_M/f_CM2, d.h. es ist proportional zum Anfangswert K_M und umgekehrt proportional zur Frequenz des Signals C_M2. Dieses Ausgangssignal T wird über ein ODER-Glied 29, dem auch das Signal C_M1 zugeführt wird, zu dem Takteingang C₁ der Zählerschaltung 27 gegeben. Der von der Zählerschaltung 27 gespeicherte bzw. ausgegebene Zählwert Y ist gleich T·f_CM1, d.h. proportional zu dem Produkt aus der mittleren Frequenz des Zählsignals C_M1 und dem Anfangswert K_M dividiert durch die mittlere Frequenz des Zählsignals C_M2. Dieser Zählwert kann wie anhand von 5 beschrieben ausgelesen werden. Die Schaltung nach 6 kann daher zum Multiplizieren von zwei Werten und Dividieren des Produkts durch einen dritten Wert verwendet werden. 6 shows a combination of a counter circuit 27 according to the circuit 5 corresponds, and a counter circuit 19 according to the circuit 3b equivalent. The counter circuit 19 the signal C _M2 becomes a count signal and the counter circuit 27 the signal C _M1 is supplied as a count signal and the signal C ₂ as a refresh signal. One of the counter circuit 19 downstream register 28 is with its set input A to the output Z of the counter circuit 19 connected and is clocked by the count signal C _M2 . The counting circuit 19 is set via the adjustment _signals X _CodM2 to an initial value K _M. At the exit of the register 28 occurs a signal T, which is the integration time (count time) of the counter circuit 27 pretends. This is determined by K _M / f _CM2 , ie it is proportional to the initial value K _M and inversely proportional to the frequency of the signal C _M2 . This output signal T is via an OR gate 29 to which also the signal C _{M1 is} supplied to the clock input C _{1 of} the counter circuit 27 given. The of the counter circuit 27 The stored count Y is T · f _CM1 , that is, proportional to the product of the average frequency of the count signal C _M1 and the initial value K _M divided by the average frequency of the count signal C _M2 . This count can be calculated as based on 5 be read out. The circuit after 6 can therefore be used to multiply two values and divide the product by a third value.

Auch hier kann der Teil der Zählerschaltung 27, der sich außerhalb der strichlierten Umrandung in 6 befindet, für mehrere entsprechend parallel geschaltete Zählerschaltungen gemeinsam verwendet werden.Again, the part of the counter circuit 27 which lies outside the dashed border in 6 is shared for a plurality of parallel connected counter circuits.

7 zeigt eine dynamische Frequenzteilerstufe, die derjenigen nach 1a entspricht, wobei jedoch die Transistoren 3 und 4 durch Transfergates 30 und 31 ersetzt sind. Die Arbeitsweise dieser Frequenzteilerstufe ist dieselbe wie die der Stufe nach 1a, jedoch mit dem zusätzlichen Vorteil, dass der Pegelhub an den Knoten A und B größer ist und damit beim Inverter 9 im stabilen Zustand kein Querstrom fließt. Der geringe Pegelhub bei der Frequenzteilerstufe nach 1a kann jedoch durch eine Inverterschaltung nach 8 kompensiert werden. Die zusätzlichen Transistoren 32 und 33 bewirken, dass die Gate-Source-Spannung des jeweils inaktiven der beiden Transistoren 34 oder 35 verringert und dieser zuverlässig gesperrt wird. 7 shows a dynamic frequency divider stage following that 1a corresponds, but where the transistors 3 and 4 through transfer gates 30 and 31 are replaced. The operation of this frequency divider stage is the same as that of the stage 1a , but with the additional advantage that the level lift at nodes A and B is greater and thus at the inverter 9 in steady state no cross-flow flows. The low level of the frequency divider stage after 1a can however by an inverter circuit after 8th be compensated. The additional transistors 32 and 33 cause the gate-source voltage of each inactive of the two transistors 34 or 35 is reduced and this is locked reliably.

9 schließlich zeigt ein Beispiel für die Realisierung einer Gatekapazität 1 durch einen inhärenten MOS-Transistor in der CMOS-Anordnung mit den beiden Transistoren 3 und 4 oder den Transfergates 30 und 31. Dieser inhärente MOS-Transistor ist mit seinem Gate mit dem Knoten A und mit Source, Drain und Bulk gemeinsam mit Masse oder der Betriebsspannung, verbunden. Die Gatekapazität 1 dieses MOS-Transistors ist abhängig von dessen jeweiligem Leitfähigkeitszustand, d.h., dem Potential am Knoten A. Die Gatekapazität 1 kann weiterhin durch Überlappungskapazitäten der Gates der Transistoren 3 und 4 bzw. der Transfergates 30 und 31 beeinflusst werden. 9 Finally, an example of the realization of a gate capacitance is shown 1 by an inherent MOS transistor in the CMOS arrangement with the two transistors 3 and 4 or the transfer gates 30 and 31 , This inherent MOS transistor is connected at its gate to node A and to source, drain and bulk together with ground or operating voltage. The gate capacity 1 This MOS transistor is dependent on its respective conductivity state, ie, the potential at node A. The gate capacitance 1 can continue by overlap capacitances of the gates of the transistors 3 and 4 or the transfer gates 30 and 31 to be influenced.

Claims

Counter circuit consisting of a chain ( 17 ) of dynamic frequency divider stages ( 13 ) each for halving the frequency of an input signal of the respective frequency divider stage ( 13 ), each frequency divider stage ( 13 ) has an input for the supply of a clock signal for the regeneration of this stage, characterized in that the chain is divided into subchains ( 14 ) of predetermined length, whose respective first frequency divider stage ( 13 ) the clock signal is fed separately.

Counter circuit according to claim 1, characterized in that each sub-chain ( 14 ) The clock signal to be counted can be fed simultaneously and zwi each two consecutive subchains ( 14 ) a linking element ( 15 . 16 ), in each case the output signal of the last frequency divider stage ( 13 ) of the preceding subchain ( 14 ) and the clock signal can be fed.

Counter circuit according to claim 2, characterized in that the outputs of all frequency divider stages ( 13 ) of the counter circuit ( 17 ) each having an input of a NOR circuit ( 18 ) are connected.

Counter circuit according to claim 1, characterized in that each sub-chain ( 14 ) the clock signal can be fed simultaneously and between two consecutive and the last ( 14.3 ) and the first ( 14.1 ) Subchain a linking element ( 15 . 16 . 20 . 21 ) is provided, which in each case the output signal of the last frequency divider stage ( 13 ) of the preceding subchain ( 14 ) and the clock signal and additionally the logic element ( 20 . 21 ) before the first subchain ( 14.1 ) the input signal to be counted can be supplied.

Counter circuit according to one of claims 1 to 4, characterized in that the logic elements XOR elements ( 15 . 16 . 20 . 21 ) are.

Counter circuit according to claim 4 or 5, characterized in that in addition a sub-chain ( 14.4 ) is provided, whose counting input the clock signal and the fed back output signal of the last frequency divider stage ( 13 ) of this subchain ( 14.4 ) can be supplied.

Counter circuit according to claim 6, characterized in that a through the overflow of the counter circuit ( 22 ) controllable register ( 25 ) is provided.

Counter circuit according to claim 7, characterized in that the register ( 25 ) by the circulation of the subchain ( 14.4 ) is tactile.

Counter circuit according to one of Claims 6 to 8, characterized in that the sub-chain ( 14.4 ) for several parallel, independent counter circuits ( 22 ) is shared.

Use of a plurality of interconnected counter circuits according to one of Claims 1 to 9 for combining the frequencies of the individual counter circuits ( 19 . 27 ) supplied count signals.

Dynamic frequency divider stage for use in a counter circuit according to one of claims 1 to 9, which is designed as a semiconductor circuit produced in CMOS technology, characterized in that at least a part of the memory elements of the stage by linear and / or parasitic capacitances ( 1 . 7 ; 2 . 8th ) is formed.

Frequency divider stage according to Claim 11, characterized that the entrance for the feeder of the input signal is also the input for the supply of the clock signal.

Frequency divider stage according to Claim 11, characterized that the entrance for the feeder of the input signal and the input for the supply of the clock signal from each other are separated.

Frequency divider stage according to one of claims 11 to 13, characterized in that at least one memory element by the gate capacitance ( 1 ; 2 ) of a MOS transistor in a CMOS transistor arrangement ( 3 . 4 ; 5 . 6 ) is formed.

Frequency divider stage according to one of claims 11 to 13, characterized in that at least one memory element by the gate capacitance ( 1 ) of a MOS transistor in a CMOS transfer gate arrangement ( 30 . 31 ) is formed.

Frequency divider stage according to one of claims 11 to 15, characterized in that at least one memory element by the parasitic capacitance ( 7 ; 8th ) of a CMOS inverter ( 9 ; 10 ) is formed.

Frequency divider stage according to one of Claims 11 to 16, characterized in that it has two capacitances acting as dynamic storage elements ( 1 . 7 ; 2 . 8th ), three each with a control terminal provided MOS transistors ( 3 . 4 . 11 ; 5 . 6 . 12 ) or transfer gates ( 30 . 31 ) and a CMOS inverter ( 9 ; 10 ) contains.

Frequency divider stage according to claim 17, characterized in that it comprises a series arrangement of two complementary MOS transistors ( 3 . 4 ; 5 . 6 ) or transfer gates ( 30 . 31 ) and a CMOS inverter ( 9 ; 10 ) such that the output of the CMOS inverter ( 9 ; 10 ) forms the output of the frequency divider stage and with the not connected to its input MOS transistor ( 3 ; 5 ) or transfer gate ( 30 ) and the gate terminals of the two complementary MOS transistors ( 3 . 4 ; 5 . 6 ) or transfer gates ( 30 . 31 ) are connected to the input for the input signal.

Frequency divider stage according to claim 17 or 18, characterized in that the input of the CMOS inverter ( 9 ; 10 ) is connected to a line for supplying an activation pulse.