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Die
Erfindung betrifft ein Verfahren zur Korrektur eines Zeitfehlers
eines Digitalsignals, welches von einer Verstärker-Komparator-Anordnung erzeugt wird, wobei
das Digitalsignal eine zeitliche Abweichung einer Signalflanke von
einem, nach einer zeitlichen Normierung, bekannten Erwartungszeitpunkt aufweist.
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Die
Erfindung betrifft auch eine Anordnung zur Korrektur eines Zeitfehlers
eines Digitalsignals, welches von einer Verstärker-Komparator-Anordnung erzeugt wird.
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Wird
ein Digitalsignal aus einem nach unten bandbegrenzten Signalverstärker mittels
Komparator gewonnen, kann es einem Zeitfehler unterliegen. Dieser
Fehler tritt insbesondere bei digitalen Ausgangssignalen eines IrDA-Empfängers, welcher
mit einem unsymmetrischen Eingangssignal angesteuert wird, auf.
Bei einem derartigen Empfänger
erreichen einige vom Verstärker
ausgegebene Signalflanken, welche jeweils einer Licht-Ein-Flanke
entsprechen, den Schaltpunkt des nachgeordneten Komparators, bedingt
durch die Verstärkereigendynamik
mit seiner zu tiefen Frequenzen hin begrenzten Bandbreite, den Schaltpunkt
des Komparators nicht zu einem bekannten Erwartungszeitpunkt. Diese
Erwartungszeitpunkte entsprechen einem idealen Zeitraster, wobei nicht
zu jedem Zeitpunkt innerhalb des Rasters einen Signalflanke auftreten
muss.
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Die
Zeitverschiebung der Signalflanken gegenüber ihrem Erwar tungszeitpunkt
aus dem idealen Zeitraster wird als Jitter bezeichnet.
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Aus
dem Stand der Technik ist bekannt, in Empfängern nach dem IrDA-Standard
digitale sequentielle Schaltungen einzusetzen, welche dem Komparator
nachgeschaltet sind. Diese synchronisieren die eingehenden Impulse
auf Basis einer quarzgesteuerten Zeitbasis und stabilisieren somit beispielsweise
auch die Impulsbreiten. Auf diese Weise gelingt es mit einer aufwändigen Schaltungsanordnung,
nur den Phasenfehler des Quarzoszillators als Jitter am Ausgang
sichtbar werden zu lassen.
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Die
Nachteile des bekannten Standes der Technik bestehen in der Schaltungsgröße, der
Notwendigkeit eines externen Quarzes, der erhöhten Betriebsstromaufnahme
und den von der Digitalschaltung ausgehenden Störungen des Analogteiles, welcher
beispielsweise auf dem gleichen Chip angeordnet ist.
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Der
Erfindung liegt somit die Aufgabe zugrunde, ein Verfahren und eine
zugehörige
Schaltungsanordnung anzugeben, welches eine vereinfachte Komplexität aufweist,
durch eine Schaltung mit einem reduzierten Aufwand bei der Integration umgesetzt
wird, wobei die Anordnung einen geringen Platz- und Energiebedarf
aufweisen soll und ohne externe Bauelemente auskommt.
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Gemäß der Erfindung
wird die Aufgabe bei einem Verfahren zur Korrektur eines Zeitfehlers
eines Digitalsignals der eingangs genannten Art dadurch gelöst, dass
eine vom Tastgrad g des Digitalsignals abhängige Verschiebung der Signalflanke
zum Erwartungszeitpunkt hin erfolgt.
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Bei
einem bandbegrenzten Signalverstärker, welcher
mit einem unsymmetrischen Eingangssignal angesteuert wird, kommt
es zu einer vom Tastgrad g abhängigen
Verschiebung des Arbeitspunkts. Gemäß dem erfindungsgemäßen Verfahren
wird die Beeinflussung des Arbeitspunkts des Verstärkers durch den
Tastgrad g gemessen und eine die Beeinflussung kompensierende Steuergröße erzeugt.
Mit dieser erfolgt dann eine Korrektur des Ein gangssignals.
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In
einer Ausgestaltung der Erfindung ist vorgesehen, dass in einem
ersten Schritt eine vom Tastgrad g abhängige Steuerspannung erzeugt
wird und dass in einem nachfolgenden Schritt die Verschiebung der
Signalflanke durch die Steuerspannung gesteuert erfolgt.
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In
einer weiteren Ausgestaltung der Erfindung ist vorgesehen, dass
in einem ersten Schritt eine vom Tastgrad g abhängige Steuerspannung erzeugt
wird, dass in einem zweiten Schritt die Steuerspannung in einen
Steuerstrom gewandelt wird und dass in einem dritten Schritt die
Verschiebung der Signalflanke durch den Steuerstrom gesteuert erfolgt.
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Die
die Beeinflussung kompensierende Steuergröße kann beispielsweise eine
Steuerspannung und nach einer weiteren Wandlung ein Steuerstrom
sein. Die Steuerspannung oder der Steuerstrom beeinflussen dann
den Korrekturvorgang des Eingangssignals.
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Gemäß der Erfindung
wird die Aufgabe bei einer Anordnung zur Korrektur eines Zeitfehlers
eines Digitalsignals der eingangs genannten Art dadurch gelöst, dass
ein Eingang INP mit einer Wandlungsanordnung und einer Korrekturanordnung
verbunden ist, dass der Ausgang der Wandlungsanordnung mit einem
zweiten Eingang der Korrekturanordnung verbunden ist, dass ein dritter
Eingang der Korrekturanordnung mit dem Eingang IBIA verbunden ist und
dass die Korrekturanordnung einen Ausgang OUT aufweist.
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In
Abhängigkeit
vom Tastgrad g des Eingangssignals am Eingang INP wird in der Wandlungsanordnung
eine den Korrekturvorgang steuernde Steuergröße erzeugt. Mit dieser Steuergröße erfolgt
dann die Korrektur des Eingangssignals in der Korrekturanordnung
und die Ausgabe des korrigierten Signals am Ausgang OUT der Anordnung.
Zur Voreinstellung eines maximalen Korrekturwerts in der Korrekturanordnung
wird in diese durch den Eingang IBIA ein Biasstrom eingespeist.
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In
einer besonderen Ausführung
der Erfindung ist vorgesehen, dass die Wandlungsanordnung aus einem
ersten Wandlungsanordnungsteil, zur Erzeugung einer vom Tastgrad
g abhängigen
Spannung, und einem zweiten Wandlungsanordnungsteil, zur Wandlung
der Steuerspannung in einen proportionalen Steuerstrom, besteht.
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In
Abhängigkeit
vom Tastgrad g wird in einem ersten Wandlungsanordnungsteil eine
Steuerspannung erzeugt, mit der die Korrektur des Eingangssignals
in der Korrekturanordnung erfolgen kann. Für den Fall, dass die Korrekturanordnung
vorteilhafter durch einen Steuerstrom zu steuern ist, wird die Steuerspannung
in einen Steuerstrom umgewandelt und nachfolgend als Steuergröße in die
Korrekturanordnung zur Korrektur des Eingangssignals eingespeist.
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Die
Erfindung soll nachfolgend anhand eines Ausführungsbeispiels näher erläutert werden.
In den zugehörigen
Zeichnungen zeigt:
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1:
ein Beispiel für
einen Start eines MIR-Protokolls nach dem IrDA-Standard,
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2:
eine auf einen Erwartungszeitpunkt zeitnormierte Darstellung der
Impulse aus der 1,
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3:
eine Anordnung zur Umsetzung des erfindungsgemäßen Verfahrens und
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4:
eine weitere detailliertere Darstellung einer Anordnung zur Umsetzung
des Verfahrens.
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1 zeigt
ein Beispiel für
den Start eines MIR-Protokolls nach dem IrDA-Standard mit beiden Startflags 1 und
einem zeitlich nachfolgendem Datenburst 2. Mit dieser dargestellten
Impulsfolge werden die größten Tastverhältnisunterschiede
des Empfangssignals sichtbar gemacht. In der 1 ist auch
die Komparatorschwelle 3 dargestellt, an der eine vom Komparator
erzeugte Schaltflanke, beispielsweise eine fallende Flanke, am Komparatorausgang
entsteht. Weiter ist ein ideales Zeitraster mit Erwartungszeitpunkten 4 dargestellt.
Dabei ist ein Erwartungszeitpunkt ein Zeitpunkt zu dem eine Licht-Ein-Flanke
des Empfangssignals erwartet wird, aber nicht zwingend erforderlich
auftreten muss. Das ideale Zeitraster in der 1 ist auf
den Komparatoransprechpunkt des ersten Impulses ausgerichtet. Somit
wird der Zeitfehler einer jeden nachfolgenden Impulsflanke am Schaltpunkt
des Komparators, gegenüber
den, auf dem idealen Zeitraster liegenden, Erwartungszeitpunkten
sichtbar. Dieser Zeitfehler wird als Jitter bezeichnet.
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Zur
besseren Verdeutlichung der Zeitfehler ist in der 2 jeder
Impuls auf den ersten Impuls zeitnormiert transformiert dargestellt.
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Da
der Grund für
die systematischen zeitlichen Verschiebungen der Ausgangsimpulse
des Komparators primär
im unterschiedlichen Tastverhältnis
der Eingangslichtimpulse, welches zu einer dynamischen Verschiebung
der Arbeitspunks des dem Komparator vorgeschalteten Verstärkers führt, liegt,
basiert der erfindungsgemäße Lösungsansatz auf
einer Tastgraddetektion. Dabei wird der Tastgrad g mit der Impulsdauer τ und der
Periodenlänge
T nach der Beziehung
gebildet.
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Gesteuert
durch das Ergebnis dieser Tastgraddetektion wird dann eine unterschiedlich
große zeitliche
Verschiebung der vom Komparator erzeugten Schaltflanke durchgeführt.
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Dieses
Verfahren kann somit ausschließlich den
systematischen Anteil des Jitters reduzieren. Zufällige Prozesse,
wie beispielsweise Rauschen, können
mit dem erfindungsgemäßen Ansatz
nicht beseitigt werden.
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In
der 3 ist eine Anordnung 5 zur Umsetzung
des erfindungsgemäßen Verfahrens
dargestellt. Diese besteht aus einer mit dem Eingang INP 6 verbundenen
Wandlungsanordnung 9 und einer mit dem Ausgang der Wandlungsanordnung 9 und
dem Eingang INP 6 verbundenen Korrekturanordnung 12. Die
Korrekturanordnung 12 ist zur Einspeisung eines externen
Stroms mit dem Eingang IBIA 7 und zur Ausgabe des zeitfehlerkorrigierten
Digitalsignals mit dem Ausgang OUT 8 verbunden. In einer
besonderen Ausführungsform
der Anordnung besteht die Wandlungsanordnung 9 aus einem
ersten Wandlungsanordnungsteil 10 und einem zweiten Wandlungsanordnungsteil 11.
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Zur
Korrektur eines mit einem Zeitfehler behafteten Digitalsignals wird
dieses in den Eingang INP
6 der erfindungsgemäßen Anordnung
5 eingespeist.
In einem ersten Schritt findet eine Tastgraddetektion gemäß
in der Wandlungsanordnung
9 statt.
Nachfolgend wird in der Korrekturanordnung
12, gesteuert
durch das Ergebnis der Tastgraddetektion, eine Korrektur des Zeitfehlers
des Digitalsignals durchgeführt
und das zeitfehlerkorrigierte Digitalsignal am Ausgang OUT
8 ausgegeben.
Dazu wird beispielsweise in die Korrekturanordnung
12 über den
Eingang IBIA
7 ein konstanter Strom eingespeist. Dieser
bewirkt eine Grundeinstellung der Korrekturanordnung
12 auf
einen maximalen Korrekturwert, dass heißt auf eine maximale Verschiebung
der vom vorgeschalteten Komparator detektierten Licht-An-Flanke. Von der Wandlungsanordnung
9 wird
in diesem Fall ein die zeitliche Verschiebung gegenüber der
maximalen Verschiebung steuerndes Steuersignal erzeugt.
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In
der 4 ist eine weitere Anordnung zur Umsetzung des
erfindungsgemäßen Verfahrens
dargestellt. Diese Anordnung besteht ebenfalls aus dem mit dem Eingang
INP 6 verbundenen ersten Wandlungsanordnungsteil 10 zur
Abbildung des Tastgrads g des Eingangssignals in eine proportionale
Steuerspannung, einem zweiten Wandlungsanordnungsteil 11,
zur Umsetzung der Steuerspannung in einen Steuerstrom und der mit
dem Ausgang OUT 8 verbundenen Korrekturanordnung 12,
zur Beeinflussung der Flanke des Eingangssignals mittels einer stromgesteuerten
Korrekturanordnung 12 , wobei der in dem zweiten Wandlungsanordnungsteil 11 ermittelte tastgradabhängige Steuerstrom
zu einem die maximale Verschiebung der Flanke definierenden Konstantstrom
IBIA addiert wird.
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Die
Umsetzung des Tastgrads g in eine Steuerspannung wird im ersten
Wandlungsanordnungsteil 10 durch eine Aufladung einer ersten
Kapazität 13 über einen
definierten Leitwert 14 und über einen Schalttransistor 15,
welcher durch das vom vorgeschalteten Komparator erzeugte digitale
Eingangssignal INP gesteuert wird, realisiert. Zur Erzeugung reproduzierbarer
Verhältnisse
ist der Leitwert 14 an eine stabilisierte Spannung VDDa
angeschlossen. Die Ausführung
des Leitwerts 14 kann entweder als ein linearer Widerstand
oder als MOS-Transistor im aktiven Betriebsbereich erfolgen.
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Die
Zurückführung der
erzeugten Steuerspannung des ersten Wandlungsanordnungsteils 10 erfolgt
unter Nutzung des bekannten Eingangswiderstands des nachgeordneten
zweiten Wandlungsanordnungsteils 11. Auf diese Weise ist
eine zusätzliche Entladestromquelle
für die
Kapazität 13 nicht
erforderlich.
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Da
die Korrekturanordnung 12 neben der zweiten Kapazität 16 als
zeitbestimmende Eingangsgröße einen
Strom benötigt,
muss die als Steuerspannung über
der ersten Kapazität 13 zur
Verfügung
stehende Tastgradinformation in einen Strom überführt werden.
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Dies
erfolgt mittels Spannungs-Strom-Wandlung der Spannung über der
ersten Kapazität 13 im zweiten
Wandlungsanordnungsteil 11 über einen linearen Widerstand 17 und
einen ersten nKanal-Transistor 18.
Durch eine Spiegelung des Drainstromes des ersten nKanal-Transistors 18 zum
zweiten nKanal-Transistor 19 kann ein Verstärkungsfaktor
eingestellt werden.
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Die
Korrekturanordnung 12 realisiert eine Verzögerung der
vom Komparator detektierten Licht-Ein-Flanke des Eingangssignals
in Abhängigkeit
der Dimensionierung der zweiten Kapazität 16 und des aus dem
Source des dritten nKanal-Transistors 20 gezogenen Entladestromes
der zweiten Kapazität 16.
In Abhängigkeit
des Signalpegels des Eingangssignals am Eingang INP 6 wird über den
Negator 27 entweder der dritte nKanal-Transistor 20 oder der
pKanal-Transistor 24 durchgesteuert und somit die zweite
Kapazität 16 geladen
oder entladen.
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Der
Maximalwert der Flankenverschiebung durch die Korrekturanordnung 12 wird
durch den über
den Eingang IBIA 7 eingespeisten externen Biasstrom eingestellt.
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Dieser
wird vom vierten nKanal-Transistor 21 über den fünften nKanal-Transistor 22 in
den Stromknotenpunkt 23 gespiegelt. In diesen Stromknotenpunkt 23 spiegelt
auch der zweite nKanal-Transistor 19 seinen
tastgradabhängigen
Steuerstrom ein. Dieser Steuerstrom reduziert die Größe der Flankenverschiebung
durch die Korrekturanordnung 12 gegenüber der, durch den Biasstrom
IBIA voreingestellten, maximalen Flankenverschiebung.
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Das
Ausgangssignal der Anordnung wird durch das NAND-Gatter 26 geformt
und am Ausgang OUT 8 ausgegeben. Zu diesem Zweck wird der
erste Eingang des NAND-Gatters 26 mit dem durch den Negator 27 negierten
Eingangssignal und der zweite Eingang mit einem tastgradabhängigen Steuersignal angesteuert.
Der vor dem zweiten Eingang des NAND-Gatters 26 angeordnete
Schmitt-Trigger 25 tastet mit seiner unteren Schaltschwelle
den Entladevorgang der zweiten Kapazität 16 ab und hat in
Verbindung mit seiner oberen Schaltschwelle eine störunterdrückende Funktion.
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- 1
- Startflag
- 2
- Datenburst
- 3
- Komparatorschwelle
- 4
- Erwartungszeitpunkte
- 5
- erfindungsgemäße Anordnung
- 6
- Eingang
INP
- 7
- Eingang
IBIA
- 8
- Ausgang
OUT
- 9
- Wandlungsanordnung
- 10
- erster
Wandlungsanordnungsteil
- 11
- zweiter
Wandlungsanordnungsteil
- 12
- Korrekturanordnung
- 13
- erste
Kapazität
- 14
- Leitwert
- 15
- Schalttransistor
- 16
- zweite
Kapazität
- 17
- linearer
Widerstand
- 18
- erster
nKanal-Transistor
- 19
- zweiter
nKanal-Transistor
- 20
- dritter
nKanal-Transistor
- 21
- vierter
nKanal-Transistor
- 22
- fünfter nKanal-Transistor
- 23
- Stromknotenpunkt
- 24
- pKanal-Transistor
- 25
- Schmitt-Trigger
- 26
- NAND-Gatter
- 27
- Negator