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Die
Erfindung bezieht sich auf einen Pegelwandler nach dem Oberbegriff
des Anspruch 1, eine Signalwandlungsvorrichtung mit Pegelwandlern
und ein zugehöriges
Signalwandlungsverfahren.
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Mit
Verringerung der Abmessungen gemäß den Entwurfsregeln
für Halbleiterspeicherbauelemente
wurden Spannungspegel in Halbleiterchips beträchtlich reduziert. Schnittstellen-Spannungspegel,
die für
Schnittstellen zwischen internen Schaltungsaufbauten eines Chips
und externen Schaltkreisen festgelegt werden, wurden hingegen aus
Gründen
der Signaltransfereigenschaften und Schnittstelleneffizienz nicht
signifikant verringert.
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Aus 1,
die graphisch einen abnehmenden Trend für einen internen Spannungspegel
von Halbleiterbauelementen veranschaulicht, ist ersichtlich, dass
eine interne Spannung eines Chips tendenziell auf niedrigere Pegel
als die zugehörige
Schnittstellenspannung eingestellt wird. Eine Kennlinie G1 veranschaulicht
Schnittstellenspannungspegel, und eine Kennlinie G2 veranschaulicht
interne Spannungspegel. Die Abszisse zeigt Entwurfsregeln DR an,
während
die Ordinate Spannungspegel wiedergibt. Ein Vergleich der Kennlinien
G1 und G2 zeigt, dass die internen Spannungspegel niedriger als
die Schnittstellen-Spannungspegel sind, wenn sich die Entwurfsregeln
im Bereich eines Punktes t1 oder, wenn die Entwurfsregeln reduziert
werden, darunter befinden. Dementsprechend wird für den Fall,
dass ein interner Spannungspegel niedriger als ein Schnittstellen-Spannungspegel
ist, ein Pegelwandler zur Erhöhung
eines Spannungspegels eines Ausgangssignals in einem Halbleiterbauelement
benötigt,
um ein internes Chipsignal zu einem externen Schaltkreis auszugeben.
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2 zeigt
einen typischen Spannungspegelwandler, der als ein Datenausgabepuffer
verwendet wird. Dieser Pegelwandler beinhaltet ein PMOS-Transistorpaar
P1, P2, in welchem die Gate-Anschlüsse mit den Drain-Anschlüssen kreuzgekoppelt
sind, NMOS-Transistoren N1, N2, deren Drain-Anschlüsse mit
denjenigen des PMOS-Transistorpaars P1, P2 verbunden sind und deren Gate-Anschlüsse ein
Eingangssignal DIN bzw. das zugehörige invertierte Eingangssignal
empfangen, einen ersten Inverter I1, der eine erste Speisespannung
VDD als eine Betriebsversorgungsspannung empfängt und den Pegel des Eingangssignals
DIN invertiert, und einen zweiten Inverter I2, der eine zweite Speisespannung
vddq als Betriebsversorgungsspannung empfängt und an einen Drain-Anschluss
des PMOS-Transistors P2 angeschlossen ist, um einen Signalpegel
eines Ausgangsknotens NO2 zu invertieren. Der Pegel der ersten Speisespannung
VDD beim Eingangssignal DIN ist niedriger als derjenige der zweiten
Speisespannung vddq und entspricht einem internen Spannungspegel.
Der Pegel der zweiten Speisespannung vddq entspricht einem Schnittstellen-Spannungspegel.
Der Pegelwandler arbeitet wie folgt, um ein Eingangssignal mit einem
internen Spannungspegel in ein Ausgangssignal mit einem Schnittstellen-Spannungspegel zu
wandeln.
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Wenn
das Eingangssignal DIN als ein hoher logischer CMOS-Pegel zugeführt wird,
ist der NMOS-Transistor N1 leitend geschaltet, und der andere NMOS-Transistor
N2 ist sperrend geschaltet. Dementsprechend ist der PMOS-Transistor
P1 sperrend geschaltet, und eine Gate-Spannung des PMOS-Transistors
P2 fällt
auf 0 V ab, und der PMOS-Transistor P2 ist leitend geschaltet. Dadurch geht
der Knoten NO2 auf hohen Logikpegel, indem er vom Pegel der zweiten
Speisespannung vddq beeinflusst wird. Der hohe Pegel am Knoten NO2
wird durch den zweiten Inverter I2 invertiert und als ein niedriger
Pegel am Ausgangsanschluss DOUT abgegeben. Der niedrige Pegel am
Ausgangsanschluss DOUT beträgt
etwa 0 V.
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Wenn
das Eingangssignal DIN auf niedrigem Logikpegel zugeführt wird,
ist der NMOS-Transistor N1 sperrend geschaltet, und der andere NMOS-Transistor
N2 ist leitend geschaltet. Dementsprechend ist der PMOS-Transistor
P1 leitend geschaltet, und die Gate-Spannung des PMOS-Transistors
P2 steigt bis zu einem Pegel der zweiten Speisespannung vddq an,
wodurch der PMOS-Transistor P2 sperrend geschaltet wird. Dadurch
geht der Spannungspegel am Knoten NO2 auf niedrigen Pegel. Der niedrige
Pegel am Knoten NO2 wird durch den zweiten Inverter I2 invertiert
und als ein hoher Pegel am Ausgangsanschluss DOUT abgegeben. Der
niedrige Pegel am Ausgangsanschluss DOUT ist gleich dem Schnittstellen-Spannungspegel.
Bei einem solchen Vorgang wird ein Eingangssignal mit einer Amplitude
von 0 V/VDD in ein Ausgangssignal mit einer Amplitude von vddq/0
V gewandelt.
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Hierbei
besteht jedoch folgende Schwierigkeit. Der Pegelwandler von 2 hat
Wandlereigenschaften, wie sie in 3 graphisch
dargestellt sind. Aufgrund dieser ist es schwierig, einen solchen
Pegelwandler bei einem Halbleiterbauelement mit Hochgeschwindigkeitsvorgängen einzusetzen. 3 zeigt
Signalverläufe
von Eingabe-/Ausgabesignalen, wobei es eine Zeit D dauert, das Ausgangssignal
DOUT zu erzeugen, nachdem das Eingangssignal DIN angelegt wurde,
was für
Hochgeschwindigkeitsvorgänge
zu lang ist. Die Verzögerungszeit
D wird durch die Betriebseigenschaften solche statischer Schaltkreise
verursacht. Ein solcher statischer Schaltkreis benötigt eine Überlappungszeit,
die durch das Konkurrieren von Pull-Down- und Pull-Up-Strömen verursacht
wird, wenn ein Signal in seinem Pegel verschoben wird. Eine solche Überlappungszeit
verursacht eine Verzögerung
im Betrieb des Schaltkreises und verschlechtert entsprechend dessen
Hochgeschwindigkeits-Antwortfähigkeit.
Außerdem
sind, wie in 3 gezeigt, der Zeitbereich T1 mit
niedrigem Pegel und der Zeitbereich T2 mit hohem Pegel voneinander
verschieden, obwohl das Impulstastverhältnis des Eingangssignals bei
50% liegt, was durch die Charakteristik des Differenzverstärkertyps
des Pegelwandlers verursacht ist. Der Grund hierfür liegt
darin, das beim Schieben eines Signals vom niedrigen auf den hohen
Pegel und beim Schieben eines Signals vom hohen auf den niedrigen
Pegel deren Antwortcharakteristika voneinander verschieden sind.
Die Zeitspanne, die der Pegelwandler von 2 zum Wandeln
der Pegel benötigt,
ist daher relativ lang, und es besteht folglich die Schwierigkeit, dass
das Tastverhältnis
eines Ausgangssignals von demjenigen eines Eingangssignals verschieden
sein kann.
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In
der Patentschrift
US 6,175,248 ist
ein Logikpegelwandler mit Pulsweitenverzerrungskorrektur zur Wandlung
eines logischen Differenzsignals mit kleinem Hub in ein komplementäres CMOS-Signal mit
vollem Hub beschrieben, bei dem die Pulsweite des Originalsignals
erhalten bleibt. Der Wandler beinhaltet einen Empfängerschaltkreis
zum Empfangen des Eingangsdifferenzsignals und einen Wandlerschaltkreis
zum Wandeln des Eingangsdifferenzsignals in ein erstes und zweites
Ausgangssignal sowie ein Zwischenspeicherelement zum Zwischenspeichern
des ersten und zweiten Ausgangssignals, um am Ende ein einzelnes
Signal mit der gleichen Pulsbreite wie das Eingangsdifferenzsignal
abzugeben.
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Dieser
bekannte Pegelwandler besitzt das Problem, dass der Pegelwandlungsvorgang
relativ lang dauert, da der Wandler ein Setzen und Rücksetzen
eines Zwischenspeichers unter Verwendung eines ersten und zweiten
Ausgangssignals, z. B. lange Impulse mit langer Verzögerung,
eines ersten und zweiten Wandlerteils durchführt, die ein gemeinsames Eingangsdifferenzsignal
empfangen. Der Grund hierfür
liegt darin, dass der erste und zweite Wandlerteil jeweils Verzögerungszeiten
von T1 und T2 relativ zu einem ansteigenden Signal und einem fallenden Signal
aufweisen und der Zwischenspeicher nur ein ansteigendes Signal vom
ersten und zweiten Wandlerteil empfängt, um dadurch Setz- und Rücksetzvorgänge durchzuführen. Dementsprechend
besteht die Schwierigkeit, dass ein herkömmlicher Pegelwandler für ein Halbleiterbauelement,
das für
seinen Betrieb eine Hochgeschwindigkeitsantwort benötigt, nicht besonders
geeignet ist, da sich das Leistungsvermögen eines Chips verringern
kann, wenn dort ein solcher Pegelwandler zum Einsatz kommt.
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In
dem Aufsatz R. M. Secareanu et al., A Universal CMOS Voltage Interface
Circuit, Proceedings of the 1999 IEEE Int. Symp. an Circuits and Systems, Juli
1999, S. 242 ist eine CMOS-Spannungsschnittstellenschaltung offenbart,
mit der ein digitales Signal zwischen zwei Schaltkreisen unterschiedlicher
Versorgungsspannung übertragen
wird, z. B. zwischen Versorgungsspannungen von 3 V und 5 V. Ein
3 V-Eingangsteil
erzeugt ein Differenzeingangssignal aus einem einzelnen Eingangssignal,
und ein anschließender
5 V-Schaltungsteil sorgt für
eine Zwischenspeicherung der Differenzsignale und für die Ausgabe
eines einzelnen Ausgangssignals in Reaktion auf das Differenzeingangssignal.
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Der
Erfindung liegt als technisches Problem die Bereitstellung eines
Pegelwandlers, einer Signalwandlungsvorrichtung und eines Signalwandlungsverfahrens
der eingangs genannten Art zugrunde, die sich gut zur Pegelwandlung
mit hoher Geschwindigkeit eignen, das Leistungsvermögen eines
Chips nicht merklich herabsetzen, die Beibehaltung eines Tastverhältnisses
eines Eingangssignals für
ein zugehöriges,
pegelgewandeltes Signal und die Ausgabe eines einzelnen Ausgangssignal
mit derselben Pulsbreite wie diejenige eines Eingangssignals ermöglichen.
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Die
Erfindung löst
dieses Problem durch die Bereitstellung eines Pegelwandlers mit
den Merkmalen des Anspruchs 1, einer Signalwandlungsvorrichtung
mit den Merkmalen des Anspruchs 12 und eines Signalwandlungsverfahrens
mit den Merkmalen des Anspruchs 21 oder 22.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt, in denen zeigen:
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1 eine
graphische Darstellung zur Veranschaulichung einer Tendenz eines
abnehmenden internen Spannungspegels bei Halbleiterbauelementen,
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2 ein
Schaltbild eines herkömmlichen Pegelwandlers,
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3 ein
Signalverlaufsdiagramm von Eingabe-/Ausgabesignalen für den Wandler
von 2,
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4 ein
Blockschaltbild eines erfindungsgemäßen Pegelwandlers,
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5 ein
detailliertes Schaltbild einer ersten Realisierung des Pegelwandlers
von 4,
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6 ein
Zeitsteuerungsdiagramm für
den Betrieb des Pegelwandlers von 5,
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7 ein
detailliertes Schaltbild einer zweiten Realisierung des Pegelwandlers
von 4,
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8 ein
Blockschaltbild eines den Pegelwandler von 4 enthaltenden
Signalwandlungssystems,
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9 ein
detailliertes Schaltbild einer Realisierung des Signalwandlungssystems
von 8,
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10 bis 12 Zeitsteuerungsdiagramme
zur Veranschaulichung verschiedener Betriebsarten des Signalwandlungssystems
von 8 und
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13 Signalsverlaufsdiagramme
zur Veranschaulichung einer Zeitsteuerungssimulation des Betriebs
des Signalwandlungssystems von 9.
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4 zeigt
im Blockschaltbild einen erfindungsgemäßen Pegelwandler mit einer
Pegelwandlungsstufe 110, einer Verzögerungsstufe 120 und
einer Selbstrücksetzstufe 130.
Die Pegelwandlungsstufe 110 gibt ein pegelgewandeltes Signal
OUT mit einem von demjenigen eines Eingangssignals IN verschiedenen
Pegel in Reaktion auf Pegeländerungen des
Eingangssignals IN ab, wie z. B. in Reaktion auf eine ansteigende
Flanke. Die Verzögerungsstufe 120 verzögert das
pegelgewandelte Signal OUT der Pegelwandlungsstufe 110 um
eine vorgegebene Verzögerung.
Die Selbstrücksetzstufe 130 erzeugt
ein Rücksetzsignal
in Reaktion auf das verzögerte,
pegelgewandelte Signal der Verzögerungsstufe 120 und
gibt es an die Wandlungsstufe 110 ab, so dass die Pulsbreite
des abgegebenen pegelgewandelten Signals auf die Summe aus der vorgegebenen
Verzögerung
und einer internen Betriebsverzögerung
eingestellt wird. Die interne Betriebsverzögerung wird durch den Betrieb
der Selbstrücksetzstufe 130 erzeugt.
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5 zeigt
in einem detaillierten Schaltbild eine mögliche Realisierung des Pegelwandlers
von 4. Die Pegelwandlungsstufe 110 ist hierbei
ein dynamischer Schaltkreis mit Hochgeschwindigkeits-Antworteigenschaften,
die denen statischer Schaltkreise überlegen sind, und erfüllt die
Funktion, ein pegelgewandeltes Signal OUT mit einem von demjenigen
des Eingangssignals IN verschiedenen Pegel in Reaktion auf Verschiebungen
des Eingangssignals abzugeben. Die Pegelwandlungsstufe 110 umfasst
einen PMOS-Transistor 111, dessen Source-Elektrode an eine
zweite Speisespannung VDDQ, dessen Drain-Elektrode an einen Knoten NO1 und dessen
Gate-Elektrode an einen Rücksetzknoten NO3
angeschlossen sind. Ein NMOS-Transistor 113 ist mit einer
Drain-Elektrode an den Knoten NO1 angeschlossen, und seine Gate-Elektrode
empfängt das
Eingangssignal IN. Ein weiterer NMOS-Transistor 114 ist mit seiner
Drain-Elektrode an eine Source-Elektrode des NMOS-Transistors 113 angeschlossen,
und seine Gate-Elektrode ist mit dem Rücksetzknoten NO3 verbunden.
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Die
Verzögerungsstufe 120 umfasst
mehrere Inverter, wie einen Inverter 121, der das pegelgewandelte
Signal OUT empfängt,
invertiert und um eine Einheitsverzögerung verzögert, einen Inverter 122, der
ein Ausgangssignal des Inverters 121 invertiert und um
eine Einheitsverzögerung
verzögert,
und einen Inverter 123, der ein Ausgangssignal des Inverters 122 invertiert
und um eine Einheitsverzögerung verzögert. Die
Inverter 121 bis 123 fungieren als eine Verzögerungskette
und verzögern
das pegelgewandelte Signal OUT um eine vorgegebene Verzögerung.
Da die Verzögerungsstufe 120 eine
ungerade Anzahl an Invertern enthält, ist ihr Ausgangssignal
B das Inverse des pegelgewandelten Signals OUT.
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Die
Selbstrücksetzstufe 130 umfasst
einen PMOS-Transistor 131, dessen Source-Elektrode an eine
erste Speisespannung VDD angeschlossen ist, die niedriger als die
zweite Speisespannung VDDQ ist. Ein PMOS-Transistor 132 ist
mit seiner Source-Elektrode an eine Drain-Elektrode des PMOS-Transistors 131 angeschlossen,
während
seine Gate-Elektrode das Eingangssignal IN empfängt. Ein NMOS-Transistor 133 ist
mit seiner Drain-Elektrode an eine Drain-Elektrode des PMOS-Transistors 132 angeschlossen
und empfängt
mit seiner Gate-Elektrode das Signal B. PMOS-Transistoren 136 und 137 sind
mit ihren Source-Elektroden
an die zweite Speisespannung VDDQ angeschlossen, während ihre
Gate-Elektroden mit den Drain-Elektroden kreuzgekoppelt sind. Ein
NMOS-Transistor 134 ist mit seinem Drain-Source-Kanal zwischen
Masse und eine Drain-Elektrode des PMOS-Transistors 136 eingeschleift,
während
seine Gate-Elektrode mit einer Drain-Elektrode des NMOS-Transistors 133 verbunden
ist. Ein NMOS-Transistor 135 ist mit seiner Drain-Elektrode
an die Drain-Elektrode des PMOS-Transistors 137 angeschlossen,
während
seine Gate-Elektrode die erste Speisespannung VDD empfängt und
seine Source-Elektrode mit der Drain-Elektrode des NMOS-Transistors 133 verbunden
ist.
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Aus 6 ist
ersichtlich, dass der erfindungsgemäße Wandler Spannungspegel rasch
wandelt und überlegene
Antworteigenschaften verglichen mit denjenigen herkömmlicher
Wandler aufweist. Dabei veranschaulicht 6 eine Zeitsteuerung
im Betrieb des Pegelwandlers von 5, dessen
Betriebsweise nachstehend erläutert
wird.
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Bezugnehmend
auf die 5 und 6 behalten
in einem frühen
Stadium der Vorladeknoten NO1 und der Rücksetzknoten NO3 beide einen
hohen Logikpegel bei, wie in 6 im Signalverlauf
von OUT und im Signalverlauf von A gezeigt. Der hohe Pegel entspricht
der zweiten Speisespannung VDDQ. Wenn das Eingangssignal mit einem
Signalverlauf IN gemäß 6 in
einem solchen frühen
Stadium zugeführt
wird, wird der NMOS-Transistor 113 in Reaktion auf eine
ansteigende Flanke des Signals IN leitend geschaltet. Der Vorladeknoten
NO1, der das OUT-Signal repräsentiert,
wird auf niedrigen Pegel verschoben, wie im zugehörigen Signalverlauf von 6 gezeigt.
Die Verzögerungsstufe 120 gibt ein
Signal auf hohem Pegel, wie durch den Signalverlauf B in 6 gezeigt,
in Reaktion auf den Wechsel des Signalverlaufs OUT auf niedrigen
Pegel ab. Der Signalverlauf B wird nach Verzögerung um eine vorgegebene
Verzögerungszeit
abgegeben und besitzt eine zu derjenigen des pe gelgewandelten Signals OUT,
das nun auf niedrigem Pegel verschoben ist, entgegengesetzte Phase.
Wenn der NMOS-Transistor 133 in der Selbstrücksetzstufe 130 in
Reaktion auf einen hohen Pegel des Signalverlaufs B leitend geschaltet
wird, wird der Signalverlauf C, der an der Drain-Elektrode des NMOS-Transistors 133 abgegeben
wird, auf niedrigen Pegel verschoben. Der NMOS-Transistor 135 wird
dadurch leitend geschaltet, während
der PMOS-Transistor 136 sperrend geschaltet wird, so dass
das Rücksetzsignal
A, das am Rücksetzknoten
NO3 erscheint, auf niedrigen Pegel verschoben wird, wie im Signalverlauf
A gezeigt. Wenn der Rücksetzknoten
NO3 auf niedrigen Pegel verschoben wird, wird der PMOS-Transistor 111 in der
Pegelwandlungsstufe 110 leitend geschaltet und zieht den
Knoten NO1 auf hohen Pegel. Dadurch geht das pegelgewandelte Signal
OUT auf hohen Pegel, und das pegelgewandelte Signal OUT erscheint als
Signal vom Impulstyp.
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Wenn
der Signalverlauf OUT auf hohen Pegel verschoben wird, wird das
Ausgangssignal B der Verzögerungsstufe
auf niedrigen Pegel verschoben, und der PMOS-Transistor 132 wird
leitend geschaltet, so dass der Signalverlauf C, der an der Drain-Elektrode
des NMOS-Transistors 133 erscheint, auf hohen Pegel verschoben
wird, wie im Signalverlauf C von 6 dargestellt.
Dementsprechend wird, da der NMOS-Transistor 134 und PMOS-Transistor 137 leitend
geschaltet und der NMOS-Transistor 135 und der PMOS-Transistor 136 sperrend
geschaltet werden, das Rücksetzsignal
A auf hohen Pegel verschoben, wie im Signalverlauf A von 6 gezeigt.
Der Vorladeknoten NO1 wird als ein Ausgangsanschluss für den Signalverlauf
OUT durch die zweite Speisespannung VDDQ vorgeladen, während der
Rücksetzknoten
NO3 auf niedrigem Pegel verbleibt. Wie aus 6 weiter
ersichtlich, wird die Niederpegel-Impulsbreite des pegelgewandelten Signals
OUT auf etwa die Summe der vorgegebenen Verzögerung der Verzögerungsstufe 120 und
der internen Betriebsverzögerung
der Selbstrücksetzstufe 130 eingestellt.
Dies führt
zu Hochgeschwindigkeits-Antworteigenschaften, da die Ver zögerungszeit,
die zur Wandlung eines Eingangssignals von der ersten Speisespannung
VDD zur zweiten Speisespannung VDDQ verstreicht, nur die Verzögerung darstellt,
die vergeht, während
der NMOS-Transistor 113 leitend
geschaltet wird.
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7 zeigt
ein detailliertes Schaltbild einer weiteren erfindungsgemäßen Realisierung.
In diesem Beispiel umfasst eine Pegelwandlungsstufe 210 einen
PMOS-Transistor 211, dessen Source-Elektrode an eine zweite
Speisespannung VDDQ angeschlossen ist, einen NMOS-Transistor 213,
dessen Drain-Elektrode mit der Drain-Elektrode des PMOS-Transistors 211 verbunden
ist und dessen Gate-Elektrode das Eingangssignal IN empfängt, sowie
einen weiteren NMOS-Transistor 214, dessen Drain-Elektrode mit einer
Source-Elektrode des NMOS-Transistors 213 verbunden ist.
Ein Inverter IN1 mit einem PMOS-Transistor 215 und einem NMOS-Transistor 216 ist
mit seinem Eingangsanschluss an eine Drain-Elektrode des PMOS-Transistors 211 angeschlossen.
Die Gate-Elektroden
des PMOS-Transistors 211 und des NMOS-Transistors 214 sind
miteinander verbunden und fungieren als Rücksetzknoten zum Empfangen
eines Rücksetzsignals.
Ein Vorladeknoten fungiert als Drain-Elektrode des PMOS-Transistors 211.
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Die
Verzögerungsstufe 220 umfasst
mehrere Inverter, wie einen Inverter 221, der das pegelgewandelte
Signal OUT empfängt
und invertiert und um eine Einheitsverzögerung verzögert, und einen Inverter 222,
der ein Ausgangssignal des Inverters 221 invertiert und
um eine Einheitsverzögerung
verzögert. Die
Inverter 221, 222 fungieren als eine Verzögerungskette
und verzögern
das pegelgewandelte Signal OUT um eine vorgegebene Verzögerung.
Da die Verzögerungsstufe 222 eine
gerade Anzahl an Invertern umfasst, entspricht ihr Ausgangssignal
dem pegelgewandelten Signal OUT, jedoch um eine vorgegebene Verzögerungszeit
verzögert.
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Die
Selbstrücksetzstufe 230 umfasst
einen PMOS-Transistor 231, dessen Source-Elektrode an die
erste Speisespannung VDD angeschlossen ist, die niedriger als die
zweite Speisespannung VDDQ ist, einen PMOS-Transistor 232, dessen Source-Elektrode
mit einer Drain-Elektrode des PMOS-Transistors 231 verbunden
ist und dessen Gate-Elektrode das Eingangssignal IN empfängt, einen
NMOS-Transistor 233, dessen Drain-Elektrode mit der Drain-Elektrode
des PMOS-Transistors 232 verbunden ist und dessen Gate-Elektrode
ein Ausgangssignal der Verzögerungsstufe 220 empfängt, PMOS-Transistoren 234 und 235,
die mit ihren Source-Elektroden an die zweite Speisespannung VDDQ angeschlossen
sind und deren Gate-Elektroden mit den Drain-Eletroden kreuzgekoppelt
sind, einen NMOS-Transistor 237, der mit seinem Drain-/Source-Kanal zwischen
Masse und eine Drain-Elektrode des PMOS-Transistors 235 eingeschleift
ist und dessen Gate-Elektrode mit der Drain-Elektrode des NMOS-Transistors 233 verbunden
ist, einen NMOS-Transistor 236, dessen Drain-Elektrode
mit der Drain-Elektrode des PMOS-Transistors 234 verbunden
ist, dessen Gate-Elektrode die erste Speisespannung VDD empfängt und
dessen Source-Elektrode mit einer Drain-Elektrode des NMOS-Transistors 233 verbunden
ist, und einen NMOS-Transistor 238, der mit seiner Drain-Elektrode
ein Ausgangssignal der Pegelwandlungsstufe 210 empfängt und
dessen Gate-Elektrode
mit einer Drain-Elektrode des NMOS-Transistors 237 verbunden
ist, während
seine Source-Elektrode mit Masse verbunden ist.
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Dieses
Ausführungsbeispiel
zeigt ebenfalls sehr gute Hochgeschwindigkeitseigenschaften. Die Zeitsteuerung
im Betrieb dieser Vorrichtung gemäß 7 ist identisch
zu derjenigen, wie sie in 6 gezeigt
ist, mit der Ausnahme, dass der Signalverlauf des pegelgewandelten
Signals OUT gegenüber
dem Signalverlauf von OUT in 6 invertiert
ist.
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8 zeigt
im Blockdiagramm eine Signalwandlungsvorrichtung gemäß der Erfindung,
die unter Verwendung des Pegelwandlers von 4 auf gebaut
ist. Wie aus 8 ersichtlich, beinhaltet die
Signalwandlungsvorrichtung zur Wandlung eines ersten Eingangssignals
APOS und eines zweiten Eingangssignals ANEG, die als Eingangsdifferenzsignale empfangen
werden, einen ersten Pegelwandler 110 zur Wandlung des
ersten Eingangssignals zwecks Erzeugung eines ersten gewandelten
Signals B, einen zweiten Pegelwandler 200 zur Wandlung
des zweiten Eingangssignals zwecks Erzeugung eines zweiten gewandelten
Signals C und eine Zwischenspeicherstufe 300 zum Abgeben
eines einzelnen Ausgangssignals D mit derselben Pulsbreite wie diejenige
des Eingangsdifferenzsignals in Reaktion auf der erste und das zweite
Wandlungssignal B, C. Die Zeitsteuerung der Signalwandlungsvorrichtung
von 8 kann durch Änderung
der internen Konfiguration des ersten und zweiten Wandlers 100, 200 variiert werden,
wobei das eine oder beide der unter Bezugnahme auf die 5 und 7 beschriebenen
Ausführungsbeispiele
verwendet werden, so dass variierte Zeitsteuerungen im Betrieb geniert
werden, wie in den 10, 11 und 12 gezeigt.
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10 veranschaulicht
den Fall, dass der erste und zweite Wandler 100, 200 das
erste und das zweite Wandlungssignal B, C als Impulse auf hohem Pegel
abgeben. 11 veranschaulicht den Fall, dass
der erste und zweite Wandler 100, 200 das erste
und das zweite Wandlungssignal B, C als Impulse auf niedrigem Pegel
abgeben. 12 veranschaulicht den Fall,
dass der erste und zweite Wandler 100, 200 das
erste und zweite Wandlungssignal B, C in Form eines niedrigen bzw.
eines hohen Impulses abgeben. Die 10, 11 und 12 zeigen
an, dass das Ausgangssignal D gemäß dem Betrieb der Zwischenspeicherstufe 300 als
ein Signal auf niedrigem Pegel mit einer Pulsbreite abgegeben wird,
die identisch zu derjenigen des Eingangsdifferenzsignals ist.
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Die
Signalwandlungsvorrichtung wird nun unter Bezugnahme auf 9 näher erläutert, und ihre
Betriebsweise wird unter Bezugnahme auf die Betriebszeitsteuerungsansichten
der 12 und 13 erläutert.
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9 veranschaulicht
eine mögliche
Realisierung der Signalwandlungsvorrichtung von 8 in
einem detaillierten Schaltbild. Die Signalwandlungsvorrichtung beinhaltet
in diesem Fall einen ersten Wandler 100, einen zweiten
Wandler 200 und eine Zwischenspeicherstufe 300.
Hierbei wurde der erste Wandler 100 so gewählt, dass
er dieselbe Struktur wie in 5 aufweist,
wobei der zweite Wandler 200 dieselbe Struktur aufweist,
wie zu 7 erwähnt.
Die Zwischenspeicherstufe 300 beinhaltet einen PMOS- und
einen NMOS-Transistor 331, 332, die als Pull-Up- bzw. Pull-Down-Transistor
fungieren, sowie einen Inverter-Zwischenspeicher
L2 mit Invertern 333, 334. Die in 9 gezeigte
Schaltung kann als ein Ausgabepuffer in einem Halbleiterbauelement verwendet
werden, das eine Hochfrequenzantwort benötigt. Das Eingangssignal des
ersten Wandlers 100 ist mit DOU bezeichnet, und das Eingangssignal des
zweiten Wandlers 200 ist mit DOD bezeichnet. Die Eingangssignale
DOU und DOD fungieren als Eingangsdifferenzsignale.
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Wie
aus den 9 und 12 zu
erkennen, gibt der erste Wandler 100, wenn das Eingangssignal DOU
als Signalverlauf APOS zugeführt wird,
das erste gewandelte Signal B, in 9 auch mit
DOUO bezeichnet, in Abhängigkeit
von einer ansteigenden Flanke des Signalverlaufs APOS ab.
Eine Verlängerung
und Verkürzung
der Pulsbreite D1 des ersten gewandelten Signals B kann durch Steuerung
der Anzahl an Invertern festgelegt werden, die in der Verzögerungsstufe 120 enthalten
sind. Die Betriebsweise des ersten Wandlers 100 ist im
Detail dieselbe wie im Fall der 5 und 6.
Der PMOS-Transistor 331 in der Zwischenspeicherstufe 300 wird
leitend geschaltet, wenn der Signalverlauf B auf niedrigen Pegel
geht. Dementsprechend wird die zweite Speisespannung VDDQ mit hohem
Pegel einem Eingangsanschluss des Inverters 333 zugeführt, der eine
Komponente des Zwischenspeichers L2 bildet. Der Inverter 333 gibt
an den Ausgangsanschluss, der mit DOUT bezeichnet ist, ein Signal
auf niedrigen Pegel ab, wie in 12 als
Signalverlauf D dargestellt.
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Das
Signal bleibt durch den Zwischenspeichervorgang des Zwischenspeichers
L2 auch dann auf niedrigem Pegel, wenn der PMOS-Transistor 331 dadurch sperrend
geschaltet wird, dass der Signalverlauf B auf hohen Pegel geht.
Zur beispielhaften Illustration sei angenommen, dass der Zwischenspeicher
L2 in einem frühen
Stadium einen hohen Pegel einnimmt. Wie oben erläutert, verbleibt der Zwischenspeicher
L2 im Fall, dass er so festgesetzt ist, dass er ein Signal auf niedrigem
Pegel abgibt, in diesem gesetzten Zustand, bis er durch einen Einschaltvorgang
des NMOS-Transistors N1 zurückgesetzt wird.
Der Signalverlauf D wird auf einen niedrigen Pegel verschoben, sobald
der Signalverlauf APOS auf hohen Pegel geht,
und das Ausgangssignal reagiert folglich mit hoher Geschwindigkeit
auf die ansteigende Flanke eines Eingangssignals.
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Im
Fall, dass das Eingangssignal DOD als ein Signalverlauf ANEG von 12 zugeführt wird,
gibt der zweite Wandler 200 das zweite gewandelte Signal
C in Reaktion auf eine ansteigende Flanke des Signalverlaufs ANEG ab, wie in 12 durch
das Bezugszeichen A2 angedeutet. Die Betriebsweise des zweiten Wandlers 200 im
Einzelnen entspricht der zuvor erläuterten.
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Der
NMOS-Transistor 332 in der Zwischenspeicherstufe 300 wird
leitend geschaltet, wenn der Signalverlauf C auf hohen Pegel geht.
Dementsprechend geht der Eingangsanschluss des Inverters 333 des
Zwischenspeichers L2 auf niedrigen Pegel, was den Zwischenspeicher
L2 zurücksetzt.
Der mit DOUT bezeichnete Ausgangsanschluss gibt durch den Betrieb
des Inverters 333 ein Signal auf hohem Pegel ab, wie in 12 durch
den Signalverlauf D dargestellt. Das Signal auf hohem Pegel wird
vom Zwischenspeicher L2 gehalten, auch wenn der NMOS-Transistor 332 sperrend
geschaltet wird. Wie oben erläutert,
bleibt in dem Fall, dass der Zwischenspeicher L2 zurückgesetzt
wird, um ein Signal auf hohem Pegel abzugeben, das Signal gepuffert,
bis der PMOS-Transistor leitend geschaltet wird. Wie anhand des
Signalverlaufs D in 12 zu erkennen, weist das Ausgangssignal
DOUT dieselbe Pulsbreite wie diejenige des Eingangsdifferenzsignals
DOU, DOD auf, und die gesamte Verzögerungszeit T1 + T2, die zur
Pegelwandlung benötigt
wird, wird minimiert, was Hochgeschwindigkeits-Antworteigenschaften ergibt.
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13 zeigt
Signalverläufe
für eine
Simulation zur Veranschaulichung einer Zeitsteuerung im Betrieb
gemäß 9.
Im Beispiel von 13 wird ein Impuls auf niedrigem
Pegel für
DOUO an einer ansteigenden Flanke von DOU erzeugt, und ein Impuls
auf hohem Pegel von DOD wird an einer ansteigenden Flanke von DOD
erzeugt. Ein endgültiges
Signal DOUT wird früher
als der in 3 gezeigte Ausgabezeitpunkt
erhalten, und das Tastverhältnis
wird ohne Änderungen
beibehalten.
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Erfindungsgemäß wird der
Vorteil erreicht, dass die zur Wandlung eines Signalpegels benötigte Zeitdauer
minimiert wird und das Tastverhältnis
eines Ausgangssignals gleich demjenigen eines Eingangssignals ist,
was eine Verringerung des Leistungsvermögens eines Chips minimiert.