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Defekte
und Fehler treten während
der Herstellung von Halbleiterbauelementen auf. Ein „Fehler" (failure) tritt
auf, wenn ein Halbleiterbauelement Spezifizierungen nicht erfüllen kann.
Ein „Defekt" (defect) tritt auf,
wenn ein Halbleiterbauelement eine unpassende Schaltungsstruktur
aufweist, die momentan einen Fehler des Bauelements darstellt, oder das
Potential besitzt, während
der erwarteten Lebensdauer des Bauelements einen Fehler zu bewirken.
Defekte können
in Zwischenverbindungen auftreten, die zwischen leitfähigen Schichten
innerhalb eines Halbleiterbauelements angeordnet sind. Ein Defekt
in Zwischenverbindungen tritt unter Umständen nicht auf, wenn das Halbleiterbauelement
hergestellt wird, ein derartiger Defekt jedoch besitzt das Potential,
während
der erwarteten Lebensdauer des Halbleiterbauelements einen Fehler
zu erleiden (z. B. kurzzuschließen).
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Während der
Herstellung von Halbleiterbauelementen werden während der Aufbringung der notwendigen
Schichten auf einem Substrat, die Zwischenverbindungen umfassen,
Leerräume
gebildet. Mit ansteigender Schaltungsdichte auf Halbleiterbauelementen
wird die Größe der Zwischenverbindungen
kleiner. Ein Leerraum in kleineren Zwischenverbindungen bewirkt
wahrscheinlicher einen Kurzschluss während der Lebenserwartung des
Halbleiterbauelements. Ein derartiger Kurzschluss kann einen offenen
Stromkreis oder eine reduzierte Spannung innerhalb des Halbleiterbauelements
bewirken und führt
so zu einem Fehler des Halbleiterbauelements.
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Mit
der Einführung
der Höchstintegration (VLSI
= Very Large Scale Integration) umfassen viele Entwürfe integrierter
Schaltungen mehrere Schaltungsfunktionen auf einem einzelnen Halbleitersubstrat,
wie z. B. Speicherspeicherungs- und Logikkomponenten zum Adressieren
von und Zugreifen auf den Speicher. In dem Fall, in dem eine Logikregion und
ein dynamischer Direktzugriffsspeicher (DRAM) auf dem gleichen Substrat
gebildet sind, wird der Schaltungsaufbau üblicherweise als ein eingebetteter
DRAM bezeichnet. In einem DRAM kann eine Mehrzahl von Leiterschichten
oberhalb des tatsächlichen
Speicherzellarrays angeordnet sein. Eine dieser Leiterschichten
kann mit dem WL-An-Potential verbunden sein und eine andere mit
der WL-Treiberschaltung verbunden sein. Zwischenverbindungen sind
zwischen diesen Leiterschichten angeordnet, was es erlaubt, dass
die Vorladung des WL-An-Potentials
die Wortleitungen der Speicherzellen lädt. Zwischenverbindungen können außerdem zwischen den
Bitleitungen eines DRAM verwendet werden.
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Funktionelle
Probleme, die durch Leerräume in
den Zwischenverbindungen auf hoher Ebene auf einem DRAM bewirkt
werden, der Halbleiterbauelemente beinhaltet, treten in bestimmten
Fällen
in einem sehr späten
Stadium der Produktlebenszeit auf und können während der Halbleiterherstellung
nicht ohne weiteres erfasst oder wirksam belastet werden. Dies ist
der Fall für
die Wortleitungs-(WL-)Treiberverdrahtung, da die Kapazitivlast der
WL nicht ausreichend groß ist,
um einen Belastungsstrom einzurichten, der ausreichend hoch ist,
um die Grenzeigenschaft des Strompfads der WL-Treiberschaltung zu verstärken.
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Ein
Testen wird an Halbleiterbauelementen durchgeführt, um Defekte und Fehler
zu identifizieren. Ein herkömmlicher
Ansatz zum Testen von Zwischenverbindungen beinhaltet ein Betreiben
der DRAM-Wortleitungssteuerung auf eine nominelle Weise, während die
internen Spannungen angehoben werden, indem eine Serie von Wortleitung-Aktivieren-Vorladen-Sequenzen ausgeführt wird.
Dieser Ansatz hat jedoch einen sehr begrenzten Effekt auf Grenzverbindungen,
wie z. B. Zwischenverbindungen. Dieser bereits bekannte Ansatz ist
nicht geeignet zum Verstärken
oder Belasten defekter Verbindungen bis zu einem Pegel, der zu einem
offenen Stromkreis oder einer unannehmbar verminderten Spannung
führt,
und der während
eines folgenden Produkttestens ohne weiteres erfasst wird.
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Die
Aufgabe der vorliegenden Erfindung besteht darin, ein Halbleiterbauelement,
eine chipinterne Testschaltung oder ein Verfahren mit verbesserten
Charakteristika zu schaffen.
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Diese
Aufgabe wird durch ein Halbleiterbauelement gemäß Anspruch 1 oder 9, eine chipinterne Testschaltung
gemäß Anspruch
12 oder 21 oder ein Verfahren gemäß Anspruch 16 gelöst.
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Eine
Vorrichtung oder ein Verfahren zum wirksamen Belasten einer Zwischenverbindung
in einem Teststrompfad eines Halbleiterbauelements, wobei dieser
Teststrompfad ein anderer als ein Strompfad ist, der während eines
Normalbetriebs des Halbleiterbauelements verwendet wird. Eine Betriebsspannung
wird auf eine Testspannung eingestellt, der Teststrompfad wird geöffnet und
die Testspannung an den Teststrompfad geliefert.
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf
die beiliegenden Zeichnungen näher
erläutert,
wobei sich gleiche Bezugszeichen auf identische oder funktionsmäßig ähnliche
Elemente beziehen. Es zeigen:
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1 ein
Blockdiagramm, das einen Testschaltungsaufbau auf einem Halbleiterchip,
der ein Speicherzellarray und leitfähige Schichten umfasst, die
leitfähige
Zwischenverbindungen aufweisen, die sich zwischen denselben erstrecken,
gemäß einem Ausführungsbeispiel
dieser Anmeldung zeigt;
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2 ein
Blockdiagramm, das verschiedene Komponenten des Blockdiagramms aus 1 gemäß einem
Ausführungsbeispiel
dieser Anmeldung detaillierter zeigt und einen typischen Belastungspfad
kennzeichnet, der eine Zwischenverbindung umfasst; und
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3 ein
Flussdiagramm, das einen Vorgang zum Belasten von Zwischenverbindungen
auf einem Halbleiterchip gemäß einem
Ausführungsbeispiel
dieser Anmeldung darstellt.
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Die
folgenden exemplarischen Ausführungsbeispiele
und Aspekte derselben sind in Verbindung mit Strukturen und Verfahren
beschrieben und dargestellt, die exemplarisch und darstellend, und
den Schutzbereich nicht einschränkend
sein sollen. In der folgenden Beschreibung sind zahlreiche spezifische Details
dargelegt, um für
ein gründliches
Verständnis der
Ausführungsbeispiele,
die in dieser Anmeldung beschrieben sind, zu sorgen. Bei spezifischen
Ausführungsbeispielen
sind Schaltungen in Blockdiagrammform gezeigt, um die in dieser
Anmeldung beschriebenen Ausführungsbeispiele
nicht mit unnötigen
Details zu verschleiern. Für
den Großteil
wurden Details insofern weggelassen, als diese Details nicht nötig sind,
um ein vollständiges
Verständnis
der in dieser Anmeldung beschriebenen Ausführungsbeispiele zu erzielen.
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Die
Ausführungsbeispiele
dieser Anmeldung beziehen sich auf ein Verfahren und eine Schaltung zum
Belasten von Zwischenverbindungen, die zwischen leitfähigen Schichten
in einem Halbleiterbauelement gebildet sind. Diese Ausführungsbeispiele umfassen
ein Belasten von Zwischenverbindungen, die innerhalb eines Arrays
dynamischer Direktzugriffsspeicher (DRAMs) beinhaltet sind, wie
z. B. dort, wo Zwischenverbindungen, die eine Spannung an die Wortleitungen
oder Bitleitungen des Speicherarrays liefern, zwischen leitfähigen Schichten
angeordnet sind. Diese Ausführungsbeispiele
umfassen außerdem
ein Belasten von Zwischenverbindungen, die innerhalb eines beliebigen
Halbleiterbauelements angeordnet sind, wie z. B. diejenigen, die
Logikkomponenten und andere Speicherspeicherungsvorrichtungen als
DRAMs umfassen, wie z. B. SDRAM (synchronen DRAM), SRAM (statischen
Direkt zugriffsspeicher) sowie alleinstehenden RAM (Direktzugriffsspeicher).
Diese Ausführungsbeispiele
umfassen ferner ein Belasten von Zwischenverbindungen innerhalb
von VLSI-Bauelementen, bei denen mehrere Schaltungsfunktionen auf
einem einzelnen Halbleitersubstrat vorgesehen sind, wie z. B. Speicherspeicherungs-
und Logikkomponenten zum Adressieren von und Zugreifen auf den Speicher.
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1 stellt
ein Schaltungsdiagramm dar, das eine Speichervorrichtung 100 umfasst,
wobei ein Speicherarray in Wortleitungen (WL), die durch horizontale
Linien dargestellt sind, und Spalten (oder Bitleitungen (BL)), die
durch vertikale Linien dargestellt sind, aufgeteilt ist. Die Wortleitungen
sind durch Wn, Wn-1, Wn-2 und Wn-3 gekennzeichnet. Die Bitleitungen
(BL) sind durch B0, B1, B2 und B3 gekennzeichnet. Speicherzellen 103 sind
an den Schnitt- oder Kreuzungspunkten jeweiliger Wortleitungen und
Bitleitungen angeordnet. Nur einige Wortleitungen, Bitleitungen
und Speicherzellen sind in 1 gezeigt, um
die in dieser Anmeldung beschriebenen Ausführungsbeispiele nicht mit unnötigen Details
zu verschleiern. Während
vier Wortleitungen, vier Bitleitungen und 16 Speicherzellen gezeigt
sind, kann abhängig
von der erwünschten
Größe und Konfiguration des
Speicherarrays eine größere Anzahl
von Wortleitungen, Bitleitungen und Speicherzellen verwendet werden,
wie für
Fachleute zu erkennen ist.
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Bei
der in 1 gezeigten Speichervorrichtung 100 sind
die Speicherzellen 103 selektiv über die Wortleitungen Wn, Wn-1,
Wn-2 und Wn-3 mit WL-An/Aus-Schaltern 101 und über die
Bitleitungen B0, B1, B2 und B3 mit einem Spalten-(BL-)Decodierer 120 verbunden.
Die WL-An/Aus-Schalter 101 sind selektiv mit einem Wortleitung-Aus-(WL-Aus-)Potential
(z. B. Masse) und mit einem Zeilen-(WL-)Decodierer 110 verbunden.
Zusätzlich
sind die Speicherzellen 103 außerdem selektiv über die
Wortleitungen Wn, Wn-1, Wn-2 und Wn-3 durch WL-Rücksetzen-Schalter 102 mit
dem WL-Aus-Potential verbunden. Die WL-An/Aus-Schalter 101 sind
selektiv über leitfähige Schichten 140, 141, 142 und 143 und
Zwischenverbindungen 151, 152, 153 bzw. 154 mit
einer leitfähigen
Schicht 130 verbunden, die wiederum durch einen Spannungsregler 170 mit
einem Wortleitung-An-(WL-An-)Potential verbunden ist.
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Bei
dem Ausführungsbeispiel
aus 1 wird lediglich zu Darstellungszwecken jede Wortleitung durch
eine leitfähige
Schicht 140, 141, 142 oder 143, die
einer Zwischenverbindung 151, 152, 153 oder 154 zugeordnet
ist, versorgt. Obwohl dies nicht gezeigt ist, sind eine leitfähige Schicht
(d. h. eine von 140, 141, 142 oder 143)
und eine entsprechende Zwischenverbindung (d. h. eine von 151, 152, 153 oder 154)
typischerweise einer Mehrzahl von Wortleitungen, wie z. B. 4 oder
mehr Wortleitungen, zugeordnet.
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Während fünf leitfähige Schichten 130 und 140 bis 143 und
vier Zwischenverbindungen 151 bis 153 gezeigt
sind, kann abhängig
von der erwünschten
Größe und Konfiguration
des Speicherarrays, der Logikchips, u. s. w. eine größere Anzahl
von leitfähigen
Schichten und Zwischenverbindungen verwendet werden, wie für Fachleute
zu erkennen ist. Die leitfähigen
Schichten und Zwischenverbindungen können aus dotiertem Polysilizium,
dotiertem amorphen Silizium, Germanium-Silizium, Titannitrid, einem Metallmaterial
(wie z. B. einer AlCu-Legierung), Verbundstoffen derselben oder
einem ähnlichen
leitfähigen
Material hergestellt sein.
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Die
in 1 gezeigte Schaltung umfasst ferner eine Testschaltung 160,
die zu der regulären WL-Steuerung
hinzugefügt
werden kann, um die Steuerung der WL-Rücksetzen-Bauelemente über einen externen Steuerstift
(nicht gezeigt) einzurichten. Die Testsschaltung 160 steuert
die Belastung von Zwischenverbindungen durch einen Belastungspfad,
der eine Wortleitungs-(WL-)Treiberschaltung umfasst, der z. B. die
leitfähige
Schicht 130, eine der leitfähigen Schichten 141 bis 143,
eine der Zwischenverbindungen 151 bis 154 und
einen der WL-An/Aus-Schalter und eine der Wortleitungen um fassen
kann. Zusätzlich
umfasst die Testschaltung 160 eine Befehlslogik 161,
den Spannungsregler 170 und eine WL-Rücksetzen-Steuerung
10. Bei Aktivierung ermöglicht
die Testschaltung 160 eine Steuerung des WL-Vorladen-Bauelements (wie
z. B. von WL-Rücksetzen-Schaltern 102)
durch Verwenden eines externen Stifts (nicht gezeigt). Das Aktivieren
des WL-Vorladen-Bauelements durch die Testschaltung 160 ist
nicht an einen unterbrochenen oder intermittierenden Betrieb des
WL-Aktivieren-Bauelements gekoppelt, sondern resultiert vielmehr
in einem Querstrom von dem WL-Spannungspegel
(WL-An-Potential) zu dem WL-Aus-Potential, um einen Strompfad zum
Belasten der Zwischenverbindungsleitungen in der WL-Treiberschaltung
einzurichten. Gleichzeitig steuert der Logikbefehl 161 den
Spannungsregler, um das WL-An-Potential auf einen WL-An-Spannungspegel
zu reduzieren, der ein Überbelasten
des WL-Treiberstrompfads vermeidet. Der Spannungsregler 170 oder
ein anderes ähnliches
Bauelement reduziert z. B. das WL-An-Potential von einer Nennspannung
(z. B. 2–4
V) auf eine Testspannung von etwa 20 bis 50% der Nennspannung. Das
WL-Rücksetzen-Signal
wird entweder durch die WL-Steuerlogikschaltung zugeführt oder
kann alternativ durch einen externen Stift manipuliert werden, wenn
dieser Testmodus aktiviert ist.
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Der
Logikbefehl 161 des Testschaltungsaufbaus kann die nötigen Adress-
und Steuersignale an den Zeilen-(WL-)Decodierer 110 liefern,
um eine Wortleitung der Speichervorrichtung 100 ordnungsgemäß zu aktivieren.
Dies umfasst ein sequentielles oder inkrementmäßiges Adressieren von Wortleitungen
in einem Speicherarray. Der Logikbefehl 161 kann außerdem ein
Rücksetzsignal
zum Rücksetzen der
Wortleitungen über
die WL-Rücksetzen-Schalter 102 an
die WL-Rücksetzen-Steuerung 115 liefern.
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Der
Testmodus kann durch ein Teststeuersignal, wie z. B. ein Chipauswahlsignal,
das auf dem Teststift 162 empfangen wird, aktiviert werden.
Der Teststift 162 kann anderen Stiften auf dem Halbleiterbauelement
als dem Vorladestift und Stiften, die Wortleitungsoperationen zugeordnet
sind, zugeordnet sein. Der Teststift 162 kann z. B. dem
Chipauswahlstift, Adressstift, Spaltenadressauswahl (CAS; CAS =
column adress select), u. s. w. zugeordnet sein. Wenn der Testmodus
aktiviert ist, wird das WL-Vorladen-Bauelement (wie z. B. WL-Rücksetzen-Schalter 102)
unter Verwendung einer externen Stiftsteuerung gesteuert. Gleichzeitig
steuert der Logikbefehl 161 den Spannungsregler 170,
um den WL-An-Potential-Spannungspegel
auf einen Pegel zu reduzieren, der ein Überbelasten von anderen Komponenten
in dem WL-Treiberstrompfad
als der Zwischenverbindung vermeidet.
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Während des
Testmodus liefert der Spannungsregler 170 die Testspannung
für einen
Zeitraum A, der unabhängig
von einer normalen Wortleitungsfunktion ist, an den Belastungspfad.
In anderen Worten, das WL-Vorladen-Bauelement ist während eines
Testmodus nicht an Zeitgebungsbeschränkungen gekoppelt, die normalen
Wortleitungsoperationen zugeordnet sind, sondern kann vielmehr für einen
Zeitraum A, der ausreichend zum Belasten der Zwischenverbindungsleitungen
in der WL-Treiberschaltung
ist, einen Querstrom von dem WL-An-Potential zu dem WL-Aus-Potential liefern.
Der Zeitraum A kann willkürlich
auf eine Zeit eingestellt werden, die zum Belasten der Zwischenverbindung
ausreichend ist, während
andere Komponenten der Speichervorrichtung 100 in dem Belastungspfad
als die Zwischenverbindung nicht beschädigt werden. Bei einem typischen
Belastungsverfahren wird die Testspannung auf eine kleinere Spannung
als die Nennspannung reduziert und der Zeitraum A wird auf eine
Zeit erhöht,
die länger
ist als diejenige für
normale Wortleitungsoperationen.
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2 umfasst
ein detaillierteres Diagramm einiger der in 1 gezeigten
Komponenten. Diese umfassen die WL-An/Aus-Schalter 101, den WL-Rücksetzen-Schalter 102 und
die Speicherzellen 103. Die WL-An/Aus-Schalter 101 können einen p-Kanal-MOSFET (PFET) 201 und
einen n-Kanal-MOSFET (NFET) 202 oder andere Transistoren und
Schaltvorrichtungen umfassen.
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Wenn
ein ausgewählter
WL-An/Aus-Schalter 101 ein WL-Steuersignal von der Zeilen-(WL-)Steuerung 110 empfängt, aktiviert
er die ihm zugeordnete Wortleitung. Der WL-Rücksetzen-Schalter 102 umfasst
einen NFET 203 oder einen anderen Transistor und eine Schaltvorrichtung,
die zwischen der Wortleitung und dem WL-Aus-Potential angeordnet
ist. Wenn WL-Rücksetzen-Schalter 102 durch
Empfangen eines WL-Rücksetzen-Signals
von der WL-Rücksetzen-Steuerung 115 rückgesetzt
werden, werden alle Wortleitungen rückgesetzt oder geöffnet, wodurch
ein Strompfad von der ausgewählten
Wortleitung durch den Rücksetzen-Schalter
zu dem WL-Aus-Potential
eingerichtet wird.
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2 zeigt
außerdem
eine Speicherzelle 103, die einen Arraytransistor 205 und
einen Kondensator 206 umfasst, wie in der Technik bekannt
ist. Zusätzlich
zeigt 2 einen Wortleitungskondensator (Parasitärkondensator) 204,
der mit der Wortleitung verbunden ist. Der Wortleitungskondensator
ist der Kürze
halber in 1 nicht gezeigt.
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Ein
darstellender Belastungs-(oder Belasten-)Pfad ist in 2 durch
Pfeile 221 bis 229 gezeigt. Der Pfeil 221 stellt
den Belastungspfad von dem WL-An-Potential (und Spannungsregler 170) entlang
eines Leiters 130 dar, der Pfeil 222 stellt den Strompfad über eine
Zwischenverbindung 151 dar und der Pfeil 223 stellt
den Strompfad entlang eines Leiters 143 dar. Der Belastungspfad
fährt über den WL-An/Aus-Schalter 101 fort,
wie durch Pfeile 224 und 225 gezeigt ist, und
entlang der Wortleitung, wie durch den Pfeil 226 gezeigt
ist. Von der Wortleitung fährt
der Belastungspfad durch den WL-Rücksetzen-Schalter 102,
wie durch Pfeile 227 und 228 gezeigt ist, zu dem
WL-Aus-Potential fort, wie durch den Pfeil 229 gezeigt
ist. Wie oben erwähnt
wurde, stellt der Spannungsregler 170 ein WL-An-Potential
von einem Nennwert, der für
normale Wortleitungsoperationen (z. B. Lesen/Schreiben) verwendet
wird, auf einen Spannungspegel ein, der den Komponenten des Halbleiterbauelements
entlang des Belastungspfads nicht schadet. Bei dem in 2 ge zeigten
Ausführungsbeispiel
umfassen die Komponenten in dem Belastungspfad, zusätzlich zu
der Zwischenverbindung 151, den WL-An/Aus-Schalter 1, wie
z. B. einen in demselben beinhalteten PFET 201, und den WL-Rücksetzen-Schalter 102,
wie z. B. einen in demselben beinhalteten NFET 203.
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Bei
dem in 2 dargestellten Ausführungsbeispiel umfasst ein
Strompfad eines Normalbetriebs denjenigen, der durch Pfeile 221, 222, 223, 224, 225, 226 und 230 gezeigt
ist, die der WL-Treiberschaltung zugeordnet sind, die eine Vorladespannung
empfängt.
Ein weiterer Strompfad eines Normalbetriebs umfasst denjenigen,
der durch Pfeile 226, 227, 228, 229 gezeigt
ist, die einer WL-Rücksetzen-Operation zugeordnet
sind. Ein Belastungs- oder Test-Strompfad ist in 2 durch
die Pfeile 221 bis 229 gezeigt. Ein Strompfad,
der der Wortleitung-Vorladen-Operation und dem belasteten Strompfad
zueigen ist, umfasst denjenigen, der durch Pfeile 221 bis 226 gezeigt ist.
Entlang des durch den Pfeil 226 gezeigten Strompfads teilt
sich der belastete Strompfad an einem Punkt 231 von der
WL-Treiberschaltung in Richtung des WL-Aus-Potentials durch den
WL-Rücksetzen-Schalter 102 auf,
wodurch der Belastungsstrompfad eingerichtet wird (Pfeile 221 bis 229).
Während ein
Belastungsstrompfad in 2 als einer Wortleitung zugeordnet
gezeigt ist, werden Fachleute erkennen, dass die in 2 gezeigte
Anordnung ohne weiteres auf Bitleitungen oder andere Komponenten
angepasst werden könnte,
die durch Zwischenverbindungen mit Leistung versorgt werden. Ein
Testschaltungsaufbau für
eine Bitleitung kann Schalter zum Aktivieren von Bitleitungen und
Schalter zum Gleichsetzen oder Ableiten von Spannung auf oder von
Bitleitungen umfassen. Eine Zwischenverbindung, die einer Bitleitung
zugeordnet ist, kann durch Vorladen des Strompfads auf die Bitleitung
und Aktivieren der Bitleitung, während
Spannung auf oder von der Bitleitung durch geeignete Schalter gleichgesetzt
oder abgeleitet wird, belastet werden.
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Ein
Verfahren zum Belasten einer Zwischenverbindung gemäß einem
Ausführungsbeispiel
kann wie folgt zusammengefasst werden:
- 1. Aktivieren
eines Testmodus zur Steuerung von WL-Schaltern (Transistoren) über einen
externen Stift (nicht gezeigt) und Absenken des WL-An-Spannungspegels,
- 2. Aktivieren der WL(X = 0) und Aktivieren des externen Stiftes,
der WL-Rücksetzen-Schalter (Transistoren)
steuert, für
einen Zeitraum A,
- 3. nachdem der Zeitraum A verstrichen ist, wird der externe
Stift, der die WL-Rücksetzen-Schalter (Transistoren)
steuert, nicht angesteuert (deaktiviert), was die WL-Rücksetzen-Schalter
(Transistoren) wieder inaktiv macht,
- 4. ein externer Vorladen-Befehl wird an die WL(X = 0) angelegt,
und
- 5. die Schritte 2 und 3 werden für zusätzliche oder alle anderen Wortleitungen
wiederholt.
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3 ist
ein Flussdiagramm, das ein Ausführungsbeispiel
zum Belasten von Zwischenverbindungen auf einem Halbleiterchip darstellt.
Wenn der Logikbefehl 161 das Teststeuersignal 162 empfängt, wird
der Testmodus bei 300 aktiviert. Bei 301 wird das
WL-An-Potential auf eine annehmbare Spannung zum Belasten der Zwischenverbindung
gesenkt, während
andere Komponenten in dem Strompfad nicht beschädigt werden. Die Wortleitung
wird bei 302 durch z. B. den Logikbefehl 161 aktiviert,
der ein geeignetes Signal an den Zeilen-(WL-)Decodierer 110 sendet.
Bei 303 werden die WL-Rücksetzen-Schalter 102 durch
einen externen Stift aktiviert, wie z. B. durch einen Befehl, der
durch den Logikbefehl 161 eingeleitet wird, an die WL-Rücksetzen-Steuerung 115.
Bei 304 wer den nach einem Belasten des Strompfads, der
die Zwischenverbindung umfasst, für einen Zeitraum A die WL-Rücksetzen-Schalter 102 durch
einen externen Stift deaktiviert, wie z. B. durch einen Befehl,
der durch den Logikbefehl 161 eingeleitet wird, an die
WL-Rücksetzen-Steuerung
10. Die WL-Rücksetzen-Schalter 102 werden
deaktiviert, wodurch das Belasten des ausgewählten Pfads, der durch Pfeile
21 bis 29 in 2 gekennzeichnet ist, beendet
wird. Ein externer Vorladen-Befehl wird bei 305 angelegt.
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Bei 306 wird
bestimmt, ob die momentane Wortleitung die letzte zu belastende
Wortleitung ist. Falls dies nicht der Fall ist, wird die Wortleitungsadresse
bei 307 auf die nächste
Wortleitungsadresse inkrementiert. Von 307 kehrt das Verfahren
zum Aktivieren der nächsten
Wortleitung und Belasten des Pfads, der der nächsten Wortleitung zugeordnet
ist, die eine weitere oder eine unterschiedliche Zwischenverbindung
umfasst, zu 302 zurück.
Wenn die Antwort bei 306 ja ist (der Belastungspfad der
letzten Wortleitung war abgeschlossen), fährt das Verfahren mit 308 fort
und endet. Bei einem typischen Belastungsverfahren werden alle Wortleitungen
in dem Speicherarray einzeln und nacheinander ausgewählt, so
dass Zwischenverbindungen, die allen Wortleitungen zugeordnet sind,
belastet werden.
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Bei
dem in 3 gezeigten Ausführungsbeispiel wird, während sowohl
der ausgewählte WL-An/Aus-Schalter 101 als
auch die WL-Rücksetzen-Schalter 102 bei 303 für den Zeitraum
A aktiviert sind, eine Spannung, die kleiner ist als das WL-An-Potential, an
die Zwischenverbindung, die der ausgewählten Wortleitung zugeordnet
ist, angelegt. Der Querstrom, der sich während 303 bildet,
belastet den Strompfad der WL-Treiberschaltung
und die ihm zugeordnete Zwischenverbindung effektiv. Durch ein Skalieren
des Zeitraums A ist es möglich, einen
guten Kompromiss zwischen einem Anlegen einer ausreichenden Belastung
an die WL-Treiberschaltung und einem Vermeiden eines Überbelastens
der Bauelemente oder Schaltungen, die die Zwischenverbindungen beinhalten,
zu finden. Dieser Vorgang belastet einen Strompfad, wie z. B. denjenigen,
der in 2 durch Pfeile 21 bis 29 gekennzeichnet ist, mit
einer geringeren Spannung als derjenigen des WL-An-Potentials, jedoch
für einen
längeren Zeitraum
als eine normale Wortleitungsverarbeitung, wenn der Speicher in
einer normalen Weise verwendet wird.
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Nachdem
das Belasten der Zwischenverbindungen abgeschlossen ist, kann das
Halbleiterbauelement durch bekannte Verfahren getestet werden, um
zu bestimmen, ob Zwischenverbindungen einen Fehler erleiden. Ein
herkömmliches
Testen eines Speichers kann z. B. angewendet werden, bei dem vorbestimmte
Daten oder Spannungswerte an ausgewählte Wortleitungs- und Bitleitungsadressen
angelegt werden, die bestimmten Speicherzellen entsprechen, um Daten
in diese Zellen zu speichern oder zu „schreiben". Dann werden Spannungswerte von derartigen
Speicherzellen gelesen, um zu bestimmen, ob die gelesenen Daten
mit den an diese Adressen geschriebenen Daten übereinstimmen. Wenn die gelesenen
Daten nicht mit den geschriebenen Daten übereinstimmen, beinhalten die
Speicherzellen an den ausgewählten
Adressen oder Zwischenverbindungen, die denselben zugeordnet sind, wahrscheinlich
Defekte und die Halbleiterbauelemente bestehen den Test nicht.
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Die
vorstehende Beschreibung der Ausführungsbeispiele der vorliegenden
Erfindung ist zu Darstellungs- und Beschreibungszwecken vorgelegt.
Sie soll weder ausschließlich
sein noch die Erfindung auf die genauen offenbarten Formen einschränken. Viele Variationen
und Modifizierungen der hierin beschriebenen Ausführungsbeispiele
werden für
einen Fachmann angesichts der obigen Beschreibung ersichtlich werden.
Der Schutzbereich der Erfindung soll nur durch die hieran angefügten Ansprüche, die
während der
Anhängigkeit
dieser Anmeldung für
ein Patent abgeändert
werden können,
sowie alle Äquivalente derselben
definiert sein.
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Einige
Ausführungsbeispiele
können
eine Mehrzahl von Vorgängen
oder Schritten umfassen, die in einer beliebigen Reihenfolge durchgeführt werden
können,
es sei denn, sie sind ausdrücklich
und notwendigerweise auf eine bestimmte Reihenfolge eingeschränkt. Wie
für einen
durchschnittlichen Fachmann zu erkennen wäre, könnten andere Folgen von Schritten
möglich
sein. Deshalb sollte die bestimmte Reihenfolge der Schritte, die
in der Beschreibung dargelegt sind, nicht als Einschränkungen
der Ansprüche
aufgefasst werden.