DE10250634A1

DE10250634A1 - Nachgiebige Entlastungsverkapselung auf Waferebene

Info

Publication number: DE10250634A1
Application number: DE10250634A
Authority: DE
Inventors: Harry Hedler; Thorsten Meyer; Barbara Vasquez
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-10-31
Filing date: 2002-10-30
Publication date: 2003-07-03
Anticipated expiration: 2022-10-31
Also published as: DE10250634B4; US20030080425A1; US6888256B2

Abstract

Eine Halbleiterstruktur enthält ein Halbleitersubstrat und ein auf einer ersten Oberfläche des Substrats angeordnetes nachgiebiges Zwischenverbindungselement. Das nachgiebige Zwischenverbindungselement definiert eine Kammer zwischen der ersten Oberfläche des Substrats und einer Oberfläche des nachgiebigen Zwischenverbindungselements. Beim nachgiebigen Zwischenverbindungselement kann es sich um eine nachgiebige Schicht handeln. Die nachgiebige Schicht kann aus einem Polymer wie etwa Silikon ausgebildet werden. Eine leitende Schicht kann auf der nachgiebigen Schicht in Kontkat mit einem Kontaktpad auf dem Halbleitersubstrat angeordnet werden. Ein Verfahren zum Ausbilden einer Halbleiterstruktur beinhaltet das Bereitstellen eines Halbleitersubstrats und das Bereitstellen eines nachgiebigen Zwischenverbindungselements auf einer ersten Oberfläche des Substrats, so daß das nachgiebige Zwischenverbindungselement eine Kammer zwischen dem nachgiebigen Zwischenverbindungselement und der ersten Oberfläche des Substrats definiert.

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft die Halbleiterwaferverarbeitung und insbesondere die Verkapselung auf Waferebene.

ALLGEMEINER STAND DER TECHNIK

Tradionellerweise werden Chips mit integrierten Schaltungen (IC) individuell als Einzelchips verkapselt. Chips werden nach Beendigung der Front-End-Verarbeitung eines Halbleitersubstrats und nach der Vereinzelung des Substrats in Einzelchips nacheinander verkapselt. Im Gegensatz dazu gestatten Front-End-Verarbeitungsschritte für die IC-Herstellung die gleichzeitige Herstellung einer Reihe von Chips auf einem einzelnen Wafer, wodurch der Durchsatz und die Kosteneffektivität gesteigert werden. Zudem bieten die schrumpfenden Geometrien von integrierten Schaltungen eine weitere Begrenzung für herkömmliche Verkapselungstechniken. Die Notwendigkeit einer vergrößerten Dichte von leitenden Zuleitungen erfordert eine Reduktion des Verbinderrastermaßes sowohl bei den Gehäusen als auch bei den Leiterplatten (PCB). Diese Herunterskalierung der Geometrie nähert sich den Grenzen existierender Verkapselungstechnologie und vergrößert die Verkapselungskosten.

Mit den Herausforderungen schrumpfender Geometrien hat sich die Entwicklung von Ball-Grid-Arrays (BGA) beschäftigt. BGA ist ein alternatives Verkapselungsverfahren, bei dem man Pads eines IC-Chips mit Lötkugeln kontaktieren kann, die später an Leiterplatten befestigt werden. Durch die Verwendung von Lötkugeln wird die Länge der leitenden Beine reduziert, die den Einzelchip kontaktieren, wodurch die parasitären Effekte der Beine bei höheren Arbeitsfrequenzen reduziert und der Energieverbrauch gesenkt wird.

WLP-Verfahren (Wafer Level Packaging) befassen sich auch mit den Einschränkungen traditioneller Verkapselungstechniken. WLP verwendet einige der Verarbeitungsschritte, die bei der Front-End-Verarbeitung verwendet werden, wie etwa die Herstellung von Kontakten zu Pads des IC-Chips und die gleichzeitige Verkapselung vieler Einzelchips. WLP kann die Herstellung von Beinen auf den oberen Oberflächen eines Chips unter Verwendung von Front-End-Technologie beinhalten. Man kann deshalb kosteneffektiv alle Chips auf einem einzelnen Substrat gleichzeitig verkapseln. Bestimmte WLP-Prozesse sind jedoch mit dem Nachteil verbunden, daß sie sowohl defekte wie auch funktionsfähige Einzelchips verkapseln.

Zum Verkapseln einer integrierten Schaltung werden drei Herstellungselemente benötigt: ein Zwischenverbindungselement zwischen Chip und Gehäuse; eine Schutzschicht auf der aktiven Seite des Chips, wie etwa eine Polyimidschicht; und in dem Fall, daß Chips Pads mit einem geringen Rastermaß aufweisen, z. B. 150 µm, eine Umverteilung von Chippads in ein Flächenarray mit einem größeren Rastermaß von z. B. 800 µm, damit preiswerte Leiterplatten mit größeren Rastermaßen verwendet werden können. Wenn das Gehäuse genauso groß ist wie der Chip, erhält man kleine Grundflächen.

Bei der Verarbeitung auf Waferebene ergibt sich eine Schwierigkeit aus der Integration von Materialien mit unterschiedlichen Wärmeausdehnungskoeffizienten. So wird beispielsweise ein Halbleiterchip üblicherweise aus Silizium mit einem Wärmeausdehnungskoeffizienten (CTE) von etwa 3 × 10^-6/K hergestellt. Andererseits weist eine Leiterplatte einen viel höheren Wärmeausdehnungskoeffizienten von etwa 15-18 × 10^-6/K auf. Chips und Platinen werden bei der Zuverlässigkeitsprüfung thermischen Zyklen unterworfen. So erfordert beispielsweise ein standardisierter Zuverlässigkeitstest einen zweimaligen Zyklusdurchlauf zwischen -40°C und 125°C pro Stunde. Während dieser Zyklusdurchläufe wird insbesondere bei großen Chips eine Belastung induziert. Die Platine mit ihrem höheren Wärmeausdehnungskoeffizienten dehnt sich während der Erwärmung mehr aus als der Chip. Das thermische Wechselspiel kann somit zu einem Biegen der Platine, übermäßigen Belastungen auf den Chip und möglicherweise der Zerstörung des Chips und/oder der Platine führen.

Historisch werden große Chips mit langen Beinen oder Zuleitungen verkapselt (Leiterrahmengehäuse). Diese langen Beine können eine Belastung absorbieren, die sich aus unterschiedlichen Wärmeausdehnungskoeffizienten ergibt. Dieser Ansatz wird jedoch problematisch, wenn die Padrastermaße abnehmen, wodurch auch die Anforderungen an das Beinrastermaß bis auf Abmessungen abnehmen, die schwierig zu erzielen sind.

Bei einem alternativen Ansatz, bei dem Chips direkt an die Leiterplatte gelötet werden, hat man nicht die erforderliche Elastizität. Ein Lötkontakthöcker zum Verbinden eines Chips mit einer Leiterplatte kann während des Lötens, des thermischen Wechselspiels oder des Einbrennens zerstört werden, und zwar aufgrund der verschiedenen Wärmeausdehnungskoeffizienten und der Unnachgiebigkeit des Lötkontakthügels. Dies stellt ein Zuverlässigkeitsrisiko dar, insbesondere für große Chips, d. h. Chips mit Lötkugeln mit einem Abstand über 5 mm von einem neutralen Punkt. Eine Lösung besteht darin, eine polymere Unterfüllung bereitzustellen, wodurch der Chip an der Leiterplatte haften kann. Diese Unterfüllung dient als Belastungsabsorbiereinrichtung. Ein verkapselter Einzelchip wird an die Platine gelötet, und danach wird eine Unterfüllung auf das Gehäuse angewendet und gehärtet. Diese sich ergebende Struktur reduziert die Belastung auf die Beine oder Lötkugeln. Die Unterfüllung ist jedoch hart und absorbiert im allgemeinen eine Belastung, wodurch ein Biegen der Platine verursacht wird. Üblicherweise verwendete Unterfüllungsprozesse werden jedoch dem Bedarf nach einer kurzen Prozeßzeit sowie niedrigen Prozeßkosten nicht gerecht.

KURZE DARSTELLUNG

Unter einem Aspekt der Erfindung enthält eine Halbleiterstruktur ein Halbleitersubstrat und ein auf einer ersten Oberfläche des Substrats angeordnetes nachgiebiges Zwischenverbindungselement. Das nachgiebige Zwischenverbindungselement definiert eine Kammer zwischen der ersten Oberfläche des Substrats und einer Oberfläche der nachgiebigen Schicht.

Ausführungsformen dieses Aspekts der Erfindung können die folgenden Merkmale beinhalten. Das nachgiebige Zwischenverbindungselement ist eine nachgiebige Schicht. Die nachgiebige Schicht enthält ein Polymer. Das Polymer enthält Silikon. Die Kammer ist auf allen ihren Seiten von der nachgiebigen Schicht und der ersten Oberfläche des Chips umgeben. Die Kammer weist eine Höhe im Bereich von 50 µm bis 200 µm auf. Die nachgiebige Schicht weist eine Dicke im Bereich von etwa 5 µm bis etwa 500 µm auf. Das Substrat enthält ein Bauelement. Das Bauelement enthält eine integrierte Schaltung. Das Bauelement enthält ein mikro-elektromechanisches System. Eine Verkapselungsschicht ist auf einer zweiten Oberfläche des Halbleitersubstrats angeordnet.

Die Struktur enthält ein erstes leitendes Pad auf dem Substrat und eine leitende Schicht, die auf dem nachgiebigen Zwischenverbindungselement in Kontakt mit dem ersten leitenden Pad angeordnet ist. Die leitende Schicht enthält Metall. Das Metall ist ausgewählt aus der Gruppe Titan, Kupfer, Nickel und Gold. Die leitende Schicht weist eine Dicke im Bereich von etwa 2 µm bis etwa 5 µm auf.

Die Struktur weist mehrere leitende Pads auf dem Substrat auf, wobei die leitende Schicht mehrere Leitungen enthält. Jede der Leitungen kontaktiert eines der mehreren leitenden Pads, und die Leitungen definieren ein Padumverteilungsmuster.

Die Struktur enthält eine Leiterplatte mit einem zweiten leitenden Pad, das sich mit dem ersten leitenden Pad auf dem Substrat über die leitende Schicht in elektrischer Verbindung befindet.

Unter einem weiteren Aspekt der Erfindung wird ein Verfahren zum Ausbilden einer Halbleiterstruktur bereitgestellt. Das Verfahren beinhaltet das Bereitstellen eines Halbleitersubstrats und das Bereitstellen eines nachgiebigen Zwischenträgerelements auf einer ersten Oberfläche des Substrats, so daß das nachgiebige Zwischenträgerelement eine Kammer zwischen der nachgiebigen Schicht und der ersten Oberfläche des Substrats definiert.

Ausführungsformen dieses Aspektes der Erfindung können folgendes beinhalten. Das Bereitstellen des nachgiebigen Zwischenträgerelements beinhaltet das Bereitstellen einer nachgiebigen Schicht. Die nachgiebige Schicht wird durch Bereitstellen eines Übertragungssubstrats mit einer darauf angeordneten nachgiebigen Schicht bereitgestellt. Das Bereitstellen eines Übertragungssubstrats beinhaltet das Bereitstellen eines Glassubstrats. Das Bereitstellen eines Halbleitersubstrats beinhaltet das Bereitstellen mehrerer vereinzelter Chips, wobei jeder der Einzelchips ein Halbleiterbauelement enthält. Jeder einzelne der mehreren vereinzelten Chips wird in einem Schutzmaterial zum Ausbilden eines rekonstituierten Wafers verkapselt.

Ein Vorteil einer Ausführungsform der Erfindung besteht darin, daß eine bezüglich der Halbleiterstruktur nachgiebige Schicht, die eine Kammer definiert, während Temperaturänderungen ein innerhalb der Ebene bewirktes elastischeres Verhalten in der x-y-Ebene gestattet. Die durch die verschiedenen Wärmeausdehnungskoeffizienten eines Chips und einer Platine erzeugten Belastungen können durch die nachgiebigen Luftlücken gemildert werden.

Die Einzelheiten einer oder mehrerer Ausführungsformen der Erfindung sind in den beiliegenden Zeichnungen und der Beschreibung unten dargelegt. Weitere Merkmale, Aufgaben und Vorteile der Erfindung ergeben sich aus der Beschreibung und den Zeichnungen und aus den Ansprüchen.

BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1-6 sind Querschnittsansichten einer Halbleiterstruktur bei aufeinanderfolgenden Stadien ihrer Herstellung gemäß einer Ausführungsform der Erfindung;
Fig. 7-13 sind Querschnittsansichten einer zweiten Halbleiterstruktur bei aufeinanderfolgenden Stadien ihrer Herstellung gemäß einer weiteren Ausführungsform der Erfindung;
Fig. 4A ist eine Draufsicht auf die in Fig. 4 dargestellte Halbleiterstruktur;
Fig. 7A ist eine Draufsicht auf mehrere der in Fig. 7 dargestellten einzelnen Halbleiterstrukturen;
Fig. 9A ist eine Draufsicht auf mehrere der in Fig. 9 dargestellten einzelnen Halbleiterstrukturen; und
Fig. 10A ist eine Draufsicht auf die in Fig. 10 dargestellte Halbleiterstruktur.
Gleiche Bezugssymbole in den verschiedenen Zeichnungen bezeichnen gleiche Elemente.

AUSFÜHRLICHE BESCHREIBUNG

Es wird ein Verfahren zum Ausbilden eines Zwischenverbindungselements als Teil der Struktur eines Gehäuses für ein Halbleiterbauelement beschrieben, wobei eine nachgiebige Schicht eine Kammer zwischen der Oberfläche eines Halbleitersubstrats und einer Oberfläche der nachgiebigen Schicht definiert. Die Kammer, eine von nachgiebigem Material umgebene Luftlücke, vergrößert die in einem Chipgehäuse zur Verfügung stehende Nachgiebigkeit. Diese Nachgiebigkeit reduziert die Wahrscheinlichkeit, daß die Verbindung zwischen Chip und Platine während eines thermischen Zyklusdurchlaufs bricht. Die Gehäusestruktur wird gebildet, indem in erster Linie Techniken verwendet werden, die den zur Front-End- Verarbeitung verwendeten ähnlich sind.
Unter Bezugnahme auf Fig. 1 weist bei einer ersten Ausführungsform ein Übertragungssubstrat 10 eine Oberfläche 12 auf, die Nuten 14a-14f definiert. Das Übertragungssubstrat 10 weist den gleichen Durchmesser und die gleiche Form wie ein Halbleiterwafer auf, zum Beispiel rund mit einem Durchmesser von 8 Zoll. Es ist starr und transparent und beispielsweise aus Glas hergestellt. Die Nuten 14a-14f werden durch eine fotolithographische Definierung eines Musters gefolgt von einer Naßätzung ausgebildet. Das nach Spezifikation hergestellte Übertragungssubstrat 10 mit Nuten kann man von kommerziellen Verkäufern erhalten, z. B. NGK oder Day Nippon, beide in Japan. Eine dünne einatomige Schicht 17 aus einem Klebematerial wie etwa Polypropylen wird so auf einer oberen Oberfläche 19 des Übertragungssubstrats 10 abgeschieden, daß es diese vollständig bedeckt. Auf das Übertragungssubstrat 10 wird eine nachgiebige dielektrische Schicht 16a, 16b aufgetragen durch Bedrucken mit einem Dickfilmdrucksystem, z. B. einem E5-System, hergestellt von EKRA mit einer Herstellungszentrale in Bönningheim, Deutschland. Die nachgiebige dielektrische Schicht 16a, 16b ist ein nachgiebiges Material, z. B. Silikon, mit einem niedrigen Elastizitätsmodul. Die nachgiebige dielektrische Schicht 16a, 16b weist eine Dicke T₁ von z. B. 100 µm auf. Die dielektrische Schicht 16a, 16b bedeckt die Nuten 14a-14f des Übertragungssubstrats 10 auf konforme Weise, wodurch Höcker 18a-18f ausgebildet werden. Die Höcker 18a-18f weisen eine Höhe H₁ von z. B. 50 µm-500 µm auf. H₁ ist so ausgewählt, daß die Höcker 18a-18f so hoch sind, daß man eine angemessene Nachgiebigkeit erhält, ohne daß bewirkt wird, daß das Gehäuse am Ende eine übermäßige Höhe aufweist. Die nachgiebige dielektrische Schicht 16a, 16b ist direkt nach der Abscheidung klebrig, da Silikon ein Material ist, das nur über Raumtemperatur härtet.
Unter Bezugnahme auf Fig. 2 weist ein Halbleitersubstrat 20 eine in einem oberen Teil ausgebildete integrierte Schaltung 22 auf. Die integrierte Schaltung 22 enthält ein typischerweise aus Aluminium hergestelltes Metallkontaktpad 24. Das Halbleitersubstrat 20 und das Übertragungssubstrat 10 werden in einer Chipbondmaschine angeordnet, wie etwa einem System EV501, hergestellt von EVG in Schärding, Österreich. Das Halbleitersubstrat 20 wird umgeklappt, auf die strukturierte nachgiebige dielektrische Schicht 16a, 16b ausgerichtet und gegen das Übertragungssubstrat 10 gedrückt, so daß eine dielektrische Oberfläche 25a, 25b der nachgiebigen dielektrischen Schicht 16a, 16b eine Substratoberfläche 26 des Halbleitersubstrats 20 in der Nähe der integrierten Schaltung 22 kontaktiert. Die Ausrichtung wird durch die Transparenz des aus Glas bestehenden Übertragungssubstrats 10 erleichtert. Die nachgiebige dielektrische Schicht 16a, 16b ist weiterhin klebrig und haftet an der Halbleitersubstratoberfläche 26. Die nachgiebige dielektrische Schicht 16a, 16b wird in der Bondmaschine gehärtet. Bei einem aus Silikon bestehenden Dielektrikum beträgt die Härttemperatur 150°C und die Härtzeit beträgt mindestens 30 Minuten. Übermäßig hohe Härttemperaturen werden vermieden, um eine Zerstörung der integrierten Schaltung 22 zu verhindern. Nach dem Härten haftet die nachgiebige dielektrische Schicht 16a, 16b stark an der Halbleitersubstratoberfläche 26. Die dünne einatomige Schicht 17 stellt sicher, daß die nachgiebige dielektrische Schicht 16a, 16b stärker an der Halbleitersubstratoberfläche 26 als am Übertragungssubstrat 10 haftet.
Ebenfalls unter Bezugnahme auf Fig. 3 wird das Übertragungssubstrat 10 nach dem Härtschritt von der nachgiebigen dielektrischen Schicht 16a, 16b abgezogen, wobei die nachgiebige dielektrische Schicht 16a, 16b an die Oberfläche 26 des Halbleitersubstrats 20 gebondet zurückbleibt. In der Chipbondmaschine wird auch das Übertragungssubstrat 10 abgezogen. Die Halbleitersubstratoberfläche 26 und die dielektrische Oberfläche 25a, 25b der nachgiebigen Schicht 16a, 16b definieren dazwischen die Kammern 27a-27f. Die Kammern 27a-7f stellen deshalb Luftlücken dar, die von der nachgiebigen dielektrischen Schicht 16a, 16b und dem Halbleitersubstrat umgeben sind.
Unter Bezugnahme auf Fig. 4 wird in einem Sputtersystem, wie etwa dem Clusterline-System, hergestellt von Unaxis in der Schweiz, auf die nachgiebige dielektrische Schicht 16a, 16b eine Metallisierungsschicht 28a-28e aufgesputtert. Die Metallisierungsschicht 28a-28e enthält eine Keimschicht aus Titan mit einer Dicke von 50 nm. Danach wird eine Kupferschicht auf das Titan aufgesputtert. Die Metallisierungsschicht 28a-28e ist so dünn, daß sie flexibel ist, aber nicht starr. Sie weist eine Dicke T₂ von etwa 2-5 µm, bevorzugt 4 µm, auf. Zur Ausbildung einer Fotoresistschicht wird ein nicht gezeigter Fotoresist auf die Metallisierungsschicht 28a-28e aufgetragen. Das die Fotoresistschicht bildende Material enthält Dipole und kann deshalb durch galvanische Abscheidung auf die Metallisierungsschicht 28a-28e aufgetragen werden. Der galvanisch abgeschiedene Fotoresist weist eine gleichförmige Dicke von z. B. 1 µm auf. Ein geeignetes Fotoresistmaterial ist PEPR 2400, erhältlich von Shipley in Marlborough, Massachusetts, USA. Ein für das Abscheiden von Fotoresist geeignetes galvanisches Abscheidungssystem ist Equinox™, erhältlich von Semitool in Kalispell, Montana, USA. Wegen der Höhenschwankung der nachgiebigen dielektrischen Schicht 16a, 16b ist durch die große Tiefenschärfe einer Näherungsjustier- und Belichtungsanlage die Näherungsjustierung ein geeignetes Verfahren zum Strukturieren der Fotoresistschicht. Ein Beispiel für eine geeignete Näherungsjustier- und Belichtungsanlage ist die Justier- und Belichtungsanlage MA200, hergestellt vom Süss MicroTech in München, Deutschland. Dann wird die Metallisierungsschicht 28a-28e in einer von Applied Materials, in Santa Clara, Kalifornien, USA, hergestellten Metallätzanlage trockengeätzt. Ebenfalls unter Bezugnahme auf Fig. 4A werden dadurch die metallischen Leitungen 30a-30e definiert. Die metallischen Leitungen 30a-30e weisen eine Breite W₁ von z. B. 12 µm auf.
Ebenfalls unter Bezugnahme auf Fig. 5A weist eine Testplatine 32 die gleichen oder größere Abmessungen wie das Halbleitersubstrat 20 auf. Die Testplatine 32 weist eine obere Oberfläche 34 auf, auf der leitende Kontakte 36a-36f angeordnet sind. Leitende Kontakte sind z. B. Lötkontakthöcker aus einer Blei-Zinn-Legierung. Die leitenden Kontakte 36a-36f weisen ein Rastermaß P₁ von z. B. einer Standardlänge von 800 µm auf. Die leitenden Kontakte 36a-36f werden gegen die Metallisierungsschicht 28a-28e gedrückt. Dadurch stellt die Testplatine 32 einen elektrischen Kontakt zum metallischen Kontaktpad 24 her. Dann wird die Funktionalität der integrierten Schaltung 22 getestet. Das kann das Testen von elektrischen Eigenschaften oder das Testen der Leistung als Funktion der Temperatur beinhalten. Unter Bezugnahme auf Fig. 5B wird im Fall einer späteren Lötmontage an einer Anwendungsplatine vor dem Testen eine Lötstoppschicht 39 aufgetragen. Die Lötstoppschicht 39 ist aus dem gleichen Material wie die nachgiebige dielektrische Schicht 16a, 16b hergestellt, z. B. aus Silikon, und wird durch Drucken aufgetragen. Falls die spätere Montage mit einem Druckkontakt oder mit einem Klebkontakt mit einem leitfähigen Kleber vorgenommen wird, siehe z. B. Fig. 13, wird keine weitere Verkapselung benötigt. Nach dem Testen wird das Halbleitersubstrat 20 in individuelle Chips zerlegt.
Ebenfalls unter Bezugnahme auf Fig. 6 weist eine Leiterplatte 40 auf einer oberen Oberfläche 44 leitende Kontakte 42 a--42f auf. Die leitenden Kontakte 42a-42f sind mit Lötverbindungen 46a-46b an die Metallisierungsschicht 28a-28e gelötet und mit dieser verbunden, damit durch das Kontaktpad 24 ein elektrischer Kontakt zwischen der Leiterplatte 40 und der integrierten Schaltung 22 entsteht. Das Lötmaterial ist eine Blei-Zinn-Legierung.
Unter Bezugnahme auf Fig. 7 wird bei einer alternativen Ausführungsform die nachgiebige dielektrische Schicht 16a, 16b nur auf vereinzelte funktionsfähige Chips mit integrierten Schaltungsbauelementen aufgetragen, die Funktionsvorgaben erfüllen, anstatt auf den gesamten Halbleiterwafer 20 mit sowohl funktionsfähigen als auch defekten Einzelchips. Ein vereinzelter funktionsfähiger Chip 50 weist eine in einem oberen Teil davon ausgebildete integrierte Schaltung 52 auf. Der Einzelchip 50 ist durch vorheriges Testen der integrierten Schaltung 52 als ein funktionsfähiger Chip festgestellt worden. Die integrierte Schaltung 52 enthält ein metallisches Kontaktpad 54. Das Kontaktpad 54 ist aus Aluminium ausgebildet. Der vereinzelte Chip 50 und das Übertragungssubstrat 10 werden in einer Chipbondmaschine wie etwa einer EV501 angeordnet. Die Chipbondmaschine klappt den vereinzelten Chip 50 um, so daß eine obere Chipoberfläche 56 nach unten weist, richtet den Chip 50 auf die strukturiere dielektrische Schicht 16a, 16b aus und drückt den Chip 50 gegen das Übertragungssubstrat 10, so daß eine Oberfläche 25a, 25b der dielektrischen Schicht 16a, 16b die Chipoberfläche 56 des Einzelchips 50 kontaktiert. Die nachgiebige dielektrische Schicht 16a, 16b ist weiterhin klebrig und haftet an der Oberfläche 56. Die nachgiebige dielektrische Schicht 16a, 16b wird in der Bondmaschine bei z. B. 150°C (der Härttemperatur von Silikon) mindestens 30 Minuten lang gehärtet. Nach dem Härten haftet die nachgiebige dielektrische Schicht 16a, 16b stark an der Chipoberfläche 56. Durch das Vorliegen einer dünnen einatomigen Schicht 17 auf der Oberfläche 19 des Übertragungssubstrats 10 wird weiterhin sichergestellt, daß die nachgiebige dielektrische Schicht 16a, 16b stärker an der Chipoberfläche 56 haftet als am Übertragungssubstrat 10. Ebenfalls unter Bezugnahme auf Fig. 7A wird der Vorgang des Umklappens eines guten Einzelchips 50' und sein Andrücken gegen das Übertragungssubstrat 10 solange wiederholt, bis das Übertragungssubstrat 10 mit guten Einzelchips 50' bedeckt ist. Ein Abstand D₂ zwischen Einzelchips beträgt z. B. > ~ 50 µm, bevorzugt zwischen 100 µm und 600 µm.
Ebenfalls unter Bezugnahme auf Fig. 8 wird der Einzelchip 50 auf seinen Seiten 60, 62 und auf seiner Rückseite 64 mit einem Verkapselungsmaterial 66, z. B. Silikon, erhältlich von Wacker in Deutschland, verkapselt. Das Verkapselungsmaterial 66 wird durch Drucken unter Verwendung eines Dickfilmdruckers wie etwa das von EKRA hergestellte E5-System auf dem Einzelchip 50 abgeschieden. Das Verkapselungsmaterial 66 füllt die Hohlräume 68 zwischen den Einzelchips 50, 50' völlig aus. Die Dicke T₂ des Verkapselungsmaterials 66 zwischen den Einzelchips 50, 50' ist deshalb gleich der Höhe H₂ der Einzelchips 50, 50', z. B. ~ 100 µm bis 500 µm, bevorzugt 380 µm. Das Verkapselungsmaterial 66 weist über der Rückseite 64 des Einzelchips eine Höhe T₃ von z. B. ~ 20 µm bis 200 µm auf.
Ebenfalls unter Bezugnahme auf Fig. 9 wird nach den Schritten des Härtens und der Verkapselung das Übertragungssubstrat 10 von der nachgiebigen dielektrischen Schicht 16a, 16b abgezogen, wodurch die nachgiebige dielektrische Schicht 16a, 16b an die Oberfläche 56 des Chips 50 gebondet bleibt. Das Übertragungssubstrat 10 wird in den Einzelchipbondstellen abgezogen. Zwischen der Einzelchipoberfläche 56 und der Oberfläche 25a, 25b der nachgiebigen dielektrischen Schicht 16a, 16b sind Kammern 70a-70f definiert. Die Kammern 70a-70f sind Luftspalte, die von der nachgiebigen dielektrischen Schicht 16a, 16b umgeben sind. Ebenfalls unter Bezugnahme auf Fig. 9A werden die vereinzelten Chips 50, 50' durch das Verkapselungsmaterial 66 aneinander gebondet, wodurch ein aus funktionellen Einzelchips bestehender rekonstituierter Wafer 71 gebildet wird.
Ebenfalls unter Bezugnahme auf Fig. 10 wird eine Metallisierungsschicht 71a-72e auf die nachgiebige dielektrische Schicht 16a, 16b gesputtert, z. B. in einem Clusterline- System. Die Metallisierungsschicht 72a-72e enthält eine Keimschicht aus Titan mit einer Dicke von 50 nm. Danach wird eine Kupferschicht auf das Titan gesputtert. Die Metallisierungsschicht 72a-72e weist eine Dicke T₂ von etwa 2 µm-5 µm, bevorzugt 4 µm, auf. Die Metallisierungsschicht 72a-72e ist ausreichend dünn, so daß die Metallisierungsschicht 72a-72e flexibel ist, aber nicht starr. Auf die Metallisierungsschicht 72a-72e wird eine nicht gezeigte Fotoresistschicht aufgetragen. Die Fotoresistschicht enthält Dipole und eignet sich dadurch für den Auftrag auf die Metallisierungsschicht 72a-72e durch galvanische Abscheidung. Bei dem Fotoresist handelt es sich z. B. um in einem galvanischen Abscheidungssystem wie etwa dem Equinox™ abgeschiedenes PEPR 2400. Die dielektrische Schicht 16a, 16b weist eine schwankende Höhe auf. Die Näherungsjustierung ist deshalb wegen der großen Tiefenschärfe einer Näherungsjustier- und Belichtungsanlage ein geeignetes Verfahren zum Strukturieren der Fotoresistschicht der dielektrischen Schicht 16a, 16b. Ein Beispiel für eine geeignete Näherungsjustier- und Belichtungsanlage ist die MA200, Süss MicroTech. Dann wird die Metallisierungsschicht 72a-72e in einem Ätzsystem, wie etwa einem von Applied Materials hergestellten System, trockengeätzt. Ebenfalls unter Bezugnahme auf Fig. 10A werden dadurch metallische Leitungen 30a-30e definiert. Die metallischen Leitungen 30a-30e weisen eine Breite W₂ auf, die sich für den Einsatz als Zwischenträger eignet, ohne ein Rastermaß aufzuweisen, das unnötig groß ist und dadurch wertvolle Chipfläche verbraucht. Diese Breite W₂ beträgt beispielsweise 12 µm.
Außerdem unter Bezugnahme auf Fig. 11 weist eine Testplatine 32 die gleichen Abmessungen wie ein rekonstituierter Wafer 71 auf, z. B. die Größe eines kommerziell erhältlichen Wafers, für dessen Handhabung Verarbeitungsgeräte ausgelegt sind, zum Beispiel rund mit einem Durchmesser von 8 Zoll.
Die Testplatine 32 weist eine obere Oberfläche 34 auf, auf der leitende Kontakte 36a-36f angeordnet sind. Die leitenden Kontakte 36a-36f sind z. B. Lötkontakthöcker aus einer Blei- Zinn-Legierung. Die leitenden Kontakte 36a-36f werden an die Metallisierungsschicht 72a-72e gedrückt. Dadurch stellt die Testplatine 32 einen elektrischen Kontakt zum metallischen Kontaktpad 54 her. Dann wird die Funktionalität der integrierten Schaltung 52 sowohl im Hinblick auf elektrische Eigenschaften als auch die Leistung als Funktion der Temperatur getestet.
Nach dem Testen der integrierten Schaltung 52 wird der rekonstituierte Wafer in einzelne Chips 50, 50' zerlegt. Da die Einzelchips 50, 50' bereits von Verkapselungsmaterial 66 verkapselt sind, erfordern sie nach der Vereinzelung keine weitere Verkapselung. Falls jedoch die Einzelchips 50, 50' an eine Platine angelötet werden sollen, wäre die Ausbildung einer Lötstoppschicht 39 vorteilhaft, wie oben unter Bezugnahme auf Fig. 5B erörtert. Unter Bezugnahme auf Fig. 12 weist die Leiterplatte 40 auf der oberen Oberfläche 44 leitende Kontakte 42a-42f auf. Die leitenden Kontakte 42a-42f sind mit Lot 73a-73f an die Metallisierungsschicht 72a-72e angelötet, damit zwischen der Leiterplatte 40 und der integrierten Schaltung 52 durch das Kontaktpad 54 ein elektrischer Kontakt entsteht. Das Lötmaterial ist eine Löt-Zinn- Legierung.
Unter Bezugnahme auf Fig. 13 wird bei einer alternativen Ausführungsform die Metallisierungsschicht 72a-72e des Einzelchips 50 an die leitenden Kontakte 42a-42f der Leiterplatte 40 gedrückt. Der Einzelchip 50 wird unter Verwendung eines nichtleitenden Klebers 80, z. B. Epoxidharz 3609, hergestellt von Loctite in München, Deutschland, an der Platine 40 angebracht. Epoxidharz 3609 ist ein Klebstoff, der üblicherweise bei der Oberflächenmontagetechnologie verwendet wird. Der Kleber 80 wird unter Druck gehärtet, wodurch der Einzelchip 50 sicher an der Platine 40 befestigt wird. In dieser Position kontaktiert die Leiterplatte 40 das Kontaktpad 54 der integrierten Schaltung 52 durch die Metallisierungsschicht 72a-72e und die leitenden Kontakte 42a-42f.
Es ist eine Reihe von Ausführungsformen der Erfindung beschrieben worden. Es ist dennoch zu verstehen, daß zahlreiche Modifikationen vorgenommen werden können, ohne vom Gedanken und Schutzbereich der Erfindung abzuweichen. So kann beispielsweise das Übertragungssubstrat aus Metall oder Polymer hergestellt werden. Bei der auf dem Übertragungssubstrat abgeschiedenen einatomigen Schicht kann es sich um Polyethylen oder Teflon® handeln. Es ist möglich, die einatomige Schicht nur auf einen Teil des Übertragungssubstrats abzuscheiden. Die nachgiebige dielektrische Schicht kann durch Sprühen oder galvanische Abscheidung abgeschieden werden. Die nachgiebige dielektrische Schicht kann durch eine Schleuder oder einen Spraycoater, hergestellt beispielsweise von Süss MicroTech AG, aufgesprüht werden. Die dielektrische Schicht kann auch durch Drucken auf einem Glassubstrat abgeschieden werden. Die dielektrische Schicht kann eine Dicke im Bereich von 5 µm bis 500 µm, bevorzugt 50 µm bis 200 µm, aufweisen. Das Bondingpad auf der integrierten Schaltung kann aus anderen Metallen als Aluminium hergestellt sein, wie etwa Gold oder Kupfer. Die dielektrische Schicht kann anstatt in einer Bondmaschine in einem Ofen gehärtet werden. Falls eine integrierte Schaltung einen Speicherchip umfaßt, kann das Halbleitersubstrat mit einer Testplatine mit den gleichen Abmessungen wie das Substrat einem Alterungstest (Burn-In) unterzogen werden. Das Halbleitersubstrat kann unmittelbar nach dem Testen in Einzelchips zerlegt werden, oder es kann vor seiner Vereinzelung einer weiteren Verarbeitung unterzogen werden. Anstatt einen Einzelchip an eine Leiterplatte anzulöten, kann der Einzelchip aber auch durch einen leitenden Klebstoff, z. B. leitendes Silikon, an die Platine geklebt werden. Die Entfernung zwischen guten Einzelchips auf einem Übertragungssubstrat kann zwischen 50 µm und 500 µm liegen. Ein Einzelchip kann auf seinen Seiten durch eine Art von Verkapselungsmaterial und auf seiner Rückseite durch eine zweite Art von Verkapselungsmaterial verkapselt werden. Das Verkapselungsmaterial kann mit einem Flüssigkeitsdosiersystem wie etwa dem C-718 SMT, hergestellt von Asymtek, Inc., in Carlsbad, Kalifornien, USA, dosiert werden. Dementsprechend liegen weitere Ausführungsformen im Schutzbereich der folgenden Ansprüche.

Claims

1. Halbleiterstruktur, die umfaßt:
ein Halbleitersubstrat; und
ein nachgiebiges Zwischenverbindungselement, das auf einer ersten Oberfläche des Substrats angeordnet ist, wobei das nachgiebige Zwischenverbindungselement eine Kammer zwischen der ersten Oberfläche des Substrats und einer Oberfläche des Zwischenverbindungselements definiert.

2. Struktur nach Anspruch 1, wobei das Zwischenverbindungselement eine nachgiebige Schicht umfaßt.

3. Struktur nach Anspruch 2, wobei die nachgiebige Schicht ein Polymer umfaßt.

4. Struktur nach Anspruch 3, wobei das Polymer Silikon umfaßt.

5. Struktur nach Anspruch 2, wobei die Kammer auf allen ihren Seiten von der nachgiebigen Schicht und der ersten Oberfläche des Chips umgeben ist.

6. Struktur nach einem der Ansprüche 1 bis 5, wobei die Kammer eine Höhe im Bereich von etwa 50 µm bis etwa 200 µm aufweist.

7. Struktur nach Anspruch 2, wobei die nachgiebige Schicht eine Dicke im Bereich von etwa 5 µm bis etwa 500 µm aufweist.

8. Struktur nach einem der Ansprüche 1 bis 7, wobei das Substrat ein Bauelement umfaßt.

9. Struktur nach Anspruch 8, wobei das Bauelement eine integrierte Schaltung umfaßt.

10. Struktur nach Anspruch 9, wobei das Bauelement ein mikro-elektromechanisches System umfaßt.

11. Struktur nach einem der Ansprüche 1 bis 10, die weiterhin umfaßt: eine auf einer zweiten Oberfläche des Halbleitersubstrats angeordnete Verkapselungsschicht.

12. Struktur nach einem der Ansprüche 1 bis 11, die weiterhin umfaßt:
ein erstes leitendes Pad auf dem Substrat; und
eine auf dem nachgiebigen Zwischenverbindungselement in Kontakt mit dem ersten leitenden Pad angeordnete leitende Schicht.

13. Struktur nach Anspruch 12, wobei die leitende Schicht Metall umfaßt.

14. Struktur nach Anspruch 13, wobei das Metall ausgewählt ist aus der Gruppe bestehend aus Titan, Kupfer, Nickel und Gold.

15. Struktur nach einem der Ansprüche 12 bis 14, wobei die leitende Schicht eine Dicke im Bereich von etwa 2 µm bis etwa 5 µm aufweist.

16. Struktur nach einem der Ansprüche 12 bis 15, die weiterhin umfaßt: eine Vielzahl von leitenden Pads auf dem Substrat, wobei die leitende Schicht eine Vielzahl von Leitungen umfaßt, wobei jede der Leitungen eine der Vielzahl der leitenden Pads kontaktiert, wobei die Leitungen ein Padumverteilungsmuster definieren.

17. Struktur nach einem der Ansprüche 12 bis 16, die weiterhin umfaßt: eine Leiterplatte mit einem darauf angeordneten zweiten leitenden Pad, wobei das zweite leitende Pad sich mit dem ersten leitenden Pad auf dem Substrat über die leitende Schicht in elektrischer Verbindung befindet.

18. Verfahren zum Ausbilden einer Halbleiterstruktur, wobei das Verfahren umfaßt:
Bereitstellen eines Halbleitersubstrats; und
Bereitstellen eines nachgiebigen Zwischenverbindungselements auf einer ersten Oberfläche des Substrats, wobei das nachgiebige Zwischenverbindungselement eine Kammer zwischen dem nachgiebigen Zwischenverbindungselement und der ersten Oberfläche des Substrats definiert.

19. Verfahren nach Anspruch 18, wobei das Bereitstellen des nachgiebigen Zwischenverbindungselements das Bereitstellen einer nachgiebigen Schicht umfaßt.

20. Verfahren nach Anspruch 19, wobei das Bereitstellen der nachgiebigen Schicht das Bereitstellen eines Übertragungssubstrats mit einer darauf angeordneten nachgiebigen Schicht umfaßt.

21. Verfahren nach Anspruch 20, wobei das Bereitstellen eines Übertragungssubstrats das Bereitstellen eines Glassubstrats umfaßt.

22. Verfahren nach einem der Ansprüche 18 bis 21, wobei das Bereitstellen eines Halbleitersubstrats das Bereitstellen einer Vielzahl vereinzelter Chips umfaßt, wobei jeder der Einzelchips ein Halbleiterbauelement enthält.

23. Verfahren nach Anspruch 22, das weiterhin umfaßt: Verkapseln jedes einzelnen der Vielzahl von vereinzelten Chips in einem Schutzmaterial zum Ausbilden eines rekonstituierten Wafers.