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GEBIET DER VORLIEGENDEN ERFINDUNG
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Die
vorliegende Erfindung betrifft das Gebiet der Herstellung integrierter
Schaltungen und betrifft insbesondere ein Halbleiterelement mit
einer Polysilizium-Linienstruktur mit Metallsilizidbereichen und betrifft
ein Verfahren zur Herstellung von Polysilizium-Linienstrukturen mit Metallsilizidbereichen
auf aktiven Gebieten von Halbleiterelementen.
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BESCHREIBUNG DES STANDS DER
TECHNIK
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In
den gebräuchlichsten
Feldeffekt-Transistoren umfasst eine Gate-Struktur im Wesentlichen eine
Gateelektrode, die über
einer Gate-Isolationsschicht gebildet ist, wobei aus verschiedenen
Gründen
oft Polysilizium als das Material zur Herstellung der Gateelektrode
ausgewählt
wird.
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Beispielsweise
zeigt Polysilizium eine hohe Verträglichkeit mit nachfolgenden
Hochtemperaturprozessen. Ferner ist die Polysiliziumgrenzfläche zu dem
thermischen Siliziumdioxid (SiO2) gut verstanden
und elektrisch stabil. Des Weiteren ist Polysilizium zuverlässiger als
beispielsweise Aluminiumgatematerialien und Polysilizium kann in
konformer Weise über
Stufentopografien abgeschieden werden.
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Es
treten jedoch Probleme auf, wenn Polysilizium als ein Gate-Material
verwendet wird, da es einen höheren
Widerstand im Vergleich zu beispielsweise Aluminium aufweist. Tatsächlich bewirken
die Defekte in den Korngrenzen des Polysiliziums zusammen mit der
kleineren Gesamtkonzentration freier Ladungsträger einen erhöhten Widerstand
der Polysilizium-Linien bzw. -Leitungen, etwa der Gateelektrode.
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Selbst
bei den höchsten
praktischen Dotierkonzentrationen weist eine 0,5 μm dicke Polysiliziumschicht
einen Schichtwiderstand von ungefähr 20 Ω/☐ im Vergleich zu
0,05 Ω/☐ für eine 0,5 μm dicke Aluminiumschicht
auf. Die resultierenden hohen Werte des Widerstandes von Polysilizium-Verbindungsleitungen
führen
zu relativ großen
RC-Zeitkonstanten (d. h. großen
Ausbreitungsverzögerungen)
und starken Gleichspannungsschwankungen innerhalb von VLSI-(sehr
hohe Integrationsdichte)Schaltungen.
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Um
diesen Nachteil zu beheben, wurden diverse Lösungen vorgeschlagen und auf
diesem Gebiet entwickelt. Unter diesen Lösungsmöglichkeiten hat sich das Herstellen
von Metallsiliziden auf der Oberseite der Polysilizium-Gatestruktur
als äußerst zuverlässig zum
Erreichen geringster Widerstandswerte erwiesen.
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Im
Folgenden wird mit Bezug zu den 1a bis 1f ein
typisches konventionelles Verfahren zur Herstellung von Metallsiliziden
auf Silizium enthaltenden Gebieten, etwa der Gateelektrode eines CMOS-Transistors,
beschrieben.
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In 1a bezeichnet
Bezugszeichen 1 einen beliebigen Ausschnitt eines Substrats,
beispielsweise einer Siliziumscheibe, auf der ein CMOS-Transistor
herzustellen ist. Insbesondere bezeichnet in 1a das
Bezugszeichen 2 die Isolationsstrukturen, die zuvor gebildet
wurden. Diese Isolationsstrukturen unterteilen den Abschnitt des
Substrat 1 in zwei Bereiche, auf dem der PMOS-Transistor
und der NMOS-Transistor herzustellen sind. In dem speziellen, in
den 1a bis 1f gezeigten
Fall, ist der PMOS-Bereich auf der linken Seite der Figuren und der
NMOS-Bereich auf der rechten Seite der Figuren dargestellt.
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Ferner
bezeichnen in 1a die Bezugszeichen 3p und 3n die
Polysilizium-Gateelektroden der PMOS- und der NMOS-Transistoren.
Die Bezugszeichen 4p und 4n bezeichnen die Oxidabstandselemente,
die an den Seitenwänden
der Polysilizium-Gateelektroden gebildet sind. Die Bezugszeichen 6p und 6n bezeichnen
die Gate-Isolationsschichten in dem PMOS-Gebiet und dem NMOS-Gebiet.
Schließlich
bezeichnen 5lp und 5ln leicht dotierte Gebiete
in dem PMOS- und NMOS-Bereichen des Transistors.
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In
den 1b–1f werden
die Elemente, die mit Bezug zu 1a bereits
beschrieben sind, durch die gleichen Bezugszeichen benannt. Ferner ist
in 1b eine dielektrische Beschichtung 7 dargestellt,
beispielsweise eine Oxidbeschichtung, und eine Schicht 9 aus
einem dielektrischen Material, beispielsweise eine Nitridschicht 9,
die auf der dielektrischen Beschichtung 7 gebildet ist.
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In 1c bezeichnen
Bezugszeichen 4p, 7p und 9p ein dielektrisches
Abstandselement bzw. eine dielektrische Beschichtung bzw. ein weiteres
dielektrisches Abstandselement, die an den Seitenwänden der
Gateelektrode 3p des PMOS-Transistors gebildet sind; ferner
bezeichnen in 1c die Bezugszeichen 4n, 7n und 9n ein
dielektrisches Abstandselement bzw. eine dielektrische Beschichtung
bzw. ein weiteres dielektrisches Abstandselement, die an den Seitenwänden der
Gateelektrode 3n des NMOS-Transistors gebildet sind. Ferner
bezeichnen in 1c die Bezugszeichen 5fp und 5fn dotierte
Gebiete der PMOS- und NMOS-Bereiche des Substrats, wobei die dotierten
Gebiete 5fp und 5fn eine vordefinierte endgültige Dotierkonzentration
aufweisen.
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In 1d bezeichnet
Bezugszeichen 8 eine auf dem Substrat abgeschiedene Metallschicht.
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In 1e bezeichnen 8sp und 8sn Metallsilizidschichten,
die auf den Gateelektroden 3p und 3n und den dotierten
Gebieten 5fp und 5fn der PMOS- bzw. NMOS-Bereiche
gebildet sind.
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Schließlich ist
in 1f eine vergrößerte Ansicht
des Bereichs aus 1c, der in 1c gestrichelt
eingekreist ist, dargestellt.
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Während des
ersten Schrittes, wie dies in 1a dargestellt
ist, werden gemäß dem konventionellen
Verfahren zur Herstellung von Metallsiliziden die leicht dotierten
Gebiete 5lp und 5ln gebildet; dazu wird ein Ionenimplantationsschritt
zum Einbringen von Dotierstoffen (beispielsweise Bor oder Arsen)
bei geringer Konzentration in die Gebiete des Substrats, die nicht
durch die Gatestrukturen 3p und 3n bedeckt sind,
ausgeführt.
Anschließend
wird ein Ausheizschritt zum Diffundieren der implantierten Dotierstoffe in
das Substrat ausgeführt.
Wenn die leicht dotierten Gebiete 5lp und 5ln gebildet
sind, werden die dielektrischen Abstandselemente 4p und 4n an
den Seitenwänden
der Gateelektroden 3p und 3n gebildet. Für gewöhnlich werden
die dielektrischen Abstandselemente 4p und 4n durch
konformes Abscheiden einer dielektrischen Schicht (in den Figuren
nicht gezeigt) auf dem Substrat und durch anisotropes Ätzen der
dielektrischen Schicht zur Entfernung der dielektrischen Schicht
von der oberen Oberfläche
der Gateelektroden 3p und 3n und von den leicht
dotierten Gebieten 5lp und 5ln gebildet. Auf diese
Weise werden die dielektrischen Abstandselemente 4p und 4n mit einer
im Wesentlichen gleichförmigen
Dicke an den Seitenwänden
der Gateelektroden 3p und 3n gebildet.
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In
einem nächsten
Schritt, wie dies in 1b gezeigt ist, werden die dielektrische
Beschichtung 7 und die dielektrische Schicht 9 nacheinander
auf einem Substrat gebildet. Beispielsweise kann die dielektrische
Beschichtung 7 eine Oxidbeschichtung sein und die dielektrische
Schicht 9 kann eine Nitridschicht sein. Die Beschichtung 7 und
die Schicht 9 werden in konformer Weise gebildet und zeigen
eine im Wesentlichen gleichförmige
Dicke, wobei die dielektrische Schicht 9 dicker als die
dielektrische Beschichtung 7 ist.
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Das
konventionelle Verfahren wird dann durch anisotropes Ätzen der
Schicht 9, der Beschichtung 7 und der dielektrischen
Abstandselemente 4p und 4n fortgesetzt. Insbesondere
wird, wie in 1c gezeigt ist, das anisotrope Ätzen nicht
angehalten, wenn die dielektrische Schicht 9 und die dielektrische Beschichtung 7 von
den Gebieten 5fp und 5fn und der oberen Fläche der
Polysilizium-Gateelektroden 3p und 3n entfernt
werden, sondern dieser wird fortgesetzt, um die dielektrische Schicht 9,
die dielektrische Beschichtung 7 und die dielektrischen
Abstandselemente 4p und 4n zu überätzen, bis die oberen Seitenwandbereiche
der Polysilizium-Gateelektroden 3p und 3n freigelegt
sind. Auf diese Weise werden die dielektrischen Abstandselemente 4p und 4n, die
Beschichtungselemente 7p und 7n und die Nitridabstandselemente 9p und 9n in
der in 1c dargestellten Weise gebildet;
wenn die Abstandselemente hergestellt sind, wird ein weiterer Implantationsschritt
ausgeführt,
um die Dotierkonzentration in den Bereichen des Substrats, die nicht
von den Abstandselementen bedeckt sind, zu modifizieren, um damit
dotierte Gebiete zu bilden, wie dies in 1c durch
die gestrichelt gepunkteten Linien angedeutet ist.
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In
einem nächsten
Schritt wird, wie in 1d gezeigt ist, eine Metallschicht 8 auf
dem Substrat 1 abgeschieden. Beispielsweise kann Titan
oder Kobalt oder ein anderes hochschmelzendes Metall, etwa Tantal,
Wolfram, Zirkon, Nickel oder eine Kombination davon, gewählt werden,
um die Metallschicht 8 zu bilden. Aufgrund der Tatsache,
dass die dielektrischen Seitenwandabstandselemente 4p, 7p, 9p und 4n, 7n und 9n nicht
die Seitenwände
der Polysilizium-Gateelektroden 3p und 3n vollständig bedecken,
d. h. die oberen Seitenwandbereiche der Polysilizium-Elektroden 3p und 3n wurden
während
der vorhergehenden anisotropen Überätzung freigelegt, kommen
Bereiche der Metallschicht 8 mit den freigelegten oberen
Seitenwandbereichen der Polysilizium-Gateelektroden 3p und 3n in
Kontakt. Folglich wird eine Metall-Silizium-Grenzfläche nicht
nur an der oberen Fläche
der Polysilizium-Gateelektroden 3p und 3n und
den dotierten Gebieten 5fp und 5fn gebildet, sondern
eine Metall-Silizium-Grenzfläche
wird auch an den oberen Seitenwandbereichen der Polysilizium-Gateelektroden 3p und 3n gebildet.
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Anschließend wird
in einem nächsten
Schritt, wie dies in 1e gezeigt ist, eine Wärmebehandlung
(ungefähr
650°C für Titan,
andere Temperaturen können
jedoch abhängig
von dem verwendeten Metall gewählt
werden) ausgeführt,
um das Metall und das auf den dotierten Gebieten 5fp und 5fn und
den Polysilizium-Gateelektroden 3p und 3n freigelegte Silizium
in Reaktion zu bringen. Als Folge davon tritt eine vertikale Diffusion
des Polysiliziums und des Silizid-bildenden Metalls an der oberen
Fläche
der Polysilizium-Gateelektroden 3p und 3n und
den dotierten Gebieten 5fp und 5fn zusammen mit
einer horizontalen Diffusion an der Metall-Polysilizium-Grenzfläche zu den
oberen Seitenwandbereichen der Polysilizium-Gateelektroden 3p und 3n auf.
Die Wärmebehandlung
führt daher
zu der Bildung der Metallsilizid-Komponentenschichten 8sp und 8sn (siehe 1e);
die Dicke der Schichten 8sp und 8sn hängt von
der Art des Metalls, der anfänglichen
Schichtdicke der Metallschicht 8 und den Prozessparametern der
Wärmebehandlung
ab. Wie in 1e gezeigt ist, umfassen die
Metallsilizidschichten 8sp und 8sn einen horizontalen
Bereich, der die obere Fläche
der Polysiliziumlinien 3p und 3n bedecken, und
vertikale Bereiche, die sich auf den freigelegten oberen Seitenwandbereichen
der Polysiliziumlinien 3p und 3n erstrecken, auf.
Die vertikalen Bereiche der Metallsilizidschichten 8sp und 8sn helfen
dabei, den Gesamtschichtwiderstand der Polysiliziumlinien 3p und 3n zu
reduzieren, und sind von besonderer Bedeutung in jenen Anwendungen,
in denen sehr enge Polysiliziumlinien erforderlich sind.
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Der
Prozess wird dann mit der Entfernung des nicht reagierten Metalls
mittels eines Ätzschrittes (in
den Figuren nicht dargestellt) fortgesetzt, wobei die Metallsilizid-Komponentenschichten 8sp und 8sn zurückbleiben.
Beispielsweise kann ein Nassätz schritt
ausgeführt
werden, wobei ein Bad aus H2O:H2O2:NH4OH verwendet
wird, das im Wesentlichen das nicht reagierte Metall entfernt.
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Das
zuvor beschriebene konventionelle Verfahren liefert zufriedenstellende
Ergebnisse für
Elemente mit minimalen Strukturgrößen von 0,5 μ und darüber.
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Das
obige Verfahren ist jedoch nicht vollkommen geeignet, um das Anwachsen
des Polysilizium-Schichtwiderstandes zu kompensieren, das bei Elementen
deutlich unterhalb der Mikrometergrenze auftritt, d. h. bei Strukturgrößen die
gleich oder kleiner als 0,25 μm
sind.
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Die
Gründe
dafür können wie
folgt erläutert werden.
Am Ende des Ätzschrittes,
der in 1c gezeigt ist, werden die dielektrischen
Abstandselemente 4p und 4n und die dielektrischen
Beschichtungen 7p und 7n nicht weggeätzt, wie
dies schematisch angedeutet ist; die tatsächliche Lage am Ende dieses Ätzschrittes
kann in einer repräsentativeren
Weise in 1f dargestellt werden. Wie aus 1f ersichtlich ist,
sind die oberen Seitenwandbereiche der Gateelektroden 3p und 3n (in 1f als ”Vertiefung” dargestellt)
nicht vollständig
freigelegt, sondern es ist immer noch ein Teil durch die verbleibenden
dielektrischen Abstandselemente 4p und die dielektrischen Beschichtungen 7p bedeckt,
die sich vertikal über
die verbleibenden dielektrischen Abstandselemente 9p hinaus
erstrecken. Dies liegt in der Tatsache begründet, dass ein einzelner Ätzschritt
zum Ätzen
der dielektrischen Schicht 9 der Beschichtung 7 und
der dielektrischen Abstandselemente 4p aus 1b ausgeführt wird.
Da folglich die dielektrische Schicht 9, die Beschichtung 7 und
die dielektrischen Abstandselemente 4p unterschiedliche Ätzraten
aufweisen (wobei die dielektrische Schicht 9 die größte Ätzrate zeigt),
werden die Abstandselemente 4p und die Beschichtung 7 nicht
von den Seitenwänden
der Polysiliziumleitung 3p im gleichen Maße wie die
Abstandselemente 9p entfernt. Wie in 1f dargestellt
ist, werden folglich die oberen Seitenwandbereiche der Polysiliziumlinien 3p und 3n,
von denen die Abstandselemente 9p entfernt sind (entsprechend
zu der ”Vertiefung” aus 1f)
nicht vollständig
freigelegt, sondern Reste der Abstandselemente 4p und der
Beschichtungen 7p bedecken noch teilweise die oberen Seitenwandbereiche.
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Daher
ist der Vorteil des Überätzens der
Abstandselemente 9p durch das verbleibende dielektrische
Material auf den Gateseitenwänden,
die aus den Abstandselementen 4p und den Beschichtungen 7p bestehen,
beschränkt,
da eine Silizidbildung durch horizontale Metalldiffusion durch die
oberen Seitenwände
durch das restliche dielektrische Material behindert wird. Daher
werden relativ kleine obere Seitenwandbereiche der Polysilizium-Gateelektroden 3p und 3n in
ein Silizid umgewandelt, so dass Metallsilizidschichten mit relativ
kleinen vertikalen Bereichen gebildet werden. Folglich tragen die
Metallsilizidschichten nicht merklich zur Verringerung des gesamten
Schichtwiderstandes der Polysiliziumlinien 3p und 3n bei.
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Da
das Bestreben für
eine zunehmende Miniaturisierung von Bauteilen, die auf einem Substrat herstellbar
sind, in künftigen
Zeiten andauern wird, ergibt sich klarer Weise, dass die Herstellung
von Metallsilizidschichten auf der Oberseite der Polysilizium-Gatelinien gemäß den konventionellen
Verfahren es äußerst schwierig
macht, Polysilizium-Linienstrukturen zu verwirklichen, die Widerstände entsprechend
der geforderten elektrischen Leistungsfähigkeit aufweisen.
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Die
Patentschrift
US 5889331
A offenbart eine Silizidschicht, die auf einer Polysiliziumstruktur gebildet
ist und einen niedrigen Schichtwiderstand aufweist. Zum Bilden der
Silizidschicht werden in einem selektiven Ätzprozess zurückgeätzte Seitenwandabstandselemente
gebildet, die obere Bereiche der Seitenwände der Polysiliziumstruktur
freilegen. Die Abstandelemente werden aus einer dielektrischen Schicht
gebildet, die z. B. aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid
und/oder aus mehrlagigen Schichten aus verschiedenen Materialien
besteht.
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Angesichts
der zuvor erläuterten
Probleme ist es die Aufgabe der vorliegenden Erfindung, ein Verfahren
bereitzustellen, das ein oder mehrere dieser Probleme lösen oder
verkleinern kann. Insbesondere wäre
es wünschenswert,
für Anwendungen
in denen mehrere Abstandselemente aus unterschiedlichen Materialien
eingesetzt werden, ein Verfahren zur Herstellung von Leitungsstrukturen
mit Metallsilizidschichten mit vergrößerten Abmessungen bereitzustellen,
wodurch diese einen geringen Schichtwiderstand zeigen und eine hohe
elektrische Leistungsfähigkeit
der Bauteile mit derartigen Leitungsstrukturen gewährleistet
wäre.
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Die
Aufgabe der vorliegenden Erfindung wird durch das Verfahren nach
Anspruch 1 gelöst.
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ÜBERBLICK ÜBER DIE ERFINDUNG
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Im
Allgemeinen beruht die vorliegende Erfindung auf der Erkenntnis,
dass Metallsilizidschichten oder Gebiete mit größeren Abmessungen verwirklicht
werden können,
wenn obere Seitenwandbereiche von Polysiliziumlinien, etwa Gateelektroden,
zwischen Verbindungsleitungen und dergleichen, die im Wesentlichen
frei von Oxidresten sind, hergestellt werden, wenn die Seitenwandabstandselemente
gebildet werden. Die Silizidbildung durch die Polysilizium-Linienseitenwände wird
nicht mehr durch Restoxid blockiert und Metallsilizidschichten mit
vertikalen Bereichen vergrößerter Abmessung
können
auf den Polysilizium-Linienstrukturen gebildet werden. Folglich
ist der Schichtwiderstand der Polysilizium-Linienstrukturen im Wesentlichen
durch die Silizidschichten bestimmt. Dies ist besonders wichtig
für jene
Anwendungen, in denen Gatestrukturen von Feldeffekt-Transistoren herzustellen
sind. Wie zuvor erläutert
ist, erfordert das Bestreben zu ständig weitergehender Miniaturisierung
der Bauteile Feldeffekt-Transistoren mit ständig abnehmenden Kanallängen, d.
h. mit ständig
kleiner werdenden kritischen Abmessungen der Unterseite der Gatestrukturen,
die auf den Kanälen
gebildet sind. Daher besteht Bedarf zur Herstellung von Gatestrukturen
mit kritischen Dimensionen an der Unterseite, die so klein sind,
wie dies durch das Miniaturisieren erforderlich ist, deren Metallsilizidschichten
jedoch groß genug
sind, um die hohen Werte des Schichtwiderstands, der aus der Miniaturisierung
der Elemente resultiert, zu kompensieren.
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Daher
betrifft die vorliegende Erfindung gemäß einer Ausführungsform
ein Verfahren zum Bilden zumindest eines Strukturelements, das zum
Bilden einer Gatelektrode und/oder einer Verbindungsleitung geeignet
ist, aus einem Silizium enthaltenden halbleitenden Material über einem
Substrat, wobei das Strukturelement Seitenwände und eine obere Fläche aufweist.
Das Verfahren umfasst ferner das Bilden erster Abstandselemente
an den Seitenwänden
des mindestens einen Strukturelements, wobei die ersten Abstandselemente
Bereiche des Substrats, die benachbart zu den Seitenwänden sind,
bedecken. Das Verfahren umfasst ferner das Einführen von Dotiermaterial in
zumindest die Bereiche des Substrats, die nicht durch das Strukturelement
bedeckt sind, und die ersten Abstandselemente und Entfernen der
ersten Abstandselemente, um die Seitenwände des Strukturelements freizulegen.
Schließlich
umfasst das Verfahren das Herstellen von zweiten Abstandselementen
benachbart zu einem Bereich der Seitenwände, so dass die zweiten Abstandselemente
nicht die gesamten Seitenwände
bedecken und freigelegte obere Seitenwandbereiche definieren.
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Gemäß einer
weiteren Ausführungsform
umfasst das Verfahren das Bilden mindestens einer Polysiliziumleitung über einem
aktiven Gebiet eines Substrats und das Einführen eines ersten Dotiermaterials
in mindestens einen Bereich des aktiven Gebiets, der nicht von der
mindestens einen Polysiliziumleitung bedeckt ist, und in die zumindest
eine Polysiliziumleitung. Ferner umfasst das Verfahren das Einführen eines
zweiten Dotiermaterials zumindest in die Bereiche des aktiven Gebiets,
die nicht von der Polysiliziumleitung und den ersten Abstandselementen
bedeckt sind.
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Gemäß einer
weiteren Ausführungsform
umfasst das Verfahren das Bilden zumindest einer Polysiliziumleitung über einem
Substrat und das Einführen
eines ersten Dotiermaterials mit einer ersten vordefinierten Konzentration
in mindestens die Bereiche des Substrats, die nicht von der zumindest
einen Polysiliziumleitung bedeckt sind und in die zumindest eine
Polysiliziumleitung. Ferner umfasst das Verfahren das Einführen eines
zweiten Dotiermaterials mit einer zweiten vordefinierten Konzentration,
die höher als
die erste Konzentration ist, in zumindest die Bereiche des Substrats,
die nicht von der Polysiliziumleitung und den ersten Abstandselementen
bedeckt sind. Eine Metallsilizidschicht wird zumindest auf der oberen
Fläche
und den freigelegten oberen Seitenwandbereichen der zumindest einen
Polysiliziumleitung gebildet.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird,
in denen gleiche oder entsprechende Teile durch die gleichen Bezugszeichen
benannt sind; es zeigen:
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1a–1f eine
typische Prozesssequenz eines konventionellen Verfahrens zur Herstellung
der Gatestruktur eines CMOS-Transistors;
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2a–2g eine
Prozesssequenz eines Verfahrens zur Herstellung von Gatestrukturen
gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung;
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3a–3d ein
Beispiel, wie die in den 2a–2g dargestellte
Prozesssequenz gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung modifiziert werden kann.
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Die
vorliegende Erfindung ist besonders vorteilhaft, wenn diese zur
Herstellung von Gatestrukturen von CMOS-Transistoren eingesetzt
wird. Aus diesem Grund werden Beispiele im Folgenden angeführt, in
denen die entsprechenden Ausführungsformen
der vorliegenden Erfindung zur Herstellung von Gatestrukturen eines
CMOS-Transistors angewendet werden. Es sollte jedoch beachtet werden,
dass die vorliegende Erfindung nicht auf die Herstellung von Gatestrukturen
von CMOS-Transistoren beschränkt
ist, sondern diese kann in jeder anderen Situation, in der die Verwirklichung
von Oxidabstandselementen oder Metallsilizidschichten erforderlich
ist, angewendet werden. Beispielsweise kann eine integrierte Schaltung
eine oder mehrere Siliziumlinien, die zwei oder mehr Halbleiterelemente
verbinden, aufweisen. Die vorliegende Erfindung ist ebenso auf diese
Siliziumlinien anwendbar und die zuvor und in den folgenden anschaulichen
Ausführungsformen beschriebenen
Gateelektroden sollen eine beliebige Siliziumlinie repräsentieren,
unabhängig
von der kristallinen Struktur und dem Grad und der Art der Dotierung.
Ferner ist die vorliegende Erfindung ebenso auf jene Situationen
anwendbar, in denen die Herstellung von Abstandselementen erforderlich
ist, beispielsweise für
Maskierungszecke vor dem Einführen von
Dotierstoffen in ein Substrat. Die vorliegende Erfindung ist ferner
besonders zweckmäßig, wenn
diese zur Herstellung von Metallsilizidschichten verwendet wird.
Obwohl ferner die vorliegende Erfindung in Bezug auf einen CMOS-Transistor
beschrieben ist, betrifft diese Erfindung einzelne NMOS-Transistoren, PMOS-Transistoren
und Feldeffekt-Transistoren mit einer Gate-Isolationsschicht, die keine Oxidschicht ist.
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In
den 2a–2g und 3a–3d sind
Halbleiterstrukturen 200 bzw. 300 in einer schematischen
Querschnittsansicht gezeigt, wobei die bereits mit Bezug zu den 1a–1f beschriebenen
Strukturelemente durch die gleichen Bezugszeichen gekennzeichnet
sind.
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In 2a bezeichnet
Bezugszeichen 1 einen beliebigen Ausschnitt eines Substrats,
beispielsweise einer Siliziumscheibe, auf der CMOS-Transistor zu
bilden ist. Bezugszeichen 2 kennzeichnet Isolationsstrukturen,
die zuvor gemäß gut bekannter Prozesse
hergestellt wurden. Es wird davon ausgegangen, dass die Isolationsstrukturen 2 in
Form von Flachgrabenisolations-(STI)Strukturen vorgesehen sind.
Andere Isolationsstrukturen, beispielsweise LOCOS-Strukturen (lokale
Oxidation von Silizium) könnten
jedoch auch anstelle der STI-Strukturen vorgesehen sein. Unabhängig von
dem verwendeten Verfahren weisen die Isolationsstrukturen 2 im
Wesentlichen ein isolierendes Material, etwa Siliziumoxid oder dergleichen,
auf. Bezugszeichen 3p und 3n betreffen Polysilizium-Gateelektroden,
die auch als Polysilizium-Gatelinien bezeichnet werden, die auf
dem PMOS-Bereich bzw. dem NMOS-Bereich gebildet sind. Bezugszeichen 6p und 6n bezeichnen
die Gateisolationsschichten, die auf dem PMOS-Bereich und dem NMOS-Bereich gebildet
sind. Ferner benennen die Referenzzeichen 5lp und 5ln leicht
dotierte Gebiete (LDR), die für
gewöhnlich
durch Ionenimplantationsschritte gebildet werden.
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In 2b kennzeichnen
die Bezugszeichen 4p und 4n dielektrische Abstandselemente,
beispielsweise Siliziumoxidabstandselemente, die an den Seitenwänden der
Polysiliziumlinien 3p bzw. 3n gebildet sind. In 2c beziehen
sich die Bezugszeichen 5fp und 5fn auf stark dotierte
Gebiete, die in dem PMOS- bzw. NMOS-Bereich des Substrats gebildet
sind.
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2d zeigt
das Substrat, wenn der Implantationsschritt mit hoher Dosis ausgeführt ist
und die dielektrischen Abstandselemente 4p und 4n aus 2c entfernt
worden sind.
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In 2e bezeichnen
die Bezugszeichen 7 und 9 eine dielektrische Beschichtung
bzw. eine dielektrische Schicht; die dielektrische Beschichtung 7 und
die dielektrische Schicht 9 sind auf dem Substrat zum Zwecke
des Herstellens dielektrischer Abstandselemente an den Seitenwänden der
Polysiliziumlinien 3p bzw. 3n gebildet, wie dies
im Folgenden detailliert beschrieben ist.
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In 2f bezeichnen
die Bezugszeichen 7p und 9p und 7n und 9n dielektrische
Abstandselemente, die an den Seitenwänden der Polysiliziumlinien 3p und 3n durch Ätzen der
dielektrischen Schicht 9 und der dielektrischen Beschichtung 7 aus 2e gebildet
sind.
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Schließlich zeigt 2g eine
vergrößerte Ansicht
des Teils aus 2f, der durch die gestrichelte
Linie aus 2f umrandet ist.
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Ein
typischer Prozessablauf in Übereinstimmung
mit anschaulichen Ausführungsformen
der vorliegenden Erfindung kann wie folgt sein.
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Die
Isolationsstrukturen 2, die Gateoxidschichten 6p und 6n sowie
die Polysiliziumleitungen 3p und 3n können gemäß gut bekannter
Verfahren hergestellt werden. Anschließend wird ein erster Implantationsschritt
zum Herstellen der leicht dotierten Gebiete 5lp und 5ln aus 2a ausgeführt. Während des
ersten Implantationsschritts werden Ionen in jene Bereiche des Substrats 1 eingeführt, die
nicht durch die Polysiliziumlinien 3p und 3n und
die Gateoxidschichten 6p und 6n bedeckt sind.
Beispielsweise wird eine Dosis von ungefähr 3 × 1013 – 3 × 1014 cm–2 an Dotierionen bei
einer geringen Energie (30–50
keV) implantiert. Eine Wärmebehandlung, beispielsweise
ein Ausheizschritt, wird ausgeführt, um
ein Diffundieren der implantierten Dotierstoffe in das Substrat
zu ermöglichen,
um somit die leicht dotierten Gebiete 5lp und 5ln zu
bilden.
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Der
Prozess wird dann fortgesetzt, indem ein in 2b dargestellter
nächster
Schritt ausgeführt wird;
die dielektrischen Schichten (beispielsweise Oxidschichten) 4p und 4n werden
an den Seitenwänden
der Polysiliziumlinien 3p bzw. 3n gebildet. Beispielsweise
kann dazu eine Oxidschicht auf dem Substrat 1 (beispielsweise
durch konformes Abscheiden einer Siliziumoxidschicht mit einer geeigneten gut
etablierten Abscheidetechnik) gebildet werden, um die leicht dotierten
Gebiete 5lp und 5ln, die Seitenwände der
Polysiliziumlinien 3p und 3n sowie die obere Fläche der
Polysiliziumlinien 3p und 3n abzudecken. Die dielektrische
Schicht (in 2b nicht gezeigt) wird anschließend weggeätzt (beispielsweise entsprechend
einem anisotropen Ätzschritt),
so dass die dielektrische Schicht von den leicht dotierten Gebieten 5lp und 5ln und
der oberen Fläche
der Polysiliziumlinien 3p und 3n entfernt wird,
und die dielektrischen Abstandselemente 4p und 4n verbleiben
an den Seitenwänden
der Polysiliziumlinien 3p und 3n, wobei die dielektrischen
Schichten 4p und 4n im Wesentlichen die gesamten
Seitenwände
der Polysiliziumlinien 3p und 3n bedecken.
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In
einem nächsten
in 2c gezeigten Schritt wird eine weitere Ionenimplantation
ausgeführt,
um Dotierstoffe in die Gebiete des Substrats einzubringen, die nicht
von den Polysiliziumlinien 3p und 3n und den dielektrischen
Abstandselementen 4p und 4n bedeckt sind. Ein
Implantationsschritt mit hoher Dosis wird ausgeführt, gefolgt von einer Wärmebehandlung
(beispielsweise einem Ausheizschritt), um die dotierten Gebiete 5fp und 5fn mit
einer vordefinierten endgültigen
Konzentration zu bilden. Die stark dotierten Gebiete 5fp entsprechen
den Source- und Drain-Gebieten des PMOS-Transistors; in gleicher
Weise entsprechen die stark dotierten Gebiete 5fn den Source-
und Drain-Gebieten
des NMOS-Transistors.
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Anschließend werden,
wie in 2d gezeigt ist, die dielektrischen
Abstandselemente 4p und 4n beispielsweise durch
einen Nassätzprozess
entfernt. Da keine anderen dielektrischen Strukturelemente auf dem
Substrat während
dieses Herstellungsstadiums vorhanden sind, kann der Ätzprozess
ausgeführt
werden, bis die dielektrischen Schichten im Wesentlichen vollständig entfernt
sind, wobei keine Gefahr besteht, andere dielektrische Strukturelemente während dieses Ätzvorganges
zu schädigen
oder wegzuätzen.
Wenn im Gegenteil die dielektrischen Abstandselemente 4p und 4n später im Herstellungsprozess
geätzt
werden, ist die Dauer des Ätzvorgangs
durch die Ätzrate
anderer dielektrischer Strukturelemente bestimmt, die zusammen mit
den dielektrischen Abstandselementen 4p und 4n geätzt werden.
Daher muss der Ätzvorgang
beendet werden, sobald die endgültigen
Dimensionen, die für
die anderen dielektrischen Strukturelemente erforderlich sind, erreicht
worden sind, unabhängig
davon, ob die dielektrischen Abstandselemente 4p und 4n in
ausreichender Weise entfernt sind oder nicht. Beispielsweise werden
in dem zuvor beschriebenen konventionellen Verfahren die dielektrischen
Abstandselemente 4p und 4n während des Ätzvorgangs geätzt, der
zur Herstellung der dielektrischen Abstandselemente 7p, 9p und 7n, 9n aus 1d ausgeführt wird. Der Ätzvorgang
muss jedoch gestoppt werden, sobald die endgültigen Abmessungen für die dielektrischen
Abstandselemente 7p, 9p und 7n, 9n erreicht sind.
Selbst in jenen Fällen,
in denen die dielektrischen Abstandselemente 4p und 4n nicht
vollständig entfernt
werden, sondern restliches dielektrisches Material an den Seitenwänden der
Polysiliziumlinien 3p und 3n (siehe 1f)
zurückbleibt,
kann der Ätzvorgang
nicht fortgesetzt werden, da sonst die dielektrischen Abstandselemente 7p, 9p und 7n, 9n auf endgültige Abmessungen
herabgeätzt
würden,
die nicht den Entwurfsgrößen der
dielektrischen Abstandselemente entsprechen würden. Schließlich ist zu
beachten, dass der Zeitpunkt, während
des Herstellungsprozesses, wenn die dielektrischen Abstandselemente 4p und 4n gemäß der vorliegenden Erfindung
entfernt werden, sowohl der leicht dosierte Ionenimplantationsschritt
als auch der stark dosierte Ionenimplantationsschritt ausgeführt ist
und die endgültigen
gewünschten
Konzentrationen der Dotierstoffe für die Gebiete 5fp und 5fn bereits
erreicht sind; somit sind die dielektrischen Abstandselemente 4p und 4n nicht
mehr für
Maskierungsanwendungen erforderlich. Obwohl ferner die dielektrischen
Abstandselemente 4p und 4n entfernt werden, können endgültige dielektrische endgültige dielektrische
Seitenwandabstandselemente mit den gewünschten horizontalen Abmessungen
erhalten werden, indem beispielsweise die Dicke der dielektrischen
Beschichtung 7 und der dielektrischen Schicht 9 erhöht werden,
die anschließend
auf dem Substrat zum Zwecke der Herstellung der dielektrischen Seitenwandabstandselemente
gebildet werden.
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Der
Prozess wird dann fortgesetzt, indem zunächst eine dielektrische Beschichtung 7 auf
dem Substrat (beispielsweise eine Oxidbeschichtung) gebildet und
darauf eine dielektrische Schicht 9 (beispielsweise eine
Nitridschicht) gebildet wird, wie dies in 2e dargestellt
ist. Die Oxidbeschichtung 7 wird gebildet, da diese eine
verbesserte Haftung zu den darunter liegenden Polysiliziumlinien
und den freigelegten Siliziumgebieten aufweist. Die Nitridschicht 9 wird
auf der Oxidbeschichtung 7 gebildet (beispielsweise gemäß einem
gut bekannten Abscheideprozess), da Nitrid in konformer Weise abgeschieden werden
kann, d. h. es können
relativ dicke Schichten mit gleichförmiger Dicke abgeschieden werden.
Die Dicke der dielektrischen Schicht 9 wird in Übereinstimmung
mit den endgültigen
horizontalen Abmessungen der dielektrischen Seitenwandabstandselemente 7p, 9p, 7n, 9n gewählt.
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In
einem weiteren in 2f gezeigten Schritt werden
die Oxidbeschichtung 7 und die Nitridschicht 9 während eines
einzelnen Ätzschrittes
zurückgeätzt; dazu
kann beispielsweise ein Trocken-Ätzprozess ausgeführt werden.
Das Ziel des Ätzschrittes
ist die Herstellung der dielektrischen Seitenwandabstandselemente 7p, 9p und 7n, 9n,
die in 2f dargestellt sind, d. h. dielektrische
Seitenwandabstandselemente, die die Seitenwände der Polysilizium-Gateelektroden 3p und 3n nicht
vollständig
bedecken, sondern die oberen Seitenwandbereiche der Polysiliziumlinien 3p und 3n unbedeckt
lassen. Dazu wird er anisotrope Ätzvorgang
nicht beendet, wenn das dielektrische Material von den Source- und
Draingebieten 5fp und 5fn und der oberen Fläche der
Polysilizium-Gateelektroden 3p und 3n entfernt
ist, sondern wird fortgesetzt, um die Nitridschicht 9 und
die Oxidbeschichtung 7 weiter zu ätzen, bis Bereiche der Nitridschicht 9 und
der Oxidbeschichtung 7 an den Seitenwänden der Polysilizium-Gateelektroden 3p und 3n entfernt
sind, und die oberen Seitenwandbereiche der Polysilizium-Gateelektroden 3p und 3n freigelegt sind.
Da die Ätzdauer
der Nitridschicht 9 und der Oxidbeschichtung 7 vergleichbar
ist und im Voraus bekannt ist, kann das Freilegen der oberen Seitenwandbereiche
der Polysilizium-Gateelektroden 3p und 3n erreicht
werden, indem die Gesamtdauer des Ätzvorganges geeignet gewählt wird.
Da die dielektrischen Schichten 4p und 4n zuvor
entfernt worden sind, sind die Seitenwände der Polysiliziumlinien 3p und 3n nicht
mehr durch die Oxidabstandselemente 4p und 4n bedeckt.
Folglich kann am Ende des Ätzvorganges
eine Situation, wie sie in 1f dargestellt
ist, vermieden werden, d. h. Reste der Oxidabstandselemente 4p (und 4n)
sind immer noch in beträchtlicher
Menge an den Seitenwänden
der Polysiliziumlinien vorhanden und verdecken zumindest teilweise
die Vertiefungen, die während
des Ätzschrittes gebildet
werden. In der vorliegenden Erfindung sind, wie in 2g dargestellt
ist, die oberen Seitenwandbereiche der Polysiliziumlinien 3p und 3n im
Wesentlichen vollständig
freigelegt, ohne dass restliches Oxid und/oder dielektrisches Material
die oberen Seitenwandbereiche merklich bedeckt. Somit können freigelegte
obere Seitenwandbereiche mit vergrößerten Abmessungen erreicht
werden.
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Der
Herstellungsprozess wird dann mit der Bildung der Metallsilizidschichten
auf den Polysiliziumlinien 3p und 3n und den Source-
und Draingebieten 5fp und 5fn fortgesetzt. Dazu
wird eine Metallschicht (in den Figuren nicht gezeigt) zunächst auf dem
Substrat und anschließend
zumindest teilweise in Metallsilizid an den Metall/Polysilizium-
und den Metall/Silizium-Grenzflächen
umgewandelt. Da die dielektrischen Abstandselemente 4p und 4n zuvor entfernt
wurden und freigelegte obere Seitenwandbereiche mit vergrößerten Abmessungen
während des Ätzschrittes,
der in 2f dargestellt ist, erhalten wurden,
ist die Silizidbildung durch die Polysiliziumlinienseitenwände nicht
mehr länger
behindert oder blockiert durch restliches dielektrisches Material
auf den Seitenwänden
der Polysiliziumlinien, und Metallsilizidschichten mit vertikalen
Bereichen mit vergrößerten Abmessungen
können
gebildet werden. Somit ist der endgültige Gesamtwiderstand der
Gateelektroden durch die Silizidschichten verbessert, so dass Polysilizium-Gatestrukturen
mit einem geringen Schichtwiderstand hergestellt werden können.
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Der
zuvor beschriebene Ablauf kann gemäß weiterer anschaulicher Ausführungsformen,
die mit Bezug zu den 3a–3d beschrieben
werden, modifiziert werden.
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Gemäß 3 werden in der Halbleiterstruktur 300 die
dielektrischen Abstandselemente 4p und 4n zuerst
gebildet, d. h. bevor eine Ionenimplantation zur Bildung der stark
dotierten Gebiete 5hp und 5hn ausgeführt wird.
In anderen Ausführungsformen kann
eine Vordotierung der Polysiliziumlinien 3p und/oder 3n und/oder
des aktiven p-MOS und/oder des aktiven n-MOS vor der Herstellung
der dielektrischen Abstandselemente 4p und 4n ausgeführt werden,
indem das n-MOS-Gebiet und/oder das p-MOS-Gebiet entsprechend maskiert
werden. Ferner kann ein zusätzliches
Seitenwandabstandselement (nicht gezeigt) vor der Vordotierung gebildet werden.
Wiederum können
die dielektrischen Abstandselemente 4p und 4n durch
zunächst
Abscheiden einer dielektrischen Schicht (in den Figuren nicht gezeigt)
auf den Seitenwänden
und der oberen Fläche
der Polysiliziumlinien 3p und 3n sowie an den Bereichen
des Substrats, die nicht von den Polysiliziumlinien 3p und 3n bedeckt
sind, gebildet werden; anschließend
wird ein anisotroper Ätzschritt
ausgeführt,
um die dielektrische Schicht von der oberen Fläche der Polysiliziumlinien 3p und 3n und
den Bereichen des Substrats, die nicht von den Polysiliziumlinien 3p und 3n bedeckt
sind, zu entfernen. Diese Abstandselemente 4p und 4n bedecken
und maskieren die Gebiete des Substrats 1, die benachbart
zu den Seitenwänden
der Polysiliziumlinien 3p und 3n sind, für den anschließenden Ionenimplantationsschritt.
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Folglich
wird in einem anschließenden Schritt,
wie dies in 3b gezeigt ist, eine hohe Dosis
von Dotierstoffen in die freigelegten Bereiche des Substrats implantiert;
beispielsweise wird eine Dosis von 1 × 1015 – 5 × 1015 Ionen cm–2 bei
40–80
keV für diesen
Schritt angewendet. Wenn die Dotierstoffe implantiert sind, wird
eine Wärmebehandlung
ausgeführt,
um die implantierten Dotierstoffe in das Substrat diffundieren zu
lassen, um die stark dotierten Gebiete 5hp und 5hn,
die in 3b gezeigt sind, zu bilden.
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Die
dielektrischen Abstandselemente 4p und 4n werden
anschließend
während
eines nächsten Ätzschrittes, wie dies in 3c dargestellt
ist, entfernt, indem ein beliebiges von vielen Ätzverfahren, die bekannt sind,
ausgeführt
wird. Wenn die dielektrischen Abstandselemente 4p und 4n entfernt
sind, wird ein leichter Implantationsschritt ausgeführt, um Dotierstoffe
in die freigelegten Bereiche des Substrats einzuführen, wobei
nachfolgend eine Wärmebehandlung
ausgeführt
wird, um die Dotierstoffe in dem Substrat diffundieren zu lassen.
Am Ende dieses Schrittes werden die dotierten Gebiete 5fp und 5fn erhalten,
die eine Dotierkonzentration entsprechend der Dotierkonzentration
der dotierten Gebiete 5fp und 5fn aufweisen, die
am Ende des in 2d dargestellten Prozessschrittes,
der zuvor mit Bezug zu den 2a–2g beschriebenen
Prozesssequenz, erhalten werden. Wiederum entsprechen die dotierten
Gebiete 5fp den Source- und Draingebieten des PMOS-Transistors,
während
die dotierten Gebiete 5fn den Source- und Draingebieten des NMOS-Transistors
entsprechen.
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Die
Sequenz wird dann mit der Entfernung der dielektrischen Schichten 4p und 4n,
gefolgt von der Herstellung der dielektrischen Seitenwandabstandselemente 7p, 9p, 7n und 9n fortgesetzt,
wobei die dielektrischen Seitenwandabstandselemente die oberen Seitenwandbereiche
der Siliziumlinien 3p und 3n nicht bedecken. Schließlich werden
die Metallsilizidschichten auf den Source- und Draingebieten 5fp und 5fn und
auf der oberen Fläche
und den freigelegten oberen Seitenwandbereichen der Polysiliziumlinien 3p und 3n gebildet.
Die dielektrischen Seitenwandabstandselemente 7p, 9p, 7n und 9n aus 3d sowie
die Metallsilizidschichten (in 3d nicht
gezeigt) werden entsprechend den gleichen Verfahren hergestellt,
wie sie mit Bezug zu den 2a–2g beschrieben
sind.
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Da
die dielektrischen Abstandselemente 4p und 4n vor
dem Herstellen der dielektrischen Seitenwandabstandselemente 7p, 9p, 7n und 9n entfernt werden,
verbleibt im Wesentlichen kein restliches dielektrisches Material
auf den Seitenwänden
der Polysiliziumlinien 3p und 3n, wodurch die
Abmessung der äußeren Seitenwandbereiche
der Polysiliziumlinien 3p und 3n, die während der
Herstellung der Seitenwandabstandselemente 7p, 9p, 7n und 9n durch Überätzen der
Oxidbeschichtung 7 und der Nitridschicht 9 freigelegt
werden, verringert wird.
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Der
weitere Prozessablauf kann so ausgeführt werden, wie dies mit Bezug
zu den 2f und 2g beschrieben
ist.
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Zusammenfassend
gilt: die vorliegende Erfindung ermöglicht die Herstellung von
Polysilizium-Linienstrukturen, wobei dielektrische Seitenwandabstandselemente
nicht die gesamte Seitenwand der Polysiliziumlinien bedecken und
die freigelegten oberen Seitenwandbereiche sind im Wesentlichen
frei von restlichem dielektrischen Material. Ferner ermöglicht es
die vorliegende Erfindung, Polysiliziumlinien, Polysiliziumstrukturen,
etwa Gateelektroden, Verbindungsleitungen und dergleichen zu verwirklichen,
die Metallsilizidschichten aufweisen, die im Wesentlichen vertikale
Bereiche mit vergrößerten Abmessungen
und somit ein sehr geringen Gesamtschichtwiderstand aufweisen.
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Ferner
erlaubt das erfindungsgemäße Verfahren,
dass relativ größere Bereiche
der Polysilizium-Gateelektroden und/oder der Siliziumlinien in ein Silizid
im Vergleich zu bekannten Verfahren umgewandelt werden, wodurch
ein deutlich reduzierter Leitungswiderstand resultiert, insbesondere
wenn äußerst schmale
Leitung technisch fortschrittlicher Halbleiterelemente betrachtet
werden. Schließlich kann
der erfindungsgemäße Prozess
in einfacher Weise in bestehende Prozessabläufe integriert werden, ohne
dass die Kosten und/oder die Komplexität zunehmen.