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Gebiet der vorliegenden Erfindung
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Die
vorliegende Erfindung betrifft das Gebiet der Herstellung integrierter
Schaltungen und betrifft insbesondere ein Halbleiterelement mit
darin ausgebildeten Metallsilizidbereichen und Verfahren zur Herstellung
der Metallsilizidbereiche auf Silizium enthaltenden Gebieten.
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Beschreibung des Stands der
Technik
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Feldeffekttransistoren
stellen die am häufigsten
verwendeten Schaltungselemente in modernen integrierten Schaltungen
dar. Typischerweise wird eine riesige Anzahl von Feldeffekttransistoren
gleichzeitig auf einem geeigneten Substrat hergestellt und miteinander
verbunden, um die erforderliche Funktionalität der Schaltung herzustellen.
In gegenwärtig
erhältlichen
integrierten Schaltungen wird in der Hauptsache Silizium als Halbleitermaterial
verwendet und bildet einen wesentlichen Teil eines Feldeffekttransistors.
Im Allgemeinen umfasst ein Feldeffekttransistor auf Siliziumbasis
zwei hochdotierte Siliziumgebiete, die auch als Drain und Source
bezeichnet werden, die in einem leicht und umgekehrt dotierten Siliziumgebiet
eingebettet sind – dem
sog. n-Potenzialtopf oder p-Potenzialtopf, abhängig von der Transistorart. Das
Drain und das Source sind voneinander beabstandet, wobei ein Kanalgebiet
dazwischen liegt, in dem sich ein leitender Kanal zwischen dem Drain
und dem Source beim Anlegen einer geeigneten Spannung an eine Gateelektrode
ausbildet, die für
gewöhnlich über dem
Kanalgebiet ausgebildet und davon durch eine Gateisolierschicht
getrennt ist, die häufig
als Gateoxidschicht vorgesehen ist.
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Somit
umfasst in den meisten üblichen
Feldeffekttransistoren die Gatestruktur im Wesentlichen die über der
Gateisolierschicht gebildete Gateelektrode, wobei Polysilizium häufig als
das Material zur Herstellung der Gateelektrode aus diversen Gründen gewählt wird.
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Beispielsweise
zeigt Polysilizium eine hohe Kompatibilität zu nachfolgenden Hochtemperaturprozessen.
Ferner ist die Polysiliziumgrenzfläche zu thermischen Siliziumdioxid
(SiO2) hinlänglich verstanden und ist ferner
elektrisch stabil. Des Weiteren ist Polysilizium zuverlässiger als
ein Aluminiumgatematerial und kann in konformer Weise auf steilen
Topografien abgeschieden werden.
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Es
entstehen allerdings Probleme, wenn Polysilizium aufgrund seines
höheren
Widerstands im Vergleich zu Aluminium als Gatematerial verwendet wird.
Tatsächlich
tragen die Defekte in den Korngrenzen des Polysiliziums zusammen
mit der verminderten Gesamtkonzentration freier Ladungsträger zum Widerstand
von Polysiliziumleitungen, etwa der Gateelektrode, bei.
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Selbst
bei Dotierung mit der höchsten
praktikablen Konzentration weist ein 0.5 μm dicker Polysiliziumfilm einen
Schichtwiderstand von ungefähr
20 Ω/⎕ (im
Vergleich zu 0.5 Ω/⎕ für einen
0.5 μm dicken Aluminiumfilm)
auf. Die daraus resultierenden hohen Werte für den Widerstand von Verbindungsleitungen können zu
relativ großen
RC-Zeitkonstanten (d. h. großen
Signalausbreitungsverzögerungen)
und zu ernsthaften Gleichspannungsschwankungen in einer VLSI-(very
large scale integration)-Schaltung führen.
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Um
diesen Nachteil zu beheben, wurden diverse Lösungen vorgeschlagen und entwickelt.
Unter diesen Lösungsvorschlägen hat
sich das Herstellen von Metallsiliziden an der Oberseite der Polysiliziumgatestruktur
als zuverlässigste
zum Erreichen geringster Widerstandswerte erwiesen.
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Ein
typisches bekanntes Verfahren zur Herstellung von Metallsiliziden
auf Silizium enthaltenden Gebieten, etwa der Gateelektrode eines CMOS-Transistors
wird nun mit Bezug zu den 1a bis 1d beschrieben.
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In
den 1a bis 1d bezeichnet
Bezugszeichen 1 einen beliebigen Bereich eines Substrats,
beispielsweise eine Siliziumscheibe, auf der ein CMOS-Transistor 100 herzustellen
ist. Insbesondere ist in 1a das
Stadium im Herstellungsprozess gezeigt, in dem Metallsilizide zu
bilden sind. Folglich bezeichnet in den 1a das
Bezugszeichen 2 Isolationsstrukturen, die zuvor gebildet
worden sind. Diese Isolationsstrukturen 2 teilen den Bereich
des Substrats 1 in zwei Teile, auf denen der PMOS-Transistor und
der NMOS-Transistor zu bilden sind. Insbesondere ist der PMOS-Teil
auf der linken Seite der Figur und der NMOS-Teil auf der rechten
Seite der Figur dargestellt.
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Ferner
bezeichnen in den 1a bis 1d die
Bezugszeichen 3p und 3n die Gatepolysiliziumelektroden
der PMOS- und NMOS-Transistoren. Bezugszeichen 4p und 4n beziehen
sich auf Oxidseitenabschlusselemente, die an den Seitenwänden der Gatepolysiliziumelektroden
gebildet sind. Bezugszeichen 6p und 6n bezeichnen
die Gateisolationsschichten auf dem PMOS-Gebiet und dem NMOS-Gebiet.
Schließlich
bezeichnen die Bezugszeichen 5p und 5n die Source-
und Draingebiete der PMOS- und NMOS-Transistoren.
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Anschließend wird
in einem nächsten
Schritt eine Metallschicht 7 auf dem CMOS-Gebiet 100 abgeschieden,
wie dies in 1b dargestellt ist. Für gewöhnlich wird
Ti (Titan) oder Co (Kobalt) als Metall zur Herstellung der Metallschicht 7 verwendet
und typischerweise wird ein PVD-(physikalischer Dampfabscheidungs-)Sputterprozess
zur Abscheidung der Metallschicht 7 durchgeführt.
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Nachdem
die Metallschicht 7 abgeschieden worden ist, wird eine
Wärmebehandlung
mit geringer Temperatur (ungefähr
450°C oder
650°C für Kobalt oder
Titan) durchgeführt,
um das Metall, das mit Silizium (Si) auf den Source/Drain-Gebieten 5p und 5n und
den Polysiliziumgateelektroden 3p und 3n ist, zur
Reaktion zu bringen. Während
der Wärmebehandlung
findet eine Diffusion von Polysilizium und Metall an der oberen
Oberfläche 10p, 10n der
Polysiliziumgateelektroden 3p und 3n sowie den
Source/Drain-Gebieten 5p und 5n statt, die nicht
von Oxid bedeckt sind. Als Folge davon werden Metallsilizide 8p und 8n gebildet,
wie in 1c dargestellt ist, wobei das
Metall zumindest teilweise verbraucht wird.
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In
einem anschließenden
Schritt, wie in 1d dargestellt ist, wird das
Metall, das nicht reagiert hat, selektiv durch einen selektiven
Nassätzvorgang
entfernt, wobei die Metallsilizidschichten 8p und 8n an
der Oberseite der Polysiliziumgateelektroden 3p und 3n und
auf den Source- und Draingebieten 5p und 5n zurückbleiben.
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Für gewöhnlich wird
eine weitere Wärmebehandlung
durchgeführt
mit einer höheren
Temperatur als in der vorhergehenden Wärmebehandlung, um das Metallsilizid 8p, 8n in eine
stabilere Phase umzuwandeln, die einen geringeren Widerstand als
das während
der vorhergehenden Wärmebehandlung
mit geringer Temperatur gebildete Metallsilizid aufweist. Wenn beispielsweise
Kobalt verwendet wird, bildet sich in der ersten Behandlung ein
Kobaltmonosilizid, das anschließend
in ein Kobaltdisilizid umgewandelt wird. Da die letztlich erhaltenen
Metallsilizidschichten 8p und 8n einen Schichtwiderstand
aufweisen, der deutlich geringer im Vergleich zu dem Schichtwiderstand
des Polysiliziums ist, ist der Gesamtwiderstand der Gateelektroden 3p, 3n mit
den Metallsilizidschichten 8p, 8n reduziert.
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Das
zuvor beschriebene konventionelle Verfahren hat zu zufriedenstellenden
Ergebnissen für Bauteile
mit einer minimalen Strukturgröße von 0.5 μ und darüber geführt.
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Das
obige Verfahren ist jedoch nicht vollständig geeignet, um den Anstieg
des Polysiliziumschichtwiderstandes zu kompensieren, der sich im Falle
von Bauteilen mit Abmessungen weit unterhalb eines Mikrometers,
d. h. mit Strukturgrößen von
0.25 μ und
kleiner, ergibt.
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Der
Grund dafür
kann wie folgt erläutert
werden. Als allgemeine Regel gilt, dass das Verringern der Transistorgröße, d. h.
die Kanallänge – in 1 der horizontale Abstand zwischen den
Source/Drain-Gebieten 5p oder zwischen den Drain/Source-Gebieten 5n – das Reduzieren
der Dicke der Gateisolierschicht 6p, 6n und flachere
Source/Drain-Gebiete
erfordert, wodurch wiederum die erreichbare Dicke der Metallsilizide 8p, 8n beschränkt wird.
Da die Metallsilizide 8p, 8n für die Gateelektroden 3p, 3n gleichzeitig
mit den Metallsiliziden der Drain- und Sourcegebiete gebildet werden, ist
somit die Dicke und damit die Widerstandsverringerung des Gatesilizids
ebenfalls beschränkt.
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Wenn
die Querschnittsabmessungen der Polysiliziumgateelektroden als Folge
der ständigen Miniaturisierung
der Bauteile kleiner werden, steigt der Schichtwiderstand der Polysiliziumbereiche
der Gatestrukturen umgekehrt an und wird im Hinblick auf einen geringen
Widerstand der Silizidschichten ein dominierender Anteil. Der endgültige Gesamtwiderstand
der Gateelektroden ist daher geringfügig durch die Silizidschicht
bestimmt, und entspricht praktisch dem Widerstand des Polysiliziumbereichs der
Gatestruktur.
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Da
die Entwicklung zu ständig
kleineren Abmessungen der Bauteile, die auf einem Substrat herstellbar
sind, in den nächsten
Jahren anhalten wird, ergibt sich daraus, dass die Herstellung von
Metallsilizidschichten auf der Oberseite von Gatepolysiliziumleitungen
gemäß dem konventionellen
Verfahren es schwierig erscheinen lassen, Gatestrukturen mit Widerständen in Übereinstimmung
mit den geforderten elektrischen Verhalten zu realisieren.
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Die
Patentschrift
US 5 672
544 A offenbart Gateelektroden mit anisotrop geätzten Seitenwandabstandselementen,
die anschließend
noch isotrop zurückgeätzt werden,
um etwa die Hälfte
der Seitenwände
der Gateelektrode freizulegen, um ein Silizid auf den freigelegten
Bereichen zu Bilden.
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Die
Patentschrift
US 5 851
890 A offenbart ein Verfahren zum Bilden von Silizidgebieten
in Feldeffekttransistoren, wobei die eingesetzten Seitenwandabstandselemente
mittels eines anisotropen Ätzschrittes
gebildet werden. In einem zum Entfernen von Oxidresten zusätzlich ausgeführten HF-Ätzschritt
können
obere Bereiche der Seitenwände
der Gateelektrode freigelegt werden, sodass im nachfolgenden Silizidbildungsschritt
auch auf diesen Bereichen ein Silizid gebildet werden kann.
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Die
Patentschrift
US 5 889
331 A offenbart Gateelektroden mit anisotrop zurückgeätzten Seitenwandabstandselementen,
wobei auf den freigelegten Seitenwänden der Gateelektrode anschließend ein Silizid
gebildet wird.
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Es
ist die Aufgabe der vorliegenden Erfindung ein verbessertes Verfahren
zum Bilden von Metallsiliziden auf Gateelektroden bereitzustellen,
bei dem statt eines Trockenätzschritts
ein Naßätzschritt verwendet
werden kann.
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Überblick über die
Erfindung
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Im
Allgemeinen richtet sich die vorliegende Erfindung an Verfahren,
die es ermöglichen,
den Widerstand von Polysiliziumschichten deutlich zu reduzieren,
indem ein vergrößertes Silizidgebiet
in leitenden Silizium enthaltenden Leitungen gebildet wird. Ferner
erlaubt die vorliegende Erfindung die Verwirklichung von vertieften
Abstandselementen zur Herstellung von Feldeffekttransistoren mit
einem verbesserten Verfahren, wobei die Seitenabstandselemente lediglich
den unteren Teil der Seitenwände
der Gatepolysiliziumleitungen bedecken.
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Die
Aufgabe der vorliegenden Erfindung wird durch das Verfahren nach
Anspruch 1 gelöst.
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Kurze Beschreibung der Zeichnungen
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Weitere
Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird,
in denen identische oder entsprechende Teile durch die gleichen
Bezugszeichen gekennzeichnet sind. Insbesondere zeigen in den Zeichnungen:
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1a bis 1d eine
typische Prozesssequenz eines bekannten Verfahrens zur Herstellung von
Metallsiliziden;
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2a bis 2g eine
Prozesssequenz eines Verfahrens zur Herstellung von Metallsiliziden;
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3a bis 3b eine
Ausführungsform der
vorliegenden Erfindung, in der die in den 2a bis 2g dargestellte
Prozesssequenz modifiziert ist.
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Detaillierte Beschreibung
der Erfindung
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Die
vorliegende Erfindung ist besonders vorteilhaft, wenn sie zur Herstellung
von Metallsiliziden von CMOS-Transistoren Verwendung findet. Daher werden
im folgenden Beispiele angegeben, in denen entsprechende Ausführungsformen
der vorliegenden Erfindung zur Herstellung der Metallsilizide eines CMOS-Transistors
verwendet werden. Es ist jedoch hervorzuheben, dass die vorliegende
Erfindung nicht auf die Herstellung von Metallsiliziden von CMOS-Transistoren
beschränkt
ist, sondern in beliebiger anderer Situation anwendbar ist, in der
die Verwirklichung von Metallsilizidschichten erforderlich ist. Beispielsweise
kann eine integrierte Schaltung eine oder mehrere Siliziumleitungen
aufweisen, die zwei oder mehr Halbleiterelemente verbinden. Die
vorliegende Erfindung ist ebenso auf diese Siliziumleitungen anwendbar
und die Gateelektroden, die zuvor beschrieben sind und die in den
folgenden anschaulichen Ausführungsformen
beschrieben werden, sollen eine beliebige Siliziumleitung repräsentieren,
unabhängig
von der Kristallstruktur und dem Grad und der Art der Dotierung.
Ferner gilt, obwohl die vorliegende Erfindung mit Bezug zu einem
CMOS-Transistorpaar beschrieben wird, diese ebenso einzelne NMOS-Transistoren,
PMOS-Transistoren und Feldeffekttransistoren mit einer Gateisolierschicht
betrifft, die nicht einer Oxidschicht entspricht.
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In
den 2a bis 2g und 3a bis 3b werden
die Elemente, die bereits mit Bezug zu den 1a bis 1d beschrieben
sind, mit den gleichen Bezugszeichen belegt. Insbesondere bezeichnet
in den 2a bis 2g und 3a bis 3b das
Bezugszeichen 1 einen beliebigen Bereich eines Substrats,
beispielsweise eine Siliziumscheibe, auf der ein CMOS-Transistor 100 herzustellen
ist. Das Bezugszeichen 2 kennzeichnet die Isolationsstruktur,
die zuvor gemäß dem Fachmann
vertrauter Prozesse hergestellt worden sind. Die Isolationsstrukturen 2 unterteilen
den Bereich des Substrats 1 in zwei Teile, und zwar einen
PMOS-Teil und einen NMOS-Teil, auf dem der PMOS-Transistor und der
NMOS-Transistor
herzustellen sind. In dem in den 2a bis 2g und 3a bis 3b dargestellten
speziellen Falle ist der PMOS-Teil auf der linken Seite der Figuren
gezeigt, während
der NMOS-Teil auf der rechten Seite dargestellt ist. Ferner wird
angenommen, dass die Isolationsstrukturen als Flachgrabenisolation-(STI)-Strukturen
bereitgestellt sind. Es können
jedoch andere Isolationsstrukturen, beispielsweise LOCOS-Strukturen
(local oxidation of silicon) anstelle der STI-Strukturen verwendet
werden. Unabhängig
von dem verwendeten Verfahren weisen die Isolationsstrukturen 2 im
Wesentlichen ein isolierendes Material, etwa Siliziumoxid oder dergleichen
auf. In den 2a bis 2g und den 3a bis 3b bezeichnen
die Bezugszeichen 3p und 3n die Polysiliziumgateelektroden,
die auch als Polysiliziumgateleitungen bezeichnet werden, und die
auf dem PMOS-Teil und dem NMOS-Teil gebildet sind. Bezugszeichen 6p und 6n bezeichnen die
Gateisolierschichten, die auf dem PMOS-Teil und NMOS-Teil gebildet
sind. Ferner bezeichnen die Bezugszeichen 5'p und 5'n sog. Source/Drain-Erweiterungen
(SDE). Diese Source/Drain-Erweiterungen werden ebenso als leichtdotierte
Gebiete des Sources und des Drains bezeichnet und werden für gewöhnlich durch
Ionenimplantationsschritte hergestellt. Bezugszeichen 4'p und 4'n bezeichnen
Seitenwandabstandselemente, die auf dem PMOS- und NMOS-Gebiet gebildet
sind. Die Art der Herstellung dieser Seitenwandabstandselemente 4'p und 4'n ist ein wesentlicher
Aspekt der vorliegenden Erfindung, der im Folgenden erläutert wird.
Bezugszeichen 5p und 5n betreffen die Source-
und Drainbereiche des PMOS- und des NMOS-Transistors. Schließlich kennzeichnen
Bezugszeichen 8'p und 8'n Metallsilizidschichten,
wie sie gemäß im Folgenden
zu beschreibender anschaulicher Ausführungsformen der vorliegenden
Erfindung hergestellt werden.
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In 2a sind
die Gateisolierschichten 6p und 6n sowie die Polysiliziumgateelektroden 3p und 3n bereits
gebildet.
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In
einem ersten Schritt, wie dies in 2b dargestellt
ist, wird eine Schicht 4 aus dielektrischem Material auf
dem Substrat gebildet. Beispielsweise kann eine Schicht aus Siliziumnitrid
mittels eines chemischen Dampfabscheideverfahrens mit geringem Druck
(LPCVD) abgeschieden werden. Wie aus 2b ersichtlich
ist, zeigt die Schicht 4 eine wesentliche gleichförmige Dicke
für das
gesamte Substrat 1 hinweg.
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Anschließend wird
in einem nächsten
Schritt die dielektrische Schicht 4 anisotrop zurückgeätzt, wie
dies in 2c gezeigt ist; dazu wird beispielsweise
ein Trockenätzvorgang
durchgeführt.
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Das
Ziel des Ätzschrittes
ist die Herstellung der dielektrischen Seitenwandabstandselemente 4'p und 4'n, die in 2c dargestellt
sind, und zwar in Form dielektrischer Seitenwandabstandselemente, die
nicht vollständig
die Seitenwände
der Polysiliziumgateelektroden 3p und 3n bedecken,
sondern die die oberen Bereiche 3pu, 3nu der Wände der
Polysiliziumgateelektroden 3p und 3n unbedeckt
lassen. Dazu wird der anisotrope Ätzvorgang nicht beendet, wenn
das dielektrische Material von den Source- und Draingebieten und
der oberen Oberfläche
der Polysiliziumgateelektroden 3p und 3n entfernt
ist, sondern wird fortgesetzt, um die dielektrische Schicht 4 weiter zu ätzen bis
Bereiche der dielektrischen Schicht 4 an den Seitenwänden der
Polysiliziumgateelektroden 3p und 3n entfernt
sind und die oberen Bereiche der Seitenwände der Polysiliziumgateelektroden 3p und 3n freigelegt
sind. Da die Ätzrate
des Ätzvorganges im
Voraus bekannt ist, kann das Freilegen der oberen Bereiche 3pu, 3nu der
Seitenwände
der Polysiliziumgateelektroden 3p und 3n dadurch
erhalten werden, dass die Gesamtzeitdauer des Ätzvorganges geeignet gewählt wird.
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Gemäß dem zuvor
beschriebenen Verfahren werden die dielektrischen Seitenwandabstandselemente 4'p und 4'n durch anisotropes Überätzen einer dielektrischen
Schicht mit einer im Wesentlichen gleichförmigen Dicke erhalten. Im Folgenden
ist eine Ausführungsform
der vorliegenden Erfindung beschrieben in der die dielektrischen
Seitenwandabstandselemente, wie sie in 2a dargestellt
sind, im Gegensatz zu dem oben beschriebenen Verfahren durch Abscheiden
einer dielektrischen Schicht mit nicht gleichförmiger Dicke und isotropes Ätzen der
dielektrischen Schicht, beispielsweise während eines Nassätzvorganges,
erhalten werden können.
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In
einer Ausführungsform
können
beim Überätzen der
dielektrischen Schicht 4 die Gateisolierschichten 6p und 6n,
die sich unter die Polysiliziumgateelektroden 3p, 3n unter
der dielektrischen Schicht 4 erstrecken, ebenso entfernt
werden, insbesondere, wenn die dielektrische Schicht Siliziumdioxid
aufweist.
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Wenn
die dielektrischen Seitenwandabstandselemente 4'p und 4'n hergestellt
sind, geht der Herstellungsprozess weiter mit der Bildung der stark dotierten
tieferen Teile der Source- und Draingebiete mittels Ionenimplantation,
wobei die dielektrischen Seitenwandabstandselemente 4'p, 4'n als Implantationsmaske
für entsprechende
Implantationsschritte dienen. In 2c sind
die daraus entstehenden Source- und Draingebiete durch die Bezugszeichen 5p und 5n gekennzeichnet.
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In
einem nächsten
Schritt, wie in 2d dargestellt ist, wird eine
Metallschicht 7 auf dem Substrat 1 abgeschieden.
Beispielsweise kann Titan oder Kobalt oder ein anderes hochschmelzendes
Metall, etwa Tantal, Wolfram, Zirkonium, Nickel oder eine Kombination
davon als ein Metall gewählt
werden, um die Metallschicht 7 herzustellen. Aufgrund der Tatsache,
dass die dielektrischen Seitenwandabstandselemente 4'p und 4'n nicht vollständig die
Seitenwände
der Polysiliziumgateelektroden 3p und 3n bedecken,
sondern die oberen Bereiche 3pu, 3nu der Seitenwände der
Polysiliziumgateelektroden 3p und 3n nach den
vorhergehenden anisotropen Ätzschritt
freigelegt sind, geraten Bereiche der Metallschicht 7 mit
den freigelegten oberen Bereichen 3pu und 3nu der
Seitenwände
der Polysiliziumgateelektroden 3p und 3n in Kontakt.
Folglich wird eine Metall- Siliziumgrenzfläche nicht
nur an der oberen Oberfläche 10p, 10n der
Polysiliziumgateelektroden 3p und 3n und den Source-
und Draingebieten 5p und 5n gebildet, sondern
es bildet sich eine Metall-Siliziumgrenzfläche auch an den oberen Bereichen 3pu und 3nu der
Seitenwände
der Polysiliziumgateelektroden 3p und 3n.
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Anschließend wird
in einem folgenden Schritt eine Wärmebehandlung (ungefähr 650°C für Titan,
es können
jedoch andere Temperaturen abhängig
von dem verwendeten Metall gewählt
werden) ausgeführt,
um das Metall und das an den Source- und Draingebieten 5p und 5n und
den Polysiliziumgateelektroden 3p und 3n freigelegte
Silizium in Reaktion zu bringen. Als Folge davon tritt eine vertikale
Diffusion des Polysiliziums und des Silizid bildenden Metalls an
der oberen Oberfläche 10p, 10n der
Polysiliziumgateelektrode 3p und 3n und der Source-
und der Draingebiete 5p und 5n zusammen mit horizontaler
Diffusion an der Metall-Polysiliziumgrenzfläche entsprechend den oberen
Bereichen 3pu, 3nu der Seitenwände der Polysilizumgateelektrode 3p und 3n auf.
Die Wärmebehandlung
führt daher
zu der Bildung von Metallsiliziumverbindungsschichten 8'p und 8'n auf den Polysiliziumgateelektroden 3p und 3n und
den Source- und den Draingebieten 5p und 5n, wie
dies in 2e dargestellt ist. Die Dicken
der Schichten 8'p, 8'n hängt von
der Metallart, der anfänglichen
Schichtdicke der Metallschicht 7 und den Prozessparametern
der Wärmebehandlung
ab. In einer Ausführungsform
kann die Metallschicht 7 eine Deckschicht, beispielsweise
aus Titan oder Titannitrid (nicht gezeigt) erhalten, um die chemische
Reaktion zwischen dem Metall und dem darunter liegenden Silizium
zuverlässiger
zu steuern, wobei die Deckschicht nachteilige Einflüsse der
Umgebung während
der Wärmebehandlung,
etwa die Reaktion mit dem restlichen Sauerstoff mit der Metallsiliziumverbindung,
reduziert.
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Der
Prozess wird dann mit der Entfernung des nicht reagierten Metalls
(und möglicherweise
der Deckschicht) mittels eines Ätzschrittes
fortgesetzt, wobei die Metallsiliziumverbindungsschichten 8'p und 8'n auf den Polysiliziumgateelektroden 3p und 3n und
den Source- und Draingebieten 5p und 5n zurückbleiben.
Beispielsweise kann ein Nassätzschritt ausgeführt werden,
in dem ein Bad aus H2O:H2O2:NH4OH verwendet
wird, das im Wesentlichen nur das nicht reagierte Metall entfernt.
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In 2f ist
das Substrat 1 nach dem Ätzprozess dargestellt. Insbesondere
bedecken, wie in 2f dargestellt ist, die Metallsiliziumverbindungsschichten 8'p und 8'n auf den Polysiliziumgateleitungen 3p und 3n nicht
nur die obere Oberfläche 10p, 10n der
Polysiliziumgateelektroden 3p und 3n, sondern
erstrecken sich so, um die oberen Bereiche der Seitenwände der
Polysiliziumgateelektroden 3p und 3n, die nicht
durch die dielektrischen Seitenwandabstandselemente 4'p, 4'n bedeckt sind,
abzudecken. In einer Ausführungsform
können
die Seitenwandbereiche 3pu, 3nu ungefähr 10 bis
50% der Seitenwandfläche
der Polysiliziumleitungen 3p, 3n einnehmen. Die
Größe der Bereiche 3pu, 3nu kann
durch Steuern des Grades an "Überätzung" eingestellt werden.
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Anschließend wird
eine weitere Wärmebehandlung
durchgeführt,
um die Metallsiliziumverbindung 8'p, 8'n in ein stabileres Metallsilizid
mit geringem Widerstand umzuwandeln. Der Einfachheit halber werden
die gleichen Bezugszeichen 8'p, 8'n verwendet,
um die Metallsiliziumverbindung und das Metallsilizid zu bezeichnen.
Die Temperatur und die Dauer der weiteren Wärmebehandlung können so gewählt werden,
um die Metallsiliziumverbindung im Wesentlichen vollständig in
das Metallsilizid umzuwandeln.
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Folglich
werden Metallsilizidschichten 8'p und 8'n gebildet, die eine Gesamtausdehnung
aufweisen, die deutlich größer ist
als die der Metallsilizidschicht 8p, 8n, die gemäß der konventionellen Herstellungsverfahren
erhalten wird, wie sie in 1d dargestellt
sind. Anders ausgedrückt,
ein deutlich höherer
Anteil des Polysiliziumgatevolumens ist in ein Silizid umgewandelt
im Vergleich zu konventionellen Verfahren auf der Grundlage von nicht
zurückgeätzten Seitenwandabstandselementen,
wodurch ein deutlich verringerter Gatewiderstand erreicht wird.
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Ein
weiterer Vorteil der erfindungsgemäßen Ausführungsformen, die zuvor beschrieben
sind, besteht darin, dass für
sehr kleine Bauteile, und zwar für Bauteile
mit einer Gatelänge
deutlich unter einem Mikrometer die Silizidschichten 8'p und 8'n an den Seitenwänden der
Polysiliziumgateelektroden 3p und 3n sich sogar
verbinden können,
wie dies in 2g gezeigt ist, wodurch eine
homogene Silizidschicht an der entsprechenden Polysiliziumleitung
mit einer signifikant erhöhten
Dicke im Vergleich zu den Metallsilizidschichten auf den Source-
und Draingebieten gebildet wird. In diesem Falle ist der Gesamtwiderstand der
Gatestruktur noch mehr reduziert.
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Einige
Schritte der zuvor beschriebenen Prozesssequenz werden gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung modifiziert. Im Folgenden wird mit Bezug
zu den 3a und 3b ein
Verfahren beschrieben, das sich von den zuvor beschriebenen Verfahren
unterscheidet.
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Beginnend
mit dem CMOS-Bauteil 100, das in 2a gezeigt
ist, wird die dielektrische Schicht 4 gebildet.
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Wie
in 3a dargestellt ist, besitzt die dielektrische
Schicht 4 keine im Wesentlichen gleichförmige Dicke, sondern ist so
abgeschieden, dass glatte Ränder
entsprechend zu den Seitenwänden
der Polysiliziumgateelektroden 3p und 3n erhalten
werden, derart, dass zusätzliche
Bereiche 4'' des dielektrischen
Materials in konformer Weise zu den Seitenwänden der Polysiliziumgateelektroden 3p und 3n angehäuft werden,
im Vergleich zu dem Fall, der zuvor beschrieben ist und mit gestrichelten
Linien gekennzeichnet ist, wobei eine dielektrische Schicht mit einer
im Wesentlichen gleichförmigen
Dicke abgeschieden wird. Beispielsweise können die Abscheideparameter
während
einer CVD (chemische Dampfabscheidung) so gewählt werden, um absichtlich
ein Abscheideprofil zu erhalten, das ähnlich zu der in 3a gezeigten
Struktur "verschmiert" ist.
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3b zeigt
die CMOS-Struktur 100, wobei, wenn die dielektrische Schicht
abgeschieden ist, die Prozesssequenz mit einem Ätzschritt fortgesetzt wird,
um dielektrische Seitenwandabstandselemente 4'p und 4'n in der Art
herzustellen, wie sie in den 2a bis 2g gezeigt
sind. In dem vorliegenden Falle wird jedoch angesichts der Tatsache,
dass Bereiche 4'' aus dielektrischem
Material entsprechend zu den Seitenwänden der Polysiliziumgateelektroden 3p und 3n angehäuft sind,
kein anisotroper Überätzschritt
erforderlich, sondern ein herkömmlicher
isotroper Nassätzschritt
kann ausgeführt
werden. Insbesondere wird der isotrope Ätzvorgang unterbrochen, wenn
die horizontalen Bereiche der dielektrischen Schicht 4 entfernt
sind (d. h. das dielektrische Material auf den Source- und Draingebieten
und der oberen Oberfläche
der Polysiliziumleitungen), so dass dielektrische Bereiche entsprechend
zu den unteren Bereichen der Seitenwände der Polysiliziumgateelektroden 3p und 3n zurückbleiben,
wobei die oberen Bereiche 3pu, 3nu der Seitenwände der
Polysiliziumgateelektroden 3p und 3n freigelegt
sind. Als Folge davon werden dielektrische Seitenwandabstandselemente 4'p und 4'n erhalten,
die denen ähneln, die
gemäß dem in 2 dargestellten Verfahren erhalten werden.
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Wenn
die dielektrischen Seitenwandabstandselemente 4'p und 4'n gebildet sind,
wird die Prozesssequenz fortgesetzt wie im Falle der Ausführungsformen,
die mit Bezug zu den 2a und 2e beschrieben
sind, und es geht weiter, bis Metallsilizidschichten 8'p und 8'n, wie sie in
den 2f und 2e dargestellt
sind, erhalten werden.
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Die
zuletzt genannte Ausführungsform
kann den zuvor beschriebenen Verfahren vorgezogen werden in jenen
Fällen,
in denen das Nassätzen
als geeigneter als das Trockenätzen
erscheint.
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Zusammenfassend
erlaubt die vorliegende Erfindung das Bilden vertiefter Seitenwandabstandselemente,
d. h. von Seitenwandabstandselementen, die lediglich den unteren
Teil der Seitenwände
der Polysiliziumgateelektroden bedecken. Anzumerken ist, dass die
bisher beschriebenen Polysiliziumgateelektroden beliebige Silizium
enthaltende Leitungen darstellen können, so dass die vertieften
Seitenwandabstandselemente an beliebigen Siliziumleitungen gebildet
werden können.
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Ferner
erlaubt das Verfahren der vorliegenden Erfindung, dass größere Bereiche
der Polysiliziumgateelektroden und/oder von Siliziumleitungen im Vergleich
zu bekannten Verfahren in ein Silizid umgewandelt werden können, wodurch
ein deutlich reduzierter Leitungswiderstand erreicht wird, insbesondere,
wenn äußerst schmale
Leitungen in fortschrittlichen Halbleiterbauteilen betrachtet werden.
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Schließlich kann
der Prozess gemäß der vorliegenden
Erfindung in einfacher Weise in bestehende Prozessabläufe ohne
Einführung
zusätzlicher Kosten
und/oder Komplexität
implementiert werden.