DE10239835A1

DE10239835A1 - Integrierte Schaltungsanordnung mit einem integrierten Multiplexer

Info

Publication number: DE10239835A1
Application number: DE2002139835
Authority: DE
Inventors: Daniel Kehrer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-08-29
Filing date: 2002-08-29
Publication date: 2004-03-18

Abstract

Integrierte Schaltungsanordnung mit einem integrierten Multiplexer. Die Erfindung schafft eine integrierte Schaltungsanordnung (100) mit einem integrierten Multiplexer, die einen Taktteiler (101) aufweist, der derart eingerichtet ist, dass er aus einem ersten Takt eine Mehrzahl von zweiten Takten erzeugt, die eine vorgebbare Phasenlage zueinander aufweisen. Ferner weist die integrierte Schaltungsanordnung (100) eine Multiplexerstufe (103) und einen Pulsgenerator (102) auf, der zwischen den Taktteiler (101) und die Multiplexerstufe (103) geschaltet ist und welcher Pulsgenerator (102) derart eingerichtet ist, dass er aus dem ersten Takt und der Mehrzahl von zweiten Takten, eine Mehrzahl von dritten Takten erzeugt, welche eine vorgebbare Phasenlage zueinander haben und mittels derer die Multiplexerstufe (103) steuerbar ist.

Description

Die Erfindung betrifft eine integrierte Schaltungsanordnung mit einem integrierten Multiplexer.
Ein Multiplexer ist eine elektronische Schaltung bzw. Baugruppe, die aus einer bestimmten Anzahl an seinen Eingängen anliegender Eingangssignale jeweils eines auswählt und an seinen Ausgang schaltet. D.h. aus einer Mehrzahl von parallel an den Multiplexer angelegten Eingangssignalen, welche an der Mehrzahl von Eingängen anliegen, wird ein Ausgangssignal erzeugt. Die Auswahl erfolgt dabei mittels eines Steuersignals.
Die Grundform eines Multiplexers ist ein 2:1 Multiplexer, welcher aus zwei Eingangssignalen, welche an zwei parallele Eingangskanäle angelegt sind, ein Signal erzeugt, welches über einen Ausgangskanal übertragen wird. Bezugnehmend auf 4 wird der Aufbau eines 2:1 Multiplexers gemäß dem Stand der Technik detaillierter erläutert.
Ein erster Daten-Eingang 24 ist mit dem Gate eines ersten Transistors 25 gekoppelt, dessen erster Source/Drain-Bereich mit einem ersten Knoten 26 gekoppelt ist und dessen zweiter Source/Drain-Bereich mit einem zweiten Knoten 27 gekoppelt ist. Der erste Knoten 26 ist mit einem ersten Source/Drain-Bereich eines zweiten Transistors 28 gekoppelt. Das Gate des zweiten Transistors 28 ist mit einem zweiten Daten-Eingang 29 gekoppelt, welcher differentiell zum ersten Daten-Eingang 24 ist. Im Rahmen dieser Anmeldung wird unter zwei differentiellen Datenanschlüssen verstanden, dass, wenn an einem Datenanschluss ein Signal anliegt, an dem zu diesem differentiellen Datenanschluss das inverse Signal anliegt. Ein zweiter Source/Drain-Bereich des zweiten Transistors 28 ist mit einem sechsten Knoten 30 gekoppelt. Ferner ist der erste Knoten 26 mit einem ersten Source/Drain-Bereich eines dritten Transistors 31 gekoppelt. Das Gate des dritten Transistors 31 ist mit einem ersten Takt-Eingang 32 gekoppelt. Der zweite Source/Drain-Bereich des dritten Transistors 31 ist mit einem dritten Knoten 33 gekoppelt. Der dritte Knoten 33 ist mit einem Anschluss einer Stromquelle 35 und mit einem ersten Source/Drain-Bereich eines vierten Transistors 36 gekoppelt. Das Gate des vierten Transistors 36 ist mit einem zweiten Takt-Eingang 37, welcher zweite Takt-Eingang 37 differentiell zu dem ersten 32 Takt-Eingang ist, gekoppelt. Der zweite Source/Drain-Bereich des vierten Transistors 37 ist mit einem vierten Knoten 38 gekoppelt. Der vierte Knoten 38 ist mit einem ersten Source/Drain-Bereich eines fünften Transistors 39 und mit einem ersten Source/Drain-Bereich eines sechsten Transistors 40 gekoppelt. Das Gate des fünften Transistors 39 ist mit einem dritten Daten-Eingang 41 gekoppelt. Ein zweiter Source/Drain-Bereich des fünften Transistors 39 ist mit einem fünften Knoten 42 gekoppelt. Das Gate des sechsten Transistors 40 ist mit einem vierten Daten-Eingang 43 gekoppelt, welcher zu dem dritten Daten-Eingang 41 differentiell ist. Ein zweiter Source/Drain-Bereich des sechsten Transistors 40 ist mit einem siebten Knoten 44 gekoppelt.
Der zweite Knoten 27 ist mit dem fünften Knoten 42 gekoppelt. Ferner ist der zweite Knoten 27 mittels einer ersten Impedanz 45 an einen Anschluss einer Spannungsquelle 66 gekoppelt.
Der sechste Knoten 30 ist mit dem siebten Knoten 44 gekoppelt. Ferner ist der sechste Knoten mittels einer zweiten Impedanz 46 an den Anschluss der Spannungsquelle 66 gekoppelt.
Der fünfte Knoten 42 ist mit einem ersten Ausgang des 2:1 Multiplexers gekoppelt und der sechste Knoten 30 ist mit einem zweiten Ausgang des 2:1 Multiplexers gekoppelt. Die Signale, welche an dem ersten Ausgang des 2:1 Multiplexers und an dem zweiten Ausgang des 2:1 Multiplexers anliegen sind zueinander differentiell.
Der 2:1 Multiplexer erzeugt aus zwei Signalen, welche an zwei parallelen Eingangsanschlüssen des 2:1 Multiplexers anliegen, ein Signal, welches an einen seriellen Ausgangsanschluss des 2:1 Multiplexers anliegt und welches dann über eine Übertragungsleitung übertragen werden kann.
Zum Erzeugen eines Signals aus mehr als zwei Signalen, welche an parallelen Anschlüssen anliegen, werden gemäß dem Stand der Technik mehrere 2:1 Multiplexer in einer baumartigen Struktur hintereinander geschaltet. Da die einzelnen Multiplexerstufen im Allgemeinen übereinander angeordnet werden, wird auch von einer gestapelten gestapelten Struktur gesprochen. Eine schematische Anordnung einer solchen baumartigen Struktur für einen 4:1 Multiplexer gemäß dem Stand der Technik ist in 5 dargestellt. Die Anordnung weist einen 1:2 Taktteiler 50, einen ersten 2:1 Multiplexer 51, einen zweiten 2:1 Multiplexer 52, ein Master/Slave Flip-Flop (MS-FF) 53, ein Master/Slave/Master Flip-Flop (MSM-FF) 54 und einen dritten 2:1 Multiplexer 55 auf.
Der 1:2 Taktteiler 50 weist einen Eingangsanschluss, welcher mit einen Primärtaktgeber gekoppelt ist, welcher dem 1:2 Taktteiler 50 einen Primärtakt CLK bereitstellt, und einen Ausgangsanschluss auf, mittels welchem der 1:2 Taktteiler 50 einen aus dem Primärtakt erzeugten Ausgangstakt CLK/2 bereitstellt, welcher die halbe Frequenz wie der Primärtakt aufweist.
Der erste 2:1 Multiplexer 51 und der zweite 2:1 Multiplexer 52 bilden eine erste Stufe des 4:1 Multiplexers. Der erste 2:1 Multiplexer 51 weist einen Taktsignaleingang auf, welcher mit dem Ausgangsanschluss des 1:2 Taktteiler 50 gekoppelt ist. Ferner weist der erste 2:1 Multiplexer 51 parallele Datensignaleingänge D1, D1 und D3, D3 auf, wobei die Datensignaleingänge D1 und D1 bzw. D3 und D3 zueinander differentiell sind. Der erste 2:1 Multiplexer 51 weist einen Ausgangsanschluss auf, an dem ein erstes Datensignal anliegt.
Der zweite 2:1 Multiplexer 52 weist einen Taktsignaleingang auf, welcher mit dem Ausgangsanschluss des 1:2 Taktteiler 50 gekoppelt ist. Ferner weist der zweite 2:1 Multiplexer 52 parallele Datensignaleingänge D2, D2 und D4, D4 auf, wobei die Datensignaleingänge D2 und D2 bzw. D4 und D4 zueinander differentiell sind. Der zweite 2:1 Multiplexer 52 weist einen Ausgangsanschluss auf, an dem ein zweites Datensignal anliegt.
Das MS-FF 53 weist einen ersten Eingangsanschluss auf, welcher mit dem Ausgang des ersten Multiplexers 51 gekoppelt ist. Ferner weist es einen zweiten Eingangsanschluss auf, welcher mit dem Primärtaktgeber gekoppelt ist und mittels welchem dem MS-FF 53 der Primärtakt CLK bereitgestellt wird. Das MS-FF 53 weist ferner einen Ausgangsanschluss auf.
Das MSM-FF 54 weist einen ersten Eingangsanschluss auf, welcher mit dem seriellen Ausgang des zweiten Multiplexers 52 gekoppelt ist. Ferner weist es einen zweiten Eingangsanschluss auf, welcher mit dem Primärtaktgeber gekoppelt ist und mittels welchem dem MSM-FF 54 der Primärtakt CLK bereitgestellt wird. Das MSM-FF 54 weist ferner einen Ausgangsanschluss auf.
Der dritte 2:1 Multiplexer 55 weist einen ersten Daten-Eingangsanschluss auf, welcher mit dem Ausgangsanschluss des MS-FF 53 gekoppelt ist und welcher einen ersten Dateneingang des dritten 2:1 Multiplexers 55 darstellt. Ferner weist der dritte 2:1 Multiplexer 55 einen zweiten Daten-Eingangsanschluss auf, welcher mit dem Ausgangsanschluss des MSM-FF 54 gekoppelt ist und welcher einen zweiten Dateneingang des dritten 2:1 Multiplexers 55 darstellt. Ein Takt-Eingang des dritten 2:1 Multiplexers 55 ist mit dem Primärtaktgeber gekoppelt. Über diesen Takt-Eingang wird dem dritten 2:1 Multiplexer 55 das Primärtaktsignal CLK bereitgestellt. Der dritte 2:1 Multiplexer 55 weist ferner einen Datenausgangsanschluss auf. An dem Datenausgangsanschluss stellt der dritte 2:1 Multiplexers 55 ein Datenausgangssignal bereit, welches das Datenausgangssignal des 4:1 Multiplexers darstellt.
Das Stapeln von Multiplexern bei einem 4:1 Multiplexer gemäß dem Stand der Technik, welcher auf einem Chip realisiert ist, führt zu mehreren Nachteilen. Ein Nachteil ist, dass die drei 2:1 Multiplexer des 4:1 Multiplexers gemäß dem Stand der Technik alle mit je einer Stromversorgung versehen werden müssen, welche mit auf dem Chip angeordnet sind. Die Stromversorgungen nehmen eine große Fläche in Anspruch. Dadurch wird die für integrierte Schaltungen auf einem Wafer zur Verfügung stehende Fläche reduziert, was die Anzahl der integrierten Schaltungsanordnungen, welche auf einem Wafer angeordnet werden können, senkt, wodurch sich die Produktionskosten für die einzelne integrierte Schaltung erhöhen. Ferner wird der Stromverbrauch der Schaltungsanordnung gesenkt.
Ein weiteres Problem ist eine hohe Anforderung an eine Synchronisation der Datensignale und der Taktsignale bei einem Multiplexer gemäß dem Stand der Technik. Es darf keine große Phasenverschiebung zwischen Daten- und Taktsignal auftreten, da sonst Takt- und Datensignale zeitlich nicht mehr zueinander passen, wodurch ein Multiplexbetrieb gestört würde.
Der Erfindung liegt das Problem zugrunde die von einem 4:1 Multiplexer benötigte Fläche zu reduzieren.
Dieses Problem wird durch eine Vorrichtung gemäß dem unabhängigen Patentanspruch gelöst.
Eine erfindungsgemäße integrierte Schaltungsanordnung mit einem integrierten Multiplexer weist einen Taktteiler, welcher derart eingerichtet ist, dass er aus einem ersten Takt eine Mehrzahl von zweiten Takten erzeugt, welche eine vorgebbare, vorzugsweise feste Phasenlage zueinander aufweisen, und eine Multiplexerstufe auf. Zusätzlich weist die integrierte Schaltungsanordnung mit einem integrierten Multiplexer einen Pulsgenerator auf, welcher zwischen den Taktteiler und die Multiplexerstufe geschaltet ist und welcher Pulsgenerator derart eingerichtet ist, dass er aus dem ersten Takt und der Mehrzahl von zweiten Takten, eine Mehrzahl von dritten Takten erzeugt, welche eine vorgebbare, vorzugsweise feste Phasenlage zueinander haben und mittels derer die Multiplexerstufe steuerbar ist.
Eine erfindungsgemäße integrierte Schaltungsanordnung mit einem integrierten Multiplexer ist derart ausgebildet, dass mittels ihr ein Multiplexer mit mehr als zwei Daten-Eingangsanschlüssen einstufig realisiert werden kann. Eine baumartige Struktur, wie sie bei einem Multiplexer gemäß dem Stand der Technik verwendet wird, ist erfindungsgemäß nicht mehr erforderlich. Zusätzlich wird in der erfindungsgemäßen Schaltungsanordnung die Multiplexerstufe mittels einer einzigen Stromquelle versorgt. Die Reduktion der Anzahl von Stromquellen bei einem Multiplexer mit mehr als zwei Daten-Eingangsanschlüssen senkt den Platzbedarf der integrierten Schaltungsanordnung und verringert dadurch die Kosten der Produktion. Auch ist die Leistungsaufnahme der erfindungsgemäßen integrierten Schaltungsanordnung mit einem integrierten Multiplexer mit mehr als zwei Daten-Eingangsanschlüssen gegenüber einer integrierten Schaltungsanordnung mit einem integrierten Multiplexer mit mehr als zwei Daten-Eingangsanschlüssen gemäß dem Stand der Technik geringer. Die geringere Leistungsaufnahme führt zu einer geringeren Aufheizung der integrierten Schaltungsanordnung.
Zusätzlich ist bei der erfindungsgemäßen integrierten Schaltungsanordnung mit einem integrierten Multiplexer das Problem der Synchronisation zwischen den Datensignalen der Multiplexerstufe und den Taktsignalen der taktgebenden Einheit geringer. Die erfindungsgemäße integrierte Schaltungsanordnung mit einem integrierten Multiplexer ist gegenüber Verschiebungen der Phasenlage dieser beiden Signale wegen der geringen Zeitdauer der Taktsignale nur im geringeren Maße anfällig als ein Multiplexer gemäß dem Stand der Technik.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Im Weiteren wird die erfindungsgemäße integrierte Schaltungsanordnung mit einem Multiplexer näher beschrieben.
Vorzugsweise weist der Pulsgenerator eine UND-Verknüpfungsstufe auf, welche derart eingerichtet ist, dass sie die Mehrzahl an dritten Takten erzeugt.
Vorzugsweise ist der Taktteiler derart eingerichtet, dass er genau zwei zweite Takte mit vorgebbarer, vorzugsweise fester Phasenlage zueinander erzeugt.
Ferner vorzugsweise ist der Taktteiler ein Q/I-Taktteiler.
Ferner vorzugsweise erzeugt der Pulsgenerator genau vier dritte Takte mit fester Phasenlage.
Ferner vorzugsweise sind die zwei zweiten Takte um eine Phase von π des ersten Taktes zueinander verschoben. D.h. die Phasenverschiebung zwischen einem ersten zweiten Takt und einem zweiten zweiten Takt beträgt vorzugsweise 180°, d.h. einen halben Takt, des ersten Taktes. Oder anders ausgedrückt, da die zweiten Takte die doppelte Periodendauer des ersten Taktes aufweisen, sind die zweiten Takte Taktsignale, welche um π/2 gegeneinander verschoben sind.
Ferner vorzugsweise sind die vier dritten Takte um eine Phase von π des ersten Taktes zueinander verschoben. D.h. ein zweiter dritter Takt ist gegenüber einem ersten dritten Takt vorzugsweise um eine Phase von π oder anders ausgedrückt um 180° des ersten Taktes verschoben. Ein dritter dritter Takt ist gegenüber einem zweiten dritten Takt vorzugsweise um eine Phase von π des ersten Taktes verschoben und ein vierter dritter Takt ist gegenüber einem dritten dritten Takt vorzugsweise um eine Phase von π des ersten Taktes verschoben.
Vorzugsweise ist der integrierte Multiplexer ein einstufiger 4:1 Multiplexer.
Ferner vorzugsweise wird jeweils einer der vier dritten Takte als Steuersignal für jeweils einen der vier Eingängen des 4:1 Multiplexers verwendet.
Vorzugsweise weist die integrierte Schaltungsanordnung genau eine Stromquelle auf, welche die Multiplexerstufe mit Strom versorgt.
Ferner vorzugsweise beträgt die erste Taktfrequenz 15 GHz.
Vorzugsweise sind Transistoren der Multiplexerstufe CMOS-Transistoren.
Eine erfindungsgemäße integrierte Schaltungsanordnung mit einem integrierten 4:1 Multiplexer ist mittels einer Multiplexerstufe realisiert. Eine baumartige Struktur, wie sie bei einem 4:1 Multiplexer gemäß dem Stand der Technik verwendet wird, ist erfindungsgemäß nicht mehr erforderlich. Zusätzlich wird in der erfindungsgemäßen Schaltungsanordnung die 4:1 Multiplexerstufe mittels einer einzigen Stromquelle versorgt. Die Anzahl von Stromquellen senkt den Platzbedarf der integrierten Schaltungsanordnung und verringert die Kosten der Produktion. Auch ist die Leistungsaufnahme der erfindungsgemäßen integrierten Schaltungsanordnung mit einem integrierten 4:1 Multiplexer gegenüber einer integrierten Schaltungsanordnung mit einem integrierten 4:1 Multiplexer gemäß dem Stand der Technik um etwa 50% geringer.
Ein Ausführungsbeispiel der Erfindung ist in den Figuren dargestellt und wird im Weiteren näher erläutert.
Es zeigen:
1 ein schematisches Blockschaltbild einer erfindungsgemäßen integrierten Schaltungsanordnung mit einem einstufigen 4:1 Multiplexer;
2 ein schematisches Schaltbild eines erfindungsgemäßen 4:1 Multiplexers;
3 ein schematisches Signalverlaufs-Diagramm der erfindungsgemäßen integrierten Schaltungsanordnung mit einem 4:1 Multiplexer;
4 ein schematisches Schaltbild eines 2:1 Multiplexers gemäß dem Stand der Technik; und
5 einen schematischen Aufbau eines 4:1 Multiplexers gemäß dem Stand der Technik.
Bezugnehmend auf 1 wird eine integrierte Schaltungsanordnung mit integriertem Multiplexer gemäß einem Ausführungsbeispiel der Erfindung näher beschrieben.
Die integrierte Schaltungsanordnung 100 weist einen Q/I-Taktteiler 101 einen Pulsgenerator 102 und eine 4:1 Multiplexerstufe 103 auf. Der Q/I-Taktteiler 101 weist einen Eingangsanschluss 104 und einen ersten Ausgangsanschluss 106 und einen zweiten Ausgangsanschluss 107 auf. Der Eingangsanschluss 104 ist mit einer taktgebenden Einheit 105 gekoppelt und dient dem Zuführen eines Primär-Eingangstaktes, aus welchem der Q/I-Taktteiler 101 einen ersten Ausgangstakt CLK/2-I und einen zweiten Ausgangstakt CLK/2-Q erzeugt. Der erste Ausgangstakt CLK/2-I bzw. der zweite Ausgangstakt CLK/2-Q liegen an dem ersten Ausgangsanschluss 106 bzw. dem zweiten Ausgangsanschluss 107 an. Der erste Ausgangstakt CLK/2-I ist gegenüber dem zweiten Ausgangstakt CLK/2-Q um –π des Primär-Eingangstaktes verschoben, wobei sowohl der erste Ausgangstakt CLK/2-I als auch der zweite Ausgangstakt CLK/2-Q die halbe Frequenz, d.h. die doppelte Periode, des Primär-Eingangstaktes aufweisen. D.h. der zweite Ausgangstakt CLK/2-Q ist gegenüber dem ersten Ausgangstakt um eine Phase von π oder anders ausgedrückt um 180° des ersten Taktes verschoben. Da die beiden Ausgangstakte CLK/2-I und CLK/2-Q die halbe Frequenz wie der Primär-Eingangstakt haben weisen die beiden Ausgangstakte eine Phasenverschiebung von π/2 ihrer eigenen Periode gegeneinander auf.
Der Pulsgenerator 102 weist einen zweiten Eingangsanschluss 108, einen dritten Eingangsanschluss 109 und einen vierten Eingangsanschluss 110 auf. Weiterhin weist er einen dritten Ausgangsanschluss 111, einen vierten Ausgangsanschluss 112, einen fünften Ausgangsanschluss 113 und einen sechsten Ausgangsanschluss 114 auf. Der zweite Eingangsanschluss 108 ist mit dem ersten Ausgangsanschluss 106 gekoppelt, der dritte Eingangsanschluss 109 ist mit dem zweiten Ausgangsanschluss 107 gekoppelt und der vierte Eingangsanschluss 110 ist mit der taktgebenden Einheit 105 gekoppelt. Der Pulsgenerator 102 erzeugt mittels einer UND-Verknüpfung der drei Taktsignale, CLK/2-I, CLK/2-Q und dem Primär-Eingangstakt-Signal, welche an seinen drei Eingangsanschlüssen 108, 109 und 110 anliegen, vier Ausgangssignale Takt1, Takt2, Takt3 bzw. Takt4, welche an den vier Ausgangsanschlüssen 111, 112, 113 bzw. 114 anliegen.
Die 4:1 Multiplexerstufe weist einen fünften Takt-Eingangsanschluss 115, einen sechsten Takt-Eingangsanschluss 116, einen siebten Takt-Eingangsanschluss 117 und einen achten Takt-Eingangsanschluss 118 auf. Diese Takt-Eingangsanschlüsse 115, 116, 117 bzw. 118 sind mit den vier Ausgangsanschlüssen 111, 112, 113 bzw. 114 des Pulsgenerators gekoppelt. Ferner weist die 4:1 Multiplexerstufe einen neunten Daten-Eingangsanschluss 119, einen zehnten Daten-Eingangsanschluss 120, einen elften Daten-Eingangsanschluss 121 und einen zwölften Daten-Eingangsanschluss 122 auf. Diese vier Daten-Eingangsanschlüsse 119, 120, 121 und 122 bilden Dateneingänge des 4:1 Multiplexers. Mittels dieser Dateneingänge werden dem 4:1 Multiplexer vier differentielle Datensignale D1, D1; D2, D2; D3, D3 und D4, D4 zugeführt, aus welchen die 4:1 Multiplexerstufe ein Daten-Ausgangssignal Q, Q erzeugt, welches am siebten seriellen Ausgangsanschluss 123 anliegt.
Bezugnehmend auf 2 wird der Aufbau der erfindungsgemäßen 4:1 Multiplexerstufe detailliert erläutert. Ein erster Daten-Eingang 224 ist mit dem Gate eines ersten Transistors 225 gekoppelt, dessen erster Source/Drain-Bereich mit einem ersten Knoten 226 gekoppelt ist und dessen zweiter Source/Drain-Bereich mit einem zweiten Knoten 227 gekoppelt ist. Der erste Knoten 226 ist mit einem ersten Source/Drain-Bereich eines zweiten Transistors 228 gekoppelt. Das Gate des zweiten Transistors 228 ist mit einem zweiten Daten-Eingang 229 gekoppelt, welcher differentiell zum ersten Daten-Eingang 224 ist. Differentiell zueinander heißt, dass, wenn ein Signal an einem ersten Anschluss anliegt, an einem zweiten zu diesem ersten Anschluss differentiellen Anschluss das inverse Signal anliegt. Ein zweiter Source/Drain-Bereich des zweiten Transistors 228 ist mit einem sechsten Knoten 230 gekoppelt. Ferner ist der erste Knoten 226 mit einem ersten Source/Drain-Bereich eines dritten Transistors 231 gekoppelt. Das Gate des dritten Transistors 231 ist mit einem ersten Takt-Eingang 232 gekoppelt. Der zweite Source/Drain-Bereich des dritten Transistors 231 ist mit einem dritten Knoten 233 gekoppelt. Der dritte Knoten 233 ist mit einem achten Knoten 234 gekoppelt. Der achte Knoten 234 ist mit einem Anschluss einer Stromquelle 235 und mit einem ersten Source/Drain-Bereich eines vierten Transistors 236 gekoppelt. Das Gate des vierten Transistors 236 ist mit einem zweiten Takt-Eingang 237 gekoppelt. Der zweite Source/Drain-Bereich des vierten Transistors 237 ist mit einem vierten Knoten 238 gekoppelt. Der vierte Knoten 238 ist mit einem ersten Source/Drain- Bereich eines fünften Transistors 239 und mit einem ersten Source/Drain-Bereich eines sechsten Transistors 240 gekoppelt. Das Gate des fünften Transistors 239 ist mit einem dritten Daten-Eingang 241 gekoppelt. Ein zweiter Source/Drain-Bereich des fünften Transistors 239 ist mit einem fünften Knoten 242 gekoppelt. Das Gate des sechsten Transistors 240 ist mit einem vierten Daten-Eingang 243 gekoppelt, welcher zu dem dritten Daten-Eingang 241 differentiell ist. Ein zweiter Source/Drain-Bereich des sechsten Transistors 240 ist mit einem siebten Knoten 244 gekoppelt.
Der zweite Knoten 227 ist mit dem fünften Knoten 242 gekoppelt. Ferner ist der zweite Knoten 227 mittels einer ersten Impedanz 245 an einen Anschluss einer Spannungsquelle 266 gekoppelt.
Der sechste Knoten 230 ist mit dem siebten Knoten 244 gekoppelt. Ferner ist der sechste Knoten mittels einer zweiten Impedanz 246 an den Anschluss der Spannungsquelle 266 gekoppelt.
Ein fünfter Daten-Eingang 247 ist mit dem Gate eines siebten Transistors 248 gekoppelt, dessen erster Source/Drain-Bereich mit einem neunter Knoten 249 gekoppelt ist und dessen zweiter Source/Drain-Bereich mit einem zehnten Knoten 250 gekoppelt ist. Der zehnte Knoten 250 ist mit dem fünften Knoten 252 gekoppelt. Der neunte Knoten 249 ist mit einem ersten Source/Drain-Bereich eines achten Transistors 251 gekoppelt. Das Gate des achten Transistors 251 ist mit einem sechsten Daten-Eingang 252 gekoppelt, welcher differentiell zum fünften Daten-Eingang 247 ist. Ein zweiter Source/Drain-Bereich des achten Transistors 251 ist mit einem elften Knoten 253 gekoppelt. Der elfte Knoten 253 ist mit dem siebten Knoten 244 gekoppelt. Ferner ist der neunte Knoten 249 mit einem ersten Source/Drain-Bereich eines neunten Transistors 254 gekoppelt. Das Gate des neunten Transistors 254 ist mit einem dritten Takt-Eingang 255 gekoppelt. Der zweite Source/Drain-Bereich des neunten Transistors 254 ist mit einem zwölften Knoten 256 gekoppelt. Der zwölfte Knoten 256 ist mit dem achten Knoten 234 gekoppelt. Der zwölfte Knoten 256 ist mit einem ersten Source/Drain-Bereich eines zehnten Transistors 257 gekoppelt. Das Gate des zehnten Transistors 257 ist mit einem vierten Takt-Eingang 258 gekoppelt. Der zweite Source/Drain-Bereich des zehnten Transistors 257 ist mit einem dreizehnten Knoten 259 gekoppelt. Der dreizehnte Knoten 259 ist mit einem ersten Source/Drain-Bereich eines elften Transistors 260 und mit einem ersten Source/Drain-Bereich eines zwölften Transistors 261 gekoppelt. Das Gate des elften Transistors 260 ist mit einem siebten Daten-Eingang 262 gekoppelt. Ein zweiter Source/Drain-Bereich des elften Transistors 260 ist mit einem vierzehnten Knoten 263 gekoppelt. Der vierzehnte Knoten 263 ist mit dem zehnten Knoten 250 gekoppelt. Das Gate des zwölften Transistors 261 ist mit einem achten Daten-Eingang 264 gekoppelt, welcher zu dem siebten Daten-Eingang 262 differentiell ist. Ein zweiter Source/Drain-Bereich des zwölften Transistors 261 ist mit einem fünfzehnten Knoten 265 gekoppelt. Der fünfzehnte Knoten 265 ist mit dem elften Knoten 253 gekoppelt.
Der vierzehnte Knoten 263 ist mit einen Ausgangsanschluss des 4:1 Multiplexers gekoppelt und der fünfzehnte Knoten 265 ist mit einem zweiten Ausgangsanschluss des 4:1 Multiplexers gekoppelt. Die Signale welche an dem ersten Ausgangsanschluss des 4:1 Multiplexers und dem zweiten Ausgangsanschluss der 4:1 Multiplexers anliegen sind differentiell zueinander.
In den beschriebenen Ausführungsbeispiel weisen die erste Impedanz 245 und die zweite Impedanz 246 einen Wert von 70 Ω bei einer Induktivität von 0,25 nH auf. Die Impedanzen können z.B. Widerstände, Widerstände, welche in Serie mit einer Induktivität geschaltet sind, oder MOS-Transistoren, sein. Der von der Stromquelle 235 zur Verfügung gestellte Strom beträgt 6 mA. Die von der Spannungsquelle 266 bereitgestellte Spannung beträgt 1,5 V. Der Primärtakt weist eine Frequenz von 15 GHz auf. Der erste 225, zweite 228, fünfte 239, sechste 240, siebte 248, achte 251, elfte 260 und der zwölfte Transistor 261 weisen eine Gatelänge von 120 nm und eine Gateweite von 20 μm auf, während der dritte 231, der vierte 236, der neunte 254 und der zehnte Transistor 257 eine Gatelänge von 120 nm und deine Gateweite von 30 μm aufweisen.
Bezugnehmend auf 3 ist der zeitliche Verlauf der Signale in der erfindungsgemäßen integrierten Schaltungsanordnung im Detail dargestellt.
In der ersten Zeile von oben ist schematisch der zeitliche Verlauf des ersten Datensignals D1 und des hierzu differenziellen Datensignal D1 dargestellt.
In der zweiten Zeile von oben ist schematisch der zeitliche Verlauf des zweiten Datensignals D2 und des hierzu differenziellen Datensignal D2 dargestellt.
In der dritten Zeile von oben ist schematisch der zeitliche Verlauf des dritten Datensignals D3 und des hierzu differenziellen Datensignal D3 dargestellt.
In der vierten Zeile von oben ist schematisch der zeitliche Verlauf des vierten Datensignals D4 und des hierzu differenziellen Datensignal D4 dargestellt.
Die in den ersten vier Zeilen der 3 dargestellten Datensignale sind jeweils um eine Phase von π des Primärtaktes gegeneinander verzögert und die Zeitdauer der Datensignale D1, D2, D3 und D4 sind jeweils zwei Perioden des Primärtaktsignals CLK. Ferner sind die vier Datensignale D1, D2, D3 bzw. D4 die Datensignale, welche an den Daten-Eingängen 224, 241, 247 bzw. 262 des 4:1 Multiplexers angelegt sind. Die hierzu differentiellen Datensignale D1, D2, D3 bzw. D4 sind die Datensignale, welche an den Daten-Eingängen 229, 243, 252 bzw. 264 des 4:1 Multiplexers angelegt sind.
In der fünften Zeile von oben ist schematisch der zeitliche Verlauf des Primärtaktsignals CLK, welches als Eingangssignal für den Q/I-Taktteiler dient dargestellt.
In der sechsten Zeile von oben ist schematisch der zeitliche Verlauf des ersten Ausgangssignals CLK/2-I und des zweiten Ausgangssignals CLK/2-Q des Q/I-Taktteilers dargestellt. Diese beiden Ausgangssignale sind um eine Phase von n des Primärtaktsignals CLK gegeneinander verschoben und weisen die halbe Frequenz oder anders ausgedrückt die doppelte Periode des Primärtaktsignals CLK auf.
In der siebten bis zehnten Zeile von oben sind vier Ausgangssignale Takt1, Takt2, Takt3 bzw. Takt4 des Pulsgenerators dargestellt, welches die Taktsignale sind, welche an den vier Takteingängen 232, 234, 255 bzw. 258 des 4:1 Multiplexers angelegt sind. Die vier Ausgangssignale Takt1, Takt2, Takt3 und Takt4 werden mittels einer UND-Verknüpfung des Primärtaktsignals und der beiden Ausgangssignale CLK/2-I und CLK/2-Q, welche mittels des Q/I-Taktteilers erzeugt werden, erzeugt.
In der elften Zeile von oben in der 3 ist schematisch der Verlauf der Signale am ersten Ausgangsanschluss und der Signale am zweiten Ausgangsanschluss, welche differentiell zu den Signalen am ersten Ausgangsanschluss sind, des 4:1 Multiplexers dargestellt. Man erkennt, dass das erste Datensignal D1 genau dann am Ausgang anliegt, wenn das erste Taktsignal Takt1 an dem 4:1 Multiplexer anliegt. Das zweite Datensignal D2 liegt genau dann am Ausgang an, wenn das zweite Taktsignal Takt2 an dem 4:1 Multiplexer anliegt. Das dritte Datensignal D3 liegt genau dann am Ausgang an, wenn das dritte Taktsignal Takt3 an dem 4:1 Multiplexer anliegt. Das vierte Datensignal D4 liegt genau dann am Ausgang an, wenn das vierte Taktsignal Takt4 an dem 4:1 Multiplexer anliegt.
Damit wird die Parallel/Seriell-Wandlung der an den vier Eingängen parallel anliegenden Signale, anders ausgedrückt das Zusammenführen der vier Eingangssignale zu einem gemeinsamen Ausgangssignal, welches an dem Ausgang des 4:1 Multiplexers bereitgestellt wird, erreicht. Damit ist die Multiplexer-Funktionalität realisiert.
An 3 wird auch ersichtlich, dass der erfindungsgemäße 4:1 Multiplexer gegenüber einer relativen Phasenverschiebung der Datensignale zu den Taktsignalen weniger anfällig ist, als ein 4:1 Multiplexer gemäß dem Stand der Technik. Da die Datensignale D1, D2, D3 und D4 die vierfache Periodendauer wie die verwendeten Taktsignale Takt1, Takt2, Takt3 und Takt4 aufweisen, ist eine Phasenverschiebung zwischen den Datensignalen und den Taktsignalen weniger kritisch als bei einem 4:1 Multiplexer gemäß dem Stand der Technik.
Zusammenfassend wird mittels der Erfindung eine integrierte Schaltungsanordnung geschaffen, welche einen 4:1 Multiplexer aufweist. Dieser 4:1 Multiplexer ist ein einstufiger Multiplexer, während gemäß dem Stand der Technik ein 4:1 Multiplexer aus drei baumartig miteinander gekoppelten 2:1 Multiplexern aufgebaut ist. Die erfindungsgemäße integrierte Schaltungsanordnung ist eine Schaltungsanordnung mit geringem Bedarf an elektrischer Leistung und ist zum multiplexen von vier Datensignalen auf ein Datensignal bis hin zu höchsten Datenraten (Gigabit-Schaltungen) in beliebigen Halbleitertechnologien, wie z.B. SiGe, InP, GaAs oder andere Verbindungshalbleiter, geeignet.
In dem erfindungsgemäßen Ausführungsbeispiel weist die gesamte Multiplexerstufe (einstufiger 4:1 Multiplexer) nur eine Stromversorgung auf, wodurch die integrierte Schaltungsanordnung gegenüber dem Stand der Technik verkleinert werden kann.
In der erfindungsgemäßen Schaltungsanordnung ist ferner zum Erzielen einer gleichen Funktionalität die Gesamtzahl von Bauteilen geringer als in einer Schaltungsanordnung gemäß dem Stand der Technik, dies führt zu einem geringeren Leistungsverbrauch der erfindungsgemäßen Schaltungsanordnung mit einem 4:1 Multiplexer gegenüber einer Schaltungsanordnung mit einem 4:1 Multiplexer gemäß dem Stand der Technik.
Die erfindungsgemäße Schaltung kann ferner in Hochgeschwindigkeits-Eingang/Ausgängen von DRAMs verwendet werden.

24: erster Daten-Eingang
25: erster Transistor
26: erster Knoten
27: zweiter Knoten
28: zweiter Transistor
29: zweiter Daten-Eingang
30: sechster Knoten
31: dritter Transistor
32: erster Takt-Eingang
33: dritter Knoten
35: Stromquelle
36: vierter Transistor
37: zweiter Takt-Eingang
38: vierter Knoten
39: fünfter Transistor
40: sechster Transistor
41: dritter Daten-Eingang
42: fünfter Knoten
43: vierter Daten-Eingang
44: siebter Knoten
45: erste Impedanz
46: zweite Impedanz
50: 1:2 Taktteiler
51: erster 2:1 Multiplexer
52: zweiter 2:1 Multiplexer
53: Master/Slave Flip-Flop
54: Master/Slave/Master Flip-Flop
55: dritter 2:1 Multiplexer
66: Spannungsquelle
100: integrierte Schaltungsanordnung
101: Q/I Taktteiler
102: Pulsgenerator
103: 4:1 Multiplexerstufe
104: erster Eingangsanschluss
105: taktgebende Einheit
106: erster Ausgangsanschluss
107: zweiter Ausgangsanschluss
108: zweiter Eingangsanschluss
109: dritter Eingangsanschluss
110: vierter Eingangsanschluss
111: dritter Ausgangsanschluss
112: vierter Ausgangsanschluss
113: fünfter Ausgangsanschluss
114: sechster Ausgangsanschluss
115: fünfter Takt-Eingangsanschluss
116: sechster Takt-Eingangsanschluss
117: siebter Takt-Eingangsanschluss
118: achter Takt-Eingangsanschluss
119: neunter Daten-Eingangsanschluss
120: zehnter Daten-Eingangsanschluss
121: elfter Daten-Eingangsanschluss
122: zwölfter Daten-Eingangsanschluss
123: siebter serieller Ausgangsanschluss
224: erster Daten-Eingang
225: erster Transistor
226: erster Knoten
227: zweiter Knoten
228: zweiter Transistor
229: zweiter Daten-Eingang
230: sechster Knoten
231: dritter Transistor
232: erster Takt-Eingang
233: dritter Knoten
234: achter Knoten
235: Stromquelle
236: vierter Transistor
237: zweiter Takt-Eingang
238: vierter Knoten
239: fünfter Transistor
240: sechster Transistor
241: dritter Daten-Eingang
242: fünfter Knoten
243: vierter Daten-Eingang
244: siebter Knoten
245: erste Impedanz
246: zweite Impedanz
247: fünfter Daten-Eingang
248: siebter Transistor
249: neunter Knoten
250: zehnter Knoten
251: achter Transistor
252: sechster Daten-Eingang
253: elfter Knoten
254: neunter Transistor
255: dritter Takt-Eingang
256: zwölfter Knoten
257: zehnter Transistor
258: vierter Takt-Eingang
259: dreizehnte Knoten
260: elfter Transistor
261: zwölfter Transistor
262: siebter Daten-Eingang
263: vierzehnter Knoten
264: achter Daten-Eingang
265: fünfzehnter Knoten
266: Spannungsquelle

Claims

Integrierte Schaltungsanordnung mit einem integrierten Multiplexer, welche aufweist: einen Taktteiler, welcher derart eingerichtet ist, dass er aus einem ersten Takt eine Mehrzahl von zweiten Takten erzeugt, welche eine vorgebbare Phasenlage zueinander aufweisen; eine Multiplexerstufe; und einen Pulsgenerator, welcher zwischen den Taktteiler und die Multiplexerstufe geschaltet ist und welcher Pulsgenerator derart eingerichtet ist, dass er aus dem ersten Takt und der Mehrzahl von zweiten Takten, eine Mehrzahl von dritten Takten erzeugt, welche eine vorgebbare Phasenlage zueinander haben und mittels derer die Multiplexerstufe steuerbar ist.
Integrierte Schaltungsanordnung mit einem integrierten Multiplexer gemäß Anspruch 1, wobei der Pulsgenerator eine UND-Verknüpfungsstufe aufweist, welche derart eingerichtet ist, dass sie die Mehrzahl an dritten Takten erzeugt.
Integrierte Schaltungsanordnung mit einem integrierten Multiplexer gemäß Anspruch 1 oder 2, wobei der Taktteiler genau zwei zweite Takte mit vorgebbare Phasenlage zueinander erzeugt.
Integrierte Schaltungsanordnung mit einem integrierten Multiplexer gemäß einem der Ansprüche 1 bis 3, wobei der Taktteiler ein Q/I-Taktteiler ist.
Integrierte Schaltungsanordnung mit einem integrierten Multiplexer gemäß einem der Ansprüche 1 bis 4, wobei der Pulsgenerator genau vier dritte Takte mit vorgebbare Phasenlage generiert.
Integrierte Schaltungsanordnung mit einem integrierten Multiplexer gemäß einem der Ansprüche 3 bis 5, wobei die zwei zweiten Takte um eine Phase von π des ersten Taktes zueinander verschoben sind.
Integrierte Schaltungsanordnung mit einem integrierten Multiplexer gemäß Anspruch 6, wobei die vier dritten Takte um eine Phase von π des ersten Taktes zueinander verschoben sind.
Integrierte Schaltungsanordnung mit einem integrierter Multiplexer gemäß einem der Ansprüche 5 bis 7, wobei der integrierte Multiplexer ein einstufiger 4:1 Multiplexer ist.
Integrierte Schaltungsanordnung mit einem integrierter Multiplexer gemäß Anspruch 8, wobei jeweils einer der vier dritten Takte als Steuersignal für jeweils einen der vier Eingängen des 4:1 Multiplexers verwendet wird.
Integrierte Schaltungsanordnung mit einem integrierter Multiplexer gemäß einen der Ansprüche 1 bis 9, wobei die integrierte Schaltungsanordnung genau eine Stromquelle aufweist, welche die Multiplexerstufe mit Strom versorgt.
Integrierte Schaltungsanordnung mit einem integrierter Multiplexer gemäß einen der Ansprüche 1 bis 10, wobei die erste Taktfrequenz 15 GHz beträgt.
Integrierte Schaltungsanordnung mit einem integrierter Multiplexer gemäß einen der Ansprüche 1 bis 11, wobei Transistoren der Multiplexerstufe CMOS-Transistoren sind.