JP2000278141A - マルチプレクサ - Google Patents
マルチプレクサInfo
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 高速で動作するマルチプレクサを提供する。
【解決手段】 マルチプレクサにおいて、制御信号発生
回路３２と４：１セレクタ３７の間にフリップフロップ
１〜４を介挿し、１／４分周器３１とフリップフロップ
６，７，３５，３６のクロック端子Ｃとの間にフリップ
フロップ５を介挿する。１／４分周器３１および制御信
号発生回路３２の遅延時間とフリップフロップ１〜４の
セットアップ時間との和の時間が１クロックサイクル内
に収まればよいので、動作速度の高速化が図られる。
回路３２と４：１セレクタ３７の間にフリップフロップ
１〜４を介挿し、１／４分周器３１とフリップフロップ
６，７，３５，３６のクロック端子Ｃとの間にフリップ
フロップ５を介挿する。１／４分周器３１および制御信
号発生回路３２の遅延時間とフリップフロップ１〜４の
セットアップ時間との和の時間が１クロックサイクル内
に収まればよいので、動作速度の高速化が図られる。
Description
【０００１】
【発明の属する技術分野】この発明はマルチプレクサに
関し、特に、クロック信号に同期して複数ビットの並列
データ信号を複数ビットの直列データ信号に変換するマ
ルチプレクサに関する。
関し、特に、クロック信号に同期して複数ビットの並列
データ信号を複数ビットの直列データ信号に変換するマ
ルチプレクサに関する。
【０００２】
【従来の技術】図９は、従来のマルチプレクサの構成を
示すブロック図である。図９を参照して、このマルチプ
レクサは、１／４分周器３１、制御信号発生回路３２、
Ｄ−フリップフロップ３３〜３６，３８、および４：１
セレクタ３７を備える。
示すブロック図である。図９を参照して、このマルチプ
レクサは、１／４分周器３１、制御信号発生回路３２、
Ｄ−フリップフロップ３３〜３６，３８、および４：１
セレクタ３７を備える。
【０００３】１／４分周器３１は、図１０に示すよう
に、Ｄ−フリップフロップ４１およびＤ−ラッチ４２，
４３を含み、Ｄ−ラッチ４２，４３はＤ−フリップフロ
ップ４４を構成している。フリップフロップ４１および
ラッチ４２はクロック信号の立下がりエッジに応答して
データを出力するネガティブエッジ型であり、ラッチ４
３はクロック信号の立上がりエッジに応答してデータを
出力するポジティブエッジ型である。
に、Ｄ−フリップフロップ４１およびＤ−ラッチ４２，
４３を含み、Ｄ−ラッチ４２，４３はＤ−フリップフロ
ップ４４を構成している。フリップフロップ４１および
ラッチ４２はクロック信号の立下がりエッジに応答して
データを出力するネガティブエッジ型であり、ラッチ４
３はクロック信号の立上がりエッジに応答してデータを
出力するポジティブエッジ型である。
【０００４】フリップフロップ４１のクロック端子Ｃに
はクロック信号ＣＬＫが入力され、フリップフロップ４
１の出力端子Ｑおよび反転出力端子ＱＢはそれぞれ反転
入力端子ＤＢおよび入力端子Ｄに接続されている。した
がって、クロック信号ＣＬＫの１／２倍の周波数を有
し、クロック信号ＣＬＫが立下がるごとに反転するクロ
ック信号ＣＬＫ／２がフリップフロップ４１の出力端子
Ｑから出力される。
はクロック信号ＣＬＫが入力され、フリップフロップ４
１の出力端子Ｑおよび反転出力端子ＱＢはそれぞれ反転
入力端子ＤＢおよび入力端子Ｄに接続されている。した
がって、クロック信号ＣＬＫの１／２倍の周波数を有
し、クロック信号ＣＬＫが立下がるごとに反転するクロ
ック信号ＣＬＫ／２がフリップフロップ４１の出力端子
Ｑから出力される。
【０００５】クロック信号ＣＬＫ／２は、ラッチ４２，
４３のクロック端子Ｃに入力される。ラッチ４２の出力
端子Ｑおよび反転出力端子ＱＢはそれぞれラッチ４３の
入力端子Ｄおよび反転入力端子ＤＱに接続され、ラッチ
４３の出力端子Ｑおよび反転出力端子ＱＢはそれぞれラ
ッチ４２の反転入力端子ＤＢおよび入力端子Ｄに接続さ
れる。したがって、クロック信号ＣＬＫの１／４倍の周
波数を有し、１／４周期ずつ位相がずれた４相のクロッ
ク信号φ１〜φ４がラッチ４２，４３から出力される。
クロック信号φ１〜φ４は、制御信号発生回路３２に入
力され、ラッチ４３の出力信号φ２（ＣＬＫ／４）は、
フリップフロップ３３〜３６のクロック端子Ｃに入力さ
れる。
４３のクロック端子Ｃに入力される。ラッチ４２の出力
端子Ｑおよび反転出力端子ＱＢはそれぞれラッチ４３の
入力端子Ｄおよび反転入力端子ＤＱに接続され、ラッチ
４３の出力端子Ｑおよび反転出力端子ＱＢはそれぞれラ
ッチ４２の反転入力端子ＤＢおよび入力端子Ｄに接続さ
れる。したがって、クロック信号ＣＬＫの１／４倍の周
波数を有し、１／４周期ずつ位相がずれた４相のクロッ
ク信号φ１〜φ４がラッチ４２，４３から出力される。
クロック信号φ１〜φ４は、制御信号発生回路３２に入
力され、ラッチ４３の出力信号φ２（ＣＬＫ／４）は、
フリップフロップ３３〜３６のクロック端子Ｃに入力さ
れる。
【０００６】制御信号発生回路３２は、４つのＮＯＲゲ
ート５１〜５４および４つのＮＡＮＤゲート５５〜５８
を含む。ＮＯＲゲート５１〜５４は、それぞれクロック
信号φ１〜φ４のうちの２相の信号を受け、制御信号Ｓ
１〜Ｓ４を出力する。ＮＡＮＤゲート５１〜５４は、そ
れぞれ、クロック信号φ１〜φ４のうちの２相の信号を
受け、制御信号Ｓ１Ｂ〜Ｓ４Ｂを出力する。制御信号Ｓ
１〜Ｓ４は、クロック信号ＣＬＫ／４と同じ周波数を有
し、１／４周期ずつ順次「Ｈ」レベルとなる。信号Ｓ１
Ｂ〜Ｓ４Ｂは、それぞれ前記信号Ｓ１〜Ｓ４の反転信号
である。制御信号Ｓ１〜Ｓ４，Ｓ１Ｂ〜Ｓ４Ｂは、４：
１セレクタ３７に入力される。なお、図９では、図面の
簡単化のため信号Ｓ１Ｂ〜Ｓ４Ｂの図示は省略されてい
る。
ート５１〜５４および４つのＮＡＮＤゲート５５〜５８
を含む。ＮＯＲゲート５１〜５４は、それぞれクロック
信号φ１〜φ４のうちの２相の信号を受け、制御信号Ｓ
１〜Ｓ４を出力する。ＮＡＮＤゲート５１〜５４は、そ
れぞれ、クロック信号φ１〜φ４のうちの２相の信号を
受け、制御信号Ｓ１Ｂ〜Ｓ４Ｂを出力する。制御信号Ｓ
１〜Ｓ４は、クロック信号ＣＬＫ／４と同じ周波数を有
し、１／４周期ずつ順次「Ｈ」レベルとなる。信号Ｓ１
Ｂ〜Ｓ４Ｂは、それぞれ前記信号Ｓ１〜Ｓ４の反転信号
である。制御信号Ｓ１〜Ｓ４，Ｓ１Ｂ〜Ｓ４Ｂは、４：
１セレクタ３７に入力される。なお、図９では、図面の
簡単化のため信号Ｓ１Ｂ〜Ｓ４Ｂの図示は省略されてい
る。
【０００７】フリップフロップ３３〜３６の入力端子Ｄ
にはそれぞれデータＤ１〜Ｄ４が入力され、フリップフ
ロップ３３〜３６のクロック端子Ｃにはクロック信号Ｃ
ＬＫ／４が入力される。フリップフロップ３３〜３６
は、ともにネガティブエッジ型であり、それぞれクロッ
ク信号ＣＬＫ／４の立下がりエッジに応答して入力デー
タＤ１〜Ｄ４を出力する。フリップフロップ３３〜３６
の出力データＤ１′〜Ｄ４′は、４：１セレクタ３７に
与えられる。
にはそれぞれデータＤ１〜Ｄ４が入力され、フリップフ
ロップ３３〜３６のクロック端子Ｃにはクロック信号Ｃ
ＬＫ／４が入力される。フリップフロップ３３〜３６
は、ともにネガティブエッジ型であり、それぞれクロッ
ク信号ＣＬＫ／４の立下がりエッジに応答して入力デー
タＤ１〜Ｄ４を出力する。フリップフロップ３３〜３６
の出力データＤ１′〜Ｄ４′は、４：１セレクタ３７に
与えられる。
【０００８】４：１セレクタ３７は、図１１に示すよう
に、４つの入力ノードＮ１〜Ｎ４、４つのトランスファ
ーゲート６１〜６４および出力ノードＮ５を含む。４つ
の入力ノードＮ１〜Ｎ４には、それぞれフリップフロッ
プ３３〜３６の出力データＤ１′〜Ｄ４′が入力され
る。トランスファーゲート６１〜６４は、それぞれ、入
力ノードＮ１〜Ｎ４と出力ノードＮ５との間に接続さ
れ、制御信号Ｓ１〜Ｓ４が「Ｈ」レベルになり制御信号
Ｓ１Ｂ〜Ｓ４Ｂが「Ｌ」レベルになったことに応じて導
通する。したがって、制御信号Ｓ１〜Ｓ４が「Ｈ」レベ
ルになり制御信号Ｓ１Ｂ〜Ｓ４Ｂが「Ｌ」レベルになっ
たことに応じて、それぞれデータＤ１′〜Ｄ４′が出力
ノードＮ５に出力される。
に、４つの入力ノードＮ１〜Ｎ４、４つのトランスファ
ーゲート６１〜６４および出力ノードＮ５を含む。４つ
の入力ノードＮ１〜Ｎ４には、それぞれフリップフロッ
プ３３〜３６の出力データＤ１′〜Ｄ４′が入力され
る。トランスファーゲート６１〜６４は、それぞれ、入
力ノードＮ１〜Ｎ４と出力ノードＮ５との間に接続さ
れ、制御信号Ｓ１〜Ｓ４が「Ｈ」レベルになり制御信号
Ｓ１Ｂ〜Ｓ４Ｂが「Ｌ」レベルになったことに応じて導
通する。したがって、制御信号Ｓ１〜Ｓ４が「Ｈ」レベ
ルになり制御信号Ｓ１Ｂ〜Ｓ４Ｂが「Ｌ」レベルになっ
たことに応じて、それぞれデータＤ１′〜Ｄ４′が出力
ノードＮ５に出力される。
【０００９】セレクタ３７の出力データＳＯＵＴは、フ
リップフロップ３８の入力端子Ｄに入力される。フリッ
プフロップ３８のクロック端子Ｃには、クロック信号Ｃ
ＬＫが入力される。フリップフロップ３８は、ネガティ
ブエッジ型であり、クロック信号ＣＬＫの立下がりエッ
ジに応答して入力データＳＯＵＴを出力する。フリップ
フロップ３８の出力データが、このマルチプレクサの出
力データＤＯＵＴとなる。
リップフロップ３８の入力端子Ｄに入力される。フリッ
プフロップ３８のクロック端子Ｃには、クロック信号Ｃ
ＬＫが入力される。フリップフロップ３８は、ネガティ
ブエッジ型であり、クロック信号ＣＬＫの立下がりエッ
ジに応答して入力データＳＯＵＴを出力する。フリップ
フロップ３８の出力データが、このマルチプレクサの出
力データＤＯＵＴとなる。
【００１０】図１２は、図９〜図１１で示したマルチプ
レクサの動作を示すタイムチャートである。１／４分周
器３１によってクロック信号ＣＬＫの４倍の周期を有す
るクロック信号ＣＬＫ／４が生成され、クロック信号Ｃ
ＬＫ／４はフリップフロップ３３〜３６のクロック端子
Ｃに入力される。フリップフロップ３３〜３６は、クロ
ック信号ＣＬＫ／４の１周期の間（図１２ではサイクル
１〜４の間）、同じデータＤ１′〜Ｄ４′を出力し続け
る。
レクサの動作を示すタイムチャートである。１／４分周
器３１によってクロック信号ＣＬＫの４倍の周期を有す
るクロック信号ＣＬＫ／４が生成され、クロック信号Ｃ
ＬＫ／４はフリップフロップ３３〜３６のクロック端子
Ｃに入力される。フリップフロップ３３〜３６は、クロ
ック信号ＣＬＫ／４の１周期の間（図１２ではサイクル
１〜４の間）、同じデータＤ１′〜Ｄ４′を出力し続け
る。
【００１１】また、１／４分周器３１によってクロック
信号ＣＬＫ／４と同じ周波数を有し１／４周期ずつ位相
がずれた４つのクロック信号φ１〜φ４が生成され、ク
ロック信号φ１〜φ４は制御信号発生回路３２に与えら
れる。制御信号発生回路３２は、それぞれサイクル１〜
４で「Ｈ」レベルになる制御信号Ｓ１〜Ｓ４とそれらの
反転信号Ｓ１Ｂ〜Ｓ４Ｂとを生成してセレクタ３７に与
える。
信号ＣＬＫ／４と同じ周波数を有し１／４周期ずつ位相
がずれた４つのクロック信号φ１〜φ４が生成され、ク
ロック信号φ１〜φ４は制御信号発生回路３２に与えら
れる。制御信号発生回路３２は、それぞれサイクル１〜
４で「Ｈ」レベルになる制御信号Ｓ１〜Ｓ４とそれらの
反転信号Ｓ１Ｂ〜Ｓ４Ｂとを生成してセレクタ３７に与
える。
【００１２】セレクタ３７のトランスファーゲート６１
〜６４は、それぞれ、制御信号Ｓ１，Ｓ１Ｂ；…；Ｓ
４，Ｓ４Ｂに従ってサイクル１〜４で導通する。したが
って、データＤ１′〜Ｄ４′に対応するデータＤ１＿１
〜Ｄ４＿１が、セレクタ３７の出力ノードＮ５から１ク
ロックサイクルずつシリアルに出力され、フリップフロ
ップ３８に入力される。
〜６４は、それぞれ、制御信号Ｓ１，Ｓ１Ｂ；…；Ｓ
４，Ｓ４Ｂに従ってサイクル１〜４で導通する。したが
って、データＤ１′〜Ｄ４′に対応するデータＤ１＿１
〜Ｄ４＿１が、セレクタ３７の出力ノードＮ５から１ク
ロックサイクルずつシリアルに出力され、フリップフロ
ップ３８に入力される。
【００１３】フリップフロップ３８は、入力データＤ１
＿１〜Ｄ４＿１をサイクル２〜サイクル５の立下がりエ
ッジに応答して出力する。このようにして、低速のパラ
レルデータＤ１〜Ｄ４は、高速のシリアルデータＤ１＿
１〜Ｄ４＿１に変換される。
＿１〜Ｄ４＿１をサイクル２〜サイクル５の立下がりエ
ッジに応答して出力する。このようにして、低速のパラ
レルデータＤ１〜Ｄ４は、高速のシリアルデータＤ１＿
１〜Ｄ４＿１に変換される。
【００１４】
【発明が解決しようとする課題】ところで、図１２はマ
ルチプレクサに含まれる各回路の遅延時間を０とした場
合のタイムチャートであり、実際には、マルチプレクサ
に含まれる各回路は遅延時間を有する。１／４分周器３
１は、２段のフリップフロップ４１，４４を有するの
で、フリップフロップ１段当りの遅延時間をＴ＿ＤＦＦ
とすると２Ｔ＿ＤＦＦの遅延時間を有する。したがっ
て、図１３に示すように、クロック信号ＣＬＫ＿４の位
相はクロック信号ＣＬＫよりも２Ｔ＿ＤＦＦだけ遅延す
る。
ルチプレクサに含まれる各回路の遅延時間を０とした場
合のタイムチャートであり、実際には、マルチプレクサ
に含まれる各回路は遅延時間を有する。１／４分周器３
１は、２段のフリップフロップ４１，４４を有するの
で、フリップフロップ１段当りの遅延時間をＴ＿ＤＦＦ
とすると２Ｔ＿ＤＦＦの遅延時間を有する。したがっ
て、図１３に示すように、クロック信号ＣＬＫ＿４の位
相はクロック信号ＣＬＫよりも２Ｔ＿ＤＦＦだけ遅延す
る。
【００１５】制御信号発生回路３２の遅延時間は、一般
にＮＡＮＤゲートよりもＮＯＲゲートの方が遅延時間が
長いので、ＮＯＲゲートの遅延時間Ｔ＿ＮＯＲとなる。
したがって、制御信号Ｓ１〜Ｓ４の位相は、クロック信
号ＣＬＫよりも２Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲだけ遅延す
る。
にＮＡＮＤゲートよりもＮＯＲゲートの方が遅延時間が
長いので、ＮＯＲゲートの遅延時間Ｔ＿ＮＯＲとなる。
したがって、制御信号Ｓ１〜Ｓ４の位相は、クロック信
号ＣＬＫよりも２Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲだけ遅延す
る。
【００１６】さらに、セレクタ３７の遅延時間をＴ＿se
lとすると、クロック信号ＣＬＫの入力からセレクタ３
７の出力まで２Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲ＋Ｔ＿selの時
間がかかり、セレクタ３７の出力データＳＯＵＴをフリ
ップフロップ３８に取込むためにはフリップフロップ３
８のセットアップ時間Ｔ＿setupが必要となるので、２
Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲ＋Ｔ＿sel＋Ｔ＿setupが１クロ
ックサイクル内に収まる必要がある。
lとすると、クロック信号ＣＬＫの入力からセレクタ３
７の出力まで２Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲ＋Ｔ＿selの時
間がかかり、セレクタ３７の出力データＳＯＵＴをフリ
ップフロップ３８に取込むためにはフリップフロップ３
８のセットアップ時間Ｔ＿setupが必要となるので、２
Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲ＋Ｔ＿sel＋Ｔ＿setupが１クロ
ックサイクル内に収まる必要がある。
【００１７】したがって、このマルチプレクサには、最
高動作周波数fmaxが fmax＝１／（２Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲ＋Ｔ＿sel＋Ｔ＿setup） …（１） 以下に制限されてしまうという問題があった。
高動作周波数fmaxが fmax＝１／（２Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲ＋Ｔ＿sel＋Ｔ＿setup） …（１） 以下に制限されてしまうという問題があった。
【００１８】それゆえに、この発明の主たる目的は、高
速で動作するマルチプレクサを提供することである。
速で動作するマルチプレクサを提供することである。
【００１９】
【課題を解決するための手段】請求項１に係る発明は、
クロック信号に同期してＭビット（Ｍは２以上の整数で
ある）の並列データ信号をＭビットの直列データ信号に
変換するマルチプレクサであって、信号発生回路、第１
の保持回路、選択回路、および第２の保持回路を備え
る。信号発生回路は、クロック信号のＭ倍の周期を有
し、１／Ｍ周期ずつ位相がずれたＭ相の制御信号を生成
する。第１の保持回路は、信号発生回路から出力された
Ｍ相の制御信号を一旦保持した後、クロック信号に同期
して出力する。選択回路は、第１の保持回路から出力さ
れたＭ相の制御信号に応答してＭビットの並列データ信
号から１ビットずつ順次選択し、選択した各データ信号
を通過させてＭビットの直列データ信号を生成する。第
２の保持回路は、選択回路から出力される各データ信号
を一旦保持した後、クロック信号に同期して出力する。
クロック信号に同期してＭビット（Ｍは２以上の整数で
ある）の並列データ信号をＭビットの直列データ信号に
変換するマルチプレクサであって、信号発生回路、第１
の保持回路、選択回路、および第２の保持回路を備え
る。信号発生回路は、クロック信号のＭ倍の周期を有
し、１／Ｍ周期ずつ位相がずれたＭ相の制御信号を生成
する。第１の保持回路は、信号発生回路から出力された
Ｍ相の制御信号を一旦保持した後、クロック信号に同期
して出力する。選択回路は、第１の保持回路から出力さ
れたＭ相の制御信号に応答してＭビットの並列データ信
号から１ビットずつ順次選択し、選択した各データ信号
を通過させてＭビットの直列データ信号を生成する。第
２の保持回路は、選択回路から出力される各データ信号
を一旦保持した後、クロック信号に同期して出力する。
【００２０】請求項２に係る発明では、請求項１に係る
発明の信号発生回路は、内部クロック発生回路および論
理回路を含む。内部クロック発生回路は、クロック信号
のＭ倍の周期を有し、１／Ｍ周期ずつ位相がずれたＭ相
の内部クロック信号を生成する。論理回路は、内部クロ
ック発生回路で生成されたＭ相の内部クロック信号に基
づいてＭ相の制御信号を生成する。Ｍ相の制御信号の各
々は、１周期のうちの１／Ｍ周期間は第１のレベルにな
り、（Ｍ−１）／Ｍ周期間は第２のレベルになる。
発明の信号発生回路は、内部クロック発生回路および論
理回路を含む。内部クロック発生回路は、クロック信号
のＭ倍の周期を有し、１／Ｍ周期ずつ位相がずれたＭ相
の内部クロック信号を生成する。論理回路は、内部クロ
ック発生回路で生成されたＭ相の内部クロック信号に基
づいてＭ相の制御信号を生成する。Ｍ相の制御信号の各
々は、１周期のうちの１／Ｍ周期間は第１のレベルにな
り、（Ｍ−１）／Ｍ周期間は第２のレベルになる。
【００２１】請求項３に係る発明では、請求項２に係る
発明に、内部クロック発生回路から出力されたＭ相の内
部クロック信号を一旦保持した後、クロック信号に同期
して論理回路に出力する第３の保持回路がさらに設けら
れる。
発明に、内部クロック発生回路から出力されたＭ相の内
部クロック信号を一旦保持した後、クロック信号に同期
して論理回路に出力する第３の保持回路がさらに設けら
れる。
【００２２】請求項４に係る発明では、請求項１から３
のいずれかに係る発明に、クロック信号を予め定められ
た第１の遅延時間だけ遅延させる第１の遅延回路がさら
に設けられる。第１および第２の保持回路は、第１の遅
延回路によって遅延されたクロック信号に同期して動作
する。
のいずれかに係る発明に、クロック信号を予め定められ
た第１の遅延時間だけ遅延させる第１の遅延回路がさら
に設けられる。第１および第２の保持回路は、第１の遅
延回路によって遅延されたクロック信号に同期して動作
する。
【００２３】請求項５に係る発明では、請求項１から３
のいずれかに係る発明に、クロック信号を予め定められ
た第１の遅延時間だけ遅延させる第１の遅延回路と、第
１の遅延回路によって遅延されたクロック信号を予め定
められた第２の遅延時間だけさらに遅延させる第２の遅
延回路とがさらに設けられる。第１の保持回路は、第１
の遅延回路によって遅延されたクロック信号に同期して
動作する。第２の保持回路は、第１および第２の遅延回
路によって遅延されたクロック信号に同期して動作す
る。
のいずれかに係る発明に、クロック信号を予め定められ
た第１の遅延時間だけ遅延させる第１の遅延回路と、第
１の遅延回路によって遅延されたクロック信号を予め定
められた第２の遅延時間だけさらに遅延させる第２の遅
延回路とがさらに設けられる。第１の保持回路は、第１
の遅延回路によって遅延されたクロック信号に同期して
動作する。第２の保持回路は、第１および第２の遅延回
路によって遅延されたクロック信号に同期して動作す
る。
【００２４】請求項６に係る発明では、請求項３に係る
発明に、クロック信号を予め定められた第１の遅延時間
だけ遅延させる第１の遅延回路と、第１の遅延回路によ
って遅延されたクロック信号を予め定められた第２の遅
延時間だけさらに遅延させる第２の遅延回路と、第１お
よび第２の遅延回路によって遅延されたクロック信号を
予め定められた第３の遅延時間だけさらに遅延させる第
３の遅延回路とがさらに設けられる。第３の保持回路
は、第１の遅延回路によって遅延されたクロック信号に
同期して動作する。第１の保持回路は、第１および第２
の遅延回路によって遅延されたクロック信号に同期して
動作する。第２の保持回路は、第１、第２および第３の
遅延回路によって遅延されたクロック信号に同期して動
作する。
発明に、クロック信号を予め定められた第１の遅延時間
だけ遅延させる第１の遅延回路と、第１の遅延回路によ
って遅延されたクロック信号を予め定められた第２の遅
延時間だけさらに遅延させる第２の遅延回路と、第１お
よび第２の遅延回路によって遅延されたクロック信号を
予め定められた第３の遅延時間だけさらに遅延させる第
３の遅延回路とがさらに設けられる。第３の保持回路
は、第１の遅延回路によって遅延されたクロック信号に
同期して動作する。第１の保持回路は、第１および第２
の遅延回路によって遅延されたクロック信号に同期して
動作する。第２の保持回路は、第１、第２および第３の
遅延回路によって遅延されたクロック信号に同期して動
作する。
【００２５】請求項７に係る発明は、クロック信号に同
期してＭ×Ｎビット（Ｍ，Ｎは２以上の整数である）の
並列データ信号をＭ×Ｎビットの直列データ信号に変換
するマルチプレクサであって、第１の信号変換回路およ
び第２の信号変換回路を備え、第２の信号変換回路は、
第１の信号発生回路、第１の保持回路、第１の選択回
路、および第２の保持回路を含む。第１の信号変換回路
は、Ｍ×Ｎビットの並列データ信号をそれぞれがＮビッ
トの直列データ信号を含む第１〜第Ｍの並列データ信号
列に変換する。第２の信号変換回路は、第１〜第Ｍの並
列データ信号列をＭ×Ｎビットの直列データ信号に変換
する。第１の信号発生回路は、クロック信号のＭ倍の周
期を有し、１／Ｍ周期ずつ位相がずれたＭ相の第１制御
信号を生成する。第１の保持回路は、第１の信号発生回
路から出力されたＭ相の第１制御信号を一旦保持した
後、クロック信号に同期して出力する。第１の選択回路
は、第１の保持回路から出力されたＭ相の第１制御信号
に応答して第１〜第Ｍの並列データ信号列の各々から１
ビットずつ順次選択し、選択した各データ信号を通過さ
せてＭ×Ｎビットの直列データ信号を生成する。第２の
保持回路は、第１の選択回路から出力される各データ信
号を一旦保持した後、クロック信号に同期して出力す
る。
期してＭ×Ｎビット（Ｍ，Ｎは２以上の整数である）の
並列データ信号をＭ×Ｎビットの直列データ信号に変換
するマルチプレクサであって、第１の信号変換回路およ
び第２の信号変換回路を備え、第２の信号変換回路は、
第１の信号発生回路、第１の保持回路、第１の選択回
路、および第２の保持回路を含む。第１の信号変換回路
は、Ｍ×Ｎビットの並列データ信号をそれぞれがＮビッ
トの直列データ信号を含む第１〜第Ｍの並列データ信号
列に変換する。第２の信号変換回路は、第１〜第Ｍの並
列データ信号列をＭ×Ｎビットの直列データ信号に変換
する。第１の信号発生回路は、クロック信号のＭ倍の周
期を有し、１／Ｍ周期ずつ位相がずれたＭ相の第１制御
信号を生成する。第１の保持回路は、第１の信号発生回
路から出力されたＭ相の第１制御信号を一旦保持した
後、クロック信号に同期して出力する。第１の選択回路
は、第１の保持回路から出力されたＭ相の第１制御信号
に応答して第１〜第Ｍの並列データ信号列の各々から１
ビットずつ順次選択し、選択した各データ信号を通過さ
せてＭ×Ｎビットの直列データ信号を生成する。第２の
保持回路は、第１の選択回路から出力される各データ信
号を一旦保持した後、クロック信号に同期して出力す
る。
【００２６】請求項８に係る発明では、請求項７に係る
発明の第１の信号発生回路は、内部クロック発生回路お
よび論理回路を含む。内部クロック発生回路は、クロッ
ク信号のＭ倍の周期を有し、１／Ｍ周期ずつ位相がずれ
たＭ相の内部クロック信号を生成する。論理回路は、内
部クロック発生回路で生成されたＭ相の内部クロック信
号に基づいてＭ相の第１制御信号を生成する。Ｍ相の第
１制御信号の各々は、１周期のうちの１／Ｍ周期間は第
１のレベルになり、（Ｍ−１）／Ｍ周期間は第２のレベ
ルになる。
発明の第１の信号発生回路は、内部クロック発生回路お
よび論理回路を含む。内部クロック発生回路は、クロッ
ク信号のＭ倍の周期を有し、１／Ｍ周期ずつ位相がずれ
たＭ相の内部クロック信号を生成する。論理回路は、内
部クロック発生回路で生成されたＭ相の内部クロック信
号に基づいてＭ相の第１制御信号を生成する。Ｍ相の第
１制御信号の各々は、１周期のうちの１／Ｍ周期間は第
１のレベルになり、（Ｍ−１）／Ｍ周期間は第２のレベ
ルになる。
【００２７】請求項９に係る発明では、請求項８に係る
発明に、内部クロック発生から出力されたＭ相の内部ク
ロック信号を一旦保持した後、クロック信号に同期して
論理回路に出力する第３の保持回路がさらに設けられ
る。
発明に、内部クロック発生から出力されたＭ相の内部ク
ロック信号を一旦保持した後、クロック信号に同期して
論理回路に出力する第３の保持回路がさらに設けられ
る。
【００２８】請求項１０に係る発明では、請求項８また
は９に係る発明において、Ｍ相の内部クロック信号のう
ちの１相の内部クロック信号が基準クロック信号として
選択され、第１の信号変換回路は、第２の信号発生回
路、第４の保持回路、第２の選択回路、および第５の保
持回路を含む。第２の信号発生回路は、基準クロック信
号のＮ倍の周期を有し、１／Ｎ周期ずつ位相がずれたＮ
相の第２制御信号を生成する。第４の保持回路は、第２
の信号発生回路から出力されたＮ相の第２制御信号を一
旦保持した後、基準クロック信号に同期して出力する。
第２の選択回路は、第４の保持回路から出力されたＮ相
の第２制御信号に応答してＭ×Ｎビットの並列データ信
号からＭビットずつ順次選択し、選択した各Ｍビットの
データ信号を並列に通過させて第１〜第Ｍの並列データ
信号列を生成する。第５の保持回路は、第２の選択回路
から出力される各Ｍビットのデータ信号を一旦保持した
後、基準クロック信号に同期して第２の信号変換回路に
出力する。
は９に係る発明において、Ｍ相の内部クロック信号のう
ちの１相の内部クロック信号が基準クロック信号として
選択され、第１の信号変換回路は、第２の信号発生回
路、第４の保持回路、第２の選択回路、および第５の保
持回路を含む。第２の信号発生回路は、基準クロック信
号のＮ倍の周期を有し、１／Ｎ周期ずつ位相がずれたＮ
相の第２制御信号を生成する。第４の保持回路は、第２
の信号発生回路から出力されたＮ相の第２制御信号を一
旦保持した後、基準クロック信号に同期して出力する。
第２の選択回路は、第４の保持回路から出力されたＮ相
の第２制御信号に応答してＭ×Ｎビットの並列データ信
号からＭビットずつ順次選択し、選択した各Ｍビットの
データ信号を並列に通過させて第１〜第Ｍの並列データ
信号列を生成する。第５の保持回路は、第２の選択回路
から出力される各Ｍビットのデータ信号を一旦保持した
後、基準クロック信号に同期して第２の信号変換回路に
出力する。
【００２９】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるマルチプレクサの構成を示すブ
ロック図であって、図９と対比される図である。
明の実施の形態１によるマルチプレクサの構成を示すブ
ロック図であって、図９と対比される図である。
【００３０】図１を参照して、このマルチプレクサが図
９のマルチプレクサと異なる点は、制御信号発生回路３
２と４：１セレクタ３７の間にＤ−フリップフロップ１
〜４が介挿され、Ｄ−フリップフロップ３３，３４がポ
ジティブエッジ型のＤ−フリップフロップ６，７と置換
され、１／４分周器３１とフリップフロップ６，７，３
５，３６のクロック端子Ｃとの間にＤフリップフロップ
５が介挿されている点である。
９のマルチプレクサと異なる点は、制御信号発生回路３
２と４：１セレクタ３７の間にＤ−フリップフロップ１
〜４が介挿され、Ｄ−フリップフロップ３３，３４がポ
ジティブエッジ型のＤ−フリップフロップ６，７と置換
され、１／４分周器３１とフリップフロップ６，７，３
５，３６のクロック端子Ｃとの間にＤフリップフロップ
５が介挿されている点である。
【００３１】Ｄ−フリップフロップ１〜４の入力端子Ｄ
には、それぞれ制御信号Ｓ１〜Ｓ４が入力される。フリ
ップフロップ１〜４のクロック端子Ｃには、クロック信
号ＣＬＫが入力される。フリップフロップ１〜４は、ク
ロック信号ＣＬＫの立下がりエッジに応答して制御信号
Ｓ１〜Ｓ４のレベルをそのまま出力する。フリップフロ
ップ１〜４の出力信号Ｓ１′〜Ｓ４′は、制御信号Ｓ１
〜Ｓ４の代わりに４：１セレクタ３７に与えられる。
には、それぞれ制御信号Ｓ１〜Ｓ４が入力される。フリ
ップフロップ１〜４のクロック端子Ｃには、クロック信
号ＣＬＫが入力される。フリップフロップ１〜４は、ク
ロック信号ＣＬＫの立下がりエッジに応答して制御信号
Ｓ１〜Ｓ４のレベルをそのまま出力する。フリップフロ
ップ１〜４の出力信号Ｓ１′〜Ｓ４′は、制御信号Ｓ１
〜Ｓ４の代わりに４：１セレクタ３７に与えられる。
【００３２】Ｄ−フリップフロップ５の入力端子Ｄに
は、１／４分周器３１で生成されたクロック信号ＣＬＫ
／４が入力される。Ｄ−フリップフロップ５のクロック
端子Ｃには、クロック信号ＣＬＫが入力される。フリッ
プフロップ５は、クロック信号ＣＬＫの立下がりエッジ
に応答してクロック信号ＣＬＫ／４のレベルをそのまま
出力する。フリップフロップ５の出力信号ＣＬＫ／４′
は、クロック信号ＣＬＫ／４の代わりにフリップフロッ
プ６，７，３５，３６のクロック端子Ｃに入力される。
は、１／４分周器３１で生成されたクロック信号ＣＬＫ
／４が入力される。Ｄ−フリップフロップ５のクロック
端子Ｃには、クロック信号ＣＬＫが入力される。フリッ
プフロップ５は、クロック信号ＣＬＫの立下がりエッジ
に応答してクロック信号ＣＬＫ／４のレベルをそのまま
出力する。フリップフロップ５の出力信号ＣＬＫ／４′
は、クロック信号ＣＬＫ／４の代わりにフリップフロッ
プ６，７，３５，３６のクロック端子Ｃに入力される。
【００３３】Ｄ−フリップフロップ６，７は、クロック
信号ＣＬＫ／４′の立上がりエッジに応答して入力デー
タＤ１，Ｄ２をそのまま出力する。フリップフロップ３
３，３４をポジティブエッジ型のフリップフロップ６，
７と置換したのは、データＤ１′〜Ｄ４′の切換えが
４：１セレクタ３７の切換えよりも先行するようにする
ためである。
信号ＣＬＫ／４′の立上がりエッジに応答して入力デー
タＤ１，Ｄ２をそのまま出力する。フリップフロップ３
３，３４をポジティブエッジ型のフリップフロップ６，
７と置換したのは、データＤ１′〜Ｄ４′の切換えが
４：１セレクタ３７の切換えよりも先行するようにする
ためである。
【００３４】他の構成は、図９のマルチプレクサと同じ
である。なお、実際には、制御信号Ｓ１Ｂ〜Ｓ４Ｂ用の
４つのＤ−フリップフロップが制御信号発生回路３２と
４：１セレクタ３７の間に介挿されるが、図面および説
明の簡単のため省略されている。
である。なお、実際には、制御信号Ｓ１Ｂ〜Ｓ４Ｂ用の
４つのＤ−フリップフロップが制御信号発生回路３２と
４：１セレクタ３７の間に介挿されるが、図面および説
明の簡単のため省略されている。
【００３５】図２は、図１に示したマルチプレクサの動
作を示すタイムチャートである。１／４分周器３１によ
ってクロック信号ＣＬＫの４倍の周期を有するクロック
信号ＣＬＫ／４が生成される。クロック信号ＣＬＫ／４
は、１／４分周器３１の遅延時間２Ｔ＿ＤＦＦだけクロ
ック信号ＣＬＫよりも遅延する。クロック信号ＣＬＫ／
４は、フリップフロップ５によってタイミング調整され
てクロック信号ＣＬＫ／４′となる。クロック信号ＣＬ
Ｋ／４′は、クロック信号ＣＬＫよりも１クロックサイ
クルおよびフリップフロップ５の遅延時間Ｔ＿ＤＦＦだ
け遅延する。
作を示すタイムチャートである。１／４分周器３１によ
ってクロック信号ＣＬＫの４倍の周期を有するクロック
信号ＣＬＫ／４が生成される。クロック信号ＣＬＫ／４
は、１／４分周器３１の遅延時間２Ｔ＿ＤＦＦだけクロ
ック信号ＣＬＫよりも遅延する。クロック信号ＣＬＫ／
４は、フリップフロップ５によってタイミング調整され
てクロック信号ＣＬＫ／４′となる。クロック信号ＣＬ
Ｋ／４′は、クロック信号ＣＬＫよりも１クロックサイ
クルおよびフリップフロップ５の遅延時間Ｔ＿ＤＦＦだ
け遅延する。
【００３６】クロック信号ＣＬＫ／４′は、フリップフ
ロップ６，７，３５，３６のクロック端子Ｃに与えられ
る。フリップフロップ６，７は、クロック信号ＣＬＫ／
４′の立上がりエッジに応答して入力データＤ１，Ｄ２
をそのまま出力する。フリップフロップ３５，３６は、
クロック信号ＣＬＫ／４′の立下がりエッジに応答して
入力データＤ３，Ｄ４をそのまま出力する。フリップフ
ロップ６，７，３５，３６の出力データＤ１′〜Ｄ４′
は、４：１セレクタ３７に与えられる。
ロップ６，７，３５，３６のクロック端子Ｃに与えられ
る。フリップフロップ６，７は、クロック信号ＣＬＫ／
４′の立上がりエッジに応答して入力データＤ１，Ｄ２
をそのまま出力する。フリップフロップ３５，３６は、
クロック信号ＣＬＫ／４′の立下がりエッジに応答して
入力データＤ３，Ｄ４をそのまま出力する。フリップフ
ロップ６，７，３５，３６の出力データＤ１′〜Ｄ４′
は、４：１セレクタ３７に与えられる。
【００３７】また、１／４分周器３１によってクロック
信号φ１〜φ４が生成される。クロック信号φ１〜φ４
は、１／４分周器３１の遅延時間２Ｔ＿ＤＦＦだけクロ
ック信号ＣＬＫよりも遅延する。クロック信号φ１〜φ
４は制御信号発生回路３２に与えられる。制御信号発生
回路３２は、１クロックサイクルずつ順次「Ｈ」レベル
になる制御信号Ｓ１〜Ｓ４を生成する。制御信号Ｓ１〜
Ｓ４は、クロック信号ＣＬＫよりも１／４分周器３１の
遅延時間２Ｔ＿ＤＦＦおよび制御信号発生回路３２の遅
延時間Ｔ＿ＮＯＲだけ遅延する。制御信号Ｓ１〜Ｓ４
は、フリップフロップ１〜４によってタイミング調整さ
れて制御信号Ｓ１′〜Ｓ４′となる。制御信号Ｓ１′〜
Ｓ４′は、それぞれクロック信号ＣＬＫよりも１クロッ
クサイクルおよびフリップフロップ１〜４の遅延時間Ｔ
＿ＤＦＦだけ遅延する。
信号φ１〜φ４が生成される。クロック信号φ１〜φ４
は、１／４分周器３１の遅延時間２Ｔ＿ＤＦＦだけクロ
ック信号ＣＬＫよりも遅延する。クロック信号φ１〜φ
４は制御信号発生回路３２に与えられる。制御信号発生
回路３２は、１クロックサイクルずつ順次「Ｈ」レベル
になる制御信号Ｓ１〜Ｓ４を生成する。制御信号Ｓ１〜
Ｓ４は、クロック信号ＣＬＫよりも１／４分周器３１の
遅延時間２Ｔ＿ＤＦＦおよび制御信号発生回路３２の遅
延時間Ｔ＿ＮＯＲだけ遅延する。制御信号Ｓ１〜Ｓ４
は、フリップフロップ１〜４によってタイミング調整さ
れて制御信号Ｓ１′〜Ｓ４′となる。制御信号Ｓ１′〜
Ｓ４′は、それぞれクロック信号ＣＬＫよりも１クロッ
クサイクルおよびフリップフロップ１〜４の遅延時間Ｔ
＿ＤＦＦだけ遅延する。
【００３８】セレクタ３７のトランスファーゲート６１
〜６４は、それぞれ制御信号Ｓ１′〜Ｓ４′が「Ｈ」レ
ベルになったことに応じて導通する。したがって、デー
タＤ１′〜Ｄ４′に対応するデータＤ１＿１〜Ｄ４＿１
が１クロックサイクルずつシリアルに出力される。デー
タＤ１＿１〜Ｄ４＿１は、制御信号Ｓ１′〜Ｓ４′より
も４：１セレクタ３７の遅延時間だけ遅延する。セレク
タ３７の出力データＳＯＵＴは、フリップフロップ３８
に入力される。
〜６４は、それぞれ制御信号Ｓ１′〜Ｓ４′が「Ｈ」レ
ベルになったことに応じて導通する。したがって、デー
タＤ１′〜Ｄ４′に対応するデータＤ１＿１〜Ｄ４＿１
が１クロックサイクルずつシリアルに出力される。デー
タＤ１＿１〜Ｄ４＿１は、制御信号Ｓ１′〜Ｓ４′より
も４：１セレクタ３７の遅延時間だけ遅延する。セレク
タ３７の出力データＳＯＵＴは、フリップフロップ３８
に入力される。
【００３９】フリップフロップ３８は、入力データＤ１
＿１〜Ｄ４＿１をサイクル３〜６の立下がりエッジに応
答して出力する。このようにして、低速のパラレルデー
タＤ１〜Ｄ４は、高速のシリアルデータＤ１＿１〜Ｄ４
＿１に変換される。
＿１〜Ｄ４＿１をサイクル３〜６の立下がりエッジに応
答して出力する。このようにして、低速のパラレルデー
タＤ１〜Ｄ４は、高速のシリアルデータＤ１＿１〜Ｄ４
＿１に変換される。
【００４０】このマルチプレクサでは、クロック信号Ｃ
ＬＫの入力から制御信号Ｓ１〜Ｓ４の出力まで２Ｔ＿Ｄ
ＦＦ＋Ｔ＿ＮＯＲの時間がかかり、制御信号Ｓ１〜Ｓ４
をフリップフロップ１〜４に取込むためにはフリップフ
ロップ１〜４のセットアップ時間Ｔ＿setupが必要とな
るので、２Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲ＋Ｔ＿setupが１ク
ロックサイクル内に収まる必要がある。
ＬＫの入力から制御信号Ｓ１〜Ｓ４の出力まで２Ｔ＿Ｄ
ＦＦ＋Ｔ＿ＮＯＲの時間がかかり、制御信号Ｓ１〜Ｓ４
をフリップフロップ１〜４に取込むためにはフリップフ
ロップ１〜４のセットアップ時間Ｔ＿setupが必要とな
るので、２Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲ＋Ｔ＿setupが１ク
ロックサイクル内に収まる必要がある。
【００４１】また、制御信号Ｓ１〜Ｓ４の出力からセレ
クタ３７の出力までＴ＿ＤＦＦ＋Ｔ＿selの時間がかか
り、セレクタ３７の出力をフリップフロップ３８に取込
むためにはフリップフロップ３８のセットアップ時間Ｔ
＿setupが必要となるので、Ｔ＿ＤＦＦ＋Ｔ＿sel＋Ｔ＿
setupが１クロックサイクル内に収まる必要がある。
クタ３７の出力までＴ＿ＤＦＦ＋Ｔ＿selの時間がかか
り、セレクタ３７の出力をフリップフロップ３８に取込
むためにはフリップフロップ３８のセットアップ時間Ｔ
＿setupが必要となるので、Ｔ＿ＤＦＦ＋Ｔ＿sel＋Ｔ＿
setupが１クロックサイクル内に収まる必要がある。
【００４２】したがって、このマルチプレクサの最高動
作周波数は、次式（２）（３）で示されるfmax２，fmax
３のいずれか小さい方になる。
作周波数は、次式（２）（３）で示されるfmax２，fmax
３のいずれか小さい方になる。
【００４３】 fmax２＝１／（Ｔ＿ＤＦＦ＋Ｔ＿sel＋Ｔ＿setup） …（２） fmax３＝１／（２Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲ＋Ｔ＿setup） …（３） 回路を構成するトランジスタの性能にもよるが、このマ
ルチプレクサではfmax３＜fmax２となり、最高動作周波
数はfmax３に制限される場合が多い。ただし、fmax３＞
fmax１であり、図９で示した従来のマルチプレクサより
も最高動作周波数は高くなっている。
ルチプレクサではfmax３＜fmax２となり、最高動作周波
数はfmax３に制限される場合が多い。ただし、fmax３＞
fmax１であり、図９で示した従来のマルチプレクサより
も最高動作周波数は高くなっている。
【００４４】なお、この実施の形態では、データＤ１′
〜Ｄ４′の切換えがセレクタ３７の切換えよりも先行す
るようにネガティブエッジ型のフリップフロップ３３，
３４をポジティブエッジ型のフリップフロップ６，７と
置換したが、必ずしも置換する必要はなく、データＤ
１′〜Ｄ４′の切換えとセレクタ３７の切換えが同時に
行なわれても差し支えない。
〜Ｄ４′の切換えがセレクタ３７の切換えよりも先行す
るようにネガティブエッジ型のフリップフロップ３３，
３４をポジティブエッジ型のフリップフロップ６，７と
置換したが、必ずしも置換する必要はなく、データＤ
１′〜Ｄ４′の切換えとセレクタ３７の切換えが同時に
行なわれても差し支えない。
【００４５】また、ネガティブエッジ型のフリップフロ
ップ１〜５，３５，３６，３８の各々をポジティブエッ
ジ型のフリップフロップで置換するとともにポジティブ
エッジ型のフリップフロップ６，７の各々をネガティブ
エッジ型のフリップフロップで置換してもよい。
ップ１〜５，３５，３６，３８の各々をポジティブエッ
ジ型のフリップフロップで置換するとともにポジティブ
エッジ型のフリップフロップ６，７の各々をネガティブ
エッジ型のフリップフロップで置換してもよい。
【００４６】また、この実施例では、４：１のマルチプ
レクサを示したが、この発明はＭ：１（ただし、Ｍは２
以上の整数である）のマルチプレクサに対して有効であ
る。
レクサを示したが、この発明はＭ：１（ただし、Ｍは２
以上の整数である）のマルチプレクサに対して有効であ
る。
【００４７】［実施の形態２］図３は、この発明の実施
の形態２によるマルチプレクサの構成を示すブロック図
である。図３を参照して、このマルチプレクサが図１の
マルチプレクサと異なる点は、１／４分周器３１と制御
信号発生回路３２の間に２ビットＤ−フリップフロップ
８，９が介挿されている点である。
の形態２によるマルチプレクサの構成を示すブロック図
である。図３を参照して、このマルチプレクサが図１の
マルチプレクサと異なる点は、１／４分周器３１と制御
信号発生回路３２の間に２ビットＤ−フリップフロップ
８，９が介挿されている点である。
【００４８】フリップフロップ８の２つの入力端子に
は、それぞれクロック信号φ１，φ２が入力される。フ
リップフロップ９の２つの入力端子には、それぞれクロ
ック信号φ３，φ４が入力される。フリップフロップ
８，９のクロック端子Ｃには、クロック信号ＣＬＫが入
力される。フリップフロップ８，９は、クロック信号Ｃ
ＬＫの立上がりエッジに応答してクロック信号φ１〜φ
４のレベルをそのまま出力する。フリップフロップ８，
９の出力信号φ１′〜φ４′は、クロック信号φ１〜φ
４の代わりに制御信号発生回路３２に入力される。他の
構成は、図１のマルチプレクサと同じであるので、その
説明は繰返さない。
は、それぞれクロック信号φ１，φ２が入力される。フ
リップフロップ９の２つの入力端子には、それぞれクロ
ック信号φ３，φ４が入力される。フリップフロップ
８，９のクロック端子Ｃには、クロック信号ＣＬＫが入
力される。フリップフロップ８，９は、クロック信号Ｃ
ＬＫの立上がりエッジに応答してクロック信号φ１〜φ
４のレベルをそのまま出力する。フリップフロップ８，
９の出力信号φ１′〜φ４′は、クロック信号φ１〜φ
４の代わりに制御信号発生回路３２に入力される。他の
構成は、図１のマルチプレクサと同じであるので、その
説明は繰返さない。
【００４９】このマルチプレクサでは、クロック信号Ｃ
ＬＫの入力から１／４分周器３１の出力まで２Ｔ＿ＤＦ
Ｆの時間がかかり、クロック信号φ１〜φ４をフリップ
フロップ８，９に取込むためにはフリップフロップ８，
９のセットアップ時間Ｔ＿setupが必要となるので、２
Ｔ＿ＤＦＦ＋Ｔ＿setupが１クロックサイクル内に収ま
る必要がある。
ＬＫの入力から１／４分周器３１の出力まで２Ｔ＿ＤＦ
Ｆの時間がかかり、クロック信号φ１〜φ４をフリップ
フロップ８，９に取込むためにはフリップフロップ８，
９のセットアップ時間Ｔ＿setupが必要となるので、２
Ｔ＿ＤＦＦ＋Ｔ＿setupが１クロックサイクル内に収ま
る必要がある。
【００５０】また、１／４分周器３１の出力から制御信
号発生回路３２の出力までＴ＿ＤＦＦ＋Ｔ＿ＮＯＲの時
間がかかり、制御信号Ｓ１〜Ｓ４をフリップフロップ１
〜４に取込むためにはフリップフロップ１〜４のセット
アップ時間Ｔ＿setupが必要となるので、Ｔ＿ＤＦＦ＋
Ｔ＿ＮＯＲ＋Ｔ＿setupが１クロックサイクル内に収ま
る必要がある。
号発生回路３２の出力までＴ＿ＤＦＦ＋Ｔ＿ＮＯＲの時
間がかかり、制御信号Ｓ１〜Ｓ４をフリップフロップ１
〜４に取込むためにはフリップフロップ１〜４のセット
アップ時間Ｔ＿setupが必要となるので、Ｔ＿ＤＦＦ＋
Ｔ＿ＮＯＲ＋Ｔ＿setupが１クロックサイクル内に収ま
る必要がある。
【００５１】したがって、このマルチプレクサの最高動
作周波数は、上式（２）で示したfmax２と、次式（４）
（５）で示されるfmax４，fmax５とのうちの一番小さな
周波数となる。
作周波数は、上式（２）で示したfmax２と、次式（４）
（５）で示されるfmax４，fmax５とのうちの一番小さな
周波数となる。
【００５２】 fmax４＝１／（Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲ＋Ｔ＿setup） …（４） fmax５＝１／（２Ｔ＿ＤＦＦ＋Ｔ＿setup） …（５） 回路を構成するトランジスタの性能にもよるが、このマ
ルチプレクサではfmax４＜fmax２＜fmax５となり、最高
動作周波数はfmax４に制限される場合が多い。ただし、
fmax４＞fmax３であり、図１のマルチプレクサよりも最
高動作周波数は高くなっている。
ルチプレクサではfmax４＜fmax２＜fmax５となり、最高
動作周波数はfmax４に制限される場合が多い。ただし、
fmax４＞fmax３であり、図１のマルチプレクサよりも最
高動作周波数は高くなっている。
【００５３】［実施の形態３］図４は、この発明の実施
の形態３によるマルチプレクサの構成を示すブロック図
である。図４を参照して、このマルチプレクサが図３の
マルチプレクサと異なる点は、遅延回路１０が新たに設
けられている点である。
の形態３によるマルチプレクサの構成を示すブロック図
である。図４を参照して、このマルチプレクサが図３の
マルチプレクサと異なる点は、遅延回路１０が新たに設
けられている点である。
【００５４】遅延回路１０は、クロック信号ＣＬＫを所
定の時間Ｔ＿Ｄ１だけ遅延させてクロック信号ＣＬＫＤ
１を生成する。フリップフロップ８，９のクロック端子
Ｃにはクロック信号ＣＬＫが入力され、フリップフロッ
プ１〜４，３８のクロック端子Ｃにはクロック信号ＣＬ
ＫＤ１が入力される。
定の時間Ｔ＿Ｄ１だけ遅延させてクロック信号ＣＬＫＤ
１を生成する。フリップフロップ８，９のクロック端子
Ｃにはクロック信号ＣＬＫが入力され、フリップフロッ
プ１〜４，３８のクロック端子Ｃにはクロック信号ＣＬ
ＫＤ１が入力される。
【００５５】このマルチプレクサでは、フリップフロッ
プ１〜４のデータ出力タイミングをＴ＿Ｄ１だけ遅延さ
せてフリップフロップ８，９からフリップフロップ１〜
４までのタイミングマージンを増やしたので、fmax４を
次式（６）で示されるfmax４′まで向上させることがで
きる。
プ１〜４のデータ出力タイミングをＴ＿Ｄ１だけ遅延さ
せてフリップフロップ８，９からフリップフロップ１〜
４までのタイミングマージンを増やしたので、fmax４を
次式（６）で示されるfmax４′まで向上させることがで
きる。
【００５６】 fmax４′＝１／（Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲ＋Ｔ＿setup−Ｔ＿Ｄ１）＜１／Ｔ ＿setup …（６） ただし、Ｔ＿Ｄ１＜Ｔ＿ＤＦＦ＋Ｔ＿ＮＯＲである。
【００５７】回路を構成するトランジスタの性能にもよ
るが、このマルチプレクサではfmax２＜fmax５＜fmax
４′となり、最高動作周波数はfmax２に制限される場合
が多い。ただし、fmax２＞fmax４であり、図３のマルチ
プレクサよりも最高動作周波数は高くなっている。
るが、このマルチプレクサではfmax２＜fmax５＜fmax
４′となり、最高動作周波数はfmax２に制限される場合
が多い。ただし、fmax２＞fmax４であり、図３のマルチ
プレクサよりも最高動作周波数は高くなっている。
【００５８】［実施の形態４］図５は、この発明の実施
の形態４によるマルチプレクサの構成を示すブロック図
である。図５を参照して、このマルチプレクサが図４の
マルチプレクサと異なる点は、遅延回路１１が新たに設
けられている点である。
の形態４によるマルチプレクサの構成を示すブロック図
である。図５を参照して、このマルチプレクサが図４の
マルチプレクサと異なる点は、遅延回路１１が新たに設
けられている点である。
【００５９】遅延回路１１は、クロック信号ＣＬＫＤ１
を所定の時間Ｔ＿Ｄ２だけ遅延させてクロック信号ＣＬ
ＫＤ２を生成する。クロック信号ＣＬＫＤ２は、クロッ
ク信号ＣＬＫＤ１の代わりにフリップフロップ３８のク
ロック端子Ｃに入力される。
を所定の時間Ｔ＿Ｄ２だけ遅延させてクロック信号ＣＬ
ＫＤ２を生成する。クロック信号ＣＬＫＤ２は、クロッ
ク信号ＣＬＫＤ１の代わりにフリップフロップ３８のク
ロック端子Ｃに入力される。
【００６０】このマルチプレクサでは、フリップフロッ
プ３８のデータ出力タイミングをＴ＿Ｄ２だけ遅延させ
てフリップフロップ１〜４からフリップフロップ３８ま
での間のタイミングマージンを増やしたので、fmax２を
次式（７）で示されるfmax２′まで向上させることがで
きる。
プ３８のデータ出力タイミングをＴ＿Ｄ２だけ遅延させ
てフリップフロップ１〜４からフリップフロップ３８ま
での間のタイミングマージンを増やしたので、fmax２を
次式（７）で示されるfmax２′まで向上させることがで
きる。
【００６１】 fmax２′＝１／（Ｔ＿ＤＦＦ＋Ｔ＿sel＋Ｔ＿setup−Ｔ＿Ｄ２）＜Ｔ＿setup …（７） ただし、ＴＤ＿２＜Ｔ＿ＤＦＦ＋Ｔ＿selである。
【００６２】回路を構成するトランジスタの性能にもよ
るが、このマルチプレクサではfmax５＜fmax４′≒fmax
３′となり、最高動作周波数はfmax５に制限される場合
が多い。すなわち、fmax５＞fmax２であり、図４の図４
のマルチプレクサよりも最高動作周波数は高くなってい
る。
るが、このマルチプレクサではfmax５＜fmax４′≒fmax
３′となり、最高動作周波数はfmax５に制限される場合
が多い。すなわち、fmax５＞fmax２であり、図４の図４
のマルチプレクサよりも最高動作周波数は高くなってい
る。
【００６３】［実施の形態５］図６は、この発明の実施
の形態５によるマルチプレクサの構成を示すブロック図
である。図６を参照して、このマルチプレクサが図５の
マルチプレクサと異なる点は、遅延回路１２が新たに設
けられている点である。
の形態５によるマルチプレクサの構成を示すブロック図
である。図６を参照して、このマルチプレクサが図５の
マルチプレクサと異なる点は、遅延回路１２が新たに設
けられている点である。
【００６４】遅延回路１２は、クロック信号ＣＬＫを所
定の時間Ｔ＿Ｄ３だけ遅延させてクロック信号ＣＬＫＤ
３を生成し、クロック信号ＣＬＫＤ３をフリップフロッ
プ８，９のクロック端子Ｃおよび遅延回路１０に与え
る。
定の時間Ｔ＿Ｄ３だけ遅延させてクロック信号ＣＬＫＤ
３を生成し、クロック信号ＣＬＫＤ３をフリップフロッ
プ８，９のクロック端子Ｃおよび遅延回路１０に与え
る。
【００６５】遅延回路１０は、クロック信号ＣＬＫＤ３
を所定の時間Ｔ＿Ｄ１だけ遅延させてクロック信号ＣＬ
ＫＤ１′を生成し、クロック信号ＣＬＫＤ１′をフリッ
プフロップ１〜４のクロック端子Ｃおよび遅延回路１１
に与える。遅延回路１１は、クロック信号ＣＬＫＤ１′
を所定の時間Ｔ＿Ｄ２だけ遅延させてクロック信号ＣＬ
ＫＤ２′を生成し、クロック信号ＣＬＫＤ２′をフリッ
プフロップ３８のクロック端子Ｃに与える。
を所定の時間Ｔ＿Ｄ１だけ遅延させてクロック信号ＣＬ
ＫＤ１′を生成し、クロック信号ＣＬＫＤ１′をフリッ
プフロップ１〜４のクロック端子Ｃおよび遅延回路１１
に与える。遅延回路１１は、クロック信号ＣＬＫＤ１′
を所定の時間Ｔ＿Ｄ２だけ遅延させてクロック信号ＣＬ
ＫＤ２′を生成し、クロック信号ＣＬＫＤ２′をフリッ
プフロップ３８のクロック端子Ｃに与える。
【００６６】このマルチプレクサでは、フリップフロッ
プ８，９のデータ出力タイミングをＴ＿Ｄ３だけ遅延さ
せて１／４分周器３１の前後でのタイミングマージンを
増やしたので、fmax５を次式（８）で示されるfmax５′
まで向上させることができる。
プ８，９のデータ出力タイミングをＴ＿Ｄ３だけ遅延さ
せて１／４分周器３１の前後でのタイミングマージンを
増やしたので、fmax５を次式（８）で示されるfmax５′
まで向上させることができる。
【００６７】 fmax５′＝１／（２Ｔ＿ＤＦＦ＋Ｔ＿setup−Ｔ＿Ｄ３）＜１／Ｔ＿setup …（８） ただし、ＴＤ＿３＜２Ｔ＿ＤＦＦである。
【００６８】このようにして、マルチプレクサの最高動
作周波数fmaxを１／Ｔ＿setupに近づけることができ
る。
作周波数fmaxを１／Ｔ＿setupに近づけることができ
る。
【００６９】［実施の形態６］多ビットのマルチプレク
サを構成する場合、セレクタをツリー状に複数段接続す
る場合がある。これは、低速のデータ信号を高速のデー
タ信号に徐々にアップコンバートするためである。たと
えば、４：１セレクタを２段構成にすることにより１
６：１のマルチプレクサが構成される。この場合、デー
タの入力に近い方の回路は低速で動作させるため動作速
度に余裕があるが、データの出力に近い方の回路は高速
動作するため動作速度に余裕がなくなる。この実施の形
態では、この問題を解決する。
サを構成する場合、セレクタをツリー状に複数段接続す
る場合がある。これは、低速のデータ信号を高速のデー
タ信号に徐々にアップコンバートするためである。たと
えば、４：１セレクタを２段構成にすることにより１
６：１のマルチプレクサが構成される。この場合、デー
タの入力に近い方の回路は低速で動作させるため動作速
度に余裕があるが、データの出力に近い方の回路は高速
動作するため動作速度に余裕がなくなる。この実施の形
態では、この問題を解決する。
【００７０】図７は、この発明の実施の形態６によるマ
ルチプレクサの構成を示すブロック図である。図７を参
照して、このマルチプレクサが図１のマルチプレクサと
異なる点は、１／４分周器２１、制御信号発生回路２
２、Ｄ−フリップフロップ２３、４ビットＤ−フリップ
フロップ２４，２５ａ〜２５ｄ、および４：１セレクタ
２６ａ〜２６ｄが設けられている点である。４ビットＤ
−フリップフロップ１５は図１のフリップフロップ１〜
４を示し、４ビットＤ−フリップフロップ１６は図１の
フリップフロップ６，７，３５，３６を示している。フ
リップフロップ５の出力クロック信号ＣＬＫ／４′は、
１／４分周器２１に与えられるとともに、フリップフロ
ップ１６，２３，２４のクロック端子Ｃに入力される。
ルチプレクサの構成を示すブロック図である。図７を参
照して、このマルチプレクサが図１のマルチプレクサと
異なる点は、１／４分周器２１、制御信号発生回路２
２、Ｄ−フリップフロップ２３、４ビットＤ−フリップ
フロップ２４，２５ａ〜２５ｄ、および４：１セレクタ
２６ａ〜２６ｄが設けられている点である。４ビットＤ
−フリップフロップ１５は図１のフリップフロップ１〜
４を示し、４ビットＤ−フリップフロップ１６は図１の
フリップフロップ６，７，３５，３６を示している。フ
リップフロップ５の出力クロック信号ＣＬＫ／４′は、
１／４分周器２１に与えられるとともに、フリップフロ
ップ１６，２３，２４のクロック端子Ｃに入力される。
【００７１】１／４分周器２１は、フリップフロップ５
からのクロック信号ＣＬＫ／４′の１／４の周波数を有
するクロック信号ＣＬＫ／１６を生成してフリップフロ
ップ２３に与える。フリップフロップ２３は、クロック
信号ＣＬＫ／４′の立下がりエッジに応答してクロック
信号ＣＬＫ／１６のレベルをそのまま出力する。フリッ
プフロップ２３の出力クロック信号ＣＬＫ／１６′は、
フリップフロップ２５ａ〜２５ｄのクロック端子Ｃに入
力される。
からのクロック信号ＣＬＫ／４′の１／４の周波数を有
するクロック信号ＣＬＫ／１６を生成してフリップフロ
ップ２３に与える。フリップフロップ２３は、クロック
信号ＣＬＫ／４′の立下がりエッジに応答してクロック
信号ＣＬＫ／１６のレベルをそのまま出力する。フリッ
プフロップ２３の出力クロック信号ＣＬＫ／１６′は、
フリップフロップ２５ａ〜２５ｄのクロック端子Ｃに入
力される。
【００７２】また１／４分周器２１は、クロック信号Ｃ
ＬＫ／１６と同じ周波数を有し、１／４周期ずつ位相が
ずれた４相のクロック信号φ１１〜φ１４を生成して制
御信号発生回路２２に与える。制御信号発生回路２２
は、１／４分周器２１からのクロック信号φ１１〜φ１
４に基づいて、クロック信号ＣＬＫ／１６と同じ周波数
を有し、１／４周期ずつ順次「Ｈ」レベルになる制御信
号Ｓ１１〜Ｓ１４を生成してフリップフロップ２４に与
える。フリップフロップ２４は、クロック信号ＣＬＫ／
４′の立下がりエッジに応答して制御信号Ｓ１１〜Ｓ１
４のレベルをそのまま出力する。フリップフロップ２４
の出力信号Ｓ１１′〜Ｓ１４′は、４：１セレクタ２６
ａ〜２６ｄの各々に与えられる。
ＬＫ／１６と同じ周波数を有し、１／４周期ずつ位相が
ずれた４相のクロック信号φ１１〜φ１４を生成して制
御信号発生回路２２に与える。制御信号発生回路２２
は、１／４分周器２１からのクロック信号φ１１〜φ１
４に基づいて、クロック信号ＣＬＫ／１６と同じ周波数
を有し、１／４周期ずつ順次「Ｈ」レベルになる制御信
号Ｓ１１〜Ｓ１４を生成してフリップフロップ２４に与
える。フリップフロップ２４は、クロック信号ＣＬＫ／
４′の立下がりエッジに応答して制御信号Ｓ１１〜Ｓ１
４のレベルをそのまま出力する。フリップフロップ２４
の出力信号Ｓ１１′〜Ｓ１４′は、４：１セレクタ２６
ａ〜２６ｄの各々に与えられる。
【００７３】４ビットＤ−フリップフロップ２５ａ〜２
５ｄは、それぞれ並列データＤ１＿０〜Ｄ１＿３，…，
Ｄ４＿０〜Ｄ４＿３を受け、クロック信号ＣＬＫ／１
６′の立下がりエッジに応答して入力データを４：１セ
レクタ２６ａ〜２６ｄに与える。
５ｄは、それぞれ並列データＤ１＿０〜Ｄ１＿３，…，
Ｄ４＿０〜Ｄ４＿３を受け、クロック信号ＣＬＫ／１
６′の立下がりエッジに応答して入力データを４：１セ
レクタ２６ａ〜２６ｄに与える。
【００７４】４：１セレクタ２６ａ〜２６ｄは、制御信
号φ１１′〜φ１４′に応答して、データＤ１＿０〜Ｄ
４＿０；…；Ｄ１＿３〜Ｄ４＿３を順次出力する。４：
１セレクタ２６ａ〜２６ｄの出力データは、４ビットＤ
−フリップフロップ１６に与えられる。他の構成は、図
１のマルチプレクサと同様であるので、その説明は繰返
さない。
号φ１１′〜φ１４′に応答して、データＤ１＿０〜Ｄ
４＿０；…；Ｄ１＿３〜Ｄ４＿３を順次出力する。４：
１セレクタ２６ａ〜２６ｄの出力データは、４ビットＤ
−フリップフロップ１６に与えられる。他の構成は、図
１のマルチプレクサと同様であるので、その説明は繰返
さない。
【００７５】次に、図７に示したマルチプレクサの動作
について簡単に説明する。１／４分周器３１によってク
ロック信号ＣＬＫの４倍の周期を有するクロック信号φ
１〜φ４，ＣＬＫ／４が生成され、制御信号発生回路３
２によってクロック信号ＣＬＫの４倍の周期を有し、１
クロックサイクルずつ順次「Ｈ」レベルになる制御信号
Ｓ１〜Ｓ４が生成される。制御信号Ｓ１〜Ｓ４は、フリ
ップフロップ１５によってタイミング調整されて４：１
セレクタ３７に与えられる。
について簡単に説明する。１／４分周器３１によってク
ロック信号ＣＬＫの４倍の周期を有するクロック信号φ
１〜φ４，ＣＬＫ／４が生成され、制御信号発生回路３
２によってクロック信号ＣＬＫの４倍の周期を有し、１
クロックサイクルずつ順次「Ｈ」レベルになる制御信号
Ｓ１〜Ｓ４が生成される。制御信号Ｓ１〜Ｓ４は、フリ
ップフロップ１５によってタイミング調整されて４：１
セレクタ３７に与えられる。
【００７６】また、１／４分周器２１によってクロック
信号ＧＬＫ／４′の４倍の周期を有するクロック信号φ
１１〜φ１４，ＣＬＫ／１６が生成され、制御信号発生
回路２２によってクロック信号ＣＬＫ／４の４倍の周期
を有し、４クロックサイクルずつ順次「Ｈ」レベルにな
る制御信号Ｓ１１〜Ｓ１４が生成される。制御信号Ｓ１
１〜Ｓ１４は、フリップフロップ２４によってタイミン
グ調整されて４：１セレクタ２６ａ〜２６ｄの各々に与
えられる。
信号ＧＬＫ／４′の４倍の周期を有するクロック信号φ
１１〜φ１４，ＣＬＫ／１６が生成され、制御信号発生
回路２２によってクロック信号ＣＬＫ／４の４倍の周期
を有し、４クロックサイクルずつ順次「Ｈ」レベルにな
る制御信号Ｓ１１〜Ｓ１４が生成される。制御信号Ｓ１
１〜Ｓ１４は、フリップフロップ２４によってタイミン
グ調整されて４：１セレクタ２６ａ〜２６ｄの各々に与
えられる。
【００７７】４ビットの並列データＤ１＿０〜Ｄ１＿３
は、フリップフロップ２５ａ、４：１セレクタ２６ａお
よびフリップフロップ１６によって４ビットの直列デー
タＤ１＿０〜Ｄ１＿３に変換されて４：１セレクタ３７
の第１入力ノードに与えられる。
は、フリップフロップ２５ａ、４：１セレクタ２６ａお
よびフリップフロップ１６によって４ビットの直列デー
タＤ１＿０〜Ｄ１＿３に変換されて４：１セレクタ３７
の第１入力ノードに与えられる。
【００７８】４ビットの並列データＤ２＿０〜Ｄ２＿３
は、フリップフロップ２５ｂ、４：１セレクタ２６ｂお
よびフリップフロップ１６によって４ビットの直列デー
タＤ２＿０〜Ｄ２＿３に変換されて４：１セレクタ３７
の第２入力ノードに与えられる。
は、フリップフロップ２５ｂ、４：１セレクタ２６ｂお
よびフリップフロップ１６によって４ビットの直列デー
タＤ２＿０〜Ｄ２＿３に変換されて４：１セレクタ３７
の第２入力ノードに与えられる。
【００７９】４ビットの並列データＤ３＿０〜Ｄ３＿３
は、フリップフロップ２５ｃ、４：１セレクタ２６ｃお
よびフリップフロップ１６によって４ビットの直列デー
タＤ３＿０ないしＤ３＿３に変換されて４：１セレクタ
３７の第３入力ノードに与えられる。
は、フリップフロップ２５ｃ、４：１セレクタ２６ｃお
よびフリップフロップ１６によって４ビットの直列デー
タＤ３＿０ないしＤ３＿３に変換されて４：１セレクタ
３７の第３入力ノードに与えられる。
【００８０】４ビットの並列データＤ４＿０〜Ｄ４＿３
は、フリップフロップ２５ｄ、４：１セレクタ２６ｄお
よびフリップフロップ１６によって４ビットの直列デー
タＤ４＿０〜Ｄ４＿３に変換されて４：１セレクタ３７
の第４入力ノードに与えられる。
は、フリップフロップ２５ｄ、４：１セレクタ２６ｄお
よびフリップフロップ１６によって４ビットの直列デー
タＤ４＿０〜Ｄ４＿３に変換されて４：１セレクタ３７
の第４入力ノードに与えられる。
【００８１】４ビットの並列データＤ１＿０〜Ｄ４＿０
は、４：１セレクタ３７によって４ビットの直列データ
Ｄ１＿０〜Ｄ４＿０に変換されてフリップフロップ３８
に与えられる。同様にして、４ビットの並列データＤ１
＿１〜Ｄ４＿１，…，Ｄ１＿３〜Ｄ４＿３は、それぞれ
４ビットの直列データＤ１＿１〜Ｄ４＿１，…、Ｄ１＿
３〜Ｄ４＿３に変換されてフリップフロップ３８に与え
られる。このように形成された１６ビットの直列データ
Ｄ１＿０〜Ｄ４＿３は、フリップフロップ３８によって
タイミング調整されて出力される。
は、４：１セレクタ３７によって４ビットの直列データ
Ｄ１＿０〜Ｄ４＿０に変換されてフリップフロップ３８
に与えられる。同様にして、４ビットの並列データＤ１
＿１〜Ｄ４＿１，…，Ｄ１＿３〜Ｄ４＿３は、それぞれ
４ビットの直列データＤ１＿１〜Ｄ４＿１，…、Ｄ１＿
３〜Ｄ４＿３に変換されてフリップフロップ３８に与え
られる。このように形成された１６ビットの直列データ
Ｄ１＿０〜Ｄ４＿３は、フリップフロップ３８によって
タイミング調整されて出力される。
【００８２】この実施の形態でも、実施の形態１と同
様、マルチプレクサの動作速度の高速化を図ることがで
きる。
様、マルチプレクサの動作速度の高速化を図ることがで
きる。
【００８３】なお、この実施の形態では、クロック信号
ＣＬＫに同期して動作する高速部（図７の右側の回路部
分）と、クロック信号ＣＬＫ／４′に同期して動作する
低速部（図７の左側の回路部分）との各々に実施の形態
１の回路を適用したが、実施の形態２〜５のいずれかの
実施の形態の回路を適用してもよいことは言うまでもな
い。
ＣＬＫに同期して動作する高速部（図７の右側の回路部
分）と、クロック信号ＣＬＫ／４′に同期して動作する
低速部（図７の左側の回路部分）との各々に実施の形態
１の回路を適用したが、実施の形態２〜５のいずれかの
実施の形態の回路を適用してもよいことは言うまでもな
い。
【００８４】また、高速部では動作速度に余裕がないが
低速部では余裕がある場合は、高速部のみに実施の形態
１〜５のいずれかの回路を適用してもよい。
低速部では余裕がある場合は、高速部のみに実施の形態
１〜５のいずれかの回路を適用してもよい。
【００８５】また、図８に示すように、低速部には実施
の形態１の回路を適用し高速部には実施の形態２の回路
を適用してもよい。同様に、低速部および高速部にそれ
ぞれ、実施の形態１と３、１と４、２と３、２と４、３
と４、３と６、４と５の回路を適用してもよい。これに
より、トランジスタ数の増加および消費電力の増加を最
小限に抑えながら、動作速度の高速化を図ることができ
る。
の形態１の回路を適用し高速部には実施の形態２の回路
を適用してもよい。同様に、低速部および高速部にそれ
ぞれ、実施の形態１と３、１と４、２と３、２と４、３
と４、３と６、４と５の回路を適用してもよい。これに
より、トランジスタ数の増加および消費電力の増加を最
小限に抑えながら、動作速度の高速化を図ることができ
る。
【００８６】またこの実施の形態では、４：１セレクタ
の２段構成としたが、ｍ：１セレクタのｎ段構成（ただ
し、ｍ，ｎは２以上の整数である）としてもよいことは
言うまでもない。
の２段構成としたが、ｍ：１セレクタのｎ段構成（ただ
し、ｍ，ｎは２以上の整数である）としてもよいことは
言うまでもない。
【００８７】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００８８】
【発明の効果】以上のように、請求項１に係る発明で
は、Ｍ相の制御信号を生成する信号発生回路と、Ｍ相の
制御信号を一旦保持した後にクロック信号に同期して出
力する第１の保持回路と、Ｍ相の制御信号に応答してＭ
ビットの並列データ信号をＭビットの直列データ信号に
変換する選択回路と、選択回路の各出力信号を一旦保持
した後にクロック信号に同期して出力する第２の保持回
路とが設けられる。したがって、信号発生回路の遅延時
間と第１の保持回路のセットアップ時間との和の時間が
１クロックサイクル内に収まればよいので、第１の保持
回路が設けられていなかった従来に比べ、動作速度の高
速化が図られる。
は、Ｍ相の制御信号を生成する信号発生回路と、Ｍ相の
制御信号を一旦保持した後にクロック信号に同期して出
力する第１の保持回路と、Ｍ相の制御信号に応答してＭ
ビットの並列データ信号をＭビットの直列データ信号に
変換する選択回路と、選択回路の各出力信号を一旦保持
した後にクロック信号に同期して出力する第２の保持回
路とが設けられる。したがって、信号発生回路の遅延時
間と第１の保持回路のセットアップ時間との和の時間が
１クロックサイクル内に収まればよいので、第１の保持
回路が設けられていなかった従来に比べ、動作速度の高
速化が図られる。
【００８９】請求項２に係る発明では、請求項１に係る
発明の信号発生回路が、Ｍ相の内部クロック信号を生成
する内部クロック発生回路と、Ｍ相の内部クロック信号
に基づいてＭ相の制御信号を生成する論理回路とを含
み、各制御信号は、１周期のうちの１／Ｍ周期間は第１
のレベルになり、（Ｍ−１）／Ｍ周期間は第２のレベル
になる。この場合は、Ｍ相の制御信号を容易に生成で
き、選択回路を容易に制御できる。
発明の信号発生回路が、Ｍ相の内部クロック信号を生成
する内部クロック発生回路と、Ｍ相の内部クロック信号
に基づいてＭ相の制御信号を生成する論理回路とを含
み、各制御信号は、１周期のうちの１／Ｍ周期間は第１
のレベルになり、（Ｍ−１）／Ｍ周期間は第２のレベル
になる。この場合は、Ｍ相の制御信号を容易に生成で
き、選択回路を容易に制御できる。
【００９０】請求項３に係る発明では、請求項２に係る
発明に、内部クロック発生回路から出力されたＭ相の内
部クロック信号を一旦保持した後にクロック信号に同期
して論理回路に出力する第３の保持回路がさらに設けら
れる。この場合は、第３の保持回路および論理回路の遅
延時間と第１の保持回路のセットアップ時間との和の時
間が１クロックサイクル内に収まればよいので、動作速
度の一層の高速化が図られる。
発明に、内部クロック発生回路から出力されたＭ相の内
部クロック信号を一旦保持した後にクロック信号に同期
して論理回路に出力する第３の保持回路がさらに設けら
れる。この場合は、第３の保持回路および論理回路の遅
延時間と第１の保持回路のセットアップ時間との和の時
間が１クロックサイクル内に収まればよいので、動作速
度の一層の高速化が図られる。
【００９１】請求項４に係る発明では、請求項１から３
のいずれかに係る発明に、クロック信号を遅延させる第
１の遅延回路がさらに設けられ、第１および第２の保持
回路は、第１の遅延回路によって遅延されたクロック信
号に同期して動作する。この場合は、信号発生回路の前
後におけるタイミングマージンを増やすことができ、動
作速度の一層の高速化が図られる。
のいずれかに係る発明に、クロック信号を遅延させる第
１の遅延回路がさらに設けられ、第１および第２の保持
回路は、第１の遅延回路によって遅延されたクロック信
号に同期して動作する。この場合は、信号発生回路の前
後におけるタイミングマージンを増やすことができ、動
作速度の一層の高速化が図られる。
【００９２】請求項５に係る発明では、請求項１から３
のいずれかに係る発明に、クロック信号を遅延させる第
１および第２の遅延回路がさらに設けられ、第１の保持
回路が第１の遅延回路によって遅延されたクロック信号
に同期して動作し、第２の保持回路が第１および第２の
遅延回路によって遅延されたクロック信号に同期して動
作する。この場合は、選択回路の前後におけるタイミン
グマージンを増やすことができ、動作速度の一層の高速
化が図られる。
のいずれかに係る発明に、クロック信号を遅延させる第
１および第２の遅延回路がさらに設けられ、第１の保持
回路が第１の遅延回路によって遅延されたクロック信号
に同期して動作し、第２の保持回路が第１および第２の
遅延回路によって遅延されたクロック信号に同期して動
作する。この場合は、選択回路の前後におけるタイミン
グマージンを増やすことができ、動作速度の一層の高速
化が図られる。
【００９３】請求項６に係る発明では、請求項３に係る
発明に、クロック信号を遅延させる第１〜第３の遅延回
路がさらに設けられ、第３の保持回路は第１の遅延回路
によって遅延されたクロック信号に同期して動作し、第
１の保持回路は第１および第２の遅延回路によって遅延
されたクロック信号に同期して動作し、第２の保持回路
は第１〜第３の遅延回路によって遅延されたクロック信
号に同期して動作する。この場合は、内部クロック発生
回路の前後におけるタイミングマージンを増やすことが
でき、動作速度の一層の高速化が図られる。
発明に、クロック信号を遅延させる第１〜第３の遅延回
路がさらに設けられ、第３の保持回路は第１の遅延回路
によって遅延されたクロック信号に同期して動作し、第
１の保持回路は第１および第２の遅延回路によって遅延
されたクロック信号に同期して動作し、第２の保持回路
は第１〜第３の遅延回路によって遅延されたクロック信
号に同期して動作する。この場合は、内部クロック発生
回路の前後におけるタイミングマージンを増やすことが
でき、動作速度の一層の高速化が図られる。
【００９４】請求項７に係る発明では、Ｍ×Ｎビットの
並列データ信号を第１〜第Ｍの並列データ信号列に変換
する第１の信号変換回路と、第１〜第Ｍの並列データ信
号列をＭ×Ｎビットの直列データ信号に変換する第２の
信号変換回路とが設けられる。第２の信号変換回路に
は、Ｍ相の第１制御信号を生成する第１の信号発生回路
と、Ｍ相の第１制御信号を一旦保持した後にクロック信
号に同期して出力する第１の保持回路と、Ｍ相の第１制
御信号に応答して第１〜第Ｍの並列データ信号列をＭ×
Ｎビットの直列データ信号に変換する第１の選択回路
と、第１の選択回路の各出力データ信号を一旦保持した
後にクロック信号に同期して出力する第２の保持回路と
が設けられる。したがって、第１の信号発生回路の遅延
時間と第１の保持回路のセットアップ時間との和の時間
が１クロックサイクル内に収まればよいので、第１の保
持回路が設けられていなかった従来に比べ、動作速度の
高速化が図られる。また、第１および第２の信号変換回
路のうちの高速動作が必要とされる第２の信号発生回路
のみに第１の保持回路を追加したので、消費電力の増加
を最小限に抑制できる。
並列データ信号を第１〜第Ｍの並列データ信号列に変換
する第１の信号変換回路と、第１〜第Ｍの並列データ信
号列をＭ×Ｎビットの直列データ信号に変換する第２の
信号変換回路とが設けられる。第２の信号変換回路に
は、Ｍ相の第１制御信号を生成する第１の信号発生回路
と、Ｍ相の第１制御信号を一旦保持した後にクロック信
号に同期して出力する第１の保持回路と、Ｍ相の第１制
御信号に応答して第１〜第Ｍの並列データ信号列をＭ×
Ｎビットの直列データ信号に変換する第１の選択回路
と、第１の選択回路の各出力データ信号を一旦保持した
後にクロック信号に同期して出力する第２の保持回路と
が設けられる。したがって、第１の信号発生回路の遅延
時間と第１の保持回路のセットアップ時間との和の時間
が１クロックサイクル内に収まればよいので、第１の保
持回路が設けられていなかった従来に比べ、動作速度の
高速化が図られる。また、第１および第２の信号変換回
路のうちの高速動作が必要とされる第２の信号発生回路
のみに第１の保持回路を追加したので、消費電力の増加
を最小限に抑制できる。
【００９５】請求項８に係る発明では、請求項７に係る
発明の第１の信号発生回路は、Ｍ相の内部クロック信号
を生成する内部クロック発生回路と、Ｍ相の内部クロッ
ク信号に基づいてＭ相の第１制御信号を生成する論理回
路とを含み、各第１制御信号は、１周期のうちの１／Ｍ
周期間は第１のレベルになり、（Ｍ−１）／Ｍ周期間は
第２のレベルになる。この場合は、Ｍ相の第１制御信号
を容易に生成でき、第１の選択回路を容易に制御でき
る。
発明の第１の信号発生回路は、Ｍ相の内部クロック信号
を生成する内部クロック発生回路と、Ｍ相の内部クロッ
ク信号に基づいてＭ相の第１制御信号を生成する論理回
路とを含み、各第１制御信号は、１周期のうちの１／Ｍ
周期間は第１のレベルになり、（Ｍ−１）／Ｍ周期間は
第２のレベルになる。この場合は、Ｍ相の第１制御信号
を容易に生成でき、第１の選択回路を容易に制御でき
る。
【００９６】請求項９に係る発明では、請求項８に係る
発明に、内部クロック発生回路から出力されたＭ相の内
部クロック信号を一旦保持した後に、クロック信号に同
期して論理回路に出力する第３の保持回路がさらに設け
られる。この場合は、第３の保持回路および論理回路の
遅延時間と第１の保持時間のセットアップ時間との和の
時間が１クロックサイクル内に収まればよいので、動作
速度の一層の高速化が図られる。
発明に、内部クロック発生回路から出力されたＭ相の内
部クロック信号を一旦保持した後に、クロック信号に同
期して論理回路に出力する第３の保持回路がさらに設け
られる。この場合は、第３の保持回路および論理回路の
遅延時間と第１の保持時間のセットアップ時間との和の
時間が１クロックサイクル内に収まればよいので、動作
速度の一層の高速化が図られる。
【００９７】請求項１０に係る発明では、請求項８また
は９に係る発明のＭ相の内部クロック信号のうちの１相
の内部クロック信号が基準クロック信号として選択さ
れ、第１の信号変換回路には、Ｎ相の第２制御信号を生
成する第２の信号発生回路と、Ｎ相の第２制御信号を一
旦保持した後に基準クロック信号に同期して出力する第
４の保持回路と、Ｎ相の第２制御信号に応答してＭ×Ｎ
ビットの並列データ信号を第１〜第Ｍの並列データ信号
列に変換する第２の選択回路と、第２の選択回路の各出
力データ信号を一旦保持した後にクロック信号に同期し
て出力する第５の保持回路とが設けられる。したがっ
て、第２の信号発生回路の遅延時間と第４の保持回路の
セットアップ時間との和の時間がＭクロックサイクル内
に収まればよいので、第４の保持回路が設けられていな
かった従来に比べ、動作速度の高速化が図られる。
は９に係る発明のＭ相の内部クロック信号のうちの１相
の内部クロック信号が基準クロック信号として選択さ
れ、第１の信号変換回路には、Ｎ相の第２制御信号を生
成する第２の信号発生回路と、Ｎ相の第２制御信号を一
旦保持した後に基準クロック信号に同期して出力する第
４の保持回路と、Ｎ相の第２制御信号に応答してＭ×Ｎ
ビットの並列データ信号を第１〜第Ｍの並列データ信号
列に変換する第２の選択回路と、第２の選択回路の各出
力データ信号を一旦保持した後にクロック信号に同期し
て出力する第５の保持回路とが設けられる。したがっ
て、第２の信号発生回路の遅延時間と第４の保持回路の
セットアップ時間との和の時間がＭクロックサイクル内
に収まればよいので、第４の保持回路が設けられていな
かった従来に比べ、動作速度の高速化が図られる。
【図１】 この発明の実施の形態１によるマルチプレク
サの構成を示すブロック図である。
サの構成を示すブロック図である。
【図２】 図１に示したマルチプレクサの動作を示すタ
イムチャートである。
イムチャートである。
【図３】 この発明の実施の形態２によるマルチプレク
サの構成を示すブロック図である。
サの構成を示すブロック図である。
【図４】 この発明の実施の形態３によるマルチプレク
サの構成を示すブロック図である。
サの構成を示すブロック図である。
【図５】 この発明の実施の形態４によるマルチプレク
サの構成を示すブロック図である。
サの構成を示すブロック図である。
【図６】 この発明の実施の形態５によるマルチプレク
サの構成を示すブロック図である。
サの構成を示すブロック図である。
【図７】 この発明の実施の形態６によるマルチプレク
サの構成を示すブロック図である。
サの構成を示すブロック図である。
【図８】 実施の形態６の変更例を示すブロック図であ
る。
る。
【図９】 従来のマルチプレクサの構成を示すブロック
図である。
図である。
【図１０】 図９に示した１／４分周器および制御信号
発生回路の構成を示す回路ブロック図である。
発生回路の構成を示す回路ブロック図である。
【図１１】 図９に示した４：１セレクタの構成を示す
回路図である。
回路図である。
【図１２】 図９に示したマルチプレクサの動作を示す
タイムチャートである。
タイムチャートである。
【図１３】 図９に示したマルチプレクサの問題点を説
明するためのタイムチャートである。
明するためのタイムチャートである。
１〜９，１５，１６，２３，２４，２５ａ〜２５ｄ，３
３〜３６，３８，４１Ｄ−フリップフロップ、１０〜１
２ 遅延回路、２１，３１ １／４分周器、２２，３２
制御信号発生回路、２６ａ〜２６ｄ，３７ ４：１セ
レクタ、４２，４３ Ｄ−ラッチ、５１〜５４ ＮＯＲ
ゲート、５５〜５８ ＮＡＮＤゲート、６１〜６４ ト
ランスファーゲート。
３〜３６，３８，４１Ｄ−フリップフロップ、１０〜１
２ 遅延回路、２１，３１ １／４分周器、２２，３２
制御信号発生回路、２６ａ〜２６ｄ，３７ ４：１セ
レクタ、４２，４３ Ｄ−ラッチ、５１〜５４ ＮＯＲ
ゲート、５５〜５８ ＮＡＮＤゲート、６１〜６４ ト
ランスファーゲート。
Claims (10)
- 【請求項１】 クロック信号に同期してＭビット（Ｍは
２以上の整数である）の並列データ信号をＭビットの直
列データ信号に変換するマルチプレクサであって、 前記クロック信号のＭ倍の周期を有し、１／Ｍ周期ずつ
位相がずれたＭ相の制御信号を生成する信号発生回路、 前記信号発生回路から出力されたＭ相の制御信号を一旦
保持した後、前記クロック信号に同期して出力する第１
の保持回路、 前記第１の保持回路から出力されたＭ相の制御信号に応
答して前記Ｍビットの並列データ信号から１ビットずつ
順次選択し、選択した各データ信号を通過させて前記Ｍ
ビットの直列データ信号を生成する選択回路、および前
記選択回路から出力される各データ信号を一旦保持した
後、前記クロック信号に同期して出力する第２の保持回
路を備える、マルチプレクサ。 - 【請求項２】 前記信号発生回路は、 前記クロック信号のＭ倍の周期を有し、１／Ｍ周期ずつ
位相がずれたＭ相の内部クロック信号を生成する内部ク
ロック発生回路、および前記内部クロック発生回路で生
成されたＭ相の内部クロック信号に基づいて前記Ｍ相の
制御信号を生成する論理回路を含み、 前記Ｍ相の制御信号の各々は、１周期のうちの１／Ｍ周
期間は第１のレベルになり、（Ｍ−１）／Ｍ周期間は第
２のレベルになる、請求項１に記載のマルチプレクサ。 - 【請求項３】 さらに、前記内部クロック発生回路から
出力されたＭ相の内部クロック信号を一旦保持した後、
前記クロック信号に同期して前記論理回路に出力する第
３の保持回路を備える、請求項２に記載のマルチプレク
サ。 - 【請求項４】 さらに、前記クロック信号を予め定めら
れた第１の遅延時間だけ遅延させる第１の遅延回路を備
え、 前記第１および第２の保持回路は、前記第１の遅延回路
によって遅延されたクロック信号に同期して動作する、
請求項１から請求項３のいずれかに記載のマルチプレク
サ。 - 【請求項５】 さらに、前記クロック信号を予め定めら
れた第１の遅延時間だけ遅延させる第１の遅延回路、お
よび前記第１の遅延回路によって遅延されたクロック信
号を予め定められた第２の遅延時間だけさらに遅延させ
る第２の遅延回路を備え、 前記第１の保持回路は、前記第１の遅延回路によって遅
延されたクロック信号に同期して動作し、 前記第２の保持回路は、前記第１および第２の遅延回路
によって遅延されたクロック信号に同期して動作する、
請求項１から請求項３のいずれかに記載のマルチプレク
サ。 - 【請求項６】 さらに、前記クロック信号を予め定めら
れた第１の遅延時間だけ遅延させる第１の遅延回路、 前記第１の遅延回路によって遅延されたクロック信号を
予め定められた第２の遅延時間だけさらに遅延させる第
２の遅延回路、および前記第１および第２の遅延回路に
よって遅延されたクロック信号を予め定められた第３の
遅延時間だけさらに遅延させる第３の遅延回路を備え、 前記第３の保持回路は、前記第１の遅延回路によって遅
延されたクロック信号に同期して動作し、 前記第１の保持回路は、前記第１および第２の遅延回路
によって遅延されたクロック信号に同期して動作し、 前記第２の保持回路は、前記第１、第２および第３の遅
延回路によって遅延されたクロック信号に同期して動作
する、請求項３に記載のマルチプレクサ。 - 【請求項７】 クロック信号に同期してＭ×Ｎビット
（Ｍ，Ｎは２以上の整数である）の並列データ信号をＭ
×Ｎビットの直列データ信号に変換するマルチプレクサ
であって、 前記Ｍ×Ｎビットの並列データ信号をそれぞれがＮビッ
トの直列データ信号を含む第１〜第Ｍの並列データ信号
列に変換する第１の信号変換回路、および前記第１〜第
Ｍの並列データ信号列を前記Ｍ×Ｎビットの直列データ
信号に変換する第２の信号変換回路を備え、 前記第２の信号変換回路は、 前記クロック信号のＭ倍の周期を有し、１／Ｍ周期ずつ
位相がずれたＭ相の第１制御信号を生成する第１の信号
発生回路、 前記第１の信号発生回路から出力されたＭ相の第１制御
信号を一旦保持した後、前記クロック信号に同期して出
力する第１の保持回路、 前記第１の保持回路から出力されたＭ相の第１制御信号
に応答して前記第１〜第Ｍの並列データ信号列の各々か
ら１ビットずつ順次選択し、選択した各データ信号を通
過させて前記Ｍ×Ｎビットの直列データ信号を生成する
第１の選択回路、および前記第１の選択回路から出力さ
れる各データ信号を一旦保持した後、前記クロック信号
に同期して出力する第２の保持回路を備える、マルチプ
レクサ。 - 【請求項８】 前記第１の信号発生回路は、 前記クロック信号のＭ倍の周期を有し、１／Ｍ周期ずつ
位相がずれたＭ相の内部クロック信号を生成する内部ク
ロック発生回路、および前記内部クロック発生回路で生
成されたＭ相の内部クロック信号に基づいて前記Ｍ相の
第１制御信号を生成する論理回路を含み、 前記Ｍ相の第１制御信号の各々は、１周期のうちの１／
Ｍ周期間は第１のレベルになり、（Ｍ−１）／Ｍ周期間
は第２のレベルになる、請求項７に記載のマルチプレク
サ。 - 【請求項９】 さらに、前記内部クロック発生から出力
されたＭ相の内部クロック信号を一旦保持した後、前記
クロック信号に同期して前記論理回路に出力する第３の
保持回路を備える、請求項８に記載のマルチプレクサ。 - 【請求項１０】 前記Ｍ相の内部クロック信号のうちの
１相の内部クロック信号が基準クロック信号として選択
され、 前記第１の信号変換回路は、 前記基準クロック信号のＮ倍の周期を有し、１／Ｎ周期
ずつ位相がずれたＮ相の第２制御信号を生成する第２の
信号発生回路、 前記第２の信号発生回路から出力されたＮ相の第２制御
信号を一旦保持した後、前記基準クロック信号に同期し
て出力する第４の保持回路、 前記第４の保持回路から出力されたＮ相の第２制御信号
に応答して前記Ｍ×Ｎビットの並列データ信号からＭビ
ットずつ順次選択し、選択した各Ｍビットのデータ信号
を並列に通過させて前記第１〜第Ｍの並列データ信号列
を生成する第２の選択回路、および前記第２の選択回路
から出力される各Ｍビットのデータ信号を一旦保持した
後、前記基準クロック信号に同期して前記第２の信号変
換回路に出力する第５の保持回路を含む、請求項８また
は請求項９に記載のマルチプレクサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11083347A JP2000278141A (ja) | 1999-03-26 | 1999-03-26 | マルチプレクサ |
| US09/362,666 US6477186B1 (en) | 1999-03-26 | 1999-07-29 | Fast operating multiplexer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11083347A JP2000278141A (ja) | 1999-03-26 | 1999-03-26 | マルチプレクサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000278141A true JP2000278141A (ja) | 2000-10-06 |
Family
ID=13799921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11083347A Withdrawn JP2000278141A (ja) | 1999-03-26 | 1999-03-26 | マルチプレクサ |
Country Status (2)
| Country | Link |
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| US (1) | US6477186B1 (ja) |
| JP (1) | JP2000278141A (ja) |
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-
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| KR102624454B1 (ko) | 2019-04-05 | 2024-01-11 | 에스케이하이닉스 주식회사 | 데이터 직렬화 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6477186B1 (en) | 2002-11-05 |
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