DE10232382A1

DE10232382A1 - PLL-Schaltung

Info

Publication number: DE10232382A1
Application number: DE10232382A
Authority: DE
Inventors: Yoshiaki Ito
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-12-21
Filing date: 2002-07-17
Publication date: 2003-07-10
Also published as: US20030117190A1; KR20030052952A; CN1427547A; US6646484B2; TW543298B; JP2003188720A

Abstract

Variabelverzögerungsleitungen (1I und 1R) verzögern einen Eingangstakt (ICLK) und einen Rückführungstakt (RCLK) und stellen für einen PLL-Teil (10) einen verzögerten Eingangstakt (DICLK) und einen verzögerten Rückführungstakt (DRCLK) bereit. Der PLL-Teil (10) empfängt den verzögerten Eingangstakt (DICLK) und den verzögerten Rückführungstakt (DRCLK) und gibt eine PLL-Ausgabe (OUTP) aus, so dass diese Signale synchron zueinander sind. Die PLL-Ausgabe (OUTP) wird schließlich als Rückführungstakt (RCLK) über eine externe Schaltung zurückgeführt. Ein PD (3) (Phasendetektor) erfasst eine Phasendifferent zwischen dem Eingangstakt (ICLK) und dem Rückführungstakt (RCLK) und gibt ein Phasenvergleichssignal (SPD) aus. Eine Steuerungslogikschaltung (2) bestimmt einen Grad einer Phasenvoreilung des Rückführungstakts (RCLK) bezüglich des Eingangstakts (ICLK) auf der Basis des Phasenvergleichssignals (SPD), und steuert eine Verzögerungszeit (DT) der Variabelverzögerungsleitung (1R), so dass ein Phasenfehler zwischen dem Eingangstakt (ICLK) und dem Rückführungstakt (RCLK) zu Null wird.

Description

Die Erfindung betrifft eine PLL-Schaltung, bei der ein kleinerer Phasenfehler (Offset) in einer integrierten Halbleiterschaltung auftritt.
Je größer die Geschwindigkeit infolge der Miniaturisierung der LSI-Technik (Technik hochintegrierter Schaltkreise, large scale integration), desto kleiner wird die Zulässigkeit für einen Phasenfehler zwischen einem Systemtakt innerhalb des LSI-Bausteins (hochintegrierter Schaltkreis), wodurch die Frequenz zur Verwendung in einer PLL-Schaltung zur Kompensation eines derartigen Phasenfehlers verbessert wird.
Fig. 14 ist ein Blockschaltbild zur Veranschaulichung des Aufbaus einer bekannten PLL-Schaltung. Gemäß der Darstellung in Fig. 14 umfasst eine PLL-Schaltung 20 einen Phasenfrequenzdetektor (PFD, Phasenkomparator) 21, eine Ladungspumpe (CP, Charge Pump) 22, ein Schleifenfilter (LF, Loop Filter) 23 und einen spannungsgesteuerten Oszillator (VCO) 24. Entsprechend diesem Aufbau empfängt die PLL-Schaltung 20 einen Eingangstakt ICLK, der ein Bezugstakt ist, und einen Rückführungstakt (rückgeführter Takt) RCLK, führt einen Phasensynchronisationsablauf (PLL-Ablauf) durch zum Synchronisieren des Eingangstakts ICLK und des Rückführungstakts RCLK miteinander, und gibt eine PLL-Ausgabe OUTP aus.
Der Phasenfrequenzdetektor 21 erfasst eine Phasendifferenz (Zeit) zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK und gibt ein Phasenvergleichssignal an die Ladungspumpe 22 aus. Die Ladungspumpe 22 wandelt das Phasenvergleichssignal in einen Stromwert um und gibt diesen zu dem Schleifenfilter 23 aus. Das Schleifenfilter 23 wandelt den von der Ladungspumpe 22 erhaltenen Stromwert in einen Spannungswert um. Der spannungsgesteuerte Oszillator 24 gibt eine PLL-Ausgabe OUTP aus, die entsprechend einer Frequenz auf der Basis des erhaltenen Spannungswerts des Schleifenfilters oszilliert. Die PLL-Ausgabe (PLL- Ausgangssignal) OUTP wird zu dem Phasenfrequenzdetektor 21 als Rückführungstakt RCLK über eine externe Schaltung zurückgeführt.
Fig. 15 ist ein Diagramm zur Veranschaulichung von Signalzeitverläufen der Beziehung zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK nach der Synchronisation durch die PLL-Schaltung. Gemäß Fig. 15 sind der Eingangstakt ICLK und der Rückführungstakt RCLK vollständig miteinander synchronisiert, so dass ein Versatz OS (Offset) gleich "0" ist.
In der PLL-Schaltung 20 bewirken jedoch Unsymmetrien in dem Schaltungsaufbau der jeweils beteiligten Schaltungen zur Erzeugung des Eingangstakts ICLK und des Rückführungstakts RCLK oder Ungleichmäßigkeiten bei dem Herstellungsprozess der Halbleiterschaltungen einen Phasenfehler zwischen dem Phasenfrequenzdetektor 21 und der Ladungspumpe 22. Obwohl Ersterem begegnet werden kann durch Beseitigen des Phasenfehlers durch eine Verbesserung der Asymmetrie ist es schwierig, dem letzten Fall zu begegnen, da hierbei ein physikalisches Phänomen zugrunde liegt.
Es ist daher schwierig, den Phasenfehler in einer PLL- Schaltung mit dem bekannten Aufbau vollständig auf Null zu bringen, so dass ein kleiner Phasenfehler notwendigerweise auftritt. Obwohl sich der absolute Wert der Zeit eines derartigen Phasenfehlers in der Vergangenheit nicht geändert hat, wird der zulässige Bereich des Phasenfehlers vermindert, da das Verhältnis bezüglich der Taktperiodizität, das mit der weiteren Entwicklung immer schneller wird, sicher vergrößert wird, wobei eine nicht mehr vernachlässigbare Situation entsteht.
Fig. 16 ist ein Diagramm zur Veranschaulichung von Signalzeitverläufen mit der Darstellung des Verhältnisses zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK nach der Synchronisation durch die PLL-Schaltung. Gemäß Fig. 16 tritt ein Offset zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK auf, der nicht "0" ist.
Obwohl die bekannte PLL-Schaltung eine vollständige Synchronisation gemäß der Darstellung in Fig. 15 bewirken soll, besteht das praktische Problem, dass ein nicht mehr vernachlässigbarer Offset OS (Versatz), der nicht "0" ist, auftritt, wie es in Fig. 16 gezeigt ist.
Der Erfindung liegt daher die Aufgabe zugrunde, eine PLL- Schaltung der eingangs genannten Art derart auszugestalten, dass der Phasenfelder auf ein vernachlässigbares Maß vermindert ist.
Erfindungsgemäß wird diese Aufgabe mit einer PLL-Schaltung gemäß den zugehörigen Patentansprüchen gelöst.
Gemäß der vorliegenden Erfindung umfasst eine PLL-Schaltung eine erste und zweite Verzögerungseinrichtung, einen PLL- Teil und eine Phasendifferenzverminderungsverzögerungssteuerungseinrichtung. Die erste Verzögerungseinrichtung verzögert einen Bezugstakt um eine erste Verzögerungszeit zum Erhalten eines verzögerten Bezugstakts, die zweite Verzögerungseinrichtung verzögert einen Rückführungstakt um eine zweite Verzögerungszeit zum Erhalten eines verzögerten Rückführungstakts, der PLL-Teil empfängt den verzögerten Bezugstakt und den verzögerten Rückführungstakt und gibt eine PLL-Ausgabe aus, so dass die Phasen dieser Takte miteinander synchronisiert sind, und ein Signal in Verbindung mit der PLL-Ausgabe dorthin als Rückführungstakt zurückgeführt wird, die Phasendifferenzverminderungsverzögerungssteuerungseinrichtung führt einen Verzögerungseinrichtungssteuerungsprozess auf der Basis des Bezugstakts und des Rückführungstakt durch, und der Verzögerungseinrichtungssteuerungsprozess ändert zumindest eine der ersten und zweiten Verzögerungszeiten in der Weise, dass eine Phasendifferenz zwischen dem Bezugstakt und dem Rückführungstakt vermindert wird.
Die Phasendifferenzverminderungsverzögerungssteuerungseinrichtung der PLL-Schaltung gemäß der vorliegenden Erfindung kann somit einen Phasenfehler zwischen dem Eingangstakt und dem Rückführungstakt verbessern, auch wenn eine Phasendifferenz zwischen dem Eingangstakt und dem Rückführungstakt während der Phasensynchronisation durch den PLL-Teil auftritt, durch Durchführen eines Verzögerungseinrichtungssteuerungsprozesses, der zumindest eine der ersten und zweiten Verzögerungszeiten ändert, so dass die Phasendifferenz zwischen dem Bezugstakt und dem Rückführungstakt vermindert wird entsprechend der Basis des Bezugstakts und des Rückführungstakts.
Gemäß der vorliegenden Erfindung umfasst die Phasendifferenzverminderungsverzögerungssteuerungseinrichtung eine Phasenvergleichseinrichtung und eine Verzögerungssteuerungseinrichtung, wobei die Phasenvergleichseinrichtung die Phasen des Bezugstakts und des Rückführungstakts vergleicht zur Ausgabe eines Phasenvergleichssignals, und die Verzögerungssteuerungseinrichtung den Verzögerungseinrichtungssteuerungsprozess durchführt, wobei ein Grad der Phasenvoreilung des Rückführungstakts bezüglich des Eingangstakts bestimmt wird auf der Basis des Phasenvergleichssignals, und es werden das erste und zweite Verzögerungssteuerungssignal ausgegeben zur ersten und zweiten Verzögerungseinrichtung, wobei das erste und zweite Verzögerungssteuerungssignal in der Weise ausgebildet ist, dass die Anweisungsinhalte derselben sich in einer derartigen Richtung ändern, dass eine relative Verzögerungszeit der zweiten Verzögerungszeit zu der ersten Verzögerungszeit vergrößert wird, wenn eine Phasenvoreilungsbestimmung zur Angabe, dass der Rückführungstakt in der Phase voreilend eingestellt wird, durchgeführt wird, und sich in einer derartigen Richtung ändern, dass die relative Verzögerungszeit vermindert wird, wenn eine Phasenverzögerungsbestimmung angibt, dass der Rückführungstakt in der Phase verzögert (nacheilend) ist.
Die Verzögerungssteuerungseinrichtung der PLL-Schaltung kann die vorstehend angegebene relative Zeit in der Richtung der Verminderung der Phasendifferenz zwischen dem verzögerten Eingangstakt und dem Rückführungstakt ändern durch Ausgeben des ersten und zweiten Verzögerungssteuerungssignals, deren Befehlsinhalte sich in einer derartigen Richtung ändern, dass eine relative Verzögerungszeit der zweiten Verzögerungszeit zur ersten Verzögerungszeit vergrößert wird, wenn eine Phasenvoreilungsbestimmung angibt, dass der Rückführungstakt in der Phase voreilend eingestellt ist, und in einer derartigen Richtung, dass die relative Verzögerungszeit vermindert wird, wenn eine Phasenverzögerungsbestimmung angibt, dass der Rückführungstakt in der Phase verzögert (nacheilend) eingestellt ist.
Gemäß der vorliegenden Erfindung ist die PLL-Schaltung ferner dadurch charakterisiert, dass die Phasendifferenzverminderungsverzögerungssteuerungseinrichtung den Verzögerungseinrichtungssteuerungsprozess nach einer vorbestimmten Zeitdauer beginnt, die nicht kleiner als eine Zeit ist, in der angenommen wird, dass der PLL-Teil den Synchronisationsprozess des verzögerten Bezugstakts und des verzögerten Rückführungstakts vollendet hat.
Die Phasendifferenzverminderungsverzögerungssteuerungseinrichtung der PLL-Schaltung kann den Phasenfehler ohne nachteiligen Einfluss auf den Synchronisationsprozess durch den PLL-Teil verbessern durch Starten des Verzögerungseinrichtungssteuerungsprozesses, nachdem der PLL-Teil den Synchronisationsprozess abgeschlossen hat.
Gemäß der vorliegenden Erfindung umfasst die PLL-Schaltung ferner eine Synchronisationserfassungsschaltung, die den verzögerten Bezugstakt und den verzögerten Rückführungstakt empfängt und ferner erfasst, ob diese Signale in Synchronismus zueinander stehen oder nicht zur Ausgabe eines Synchronisationserfassungssignals, und die Phasendifferenzverminderungsverzögerungssteuerungseinrichtung startet den Verzögerungseinrichtungssteuerungsprozess, nachdem das Synchronisationserfassungssignal die Synchronisation des verzögerten Bezugstakts und des verzögerten Rückführungstakts angezeigt hat.
Die Phasendifferenzverminderungsverzögerungssteuerungseinrichtung der PLL-Schaltung kann den vorstehend angegebenen Phasenfehler schnell nach der Vollendung der Synchronisation verbessern ohne nachteilige Auswirkungen auf den Synchronisationsprozess durch den PLL-Teil durch Starten des Verzögerungseinrichtungssteuerungsprozesses, nachdem das Synchronisationserfassungssignal die Synchronisation des verzögerten Bezugstakts und des verzögerten Rückführungstakts anzeigt.
In den Unteransprüchen sind weitere Ausgestaltungen der Erfindung angegeben.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Figuren näher beschrieben. Es zeigen:
Fig. 1 ein Blockschaltbild zur Veranschaulichung des Aufbaus einer PLL-Schaltung gemäß einem ersten bevorzugten Ausführungsbeispiel,
Fig. 2 ist eine graphische Darstellung zur Veranschaulichung einer Beziehung zwischen einem Steuerungssignal und einer Verzögerungszeit einer Variabelverzögerungsleitung (variable Verzögerungsleitung, VDL) gemäß Fig. 1,
Fig. 3 ist eine Schaltungsanordnung zur Veranschaulichung eines Beispiels eines inneren Aufbaus der Variabelverzögerungsleitung gemäß Fig. 1,
Fig. 4 ist eine Darstellung eines Beispiels eines inneren Aufbaus eines PD (Phasendetektor, Phasenvergleichseinrichtung) gemäß Fig. 1,
Fig. 5 ist ein Ablaufdiagramm zur Veranschaulichung der Wirkungsweise einer Steuerungslogikschaltung gemäß Fig. 1,
Fig. 6 eine Schaltungsanordnung zur Veranschaulichung eines Aufbaus einer Variabelverzögerungsleitung in einer PLL-Schaltung gemäß dem zweiten bevorzugten Ausführungsbeispiel,
Fig. 7 eine Schaltungsanordnung zur Veranschaulichung eines Aufbaus einer Variabelverzögerungsleitung in einer PLL-Schaltung gemäß einem dritten bevorzugten Ausführungsbeispiel,
Fig. 8 eine Schaltungsanordnung zur Veranschaulichung eines Aufbaus einer Variabelverzögerungsleitung einer PLL- Schaltung gemäß einem vierten bevorzugten Ausführungsbeispiel,
Fig. 9 eine Schaltungsanordnung zur Veranschaulichung eines Aufbaus eines PD in einer PLL-Schaltung gemäß einem fünften bevorzugten Ausführungsbeispiel,
Fig. 10 eine Schaltungsanordnung zur Veranschaulichung eines Aufbaus eines PD in einer PLL-Schaltung gemäß einem sechsten bevorzugten Ausführungsbeispiel,
Fig. 11 ist ein Ablaufdiagramm zur Veranschaulichung der Wirkungsweise einer Steuerungslogikschaltung gemäß dem sechsten bevorzugten Ausführungsbeispiel,
Fig. 12 ist ein Blockschaltbild zur Veranschaulichung eines internen Aufbaus einer PLL-Schaltung gemäß einem siebten bevorzugten Ausführungsbeispiel,
Fig. 13 ist ein Blockschaltbild zur Veranschaulichung eines Beispiels eines internen Aufbaus einer Synchronisationserfassungsschaltung gemäß Fig. 12,
Fig. 14 ein Blockschaltbild zur Veranschaulichung eines Aufbaus einer bekannten PLL-Schaltung,
Fig. 15 Signalzeitverläufe zur Veranschaulichung einer Beziehung zwischen einem Eingangstakt und einem Rückführungstakt nach der Synchronisation durch die PLL-Schaltung, und
Fig. 16 Signalzeitverläufe zur Veranschaulichung einer Beziehung zwischen dem Eingangstakt und dem Rückführungstakt nach der Synchronisation durch die PLL-Schaltung.

Erstes bevorzugtes Ausführungsbeispiel

Fig. 1 ist ein Blockschaltbild zur Veranschaulichung eines Aufbaus einer PLL-Schaltung gemäß dem ersten bevorzugten Ausführungsbeispiel. Gemäß der Darstellung in Fig. 1 umfasst die PLL-Schaltung gemäß dem ersten bevorzugten Ausführungsbeispiel eine Variabelverzögerungsleitung (VDL, variable Verzögerungsleitung, Schaltung) 1I, eine Variabelverzögerungsleitung 1R, eine Steuerungslogikschaltung 2 und einen PD 3 (Phasendetektor, Phasenvergleichseinrichtung) zusätzlich zu einem PLL-Teil 10, der der PLL-Schaltung (PLL-Schaltung 20 oder dergleichen in Fig. 14) des bekannten Aufbaus entspricht.
Die Variabelverzögerungsleitung 1I empfängt einen Eingangstakt ICLK, verzögert den Eingangstakt ICLK um eine Verzögerungszeit auf der Basis eines Steuerungssignal SI und führt einen verzögerten Eingangstakt DICLK dem PLL-Teil 10 zu. Die Variabelverzögerungsleitung 1R empfängt einen Rückführungstakt RCLK, verzögert den Rückführungstakt RCLK um eine Verzögerungszeit auf der Basis eines Verzögerungssteuerungssignal SR und gibt einen verzögerten Rückführungstakt DRCLK an den PLL-Teil 10 aus.
Der PLL-Teil 10 empfängt den verzögerten Eingangstakt DICLK und den verzögerten Rückführungstakt DRCLK, führt einen PLL-Ablauf durch, so dass diese Signale miteinander synchronisiert werden, und gibt eine PLL-Ausgabe OUTP aus. Obwohl dies in Fig. 1 weggelassen ist, wird die PLL-Ausgabe OUTP schließlich als Rückführungstakt RCLK über eine externe Schaltung zurückgeführt.
Andererseits empfängt der PD 3 den Eingangstakt ICLK und den Rückführungstakt RCLK, erfasst eine Phasendifferenz zwischen diesen beiden Takten und gibt ein Phasenvergleichssignal SPD and die Steuerungslogikschaltung 2 aus. Die Steuerungslogikschaltung 2 bestimmt einen Voreilungsgrad des verzögerten Rückführungstakts DRCLK bezüglich des verzögerten Eingangstakts DICLK auf der Basis des Phasenvergleichsignals SPD und erzeugt ein Steuerungssignal SI und ein Verzögerungssteuerungssignal SR auf der Basis des Ergebnisses der Bestimmung.
Fig. 2 ist eine graphische Darstellung zur Veranschaulichung der Beziehung zwischen dem Verzögerungssteuerungssignal SR und einer Verzögerungszeit DT in der Variabelverzögerungsleitung 1R. Gemäß Fig. 2 verändert sich die Verzögerungszeit DT innerhalb eines variablen Verzögerungsbereichs ΔVD im Verhältnis zu dem Wert des Verzögerungssteuerungssignals SR (es tritt ein Fall auf mit einer Bitnummer zur Bereitstellung von "1"). Die Verzögerungszeit DT entspricht einem Mittelpunkt eines Verzögerungsbereichs CP und wird als Verzögerungsmittelzeit DCT bestimmt. Andererseits ist die Variabelverzögerungsleitung 1E festgelegt in der Nähe der Verzögerungsmittelzeit DCT durch das Steuerungssignal S1.
Fig. 3 ist eine Schaltungsanordnung zur Veranschaulichung eines Beispiels eines internen Aufbaus der Variabelverzögerungsleitung 1R. Gemäß der Darstellung in Fig. 3 umfassen in einer Variabelverzögerungsleitung 1R1 Inverter von (n+1) Stufen Inverter G1 bis Gn von n Stufen und einen Signalformungsinverter Gx, der hierzu in Reihe geschaltet ist. Der Inverter G1 empfängt den Rückführungstakt RCLK in seinem Eingangsbereich, und eine Ausgabe des Signalformungsinverters Gx verkörpert den verzögerten Rückführungstakt DRCLK.
Ausgangsbereiche der Inverter G1 bis Gn sind jeweils mit den Drainanschlüssen von Transistorschaltern (Schalteinrichtungen) Q1 bis Qn verbunden und die Sourceanschlüsse der Transistorschalter Q1 bis Qn sind jeweils über Kondensatoren C1 bis Cn mit Masse (GND) verbunden.
Die Gateanschlüsse der Transistorschalter Q1 bis Qn empfangen jeweils Verzögerungsdigitalsignale SR1 bis SRn für eine Verzögerungssteuerung. Jeder der Kondensatoren C1 bis Cn umfasst den Kapazitätswert C0. Die Verzögerungsdigitalsignale SR1 bis SRn bilden das Verzögerungssteuerungssignal SR.
Da ein Transistorschalter Qi, der an seinem Gateanschluss ein Verzögerungsdigitalsignal Sri (i = 1 bis n) zur Bereitstellung von "1" ("H") eingeschaltet wird (ON), werden. die Kapazitätswerte der in Verbindung mit den Invertern G1 bis Gn stehenden Kondensatoren in Abhängigkeit davon vergrößert, dass ein Kondensator Ci elektrisch mit einem Ausgangsbereich des Inverters Gi verbunden ist, so dass die Verzögerungszeit DT entsprechend der Zeitdauer zum Laden und Entladen der Kondensatoren ansteigt. Gemäß der Darstellung in Fig. 2 dient somit die Variabelverzögerungsleitung 1R1 als eine Kapazitätswertänderungseinrichtung, wobei die Verzögerungszeit DT sich proportional zu der Anzahl der eine "1" bereitstellenden Signale aus den Verzögerungsdigitalsignalen SR1 bis SRn, die das Steuerungssignal SR bilden, ändert. Obwohl der Signalverlauf mehr oder weniger verschlechtert wird durch die Aufladungs- und Entladungsvorgänge bezüglich des Kondensators C1, der elektrisch mit dem Ausgangsbereich Gi verbunden ist, wird dies wieder aufgewogen (verbessert) durch die Signalformung durch einen Rückführungsverstärkungsvorgang in der jeweils nächsten Stufe des Inverters G(i+1) oder Gx.
Fig. 4 ist eine Darstellung zur Veranschaulichung eines Beispiels eines internen Aufbaus des PD 3. Gemäß Fig. 4 besteht der PD 3 aus einem einzigen D-Flip-Flop 11. Das D- Flip-Flop 11 empfängt den Eingangstakt ICLK als Eingangsdaten D, empfängt den Rückführungstakt RCLK als Toggeleingangssignal, und gibt das Phasenvergleichssignal SPD an einem Q-Ausgang aus.
Das D-Flip-Flop 11 verwendet eine ansteigende Flanke des Toggeleingangssignals als ein Triggersignal, und weist der Eingangstakt ICLK eine voreilende Phase gegenüber dem Rückführungstakt RCLK auf, dann ist das Phasenvergleichssignal SPD auf einem "H"-Pegel, wobei dann, wenn der Rückführungstakt RCLK in der Phase voreilend zu dem Eingangstakt ICLK ist, das Phasenvergleichssignal SPD den Pegel "L" annimmt. Hierbei ist zu beachten, dass das D-Flip-Flop gemäß der Beschreibung in dem vorliegenden bevorzugten Ausführungsbeispiel eine ansteigende Flanke des Toggeleingangssignal als Triggersignal verwendet.
Fig. 5 ist ein Ablaufdiagramm zur Veranschaulichung der Wirkungsweise der Steuerungslogikschaltung 2. Nachstehend wird nun ein Zählvorgang mit dem Verzögerungssteuerungssignal SR durch die Steuerungslogikschaltung 2 (Vorgang der Vergrößerung/Verminderung der Anzahl der Signale unter den Verzögerungsdigitalsignalen SR1 bis SRn, die eine "1" bereitstellen) unter Bezugnahme auf Fig. 5 beschrieben.
Zuerst wird das Phasenvergleichssignal SPD gemäß Schritt S1 von dem PD 3 eingegeben, und es wird in Schritt S2 der Pegel "H" oder "L" des Phasenvergleichssignals SPD erkannt. Die Schritt S1 und S2 werden wiederholt.
Parallel zu dem vorstehend angegebenen sich wiederholenden Vorgang wird in Schritt 3, falls die Anzahl von "H" gleich Null ist (alle Signale auf "L") bei dem Erkennungsergebnis des Phasenvergleichssignals SPD der jüngsten 2ⁿ -Zeiterkennungen, eine Phasenvoreilungsbestimmung durchgeführt zur Angabe, dass der Rückführungstakt RCLK in der Phase gegenüber dem Eingangstakt ICLK voreilend ist, und der Ablauf geht zu Schritt S4 über.
Ist im Gegensatz dazu in Schritt 3 die Anzahl von "L" gleich Null (sämtliche Signale auf "H"), dann wird eine Phasenverzögerungsbestimmung durchgeführt zur Angabe, dass der Rückführungstakt RCLK in der Phase verzögert ist gegenüber dem Eingangstakt ICLK, und der Ablauf geht zu Schritt S5 über.
Wird in Schritt S3 ferner bestimmt, dass sowohl die Anzahl von "L" und "H" nicht gleich Null ist (von "H" und "L" ist zumindest ein Signal vorhanden), dann wird bestimmt, dass keine Phasendifferenz zwischen dem Rückführungstakt RCLK und dem Eingangstakt ICLK vorliegt, und der Ablauf geht über zu Schritt S6.
In Schritt S4, der durchgeführt wird, wenn die Phasenvoreilungsbestimmung in Schritt S3 durchgeführt wird, wird ein Variabelverzögerungsleitungssteuerungsprozess in der Weise durchgeführt, dass die Variabelverzögerungsleitung 1R (1R1) gesteuert wird zur Erzeugung eines verzögerten Rückführungstakts DRCLK durch Verzögern des Rückführungstakts RCLK um eine Verzögerungszeit DT, die länger ist als die gegenwärtige Verzögerungszeit, durch Heraufzählen des Verzögerungssteuerungssignals SR (Vergrößern der Anzahl der eine "1" bereitstellenden Signale aus den Verzögerungsdigitalsignalen SR1 bis SRn).
Im Ergebnis vergrößert sich die relative Verzögerungszeit der Verzögerungszeit DT (zweite Verzögerungszeit) durch die Variabelverzögerungsleitung 1R bezüglich der Verzögerungszeit (erste Verzögerungszeit) durch die Variabelverzögerungsleitung 1I, so dass der Phasenfehler zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK verbessert wird in Abhängigkeit davon, dass die Phasenvoreilung des Rückführungstakt RCLK unterdrückt wird.
In Schritt S5, der durchgeführt wird, wenn die Phasenverzögerungsbestimmung gemäß Schritt S3 durchgeführt wird, wird ein Variabelverzögerungsleitungssteuerungsablauf in der Weise durchgeführt, dass die Variabelverzögerungsleitung 1R gesteuert wird zum Erzeugen eines verzögerten Rückführungstakts DRCLK durch Verzögern des Rückführungstakts RCLK um eine Verzögerungszeit DT, die kürzer ist als die gegenwärtige Verzögerungszeit, durch Herabzählen des Verzögerungssteuerungssignal SR (Vermindern der Anzahl der Signale aus den Verzögerungsdigitalsignalen SR1 bis SRn, die eine "1" bereitstellen).
Im Ergebnis wird die relative Verzögerungszeit der Verzögerungszeit DT durch die Variabelverzögerungsleitung 1R bezüglich der Verzögerungszeit durch die Variabelverzögerungsleitung 1i vermindert, so dass der Phasenfehler zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK in Abhängigkeit davon verbessert wird, dass die Phasenverzögerung des Rückführungstakts RCLK unterdrückt wird.
In Schritt S6, der durchgeführt wird, wenn bestimmt wird, dass keine Phasendifferenz im Schritt S3 auftritt, wird ein Variabelverzögerungsleitungssteuerungsablauf in der Weise durchgeführt, dass die Variabelverzögerungsleitung 1R gesteuert wird zum Erzeugen des verzögerten Rückführungstakts DRCLK durch Verzögern des Rückführungstakts RCLK um die gegenwärtige Verzögerungszeit DT, wobei das Verzögerungssteuerungssignal SR unverändert aufrecht erhalten wird.
Auf diese Weise steuert die Steuerungslogikschaltung 2 die Verzögerungszeit DT der Variabelverzögerungsleitung 1R auf der Basis des Phasenvergleichssignals SPD des PD 3 derart, dass der Phasenfehler zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK zu Null wird. Im Ergebnis ist es daher möglich, dass der Phasenfehler zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK, der in dem PLL- Teil 10 als Teil der PLL-Schaltung mit dem bekannten Aufbau auftritt, kalibriert werden kann, und es ist daher möglich, eine PLL-Schaltung zu erhalten, die keinen Phasenfehler bewirkt.
Ferner ändert die Variabelverzögerungsleitung 1R1 gemäß dem ersten bevorzugten Ausführungsbeispiel die Verzögerungszeit DT mit großer Genauigkeit, die in Verbindung steht mit der Aufladezeit und Entladezeit der Kondensatoren durch Ändern des mit den Invertern G1 bis Gn und Gx, die eine Verzögerungsleitung auf der Basis der Verzögerungsdigitalsignale SR1 bis SRn darstellen, in Verbindung stehenden Kapazitätswerts.
Dabei ist zu beachten, dass der PLL-Teil 10 eine bestimmte Zeit erfordert, bis der die Synchronisation erreicht hat, da er die PLL-Vorgänge mittels einer Rückführungsschleife durchführt. Da jedoch die Steuerungslogikschaltung 2 das Verzögerungssteuerungssignal SR nach Erkennen des Phasenvergleichssignals SPD 2 ⁿ Male ändert, wobei n ausreichend groß eingestellt wird, tritt ein fehlerhafter Betrieb in Folge einer Änderung des Steuerungssignals nicht auf, bis die Synchronisation durch den PLL-Teil 10 gesichert ist, da der PLL-Teil 10 sicher die Synchronisation erreicht, bis sich das Verzögerungssteuerungssignal SR ändert.

Zweites bevorzugtes Ausführungsbeispiel

Fig. 6 ist eine Schaltungsanordnung zur Veranschaulichung des Aufbaus einer Variabelverzögerungsleitung 1R in einer PLL-Schaltung gemäß dem zweiten bevorzugten Ausführungsbeispiel.
Gemäß der Darstellung in Fig. 6 ist eine Variabelverzögerungsleitung 1R2 mit n-stufigen Selektoren (n-Stufenselektoren, Auswähleinrichtungen) ST1 bis STn ausgestattet, die zueinander in Reihe geschaltet sind. Die jeweiligen "0"-Eingangsteile der Selektoren ST1 bis STn sind lediglich mittels einer Leitung zueinander in Reihe geschaltet, und die "1"-Eingangsteile sind in Reihe zueinander mittels eines Inverters IV einer zweistufigen Reihenschaltung geschaltet.
Der Selektor ST1 gibt somit direkt einen Rückführungstakt RCLK an den "0"-Eingangsteil ab, und gibt einen Rückführungstakt RCLK über den zweistufigen Inverter IV an den "1"-Eingangsteil ab. Bezüglich des Selektors ST2 ist das Ausgangssignal des Selektors ST1 mit dem "0"-Eingangsteil verbunden, und der Ausgang des Selektors ST1 wird mit dem "1"-Eingangsteil über den zweistufigen Inverter IV verbunden. Das gleiche gilt für die Bereitstellung der Verbindungen zu den Selektoren ST2 bis STn, und der verzögerte Rückführungstakt DRCLK wird durch STn ausgegeben. Sodann empfangen die Selektoren ST1 bis STn jeweils die Verzögerungsdigitalsignale SR1 bis SRn an deren jeweiligen Steuerungseingängen.
Die Variabelverzögerungsleitung 1R2 entsprechend dem zweiten Ausführungsbeispiel mit dem vorstehend beschriebenen Aufbau umfasst eine Verzögerungspfadänderungsfunktion, wobei eine Verzögerungsleitung gebildet wird durch die Selektoren ST1 bis STn und den Inverter IV, und wobei sich der Signalübertragungspfad in Abhängigkeit von den Verzögerungsdigitalsignalen SR1 bis SRn ändert (die Kombination zweier ausgewählter Inverter IV verändert sich). Jeder Inverter IV stellt dieselbe Signalübertragungsverzögerungszeit bereit.
Da somit der Selektor ST1, der das Verzögerungsdigitalsignal Sri (i = 1 bis n) zur Bereitstellung einer "1" bereitstellt, wenn der Steuerungseingang den "1"-Eingangsteil auswählt, vergrößert sich die Verzögerungszeit DT in Abhängigkeit davon, dass das Signal über den zweistufigen Inverter IV übertragen wird. Gemäß der Darstellung in Fig. 2 verändert sich die Verzögerungszeit DT der Variabelverzögerungsleitung 1R2 proportional zu der Anzahl der eine "1" bereitstellenden Signale aus den Verzögerungsdigitalsignalen SR1 bis SRn. Die weiteren Anordnungen außer derjenigen der Variabelverzögerungsleitung 1R sind die gleichen, wie sie in Verbindung mit dem ersten bevorzugten Ausführungsbeispiel beschrieben wurden.
Die Variabelverzögerungsleitung 1R2 gemäß dem zweiten bevorzugten Ausführungsbeispiel besteht aus den Selektoren ST1 bis STn und einem n × 2-stufigen Inverter IV, und alle diese Teile können mittels eines Transistors gebildet werden. Daher bietet die Variabelverzögerungsleitung 1R2 den Vorteil, dass eine Schaltungsgröße vermindert werden kann, da sie lediglich mittels Transistoren ohne das Erfordernis von Kondensatoren verwirklicht werden kann, wie dies bei der Variabelverzögerungsleitung 1R1 des ersten, in Fig. 3 gezeigten bevorzugten Ausführungsbeispiels der Fall ist. Hinsichtlich der Genauigkeit der Verzögerungszeit DT ist jedoch das erste Ausführungsbeispiel ausgezeichnet.

Drittes bevorzugtes Ausführungsbeispiel

Fig. 7 zeigt eine Schaltungsanordnung eines Aufbaus einer Variabelverzögerungsleitung 1R in einer PLL-Schaltung gemäß dem dritten bevorzugten Ausführungsbeispiel.
Gemäß der Darstellung in Fig. 7 ist eine Variabelverzögerungsleitung 1R3 in der Weise aufgebaut, dass (n+1)-stufige Inverter, bestehend aus n-stufig verbundenen Invertern G1 bis Gn und einem Signalformungsinverter Gx in Reihenschaltung zueinander vorgesehen sind. Der Inverter G1 empfängt den Rückführungstakt RCLK an seinem Eingangsteil, und ein Ausgang des Signalformungsinverters Gx bildet den verzögerten Rückführungstakt DRCLK.
Ausgangsteile der Inverter G1 bis Gn sind jeweils mit den Drainanschlüssen der Transistorschalter (Schalteinrichtungen) Q1 bis Qn verbunden, und Sourceanschlüsse der Transistorschalter Q1 bis Qn sind jeweils mit an Masse geschalteten Kondensatoren CP1 bis CPn verbunden.
Die Gateanschlüsse der Transistorschalter Q1 bis Qn empfangen jeweils die Verzögerungsdigitalsignale SR1 bis SRn, die das Verzögerungssteuerungssignal SR bilden. Die Kondensatoren CP1, CP2, bis CPn weisen jeweils einen Kapazitätswert auf von C0, einem Kapazitätswert von (2 × C0, . . .) und einen Kapazitätswert von (2^(n-1) × C0) auf. Somit ist der Kapazitätswert von CP1 (1 = 1 bis n) gegeben durch ≙2^(i-1) × C9 ≙ und es sind die Kondensatoren CP1, CP2, CP3, . . ., und. CPn in der Weise eingestellt, dass die Kapazitätsverhältnisse jeweils 2⁰, 2¹, 2³, . . ., und 2^(n-1) ist.
Da der Transistorschalter Qi, der das Verzögerungssignal SRi zur Bereitstellung einer "1" an seinem Gateanschluss empfängt, eingeschaltet ist (ON), wird gemäß dem vorstehend beschriebenen Aufbau die Verzögerungszeit DT in Abhängigkeit davon vergrößert, dass der Kondensator CP1 elektrisch mit dem Ausgangsteil des Inverters Gi verbunden ist. Gemäß der Darstellung in Fig. 2 ändert sich in der Variabelverzögerungsleitung 1R3 die Verzögerungszeit DT proportional zu dem Binärsignalwert von n Bits, bestehend aus den Verzögerungsdigitalsignalen SR1 bis SRn (angeordnet in der Reihenfolge der Verzögerungssteuerungssignale SR1 bis SRn, und SRn ist das oberste (n-1) Bit, und SR1 ist das niedrigste (0) Bit).
Der weitere Aufbau ist der gleiche wie derjenige gemäß dem ersten bevorzugten Ausführungsbeispiel mit der Ausnahme, dass das Hochzählen der Steuerungslogikschaltung 2 ein Inkrement eines Signalwerts von n Bits ist, bestehend aus den Verzögerungsdigitalsignalen SR1 bis SRn, und das Herabzählen ist ein Dekrement des Signalwerts von n Bits.
Mit der Variabelverzögerungsleitung 1R3, die in der Lage ist zur Einstellung der Verzögerungszeit DT entsprechend der variablen Zählnummer 2n durch die Verzögerungsdigitalsignale SR1 bis SRn von n Bits, ist es gemäß der vorstehenden Beschreibung durch die PLL-Schaltung des dritten bevorzugten Ausführungsbeispiels möglich, den Phasenfehler des PLL-Teils 10 mit hoher Genauigkeit ohne Vergrößerung der Schaltungsanordnung (Schaltungsgröße) zu kalibrieren.

Viertes bevorzugtes Ausführungsbeispiel

Fig. 8 zeigt eine Schaltungsanordnung zur Veranschaulichung eines Aufbaus einer Variabelverzögerungsleitung 1R in einer PLL-Schaltung gemäß dem vierten bevorzugten Ausführungsbeispiel.
Gemäß der Darstellung in Fig. 8 umfasst die Variabelverzögerungsleitung 1R4 (n-stufige Selektoren) n- Stufenselektoren ST1 bis STn in Reihenschaltung. Die jeweiligen "0"-Eingangsteile der Selektoren ST1 bis STn sind in Reihe zueinander lediglich mittels einer Signalleitung geschaltet, und die jeweiligen "1"-Eingangsteile derselben sind in Reihe zueinander über Inverter IV mit mehr als zwei Stufen geschaltet, die zueinander in Reihe geschaltet sind.
Der Selektor ST1 gibt direkt einen Rückführungstakt RCLK an einen "0"-Eingangsteil ein, und gibt einen Rückführungstakt RCLK über einen zweistufigen Inverter lvi an seinem "1"- Eingangsteil ein. Der Ausgang des Selektors ST1 ist mit dem "0"-Eingangsteil des Selektors ST2 verbunden, und der Ausgang des Selektors ST1 ist mit dem "1"-Eingangsteil über einen vierstufigen Inverter IV2 verbunden. In gleicher Weise ist nachfolgend der Ausgang des Selektors ST(k-1) (k = 3 bis n) mit dem "0"-Eingangsteil des Selektors STk verbunden, und der Ausgang des Selektors ST(k-1) ist mit dem "1"- Eingangsteil über einen 2"-stufigen Inverter IV verbunden. Somit empfangen die Selektoren ST1 bis STn jeweils die Verzögerungsdigitalsignale SR1 bis SRn als Steuerungseingangssignal.
Da eine Einheitssignalübertragungsverzögerungszeit der Inverter IV1 bis Ivn einheitlich eingestellt ist, sind Verhältnisse der Verzögerungszeit der mit den "1"-Eingangsteilen der Selektoren ST1, ST2, ST3, . . ., und STn verbundenen Inverter IV1 bis Ivn auf zwei 2⁰, 2¹, 2², . . ., und 2^(n-1) eingestellt.
Die Variabelverzögerungsleitung 1R4 gemäß dem vierten Ausführungsbeispiel mit einem derartigen Aufbau weist eine Verzögerungspfadänderungsfunktion auf, bei der eine Verzögerungszeit gebildet wird durch die Selektoren ST1 bis STn und die Inverter IV, und der Signalübertragungspfad ändert sich durch die Verzögerungsdigitalsignale SR1 bis SRn.
Da somit der Selektor ST1, der das Verzögerungsdigitalsignal SRi (i = 1 bis n) zur Bereitstellung einer "1" als Steuerungseingangssignal "1"-Eingangsteil wählt, wird die Verzögerungszeit DT vergrößert in Abhängigkeit von der Signalübertragung über die 2ⁱ-stufigen Inverter IVi. Gemäß der Darstellung in Fig. 2 ändert sich somit in der Variabelverzögerungsleitung 1R4 die Verzögerungszeit DT proportional zu dem Signalwert von n Bits bestehend aus den Verzögerungsdigitalsignalen SR1 bis SRn (SRn ist das höchstwertige (n-1) und SR1 ist das niedrigstwertige (0) Bit).
Der weitere Aufbau ist der gleiche wie derjenige gemäß dem ersten bevorzugten Ausführungsbeispiel mit der Ausnahme, dass das Heraufzählen der Steuerungslogikschaltung 2 ein Inkrement eines Signalwertes von n Bits ist bestehend aus den Verzögerungsdigitalsignalen SR1 bis SRn, und das Herabzählen ist ein Dekrement des vorstehenden Signalwertes von n Bits.
Gemäß der vorstehenden Beschreibung der Variabelverzögerungsleitung 1R4, die in der Lage ist zur Einstellung der Verzögerungszeit DT entsprechend der variablen Zählnummer von 2ⁿ durch die Verzögerungsdigitalsignale SR1 bis SRn von n Bits, ist es bei der PLL-Schaltung gemäß dem vierten bevorzugten Ausführungsbeispiel möglich, den Phasenfehler zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK des PLL-Teils 10 mit großer Genauigkeit ohne Vergrößerung der Schaltungsanordnung (Schaltungsgröße) zu kalibrieren.
In gleicher Weise wie beim zweiten bevorzugten Ausführungsbeispiel besteht ferner ein Vorteil darin, dass die Schaltungsgröße dadurch miniaturisiert werden kann, dass zur Konfiguration lediglich Transistoren verwendet werden.

Fünftes bevorzugten Ausführungsbeispiel

Fig. 9 ist eine Schaltungsanordnung zur Veranschaulichung eines Aufbaus eines PD 3 in einer PLL-Schaltung gemäß dem fünften bevorzugten Ausführungsbeispiel.
Gemäß der Darstellung in Fig. 9 besteht der PD 3A gemäß dem fünften bevorzugten Ausführungsbeispiel aus zwei D-Flip- Flops 12 und 13 und zwei Verzögerungsschaltungen 14 und 15. Die D-Flip-Flops 12 empfangen einen Eingangstakt ICLK als Eingangsdaten D über die Verzögerungsschaltung 14, und direkt einen Rückführungstakt an einem Toggeleingang T, und geben ein Phasenvergleichssignal SPD1 an dem Q-Ausgang aus.
Andererseits empfängt das D-Flip-Flop 13 direkt einen Eingangstakt ICLK als Eingangsdaten D, empfängt einen Rückführungstakt RCLK an dem Toggeleingang T über die Verzögerungsschaltung 15, und gibt ein Phasenvergleichssignal SPD2 an dem Q-Ausgang aus.
Die Verzögerungszeiten der Verzögerungsschaltungen 14 und 15 sind der Weise eingestellt, dass sie den akzeptablen Bereich eines vorbestimmten Phasenfehlers erfüllen.
Der weitere Aufbau ist der gleiche wie derjenige gemäß dem ersten bevorzugten Ausführungsbeispiel. Dabei ist zu beachten, dass die Steuerungslogikschaltung 2 die Phasenvergleichssignale SPD1 und SPD2 anstelle des Phasenvergleichsignals SPD empfängt, und liegen beide Phasenvergleichssignale SPD1 und SPD2 auf "H", dann wird bestimmt, dass das Phasenvergleichssignal SPD im Schritt 2 von Fig. 2 "H" ist, und wenn beide Phasensignale SPD1 und SPD2 auf "L" liegen, wird bestimmt, dass das Phasenvergleichssignal SPD gemäß Schritt S2 von Fig. 5 auf "L" liegt.
Unterscheidet sich das Phasenvergleichssignal SPD1 in seinem Wert von dem Phasenvergleichssignal SPD2, dann wird somit angenommen, dass der Phasenfehler innerhalb des akzeptablen (zulässigen) Bereichs liegt, so dass ferner angenommen wird, dass keine Phasendifferenz zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK vorliegt.
Es ist daher möglich, das Auftreten einer fehlerbehafteten Signalausgabe von "H" oder "L" (Meta-stabil) zu verhindern, wenn der Phasenfehler zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK in den vorbestimmten zulässigen Bereich wie im Fall von PD 3 gemäß der Darstellung in Fig. 4 fällt.
Auf diese Weise ist es möglich, dass die PLL-Schaltung gemäß dem fünften bevorzugten Ausführungsbeispiel einen Phasenfehlerkalibrierungsablauf des PLL-Teils 10 durchführen kann ohne Bewirken einer Fehlfunktion, indem eine fehlerhafte Signalausgabe von PD vermieden wird.

Sechstes bevorzugtes Ausführungsbeispiel

Fig. 10 zeigt eine Schaltungsanordnung zur Veranschaulichung eines Aufbaus eines PD 3 in einer PLL-Schaltung gemäß dem sechsten bevorzugten Ausführungsbeispiel.
Gemäß der Darstellung in Fig. 10 besteht der PD 3B des sechsten bevorzugten Ausführungsbeispiels aus (2m + 1) D- Flip-Flops, d. h. den D-Flip-Flops 16I1 bis 16Im, 16 und D- Flip-Flops 16R1 bis 16Rm, und 2m Arten von Verzögerungsschaltungen DI1 bis DIm und DR1 bis DRm.
Das D-Flip-Flop 16 empfängt direkt einen Eingangstakt ICLK als Eingangsdaten D, empfängt direkt einen Rückführungstakt RCLK an dem Toggeleingang T und gibt ein Phasenvergleichssignal SPD0 am Q-Ausgang aus.
Das D-Flip-Flop 16Ii (i = 1 bis m) empfängt einen Eingangstakt ICLK über einen i-stufigen Inverter DIi, empfängt einen Rückführungstakt RCLK am Toggeleingang T und gibt diesen als ein Vergleichssignal SPDIi am Q-Ausgang aus.
Das D-Flip-Flop 16Ri (i = 1 bis m) empfängt einen Rückführungstakt RCLK am Toggeleingang T über einen i-stufigen Inverter DRi, und empfängt einen Eingangstakt ICLK als Eingangsdaten D und gibt diese als Phasenvergleichssignal SPDRi am Q-Ausgang aus.
Die Verzögerungszeit für eine Verzögerungsschaltung DIi und die Verzögerungszeit für eine Verzögerungsschaltung DRi ist jeweils auf die gleiche Grundverzögerungszeit DS eingestellt. Der weitere Aufbau ist der gleiche wie derjenige gemäß dem bevorzugten ersten Ausführungsbeispiel mit der Ausnahme der Wirkungsweise der Steuerungslogikschaltung 2.
Fig. 11 ist ein Ablaufdiagramm zur Veranschaulichung der Wirkungsweise der Steuerungslogikschaltung 2 gemäß dem sechsten Ausführungsbeispiel. Nachfolgend wird ein Zählvorgang des Verzögerungssteuerungssignals SR mittels der Steuerungslogikschaltung 2 unter Bezugnahme auf Fig. 11 beschrieben.
In Schritt S9 werden zuerst vom PD 3B die Phasenvergleichssignale SPD0, SPDI1 bis SPDIm und SPDR1 bis SPDRm eingegeben.
In Schritt S10 wird sodann der Wert des Phasenvergleichssignals SPD0 ermittelt, und wird bestimmt, dass der Wert "H" ist, dann geht der Ablauf zu Schritt S11, wobei im Falle der Bestimmung von "L" der Ablauf zu Schritt S21 übergeht.
In Schritt S11 wird der Wert des Phasenvergleichssignals SPDI1 ermittelt, und wird der Wert zu "H" bestimmt, dann geht der Ablauf zu Schritt S12, wobei im Fall der Bestimmung des Werts zu "L" bestimmt wird, dass die Phase des Rückführungstakts RCLK gegenüber dem Eingangstakt ICLK um nicht mehr als "0" und nicht mehr als eine Grundverzögerungszeit DS verzögert ist, und das Verzögerungssteuerungssignal SR wird um 1 herabgezählt.
In gleicher Weise wie bei der vorstehenden Beschreibung wird in dem nachfolgenden Schritt S12 der Wert des Phasenvergleichssignals SPDIj ermittelt in Schritt S1j (j = 2 bis (m-1)), und wird der Wert zu "H" bestimmt, dann geht der Ablauf zu Schritt S1(j+1) über, und wird hingegen der Wert zu "L" bestimmt, dann wird in Schritt S3j bestimmt, dass der Rückführungstakt RCLK in seiner Phase verzögert ist zu dem Eingangstakt ICLK um nicht mehr als (j-1) × die Grundverzögerungszeit DS und um nicht mehr als j × die Grundverzögerungszeit DS, und das Verzögerungssteuerungssignal wird um j herabgezählt.
In Schritt S1m wird der Wert des Phasenvergleichssignals SPDim ermittelt, und wenn der Wert zu "H" bestimmt wird, dann wird in Schritt S3(m+1) ferner bestimmt, dass der Rückführungstakt RCLK in seiner Phase verzögert ist gegenüber dem Eingangstakt ICLK um nicht weniger als m × die Grundverzögerungszeit DS, und das Verzögerungssignal SR wird um m herabgezählt, wobei im Fall der Bestimmung des Werts zu "L" ferner in Schritt S3m bestimmt wird, dass der Rückführungstakt RCLK in der Phase verzögert ist gegenüber dem Eingangstakt ICLK um nicht weniger als (m-1) × die Grundverzögerungszeit DS und um nicht mehr als m × die Grundverzögerungszeit DS, und das Verzögerungssteuerungssignal SR wird um (m-1) herabgezählt.
Andererseits wird in Schritt S21 der Wert des Phasenvergleichssignals SPDR1 ermittelt, und wird der Wert bestimmt zu "L", dann geht der Ablauf zu Schritt S22, wobei im Fall der Bestimmung des Werts zu "H" in Schritt S41 ferner bestimmt wird, dass der Rückführungstakt RCLK in der Phase voreilend ist zu dem Eingangstakt ICLK um nicht weniger als "0" und um nicht mehr als eine Grundverzögerungszeit DS, und das Verzögerungssteuerungssignal SR wird um 1 hochgezählt.
In dem zu Schritt S22 nachfolgenden Schritten wird in gleicher Weise wie vorstehend beschrieben im Schritt S2j (j = 2 bis (m-1)) der Wert des Phasenvergleichssignals SPDRj ermittelt, und wird der Wert zu "L" bestimmt, dann geht der Ablauf zu Schritt S2(j+1) über, wobei im Falle der Bestimmung des Werts zu "H" im Schritt S4j bestimmt wird, dass der Rückführungstakt RCLK in der Phase voreilend ist zu dem Eingangstakt ICLK um nicht weniger als (j-1) × die Grund- Verzögerungszeit DS und um nicht mehr als j × die Grundverzögerungszeit DS, und das Verzögerungssteuerungssignal SR wird um j hochgezählt.
In Schritt S2m wird sodann der Wert des Vergleichssignals SPDRm ermittelt, und wird der Wert bestimmt zu "L", dann wird in Schritt S4(m+1) bestimmt, dass der Rückführungstakt RCLK in seiner Phase gegenüber dem Eingangstakt ICLK Voreilend ist um nicht weniger als m × die Grundverzögerungszeit DS, und das Verzögerungssteuerungssignal SR wird um m hochgezählt, wobei im Falle der Bestimmung des Werts zu "H" in Schritt S4m ferner bestimmt wird, dass der Rückführungstakt RCLK in seiner Phase voreilend ist gegenüber dem Eingangstakt ICLK um nicht weniger als (m-1) × die Grundverzögerungszeit und um nicht mehr als m × die Grundverzögerungszeit DS, und es wird das Verzögerungssteuerungssignal SR um (m-1) hochgezählt.
Gemäß der vorstehenden Beschreibung bestimmt die PLL- Schaltung des sechsten Ausführungsbeispiels die Phasendifferenz zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK mittels eines Zeitbereichs, und die Steuerungslogikschaltung 2 bestimmt die Heraufzählschrittbreite oder die Herabzählschrittbreite des Verzögerungssteuerungssignals SR auf der Basis der Zeitschrittbreite der Phasendifferenz, mit dem Ergebnis, dass es möglich ist, den Phasenfehler zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK, der in dem PLL-Teil 10 auftritt, mit großer Geschwindigkeit zu kalibrieren.

Siebentes bevorzugtes Ausführungsbeispiel

Fig. 12 zeigt ein Blockschaltbild eines internen Aufbaus einer PLL-Schaltung gemäß dem siebten bevorzugten Ausführungsbeispiel. Gemäß der Darstellung in Fig. 12 unterscheidet sich die PLL-Schaltung von derjenigen des ersten bevorzugten Ausführungsbeispiels darin, dass eine Synchronisationserfassungsschaltung hinzugefügt ist.
Die Synchronisationserfassungsschaltung 4 empfängt einen Eingangstakt ICLK und einen Rückführungstakt RCLK, und im Falle der Erfassung einer Synchronisation des Eingangstakts ICLK und des Rückführungstakts RCLK wird ein Synchronisationserfassungssignal SLD mit einem aktiven Zustand zur Steuerungslogikschaltung 2 ausgegeben.
Eine Steuerungslogikschaltung 2A unterscheidet sich von der Steuerungslogikschaltung 2 des ersten bevorzugten Ausführungsbeispiels gemäß Fig. 1 darin, dass diese ein Rücksetzsignal SRT mit einem aktiven Zustand zur Synchronisationserfassungsschaltung 4 nach jedem vorbestimmten Zeitintervall ausgibt, und dass sie eine Signalsteuerung des Verzögerungssteuerungssignals SR und SI zu der Zeit durchführt, wenn das Synchronisationserfassungssignal SLD des aktiven Zustands empfangen wird.
Fig. 13 ist ein Blockschaltbild zur Veranschaulichung eines Beispiels eines internen Aufbaus der Synchronisationserfassungsschaltung 4. Gemäß der Darstellung in Fig. 13 besteht die Synchronisationserfassungsschaltung 4 aus Zählern 17 und 18 und einem Komparator 19. Der Zähler 17 zählt die Anzahl der Pulse des Eingangstakts ICLK und der Zähler 18 zählt die Anzahl der Pulse des Rückführungstakts RCLK. Die jeweiligen Zählwerte der Zähler 17 und 18 werden initialisiert zu "0" in Abhängigkeit vom Empfangen des Rücksetzsignals RST mit dem aktiven Zustand.
Der Komparator 19 empfängt die Zählwerte der Zähler 17 und 18 und gibt ein Synchronisationserfassungssignal SLD im aktiven Zustand aus, wenn die jeweiligen Zählwerte um nicht weniger als einen vorbestimmten Wert cm miteinander übereinstimmen. Wird beispielsweise angenommen, dass die Anzahl der Pulse des Rückführungstakts RCLK durch CR (≥ CM) Zählwerte des Zählers 18 dargestellt ist, wenn die Anzahl der Pulse des Eingangstakts ICLK durch CI (≥ CM) Zählwerte des Zählers 17 dargestellt ist, dann führt der Komparator 19 eine Bestimmung der Synchronisation durch, wenn gilt CI = CR.
Gemäß der vorstehenden Beschreibung kann in der PLL- Schaltung gemäß dem siebten Ausführungsbeispiel durch die Bereitstellung der Synchronisationserfassungsschaltung 4 die Steuerlogikschaltung 2 betrieben werden nach der Erfassung der Synchronisation durch die Synchronisationserfassungsschaltung 4, und auch wenn die Anzahl n von Schritt S3 in dem Ablauf der Steuerungslogikschaltung 2 gemäß Fig. 5 vermindert wird, tritt keine Fehlfunktion auf. Durch eine Verminderung der Zahl n ist es daher möglich, mit einer hohen Geschwindigkeit den in dem PLL-Teil 10 auftretenden Phasenfehler zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK zu kalibrieren.

Weitere Abwandlungen

In den bevorzugten Ausführungsbeispielen gemäß der vorstehenden Beschreibung wurde eine Steuerung beschrieben, bei der die Verzögerungszeit der Variabelverzögerungsleitung 1I festgelegt ist und die Verzögerungszeit DT der Variabelverzögerungsleitung 1R (1R1 bis 1R4) geändert wurde, wobei jedoch auch im Gegensatz zu der vorstehenden Beschreibung eine Steuerung bereitgestellt werden kann, bei der die Verzögerungszeit der Variabelverzögerungsleitung 1R festgelegt und die Verzögerungszeit der Variabelverzögerungsleitung 1I geändert wird. Beispielsweise kann zur Steuerung der Verzögerungszeit der Variabelverzögerungsleitung 1I in dem Schritt S41 von Fig. 11, wie es innerhalb des Schritts in Klammern angegeben ist, das Steuerungssignal SI um 1 heraufgezählt werden. Es ist ferner möglich, die Steuerung der Verzögerungszeiten beider Variabelverzögerungsleitungen 1I und 1R in variabler Weise zu steuern zur Verminderung der Phasendifferenz zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK.
Die vorstehende Beschreibung der Erfindung anhand bevorzugter Ausführungsbeispiele dient nur zur Veranschaulichung und ist nicht einschränkend auszulegen. Es sind für den Fachmann auf diesem Gebiet weitere Abwandlungen und Änderungen denkbar innerhalb des Bereichs der zugehörigen Patentansprüche.
Somit verzögern Variabelverzögerungsleitungen 1I und 1R den Eingangstakt ICLK und den Rückführungstakt RCLK und stellen für den PLL-Teil 10 den verzögerten Eingangstakt DICLK und den verzögerten Rückführungstakt DRCLK bereit. Der PLL-Teil 10 empfängt den verzögerten Eingangstakt DICLK und den verzögerten Rückführungstakt DRCLK und gibt die PLL-Ausgabe OUTP aus, so dass diese Signale synchron zueinander sind. Die PLL-Ausgabe OUTP wird schließlich als Rückführungstakt RCLK über eine externe Schaltung zurückgeführt. Der PD 3 (Phasendetektor, Phasenvergleichseinrichtung) erfasst eine Phasendifferenz zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK und gibt das Phasenvergleichssignal SPD aus. Die Steuerungslogikschaltung 2 bestimmt einen Grad einer Phasenvoreilung des Rückführungstakts RCLK bezüglich des Eingangstakts ICLK auf der Basis des Phasenvergleichssignals SPD, und steuert die Verzögerungszeit DT der Variabelverzögerungsleitung 1R, so dass ein Phasenfehler zwischen dem Eingangstakt ICLK und dem Rückführungstakt RCLK zu Null wird.

Claims

1. PLL-Schaltung, mit:
einer ersten Verzögerungseinrichtung (1I) zum Verzögern eines Bezugstakts (ICLK) um eine erste Verzögerungszeit zum Erzielen eines verzögerten Bezugstakts (DICLK),
einer zweiten Verzögerungseinrichtung (1R; 1R1 bis 1R4) zum Verzögern eines Rückführungstakts RCLK um eine zweite Verzögerungszeit zum Erhalten eines verzögerten Rückführungstakts (DRCLK),
einem PLL-Teil (10) zum Empfangen des verzögerten Bezugstakts und des verzögerten Rückführungstakts und Ausgeben einer PLL-Ausgabe, so dass die Phasen dieser Takte synchron zueinander sind, wobei ein Signal in Verbindung mit der PLL-Ausgabe als der Rückführungstakt zurückgeführt wird, und
einer Phasendifferenzverminderungsverzögerungssteuerungseinrichtung (2; 2A; 3; 3A; 3B) zur Durchführung eines Verzögerungseinrichtungssteuerungsablaufs auf der Basis des Bezugstakts und des Rückführungstakts, wobei der Verzögerungseinrichtungssteuerungsablauf zumindest eine der ersten und zweiten Verzögerungszeiten ändert, so dass eine Phasendifferenz zwischen dem Bezugstakt und dem Rückführungstakt vermindert wird.

2. PLL-Schaltung nach Anspruch 1, wobei die Phasendifferenzverminderungsverzögerungssteuerungseinrichtung umfasst:
eine Phasenvergleichseinrichtung (3, 3A, 3B) zum Vergleichen der Phasen des Bezugstakts und des Rückführungstakts zur Ausgabe eines Phasenvergleichssignals, und
eine Verzögerungssteuerungseinrichtung (2, 2A) zur Durchführung eines Verzögerungseinrichtungssteuerungsablaufs, wobei ein Grad der Voreilung der Phase des Rückführungstakts bezüglich des Eingangstakts bestimmt wird auf der Basis des Phasenvergleichsignals, und wobei erste und zweite Verzögerungssteuerungssignale zu der ersten und der zweiten Verzögerungseinrichtung ausgegeben werden, und das erste und zweite Verzögerungssteuerungssignal in der Weise vorgesehen ist, dass sich der Befehlsinhalt desselben in einer derartigen Richtung ändert, dass eine relative Verzögerungszeit der zweiten Verzögerungszeit zur ersten Verzögerungszeit vergrößert wird, wenn eine Phasenvoreilungsbestimmung durchgeführt wird zur Angabe, dass der Rückführungstakt in der Phase voreilend ist, und einer derartige Richtung ändert, dass die relative Verzögerungszeit vermindert wird, wenn eine durchgeführte Phasenbestimmung angibt, dass der Rückführungstakt in der Phase nacheilend ist.

3. PLL-Schaltung nach Anspruch 2, wobei die zweite Verzögerungseinrichtung (1R1; 1R3) umfasst:
eine Verzögerungsleitung (G1 bis Gn, Gx) zum Eingeben des Rückführungstakts an einem Eingangsanschluss mit der Möglichkeit des Übertragens des Rückführungstakts hierdurch und Ausgeben des Rückführungstakts als der verzögerte Rückführungstakt an einem Ausgangsanschluss, und
Kapazitätswertänderungseinrichtungen (Q1 bis Qn, C1 bis Cn; CP1 bis CPn), die mit der Verzögerungsleitung verbunden sind, wobei ein Kapazitätswert derselben in Verbindung mit der Verzögerungsleitung auf der Basis des zweiten Verzögerungssteuerungssignals geändert wird.

4. PLL-Schaltung nach Anspruch 3, wobei
das erste Verzögerungssteuerungssignal (SI) ein Signal umfasst zum Festlegen der ersten Verzögerungszeit auf eine vorbestimmte Zeit,
das zweite Verzögerungssteuerungssignal (SR) ein erstes bis n-tes Verzögerungsdigitalsignal (SR1 bis SRn) umfasst mit n ≥ 2,
die Verzögerungsleitung erste bis n-te Inverter (G1 bis Gn) umfasst, die zueinander in der Reihenfolge vorn ersten bis zum n-ten Inverter in Reihe geschaltet sind,
wobei die Kapazitätswertänderungseinrichtung umfasst:
erste bis n-te Schalteinrichtungen (Q1 bis Qn), die in gesteuerter Weise mittels des ersten bis n-ten Verzögerungsdigitalsignals ein- und ausgeschaltet werden, und erste bis n-te Kondensatoren (C1 bis CN; CP1 bis CPn), die jeweils mit Ausgängen der erste bis n-ten Inverter über die erste bis n-te Schalteinrichtung verbunden sind, und
die Verzögerungssteuerungseinrichtung das erste bis n-te Verzögerungsdigitalsignal in einer Richtung ändert, dass ein Gesamtkapazitätswert der elektrisch mit dem ersten bis n-ten Inverter aus dem ersten bis n-ten Kondensator verbunden ist, vergrößert wird, wenn eine Phasenvoreilungsbestimmung durchgeführt wird, und das erste bis n-te Verzögerungsdigitalsignal in einer derartigen Richtung ändert, dass die Gesamtkapazitätswerte vergrößert werden, wenn die Phasenverzögerungsbestimmung durchgeführt wird.

5. PLL-Schaltung nach Anspruch 4, wobei
die ersten bis n-ten Kondensatoren (C1 bis Cn) auf denselben Kapazitätswert eingestellt sind, und
die Verzögerungssteuerungseinrichtung das erste bis n-te Verzögerungsdigitalsignal in einer Richtung einstellt, dass die Anzahl der Signale zur Angabe eines eingeschalteten Zustands vergrößert wird, wenn die Phasenvoreilungsbestimmung durchgeführt wird, und das erste bis n-te Verzögerungsdigitalsignal in einer Richtung eingestellt wird, dass die Anzahl der Signale zur Angabe eines eingeschalteten Zustands vermindert wird, wenn die Phasenverzögerungsbestimmung durchgeführt wird.

6. PLL-Schaltung nach Anspruch 4, wobei der erste bis n-te Kondensator (CP1 bis CPn) eingestellt wird, so dass Kapazitätsverhältnisse des Kapazitätswerts 2 ⁰, 2 ¹, 2 ², . . ., und 2^(n-1) gebildet werden, und unter der Annahme, dass das erste bis n-te Verzögerungsdigitalsignal einen binären Signalwert in der Anordnung der Reihenfolge vom ersten bis zum n-ten angibt, die Verzögerungssteuerungseinrichtung das erste bis n-te Verzögerungsdigitalsignal in einer Richtung steuert, bei der der Binärsignalwert größer wird, wenn eine Phasenvoreilungsbestimmung durchgeführt wird, und das erste bis n-te Verzögerungsdigitalsignal in eine Richtung steuert, dass der Binärsignalwert vermindert wird, wenn die Phasenverzögerungsbestimmung durchgeführt wird.

7. PLL-Schaltung nach Anspruch 2, wobei die zweite Verzögerungseinrichtung (1R1; 1R3) umfasst:
eine Verzögerungsleitung (ST1 bis STn, IV; IV1 bis IVn) zum Eingeben eines Rückführungstakts an einem Eingangsanschluss, das Ermöglichen des Hindurchübertragens des Rückführungstakts und Ausgebens des Rückführungstakts als ein verzögerter Rückführungstakt an einem Ausgangsanschluss, und
die Verzögerungsleitung eine Verzögerungspfadänderungsfunktion aufweist zum Ändern eines Signalübertragungspfads der Verzögerungsleitung auf der Basis des zweiten Verzögerungssteuerungssignals.

8. PLL-Schaltung nach Anspruch 7, wobei
das erste Verzögerungssteuerungssignal (SI) ein Signal zum Festlegen der ersten Verzögerungszeit bei einer vorbestimmten Zeit umfasst,
das zweite Verzögerungssteuerungssignal (SR) ein erstes bis n-tes Verzögerungsdigitalsignal (SR1 bis SRn) aufweist mit n ≥ 2,
die Verzögerungsleitung einen ersten bis n-ten Selektor (ST1 bis STn) aufweist, die zueinander in der Reihenfolge vom ersten bis zum n-ten in Reihe geschaltet sind,
der erste Selektor den Rückführungstakt an einem Eingangsteil empfängt und den Rückführungstakt über einen ersten Teilverzögerungsteil an dem anderen Eingangsteil empfängt,
jeweilige Eingangsteile des zweiten bis n-ten Selektors mit Ausgangsteilen des ersten bis (n-1)-ten Selektors verbunden sind, und jeweilige andere Eingangsteile des zweiten bis n-ten Selektors mit Ausgangsteilen des ersten bis (n-1)-ten Selektors über den zweiten bis n-ten Teilverzögerungsteil verbunden sind,
der verzögerte Rückführungstakt erzeugt wird an einem Ausgang des n-ten Selektors,
der erste bis n-te Selektor jeweils das erste bis n-te Verzögerungsdigitalsignal an ihrem Steuerungseingangsteil empfangen, und es wird jeweils einer aus einem Eingangsteil und dem anderen Eingangsteil ausgewählt durch das erste bis n-te Verzögerungsdigitalsignal, und
die Verzögerungssteuerungseinrichtung das erste bis n-te Verzögerungsdigitalsignal in einer Richtung endet, so dass eine Gesamtverzögerungszeit durch den Teilverzögerungsteil vergrößert wird, der ausgewählt wird als den anderen Eingangsteil des ersten bis n-ten Selektors aus dem ersten bis n-ten Teilverzögerungsteil, wenn die Phasenvoreilungsbestimmung durchgeführt wird, und das erste bis n-te Verzögerungsdigitalsignal in einer Richtung endet, dass die Gesamtverzögerungszeit vermindert wird, wenn die Phasenverzögerungsbestimmung durchgeführt wird.

9. PLL-Schaltung nach Anspruch 8, wobei
der erste bis n-te Teilverzögerungsteil (C1 bis Cn) auf dieselbe Verzögerungszeit eingestellt wird, und
die Verzögerungssteuerungseinrichtung das erste bis n-te Verzögerungsdigitalsignal in einer Richtung steuert, das die Anzahl der Signale zur Angabe des Auswählens des anderen Eingangsteils vergrößert wird, wenn die Phasenvoreilungsbestimmung durchgeführt wird, und das erste bis n-te Verzögerungsdigitalsignal in einer Richtung steuert, dass die Anzahl der Signale zur Angabe des Auswählens des anderen Eingangsteils vermindert wird, wenn die Phasenverzögerungsbestimmung durchgeführt wird.

10. PLL-Schaltung nach Anspruch 9, wobei der erste, zweite, dritte, . . ., und n-te Teilverzögerungsteil (CP1 bis CPn) eingestellt werden, dass Verhältnisse der Verzögerungszeit von 2⁰, 2¹, 2², . . ., und 2^(n-1) gebildet werden, und
unter der Annahme, dass das erste bis n-te Verzögerungsdigitalsignal einen binären Signalwert in der Anordnungsreihenfolge vom ersten bis n-ten bildet, die Verzögerungssteuerungseinrichtung das erste bis n-te Verzögerungsdigitalsignal in einer Richtung steuert, dass der Binärsignalwert vergrößert wird, wenn die Phasenvoreilungsbestimmung durchgeführt wird, und das erste bis n-te Verzögerungsdigitalsignal in einer Richtung steuert, dass der Binärsignalwert vermindert wird, wenn die Phasenverzögerungsbeschleunigung durchgeführt wird.

11. PLL-Schaltung nach Anspruch 2, wobei die Phasenvergleichseinrichtung ein D-Flip-Flop umfasst, das den Eingangstakt an einem Dateneingang und an einem Toggeleingang empfängt, den Rückführungstakt an dem anderen Dateneingang und den Toggeleingang empfängt und an einem Ausgangsteil ein Phasenvergleichssignal ausgibt.

12. PLL-Schaltung nach Anspruch 11, wobei
das Phasenvergleichssignal ein Phasenvergleichssignal der ersten und der zweiten Art umfasst, wobei das Phasenvergleichssignal der ersten Art bestimmt ist für ein Verzögern des Eingangstakts und das Phasenvergleichssignal der zweiten Art bestimmt ist zur Verzögerung des Rückführungstakts,
wobei die Phasenvergleichseinrichtung ferner umfasst:
einen Verzögerungsteil der ersten Art, und
einen Verzögerungsteil der zweiten Art, und
das D-Flip-Flop (3A, 3B) umfasst:
ein D-Flip-Flop der ersten Art zum Empfangen des Eingangstakts an einem seiner Eingänge über den Verzögerungsteil der ersten Art, direkt den Rückführungstakt an dem anderen der Eingänge empfängt, und das Phasenvergleichssignal der ersten Art an einem Ausgangsteil ausgibt, und
ein D-Flip-Flop der zweiten Art, das direkt den Eingangstakt an einem seiner Eingänge empfängt, den Rückführungstakt an dem anderen der Eingänge über den Verzögerungsteil der zweiten Art empfängt, und das Phasenvergleichssignal der zweiten Art an einem Ausgangsteil ausgibt.

13. PLL-Schaltung nach Anspruch 12, wobei
der Verzögerungsteil der ersten Art erste bis m-te Verzögerungsteile der ersten Art (DI1 bis DIm) aufweist, deren Verzögerungszeiten länger eingestellt werden in der Reihenfolge vom ersten bis zum m-ten (m ≥ 2),
der Verzögerungsteil der zweiten Art erste bis m-te Verzögerungsteile der zweiten Art (DR1 bis DRm) aufweist, deren Verzögerungszeiten länger eingestellt werden in der Reihenfolge vom ersten bis zum m-ten,
das Phasenvergleichssignal ein Standardphasenvergleichssignal (SPD0) umfasst,
das Phasenvergleichssignal der ersten Art ein erstes bis m-tes erstes Phasenvergleichssignal (SPDI1 bis SPDIm) umfasst,
das Phasenvergleichssignal der zweiten Art ein erstes bis m-tes zweites Phasenvergleichssignal (SPDR1 bis SPDRm) umfasst,
das D-Flip-Flop der ersten Art ein erstes bis m-tes D- Flip-Flop der ersten Art (16I1 bis 16Im) umfasst, die den Eingangstakt an einem jeweiligen der Eingänge über den ersten bis m-ten Verzögerungsteil der ersten Art empfangen, den Rückführungstakt direkt am jeweiligen der anderen Eingänge empfangen, und das erste bis m-te Phasenvergleichssignal der ersten Art an den jeweiligen Ausgängen ausgeben, das D-Flip-Flop der zweiten Art ein erstes bis m-tes D-Flip-Flop der zweiten Art (1GR1 bis 16Rm) aufweist, die direkt den Eingangstakt an einem jeweiligen der Eingänge empfangen, den Rückführungstakt an dem jeweiligen anderen der Eingänge über den ersten bis m-ten Verzögerungsteil der zweiten Art empfangen, und das erste bis m-te Phasenvergleichssignal der zweiten Art ausgeben,
wobei das D-Flip-Flop ferner umfasst:
ein Standard-D-Flip-Flop (16), das direkt den Eingangstakt an einem der Eingänge empfängt, direkt den Rückführungstakt an dem anderen der Eingänge empfängt und das Standardphasenvergleichssignal an einem Ausgangsteil ausgibt, und
die Verzögerungssteuerungseinrichtung eine Phasendifferenz zwischen dem Eingangstakt und dem Rückführungstakt auf der Basis des ersten bis m-ten Phasenvergleichssignals der ersten Art, dem Standardphasenvergleichssignal und dem erste bis m-ten Phasenvergleichssignal der zweiten Art bestimmt, und das erste und zweite Verzögerungssignal ausgibt zur Angabe, dass sich die relative Verzögerungszeit in einer Zeitdauer unter Berücksichtigung der Phasendifferenz ändert.

14. PLL-Schaltung nach einem der Ansprüche 1 bis 13, wobei die Phasendifferenzverminderungsverzögerungssteuerungseinrichtung den Verzögerungseinrichtungssteuerungsablauf nach Ablaufen einer vorbestimmten Zeitdauer startet, die nicht kleiner als eine Zeit ist, innerhalb der angenommen wird, dass der PLL-Teil den Synchronisationsprozess des verzögerten Bezugstakts und den verzögerten Rückführungstakts vollendet hat.

15. PLL-Schaltung nach einem der Ansprüche 1 bis 13, ferner mit
einer Synchronisationserfassungsschaltung (4) zum Empfangen des verzögerten Bezugstakts und des verzögerten Rückführungstakts, zum Erfassen, ob diese Signale in Synchronismus zueinander gelangt sind, zur Ausgabe eines Synchronisationserfassungssignals, wobei
die Phasendifferenzverminderungsverzögerungssteuerungseinrichtung (2A) den Verzögerungseinrichtungssteuerungsprozess startet, nachdem das Synchronisationserfassungssignal eine Synchronisation des verzögerten Bezugstakts und des verzögerten Rückführungstakts angezeigt hat.