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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft Zeitglieder und insbesondere Verzögerungsregelschleifen(DLL)-Schaltungen.
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2. Beschreibung des einschlägigen Standes
der Technik
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Verzögerungsregelschleifen
(DLLs) werden allgemein in Computersystemen und anderen elektronischen
Systemen verwendet, um eine angemessene Taktung zu gewährleisten.
Eine typische Verzögerungsregelschleife
weist einen Phasendiskriminator, einen Zähler und eine programmierbare
Verzögerungsleitung
auf. Der Phasendiskriminator kann verwendet werden, um die Phase
zwischen zwei Eingangstaktsignalen zu vergleichen, wobei eines der Taktsignale
ein Referenztaktsignal sein kann, und das andere ein von der DLL
ausgegebenes, rückgeleitetes
Taktsignal sein kann. Der Phasendiskriminator kann ein UP- oder
DOWN-Signal auf der Grundlage der Phasenlage zwischen den Eingangstaktsignalen
erzeugen, die dann zu einem Zähler
angetrieben werden können.
Der Zähler
kann daraufhin aufwärts oder
abwärts
zählen
und dadurch die Verzögerung der
programmierbaren Verzögerungsleitung
justieren, bis die zwei Eingangstaktsignale phasengleich sind.
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Da
ein typischer Phasendiskriminator nur die Phasendifferenz zwischen
zwei Eingangstaktsignalen vergleichen kann, ist es möglich, dass
eine DLL mehrere Verriegelungspunkte aufweist. Somit ist es möglich, dass
die DLL an einem Punkt verriegelt, der das N-fache der Eingangsperiode
eines Referenztaktsignals ist, wobei N ein ganzzahliger Wert von größer als
oder gleich Eins ist. Wenn die Vorgabe ist, einen bestimmten Typ
von Signalen (wie etwa Quadratursignale, d.h. Signale mit einer
Phasendifferenz von 90°)
zu erzeugen, kann ein Verriegeln bei einem Wert von N größer als
Eins ungeeignet sein. In solchen Fällen muss der Designer der
DLL-Schaltung sicher
stellen, dass die DLL bei einem Wert von N = 1 verriegelt.
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EP 0 704 975 A1 beschreibt
eine digitale Phasenregelschleife, die eine variable Verzögerungsleitung
mit grober Schrittgröße und eine
variable Verzögerungsleitung
mit feiner Schrittgröße aufweist,
die in Serie verbunden sind, um einen Referenztaktimpuls zu empfangen
und diesen mit variablen Verzögerungen
zu versehen. Ein Phasendiskriminator stellt einen Phasenvergleich
zwischen dem Referenztaktimpuls und einem verzögerten Taktimpuls zur Verfügung. Eine
Verzögerungssteuereinrichtung zählt den
Referenztaktimpuls, um einen Zählwert
zu erzeugen, und inkrementiert oder dekrementiert den Zählwert in Übereinstimmung
mit dem Ausgang des Phasendiskriminators.
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US 6 087 868 beschreibt
eine DLL-Schaltung, die bei der Initialisierung in einen Phasenverzögerungssteigerungsmodus
eintritt, um sicher zu stellen, dass sie innerhalb einer vorgegebenen
Phasenerfassungsregion in Bezug auf das Referenzsignal verriegelt.
Diese Schaltung verwendet eine programmierbare Verzögerungsleitung,
die ein Schieberegister aufweist, um die Anzahl von Verzögerungselementen
zu steuern, die in Serie verbunden sind.
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US 6 256 259 B1 beschreibt
die Verwendung einer programmierbaren Verzögerungsleitung, die individuell
schaltbare, binär
gewichtete Kondensatoren zum Laden eines Signalpfades und zum Variieren
der Laufzeitverzögerung
auf dem Signalpfad aufweist.
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Die
vorliegende Erfindung stellt eine Verzögerungsregelschleifen(DLL)-Schaltung
und ein entsprechendes Verfahren zum Betreiben einer DLL-Schaltung
gemäß dem Gegenstand
der nebengeordneten Ansprüche
1 bzw. 10 zur Verfügung.
Vorteilhafte Ausführungsformen
der Erfindung sind in den Unteransprüchen definiert.
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Erfindungsgemäß weist
eine DLL-Schaltung einen Phasendiskriminator, einen Zähler, eine
programmierbare Verzögerungsleitung
und eine Zählersteuerschaltung
auf. Bei der Initialisierung der DLL-Schaltung kann die Zählersteuerschaltung
konfiguriert werden, um den Zähler
unabhängig
von der Phasenlage zwischen einem Referenztaktsignal und dem Ausgangstaktsignal
der DLL-Schaltung zum Inkrementieren zu veranlassen. Insbesondere
kann die Zählersteuerschaltung
den Zähler
selbst dann zum Inkrementieren veranlassen, wenn die Phasendiskriminatorausgänge anfänglich angeben,
dass der Zähler
dekrementieren soll. Der Zähler
kann mit dem Inkrementieren fortfahren und dadurch die Phasenlage zwischen
dem Referenztaktsignal und dem Ausgangstaktsignal durch Justieren
der Verzögerung
der programmierbaren Verzögerungsleitung ändern, bis der
Phasendiskriminator Inkrementieren angibt und anschließend Dekrementieren
angibt. Dies kann gegebenenfalls in einer Phasenverriegelung zwischen dem
Referenztaktsignal und dem Ausgangstaktsignal mit einer minimalen
Verzögerung
resultieren, bei der eine Phasenverriegelung zwischen möglichen Verzögerungen
erzielt werden kann, bei denen eine Verriegelung erzielbar sein
könnte.
Dann kann die Zählersteuerschaltung
auf Grund der von dem Phasendiskriminator gelieferten Angaben den
Zähler zum
Inkrementieren oder Dekrementieren veranlassen. Sobald die DLL eine
Phasenverriegelung zwischen dem Referenztaktsignal und dem Ausgangstaktsignal
erzielt, kann der Zähler
seinen Zählwert
nach Bedarf inkrementieren oder dekrementieren, um eine Verriegelung
aufrecht zu erhalten oder wieder zu erlangen.
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Bei
einer Ausführungsform
weist die DLL-Schaltung einen Phasendiskriminator, eine Zählersteuerschaltung,
einen Zähler
und eine programmierbare Verzögerungsleitung
auf. Der Phasendiskriminator kann ein Referenztaktsignal sowie ein
Ausgangstaktsignal von der programmierbaren Verzögerungsleitung empfangen. Der
Phasendiskriminator kann die Phasenlage zwischen dem Referenztaktsignal
und dem Ausgangstaktsignal bestimmen. Im Ansprechen auf die Bestimmung
der Phasenlage kann der Phasendiskriminator Signale erzeugen, welche angeben,
ob der Zähler
inkrementiert oder dekrementiert werden soll, und angeben, ob die DLL-Schaltung
eine Verriegelung erzielt hat. Der Phasendiskriminator kann diese
Signale zu einer Zählersteuerschaltung
antreiben. Im Ansprechen darauf kann die Zählersteuerschaltung konfiguriert werden,
um Signale zu erzeugen, welche den Zähler zum Inkrementieren oder
Dekrementieren veranlassen. Die Zählersteuerschaltung kann konfiguriert sein,
um den Zähler
bei Initialisierung der DLL-Schaltung zum Inkrementieren zu veranlassen,
wobei die Initialisierung das Setzen des Wertes des Zählerausgangs
auf Null umfasst. Eine erneute Initialisierung der DLL-Schaltung
kann im Ansprechen auf den Empfang eines Rücksetzsignals durch die Zählersteuerschaltung
stattfinden.
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Der
Zähler
kann in Abhängigkeit
von den von der Zählersteuerschaltung
empfangenen Signalen inkrementieren oder dekrementieren. Der Ausgang des
Zählers
kann an die programmierbare Verzögerungsleitung
angetrieben werden, wo der Wert der Zählung die Verzögerung des
Referenztaktsignals und dadurch ein Ausgangstaktsignal erzeugen
kann. Das Ausgangstaktsignal kann für einen Phasenvergleich mit
dem Referenztaktsignal an den Phasendiskriminator rückgeführt werden.
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Indem
bei der Initialisierung oder bei dem Zurücksetzen der DLL-Schaltung
ein Inkrementieren des Zählers
erzwungen wird, kann die DLL-Schaltung in der Lage sein, eine Phasenverriegelung
mit einer minimalen Verzögerung
der programmierbaren Verzögerungsleitung
zu erzielen. Die Verzögerung, bei
der eine Phasenverriegelung stattfindet, kann bei der Verzögerung liegen,
bei der die Ausgangstakt- und Referenztaktfrequenzen übereinstimmen.
Die DLL-Schaltung ist dazu konfiguriert, eine Phasenverriegelung
bei N = 1 zu erzielen, wobei N ein ganzzahliges Vielfaches der Taktperiode
ist.
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KURZBESCHREIBUNG
DER ZEICHNUNG
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Weitere
Aspekte der Erfindung ergeben sich bei der Lektüre der nachfolgenden Beschreibung
und unter Bezugnahme auf die beigefügte Zeichnung. Es zeigt:
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1 ein
Blockdiagramm einer Ausführungsform
einer DLL-Schaltung;
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2 ein
Schemadiagramm einer Ausführungsform
eines Phasendiskriminators;
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3 ein
Schemadiagramm einer Ausführungsform
einer Zählersteuerschaltung;
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4 ein
Schemadiagramm einer Ausführungsform
eines Verzögerungselementes;
und
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5 ein
Blockdiagramm einer Ausführungsform
eines Trägermediums.
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Konkrete
Ausführungsformen
der Erfindung sind beispielhaft in der Zeichnung gezeigt und werden
vorliegend ausführlich
beschrieben.
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DETAILLIERTE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Unter
Bezugnahme auf 1 ist ein Blockdiagramm einer
Ausführungsform
einer DLL-Schaltung gezeigt. Die DLL-Schaltung 10 weist
einen Phasendiskriminator 12, einen Zähler 14, eine programmierbare
Verzögerungsleitung 16 und
eine Zählersteuerschaltung 20 auf.
Die DLL-Schaltung 10 ist dazu konfiguriert, ein Referenztaktsignal
(Referenztakt in 1) zu empfangen und ein Ausgangstaktsignal
zu erzeugen (Ausgangstakt in 1). Das
Referenztaktsignal wird bei dieser Ausführungsform sowohl von dem Phasendiskriminator 12 als
auch von der programmierbaren Verzögerungsleitung 16 empfangen.
Der Phasendiskriminator 12 ist auch dazu konfiguriert,
ein Ausgangstaktsignal von der programmierbaren Verzögerungsleitung 16 über eine
Rückkopplungsschleife
zu empfangen. Der Phasendiskriminator 12 ist dazu konfiguriert,
die Phasenlage zwischen dem Referenztaktsignal und dem Ausgangstaktsignal
zu bestimmen. Der Phasendiskriminator 12 kann auch im Ansprechen
auf die Bestimmung der Phasendifferenz zwischen dem Referenztaktsignal
und dem Ausgangstaktsignal Signale erzeugen. Bei der gezeigten Ausführungsform
ist der Phasendiskriminator 12 dazu konfiguriert, ein UP-Signal
und ein LOCK-Signal zu erzeugen. Wenn das UP-Signal aktiv ist, gibt
es an, dass der Zähler 14 auf
der Grundlage der Phasendifferenz zwischen dem Referenztaktsignal
und dem Ausgangstaktsignal aufwärts
zählen (inkrementieren)
soll. Eine Angabe, dass der Zähler 14 auf
der Grundlage der Phasendifferenz abwärts zählen (dekrementieren) soll,
kann zur Verfügung
gestellt werden, wenn sich das UP-Signal in einem inaktiven Zustand
befindet und das LOCK-Signal sich in einem inaktiven Zustand befindet.
Ein aktiver Zustand des LOCK-Signals gibt an, dass die DLL-Schaltung 10 eine
Phasenverriegelung zwischen dem Referenztaktsignal und dem Ausgangstaktsignal
erzielt hat.
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Die
Zählersteuerschaltung 20 ist
zwischen dem Phasendiskriminator 12 und dem Zähler 14 angeordnet
und ist dazu konfiguriert, das UP-Signal und das LOCK-Signal zu
empfangen. Die Zählersteuerschaltung 20 kann
auf die UP- und LOCK-Signale ansprechen, indem sie Steuersignale
outL oder outH erzeugt. Ein aktiver Zustand des Signals outL kann dem
Zähler 16 angeben,
dass er seine Zählung
dekrementieren soll, während
ein aktiver Zustand des Signals outH dem Zähler 16 angeben kann,
dass er seine Zählung
inkrementieren soll. Bei einer Ausführungsform wählt das
Inkrementieren des Zählers
eine längere
Verzögerung
in der programmierbaren Verzögerungsleitung 16,
während
das Dekrementieren des Zählers
eine kürzere
Verzögerung
wählt.
Wenn also der Ausgangstakt den Referenztakt vorzieht, kann die Zählersteuerschaltung 20 den
Zähler 14 zum
Inkrementieren veranlassen. Wenn der Ausgangstakt den Referenztakt
verschleppt, kann die Zählersteuerschaltung 20 den
Zähler
zum Dekrementieren veranlassen.
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Die
Zählersteuerschaltung 20 kann
auch dazu konfiguriert sein, im Ansprechen auf die Initialisierung
oder das Zurücksetzen
der DLL-Schaltung 10 den Zähler 14 selbst dann
zum Inkrementieren veranlassen, wenn der Phasendiskriminator 12 angibt,
dass der Zähler 14 dekrementieren
soll. Die Zählersteuerschaltung 20 kann
weiterhin ein Inkrementieren des Zählers 14 erzwingen,
bis der Phasendiskriminator 12 das erste Mal von einer
Angabe von Inkrementieren (UP) zu einer Angabe von Dekrementieren übergeht.
Danach kann die Zählersteuerschaltung 20 die
Signale outL und outH erzeugen, welche die Ausgänge des Phasendiskriminators 12 reflektieren.
Genauer gesagt können
die Signale outL und outH die Ausgänge des Phasendiskriminator 12 wie
folgt reflektieren: das OutH-Signal kann im Ansprechen auf ein aktives
UP-Signal aktiv sein und ansonsten inaktiv sein; und das OutL-Signal
kann im Ansprechen auf ein inaktives UP-Signal und ein inaktives
LOCK-Signal aktiv sein und kann ansonsten inaktiv sein.
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Der
Zähler 14 kann
im allgemein im Ansprechen auf die Signale outH und outL inkrementieren oder
dekrementieren. Genauer gesagt kann der Zähler 14 im Ansprechen
auf ein aktives outH-Signal inkrementieren, im Ansprechen auf ein
aktives outL-Signal dekrementieren, und unverändert bleiben, falls weder
das Signal outH noch das Signal outL aktiv ist.
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Der
Zähler 14 kann
einer von vielen verschiedenen Typen von synchronen binären Zählern sein.
Die genaue Anzahl von Ausgängen
des Zählers 14 kann
von den Anforderungen der programmierbaren Verzögerungsleitung 16 abhängen. Der
Zähler 14 kann
auch einen oder mehr Signaleingänge
empfangen, die ihn zum Inkrementieren oder Dekrementieren veranlassen
(z.B. outL und outH). Die von dem Zähler 14 erzeugten
Ausgangssignale können
an die programmierbare Verzögerungsleitung 16 angetrieben
werden, um den Betrag der Verzögerung
zu steuern, der das Referenztaktsignal unterliegt. Der Zähler 14 kann
nach Wunsch ein Überlaufzähler oder ein
sättigender
Zähler
sein.
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Sowohl
der Zähler 14 als
auch die Zählersteuerschaltung 20 sind
dazu konfiguriert, ein Rücksetzsignal
zu empfangen. Das Rücksetzsignal
kann aktiviert werden, um die DLL-Schaltung 10 zu initialisieren
oder zurück
zu setzen. Im Ansprechen auf die Aktivierung des Rücksetzsignals
kann der Zähler 14 seinen
Zählwert
auf Null zurücksetzen,
während
die Zählersteuerschaltung
das Signal outH aktivieren kann, wodurch es erzwingt, dass der Zähler 14 mit dem
Inkrementieren beginnt, bis der Pha sendiskriminator 12 von
einer Angabe von Inkrementieren zu einer Angabe von Dekrementieren übergeht.
Der Phasendiskriminator 12 kann anfänglich Dekrementieren angeben,
dann aber schließlich
Inkrementieren angeben, wenn sich die Phasendifferenz zwischen dem Referenztakt
und dem Ausgangstakt im Ansprechen auf die erzwungenen Inkrementierungen ändert. Daraufhin
kann der Phasendiskriminator im Ansprechen auf Phasenänderungen
wieder Dekrementieren angeben. Auf ähnliche Weise kann der Phasendiskriminator 12,
wenn er anfänglich
Inkrementieren angibt, schließlich
Dekrementieren angeben, wenn sich die Phasendifferenz im Ansprechen
auf die erzwungenen Inkrementierungen ändert.
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Die
programmierbare Verzögerungsleitung 16 kann
dazu konfiguriert sein, eine Verzögerung für das Referenztaktsignal zur
Verfügung
zu stellen und dadurch ein Ausgangstaktsignal zu erzeugen. Das Ausgangstaktsignal
kann an den Phasendiskriminator 12 rückgeführt werden, der dann die Phasenlage zwischen
dem Referenztaktsignal und dem Ausgangstaktsignal bestimmen kann.
Die programmierbare Verzögerungsleitung 16 kann
dazu konfiguriert sein, die Phasenlage zwischen den Taktsignalen
zu justieren. Der Betrag der zur Verfügung gestellten Verzögerung sowie
die Richtung der Justierung können
von den von dem Zähler 14 empfangenen
Eingängen
gesteuert werden. Bei einer Ausführungsform
erhöht
sich der Betrag der von der programmierbaren Verzögerungsleitung 16 zur
Verfügung
gestellten Verzögerung,
wenn der Zähler 14 inkrementiert, und
nimmt ab, wenn der Zähler 14 dekrementiert.
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Alternative
Ausführungsformen
der DLL-Schaltung 10 sind möglich und werden in Betracht
gezogen. Beispielsweise können
die von dem Phasendiskriminator 12 erzeugten Ausgangssignale bei
einer alternativen Ausführungsform
UP- und DOWN-Signale
umfassen, wobei ein aktives UP-Signal Inkrementieren angibt, ein
aktives DOWN-Signal Dekrementieren angibt, und eine Phasenverriegelung
angegeben wird, wenn beide Signale inaktiv sind. Bei einer anderen
alternativen Ausführungsform
können
das DOWN-Signal und das LOCK-Signal von dem Phasendiskriminator 12 erzeugt
werden, wobei ein aktives DOWN-Signal mit einem inaktiven LOCK-Signal
Dekrementieren angibt, und ein inaktives DOWN-Signal zusammen mit
einem inaktiven LOCK-Signal Inkrementieren angibt. Ein aktives LOCK-Signal
gibt LOCK an. Ferner können
Signale bei den in 2 und 3 veranschaulichten
Ausführungsformen
aktiv hoch (binär
1) und inaktiv niedrig (binär
0) sein. Andere Ausführungsformen
können ein
oder mehr der Signale als aktiv niedrig und inaktiv hoch definieren,
wobei die Logikschaltung entsprechend geändert ist.
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Es
wird angemerkt, dass zwar eine Ausführungsform der Zählersteuerschaltung 20 den
Zähler 14 veranlasst,
beim Zurücksetzen
zu inkrementieren, dass aber je nach Wunsch andere Ausführungsformen
den Zähler
veranlassen können,
beim Zurücksetzen
zu dekrementieren. Wenn beispielsweise ein Inkrementieren des Zählers die
Verzögerung
der Verzögerungsleitung 16 verringert
und ein Dekrementieren die Verzögerung
erhöht,
kann ein Dekrementieren beim Zurücksetzen
wünschenswert
sein (und der Zähler 14 kann
beispielsweise auf nur binäre
Einsen initialisiert werden).
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Geht
man weiter zu 2, so ist dort ein Schemadiagramm
einer Ausführungsform
des Phasendiskriminators 12 gezeigt. Der Phasendiskriminator 12 weist
eine Mehrzahl von Verzögerungselementen 122,
ein Paar von Flip-Flops, und logische Gatter zum Antreiben von Ausgangssignalen
auf. Andere Ausführungsformen
sind möglich
und werden in Betracht gezogen. Die Verzögerungselemente können programmierbare
Verzögerungselemente
sein. Bei einer Ausführungsform
sind die Verzögerungselemente 122 programmierbare
Verzögerungselemente,
sind aber auf einen vorgegebenen Wert fest verdrahtet.
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Die
Verzögerungselemente 122 der
in 2 gezeigten Ausführungsform des Phasendiskriminators 12 sind
in zwei Ketten angeordnet, von denen die erste Verzögerungselemente 122A, 122B und 122C aufweist.
Die zweite Kette von Verzögerungselementen
weist Verzögerungselemente 122D, 122E und 122F auf.
Die erste Kette von Verzögerungselementen
ist dazu konfiguriert, das Ausgangstaktsignal von einer programmierbaren
Verzögerungsleitung
wie etwa der programmierbaren Verzögerungsleitung 16 von 1 zu
empfangen. Die zweite Kette von Verzögerungselementen ist dazu konfiguriert,
das Referenztaktsignal zu empfangen. Das von dem Verzögerungselement 122A empfangene
Ausgangstaktsignal läuft
durch das Verzögerungselement
zum D-Eingang der beiden Flip-Flops 1 und 2 und
zu dem Verzögerungselement 122B.
Das Ausgangstaktsignal läuft
auch von dem Verzögerungselement 122B zu dem
Verzögerungselement 122C.
Auf ähnliche
Weise läuft
das Referenztaktsignal durch das Verzögerungselement 122D und
das Verzögerungselement 122E zu
dem Takteingang des Flip-Flop 1 bzw. zu dem Takteingang
des Flip-Flop 2. Zusätzlich
läuft das Referenztaktsignal
durch das Verzögerungselement 122E zu
dem Verzögerungselement 122F.
Das Vorhandensein der Verzögerungselemente 122B und 122C in
der ersten Kette sowie das Vorhandensein des Verzögerungselementes 122F in
der zweiten Kette soll in erster Linie die Impedanz ausgleichen, der
das Ausgangstaktsignal und das Referenztaktsignal unterliegen, und
dadurch eine annähernd
gleiche Verzögerung
für jedes
Signal am Ausgang jedes entsprechenden Verzögerungselementes zur Verfügung stellen.
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Wie
vorausgehend angemerkt wurde, läuft das
Ausgangstaktsignal durch das Verzögerungselement 122A zum
Eingang der beiden Flip-Flops 1 und 2, die bei
der vorliegenden Ausführungsform D-Flip-Flops
sind. Ausführungsformen
des Phasendiskriminator 12, welche andere Typen von Flip-Flops
anwenden, sind möglich
und werden in Betracht gezogen. Die Flip-Flops 1 und 2 werden
von den Referenztaktausgängen
des Verzögerungselementes 122D bzw. 122E getaktet.
Da das durch das Verzögerungselement 122E laufende
Referenztaktsignal eine zusätzliche
Verzögerung
erfährt,
kann der Flip-Flop 1 eine ansteigende Flanke an seinem
Takteingang vor dem Flip-Flop 2 empfangen. Das Ausgangstaktsignal,
welches das Verzögerungselement 122A durchläuft, und
das Referenztaktsignal, welches das Verzögerungselement 122D durchläuft, können im
Wesentlichen den gleichen Verzögerungsbetrag
erfahren, während
das Signal aus dem Ausgang des Verzögerungselementes 122E annähernd das
Zweifache des von dem Verzögerungselement 122D ausgegebenen
Signals sein. Somit kann der Flip-Flop 1 den Wert des Ausgangstaktsignals
zeitlich vor dem Flip-Flop 2 erfassen.
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Bei
der gezeigten Ausführungsform
können Ausgabelogik-Gatter
verwendet werden, um eine Angabe darüber zur Verfügung zu
stellen, ob der Zähler 14 inkrementieren
oder dekrementieren soll, wie auch eine Angabe darüber, ob
die DLL-Schaltung 10 eine Verriegelung erzielt hat. Das
UP-Signal kann aktiv sein, wenn die Ausgänge (Q) der Flip-Flops 1 und 2 gleichzeitig
hoch sind. Der Grund dafür
ist, dass der Flip-Flop 1 an der ansteigenden Flanke des
Referenztaktes ein Hoch (d.h. den erfassten Zustand des Ausgangstaktes)
erfasst, und der Flip-Flop 2 an der ansteigenden Flanke
eines verzögerten
Referenztaktes (vom Ausgang des Verzögerungselementes E) ein Hoch
erfasst. Dies zeigt an, dass die ansteigende Flanke des Ausgangstaktsignals
vor der ansteigenden Flanke des Referenztaktsignals auftritt. Somit können sich
nachfolgende Flanken des Ausgangstaktsignals durch Erhöhen der
Verzögerung (mittels
Inkrementierens des Zählers 14)
näher an nachfolgenden
Flanken des Referenztaktsignals befinden.
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Das
LOCK-Signal kann aktiv werden, wenn der Flip-Flop 1 ein
Niedrig an der ansteigenden Flanke des Referenztaktsignals und der
Flip-Flop 2 ein Hoch an der ansteigenden Flanke des verzögerten Referenztaktsignals
erfasst. Dies zeigt an, dass die ansteigende Flanke des Referenztaktsignals
innerhalb einer (von den Verzögerungselementen
zur Verfügung
gestellten) Verzögerungszeit
der ansteigenden Flanke des Ausgangstaktsignals liegt.
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In
anderen Fällen
können
sowohl das LOCK- als auch das UP-Signal inaktiv sein, was angibt,
dass die ansteigende Flanke des Referenztaktes vor der ansteigenden
Flanke des Ausgangstaktes auftreten kann. Wenn das LOCK-Signal und
das UP-Signal beide inaktiv sind, können die ansteigende Flanke des
Referenztaktsignals und die ansteigende Flanke des Ausgangstaktsignals
durch eine Verringerung der Verzögerung
näher zusammengebracht
werden, was durch ein Dekrementieren des Zählers 14 bewirkt wird.
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Wie
bereits erwähnt
wurde, können
alternative Ausführungsformen
der DLL-Schaltung 10 einen Phasendiskriminator 12 aufweisen,
der UP- und DOWN-Signale oder DOWN- und LOCK-Signale erzeugt. Die
logische Schaltungsanordnung kann so entworfen sein, dass sie immer
dann ein UP-Signal erzeugt, wenn die Ausgänge der Flip-Flops 1 und 2 gleichzeitig
hoch sind. Die logische Schaltungsanordnung kann so entworfen sein,
dass sie immer dann ein DOWN-Signal erzeugt, wenn der Ausgang von
Flip-Flop 2 niedrig ist. Eine logische Schaltungsanordnung
zum Erzeugen eines LOCK-Signals kann so entworfen sein, dass das
LOCK-Signal immer dann aktiv wird, wenn der Ausgang von Flip-Flop 1 niedrig
und gleichzeitig der Ausgang von Flip-Flop 2 hoch ist.
Die logische Schaltungsanordnung für jegliche dieser Ausführungsformen
kann so entworfen sein, dass die erzeugten Signale aktiv hoch oder
aktiv niedrig sind.
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Es
wird angemerkt, dass die Verzögerungselemente 122A–122F bei
einer Ausführungsform
eine ungerade Anzahl von Invertierern zwischen dem Eingang (IN)
und dem Ausgang (OUT) aufweisen. Auf diese Weise werden die Eingangsinvertierer
zwischen dem Ausgangstaktsignal und dem Verzögerungselement 122A sowie
dem Referenztakt und dem Verzögerungselement 122B vorgesehen.
Bei anderen Ausführungsformen
kann eine gerade Anzahl von Invertierern in den Verzögerungselementen enthalten
sein, und die Eingangsinvertierern können weg gelassen werden.
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Unter
Bezugnahme auf 3 ist dort ein Schemadiagramm
einer Ausführungsform
einer Zählersteuerschaltung
gezeigt. Die Zählersteuerschaltung 20 ist
dazu konfiguriert, das UP-Signal und das LOCK-Signal vom Phasendiskriminator 12 zu
empfangen. Im Ansprechen auf die Kombinationen von empfangenen Signalen
kann die Zählersteuerschaltung 20 ein
Signal outL oder ein Signal outH erzeugen. Ein aktives Signal outL
kann den Zähler 14 zum Dekrementieren
veranlassen, während
ein aktives Signal outH den Zähler 14 zum
Inkrementieren veranlassen kann.
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Unter
der Bedingung, dass die Zählersteuerschaltung 20 nach
einem Zurücksetzen
nicht einen aktiven Zustand des Signals outH erzwingt, kann das Signal
outL im Ansprechen auf einen inaktiven Zustand sowohl des LOCK-Signals
als auch des UP-Signals
vom Phasendiskriminator 12 aktiv sein. Der inaktive Zustand
des LOCK-Signals
ist in der Ausführungsform
von 3 als der obere Eingang des NOR-Gatters 5 enthalten,
und die übrigen
Bedingungen sind durch den unteren Eingang des NOR-Gatters 5 enthalten
(welcher das Signal outH empfängt). Das
Signal outH kann im Ansprechen auf einen aktiven Zustand des UP-Signals
von dem Phasendiskriminator aktiv sein (oberer Eingang des NOR-Gatters 4).
Zusätzlich
kann das Signal outH aktiv sein, falls der Komplementärausgang
(Q) von Flip-Flop 3 aktiv ist, auch wenn das UP-Signal
inaktiv ist. Der Flip-Flop 3 ist bei dieser Ausführungsform
ein flankengesteuerter Flip-Flop vom D-Typ. Der Komplementärausgang
von Flip-Flop 3 kann im Anschluss an ein Zurücksetzen
der DLL-Schaltung 10 aktiv werden, was auch das Aktivieren
des in der Zeichnung gezeigten Rücksetzsignals
umfasst. Das Aktivieren des Rücksetzsignals
löscht
den Flip-Flop 3, wodurch der Komplementärausgang von Flip-Flop 3 aktiviert
wird (binär
1). Der Komplementärausgang
von Flip-Flop 3 ist der untere Eingang an das NOR-Gatter 4,
so dass das Signal outH aktiv sein kann, wenn der Komplementärausgang
von Flip-Flop 3 aktiv ist. Auf diese Weise kann der Zähler 14 unabhängig von
der durch den Phasendiskriminator 12 erfassten Phasenlage aufwärts zählen. Während dieser
Zeit kann das UP-Signal aktiv werden. Bei dem ersten Übergang von
einem aktiven zu einem inaktiven Zustand an dem UP-Signal empfängt der
Flip-Flop 3 eine ansteigende Flanke an seinem Takteingang
(durch den Invertierer 6) und erfasst somit den D-Eingang,
Vdd (bei dieser Ausführungsform eine logische 1).
Somit wird der Komplementärausgang
eine logische Null bzw. inaktiv. Der Komplementärausgang von Flip-Flop 3 kann
bis zur nächsten
Aktivierung des Rücksetzsignals
inaktiv bleiben. Somit können
im Anschluss an den Anfangszustand der Zählersteuerschaltung 20, in
dem das Signal outH unabhängig
von dem Zustand der Signaleingänge
von dem Phasendiskriminator 12 aktiviert ist, darauf folgende
Zustände
der Signale outH und outL auf der Grundlage des UP- und LOCK-Signals
bestimmt werden. Es ist anzumerken, dass bei aktiviertem LOCK-Signal
sowohl das Signal outH als auch das Signal outL inaktiv sein kann,
da die Logik des Phasendiskriminators 12 verhindert, dass
das UP-Signal und das LOCK-Signal gleichzeitig aktiv sind.
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Alternative
Ausführungsformen
der Zählersteuerschaltung 20 sind
möglich
und werden in Betracht gezogen. Die spezifische Ausführungsform, die
für die
Zählersteuerschaltung 20 gewählt wurde, kann
auf den von dem Phasendiskriminator 12 erzeugten Ausgangssignalen
beruhen. Beispielsweise wenn der Phasendiskriminator 12 die
UP- und DOWN-Signale erzeugt, kann die Schaltung von 3 für eine solche
Ausführungsform
neu konfiguriert werden, indem einer der Invertierer an dem oberen
Eingang an das NOR-Gatter 5 entfernt wird (und das von
dem Phasendiskriminator 12 ausgegebene DOWN-Signal an Stelle
des LOCK-Signals eingekoppelt wird). Bei einer anderen alternativen
Ausführungsform
kann der Phasendiskriminator 12 dazu konfiguriert sein,
das DOWN-Signal und das LOCK-Signal zu erzeugen. Bei einer solchen
Ausführungsform
kann die Schaltung von 3 neu konfiguriert werden, indem
einer der Invertierer an dem oberen Eingang an das NOR-Gatter 5 entfernt
wird (und das von dem Phasendiskriminator 12 ausgegebene
DOWN-Signal an Stelle des LOCK-Signals eingekoppelt wird), und das
NAND des DOWN-Signals und das LOCK-Signal an Stelle des UP-Signals
in 3 eingekoppelt werden.
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Bei
der Ausführungsform
von 3 sind die Invertierer zwischen dem LOCK-Signal
und dem NOR-Gatter 5 und zwischen dem Rücksetzsignal und dem Löscheingang
von Flip-Flop 3 für
Pufferungszwecke vorgesehen. Andere Ausführungsformen können nach
Wunsch alternativ ein Puffern oder kein Puffern vorsehen.
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Geht
man weiter zu 4, so ist dort ein Schemadiagramm
einer Ausführungsform
eines Verzögerungselementes
gezeigt. Das Verzögerungselement 122 ist
ein programmierbares Verzögerungselement
und kann sowohl in der programmierbaren Verzögerungsleitung 16 von 1 als
auch als eines der Verzögerungselemente 122A–122F in
dem Phasendiskriminator 12 verwendet werden. Das Verzögerungselement 122 weist
eine Mehrzahl von kapazitiven Verzögerungselementen auf. Bei der
gezeigten Ausführungsform
werden Feldeffekttransistoren (FETs) als die kapazitiven Elemente
verwendet. Alternative Ausführungsformen
unter Verwendung von anderen kapazitiven Elementen als FETs sind
möglich
und werden in Betracht gezogen.
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Das
Verzögerungselement 122 ist
dazu konfiguriert, ein Taktsignal wie etwa das Referenztaktsignal
zu empfangen. Das Taktsignal wird an das Gatter eines Transistorpaares 124A und 124B eingegeben,
das einen Invertierer bildet. Der Invertierer wird in Abhängigkeit
von dem Zählerwert
mit einem oder mehr der kapazitiven Elemente (Transistoren 130–136 bzw.
einschließlich
Transistoren 146–152) beladen.
Der Ausgang des Invertierers, der von den Transistoren 124A und 124B gebildet
wird, wird mit dem Eingang eines von den Transistoren 126A und 126B gebildeten
Invertierers gekoppelt, der ebenfalls in Abhängigkeit von dem Zählerwert
mit den kapazitiven Elementen (Transistoren 138–144 bzw.
einschließlich
Transistoren 154–160)
beladen wird.
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Das
Verzögerungselement 122 ist
ein programmierbares Verzögerungselement,
wobei der zur Verfügung
gestellte Kapazitätsbetrag
(und damit die Verzögerung)
binär gewichtet
ist. Mit anderen Worten, der Kapazitätsbetrag, der von jedem kapazitiven Element
zur Verfügung
gestellt wird, kann zu dem Kapazitätsbetrag anderer Elemente durch
einen binären
Faktor (2, 4, 8, 16 usw.) in Beziehung gesetzt sein. Beispielsweise
kann der Transistor 132 die zweifache Kapazitivlast des
Transistors 130 besitzen, der Transistor 134 kann
die vierfache Kapazitivlast des Transistors 130 besitzen,
und der Transistor 136 kann die achtfache Kapazitivlast
des Transistors 130 besitzen. Eine ähnliche Beziehung kann für die Transistoren 138–144 gelten.
Der zur Verfügung
gestellte Verzögerungsbetrag
kann von binären
Eingängen
an die Schaltung gesteuert sein. Die in der Zeichnung veranschaulichten
Eingänge
bringen jeweils ein Paar von kapazitiven Elemente in die Schaltung
ein, wenn ein aktives hohes Signal auf den jeweiligen Signalleitungen
vorliegt (durch Aktivieren der Transistoren 146–160,
die mit diesen Signalleitungen gekoppelte Gatteranschlüsse haben,
wie in 4 gezeigt ist). Die Eingänge an die Schaltung können von
dem Zähler 14 (bei
der dargestellten Ausführungsform z.B.
Zähler(0),
das niedrigstwertige Bit des Zählers, bis
Zähler(3))
empfangen werden. Wenn (mit C als der Kapazitivlast des Transistors 130 und
des Transistors 138) der binäre Wert des Ausgangs des Zählers 14 0001
ist, wird somit eine Kapazitivlast C zu den Ausgängen der Invertierer hinzuaddiert,
die aus den Transistoren 124A–124B und 126A–126B gebildet
sind. Wenn der binäre
Wert des Ausgangs des Zählers 14 0010
ist, beträgt
die Kapazitivlast 2C, und wenn der binäre Wert 0011 ist, beträgt die Kapazitivlast
3C, und so weiter.
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Bei
anderen Implementierungen, wie etwa mit den Verzögerungselementen 122 des
Phasendiskriminators 12, können verschiedene der binären Signaleingänge mit
Leistung oder Masse fest verdrahtet sein, um dadurch den zur Verfügung gestellten Verzögerungsbetrag
auf einen vorgegebenen Wert voreinzustellen. Es ist auch anzumerken,
dass die Verzögerungsleitungen,
die entweder programmierbar oder fest verdrahtet sind, durch das
Zusammenkoppeln mehrfacher Ausführungen
von Verzögerungselement 122 gebildet
werden können.
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Geht
man weiter zu 5, so ist dort ein Blockdiagramm
eines Trägermediums 300 einschließlich einer
Datenbank gezeigt, welche die DLL-Schaltung 10 darstellt.
Allgemein gesprochen kann ein Trägermedium
Speichermedien wie etwa magnetische oder optische Medien umfassen,
z.B. Disk bzw. Platte oder CD-ROM, flüchtige oder nicht-flüchtige Speichermedien
wie etwa RAM (z.B. SDRAM, RDRAM, SRAM o. dgl.), ROM o. dgl.., sowie Übertragungsmedien
oder Signale wie etwa elektrische, elektromagnetische oder digitale
Signale, die über
ein Kommunikationsmedium wie etwa ein Netzwerk und/oder eine drahtlose
Verbindung übertragen werden.
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Im
Allgemeinen kann die auf dem Trägermedium 300 getragene
Datenbank der DLL-Schaltung 10 eine
Datenbank sein, die von einem Programm gelesen werden kann und direkt
oder indirekt verwendet werden kann, um die Hardware mit der DLL-Schaltung 10 zu
fertigen. Beispielsweise kann die Datenbank eine Behavioral Level-Beschreibung oder
Register Transfer Level (RTL)-Beschreibung der Hardware-Funktionalität in einer
High Level Design Language (HDL) wie etwa Verilog oder VHDL sein.
Die Beschreibung kann von einem Synthese-Tool gelesen werden, welches
die Beschreibung synthetisieren kann, um eine Netlist zu erzeugen,
die eine Liste von Gattern aus einer Synthesebibliothek umfasst.
Die Netlist umfasst eine Gruppe von Gattern, welche auch die Funktionalität der Hardware
mit der DLL-Schaltung 10 darstellt.
Die Netlist kann dann platziert und geroutet werden, um einen Datensatz
zu erzeugen, der auf Masken anzuwendende geometrische Formen beschreibt.
Die Masken können
dann in verschiedenen Halbleiterfertigungsschritten verwendet werden,
um eine Halbleiterschaltung bzw. -schaltungen zu erzeugen, welche
der DLL-Schaltung 10 entsprechen. Als Alternative kann
die Datenbank auf dem Trägermedium 300 je
nach Wunsch die Netlist (mit oder ohne Synthesebibliothek) oder
der Datensatz sein.
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Auch
wenn das Trägermedium 300 eine
Darstellung der DLL-Schaltung 10 trägt, können andere Ausführungsformen
je nach Wunsch eine Darstellung eines beliebigen Teils der DLL-Schaltung 10 tragen. Ein
Schaltungsdefinitionsmechanismus für die DLL-Schaltung 10 kann
die Datenbank umfassen, welche die DLL-Schaltung 10 darstellt.