DE10219782C1 - Verfahren und Hilfseinrichtung zum Testen einer RAM-Speicherschaltung - Google Patents

Abstract

Die Erfindung betrifft das Testen einer RAM-Speicherschaltung, die eine Vielzahl von Speicherzellen enthält, welche jeweils in Gruppen von n >= 1 Speicherzellen durch eine angelegte Adreßinformation selektierbar sind, um Gruppen von jeweils n Daten an ihnen einzuschreiben oder auszulesen. Erfindungsgemäß wird in einem Testschreibzyklus eine Mehrzahl i = j È m der Speicherzellengruppen selektiert, wobei j und m jeweils ganze Zahlen >= 2 sind, und an allen Speicherzellen von jeweils m selektierten Speicherzellengruppen wird das gleiche Datum eingeschrieben. In einem anschließenden Lesezyklus werden die im Schreibzyklus selektierten i Speicherzellengruppen in einer derartigen Folge selektiert und ausgelesen, daß die ausgelesenen Datengruppen aus jeweils m Speicherzellengruppen, an denen das gleiche Datum eingeschrieben worden ist, gleichzeitig oder unmittelbar nacheinander als ein Lesedatenblock bereitgestellt werden, der m È n Daten umfaßt. Bei Bereitstellung eines Lesedatenblockes wird ein komprimiertes Testresultat ermittelt und bereitgestellt, welches anzeigt, ob alle m È n Daten des bereitgestellten Lesedatenblockes mit dem eingeschriebenen Datum übereinstimmen.

Description

Die Erfindung betrifft ein Verfahren und eine Hilfseinrich­ tung zum Testen einer RAM-Speicherschaltung gemäß dem Ober­ begriff des Patentanspruchs 1 bzw. des Patentanspruchs 2.

Das Akronym "RAM" (hergeleitet aus "Random Access Memory") wird üblicherweise verwendet zur Bezeichnung eines Datenspei­ chers, der eine Vielzahl von Speicherzellen aufweist, deren jede ein Datum speichern kann und auf welche mittels einer Selektionseinrichtung selektiv und direkt zugegriffen werden kann, um Daten wahlweise einzuschreiben oder auszulesen. Die Speicherzellen sind in einem oder mehreren getrennten Zellen­ feldern, sogenannten "Bänken", zusammengefaßt. Die Selekti­ onseinrichtung enthält Adressendecoder, ein Netz von Selekti­ onsleitungen und ein Netz von Datenpfaden und ist üblicher­ weise zusammen mit den Speicherzellen und weiteren Hilfs­ schaltungen auf ein und demselben Chip integriert. Die so ge­ bildete gesamte RAM-Speicherschaltung hat äußere Anschlüsse zum Ein- und Ausgeben der zu schreibenden bzw. gelesenen Da­ ten, zum Anlegen von Adreßinformationen zur Identifizierung der für das Schreiben bzw. Lesen zu selektierenden Speicher­ zellen, sowie weitere äußere Anschlüsse für Kommandosignale und Taktsignale zur Initiierung und Steuerung verschiedener Betriebsabläufe.

Die erwähnte Selektionseinrichtung spricht auf die jeweils angelegte Adreßinformation an, um die hierdurch identifizier­ ten ("adressierten") Speicherzellen für einen Schreib- oder Lesebetrieb zu selektieren. Diese Selektion erfolgt im Prin­ zip dadurch, daß die Selektionseinrichtung abhängig von der Adreßinformation ausgewählte Selektionsleitungen erregt, um zugeordnete Schalter im Datenpfadnetz zu betätigen und da­ durch Datenübertragungswege zwischen den adressierten Spei­ cherzellen und einem internen Datenbus durchzuschalten, der zu den äußeren Datenanschlüssen führt.

Infolge dieses Selektionsvorganges finden Schreibdaten, die beim Erscheinen eines Schreibkommandos auf dem Datenbus be­ reitgestellt sind, ihren Weg in die adressierten Speicherzel­ len, und beim Erscheinen eines Lesebefehls finden die in den adressierten Speicherzellen enthaltenen Daten ihren Weg zum Datenbus. Typischerweise ist der Datenbus ein Parallelbus zur gleichzeitigen Übertragung von n Daten, und die Selektions­ einrichtung ist so ausgelegt, daß mit einer Adreßinformation jeweils eine Gruppe von n Speicherzellen gleichzeitig adres­ siert und zum Schreiben oder Lesen selektiert werden kann.

Zur Überprüfung der Funktionsfähigkeit einer RAM-Speicher­ schaltung sind verschiedene Tests in verschiedenen Stadien der Herstellung notwendig. Solche Tests bestehen im Prinzip darin, in jede Speicherzelle ein jeweils bestimmtes Datum einzuschreiben und bei anschließenden Lesezugriffen zu prü­ fen, ob die ausgelesenen Daten mit den zuvor eingeschriebenen Daten übereinstimmen. Insbesondere bei der Endprüfung am fer­ tigen Chip kann es zweckmäßig sein, das gleiche vorgewählte Datum in jeweils eine Teilmenge von Speicherzellen zu schrei­ ben, die mindestens eine Gruppe von n gleichzeitig selektier­ baren Speicherzellen umfaßt. Bei jedem Lesezugriff werden je­ weils alle n Speicherzellen einer solchen Gruppe gleichzeitig ausgelesen, und es wird geprüft, ob alle n ausgelesenen Daten dieser Gruppe mit dem vorgewählten Datum übereinstimmen oder nicht. So werden mit jedem Lesezugriff jeweils n Speicherzel­ len gleichzeitig geprüft.

Speichertests werden mit Hilfe externer Testgeräte durchge­ führt, welche nach einem wählbaren Testprogramm arbeiten, um die jeweiligen Adressen- und Dateninformationen für die Se­ lektion der Speicherzellen und für die einzuschreibenden Da­ ten bereitzustellen, außerdem Kommandobits zur Vorgabe der jeweiligen Betriebsart der Speicherschaltung zu liefern und Strobesignale für die Abfrage der Testresultate zu erzeugen. Die Arbeitsgeschwindigkeit solcher Testgeräte ist nach oben begrenzt. Dies betrifft insbesondere die maximale Folgefre­ quenz der Strobesignale. Da mit fortschreitender Entwicklung der Speichertechnik die Datenraten von Speichern immer höher werden, ergibt sich zunehmend das Problem, daß die Strobe­ signale vorhandener Testgeräte dem Takt der Lesezugriffe am Speicher nicht mehr folgen können.

Unter dem Begriff "Datenrate", die zur Spezifikation einer Speicherschaltung gehört, versteht man die Folgefrequenz, mit welcher Daten bzw. Gruppen paralleler Datenbits nacheinander an den Datenanschlüssen der Speicherschaltung ein- und ausge­ geben werden können. Bei RAMs, die mit einfacher Datenrate (SDR) arbeiten, entspricht die Datenrate der Zugriffs-Takt­ rate, d. h. der Folgefrequenz, mit welcher verschiedene Spei­ cherzellen (oder Speicherzellengruppen) nacheinander zum Schreiben oder Lesen selektiert werden können. Bei RAMs, die mit mehrfacher Datenrate arbeiten, entspricht die Datenrate einem ganzzahligen Mehrfachen der Zugriffs-Taktrate, zum Bei­ spiel dem Doppelten (DDR) oder sogar dem Vierfachen (DDR-II) dieser Taktrate.

Testgeräte sind sehr teuer (in der Größenordnung von einigen Millionen Euro), und zwar umso mehr, je höher ihre maximale Arbeitsgeschwindigkeit ist. Um die Anschaffungskosten für schnellere Testgeräte zu sparen und mit einem langsamen Test­ gerät auszukommen, hat man bisher Kompromisse schließen müs­ sen. Ein möglicher Kompromiß wäre, den Speicher im Testmodus mit einer niedrigeren Datenrate als dem Nennwert zu betrei­ ben, was jedoch den Nachteil hat, daß der Test die tatsäch­ lich vorgesehenen Einsatzbedingungen des Speichers nicht be­ rücksichtigt. Ein anderer Kompromiß ist, den Speicher im Testmodus mit seiner schnellen Nenn-Datenrate zu betreiben und das Testprogramm so zu gestalten, daß bei den Abfragen der Testresultate innerhalb eines Testlaufs einzelne Lese­ zugriffe übersprungen werden, indem die Prüfergebnisse nur jedes zweiten (oder nur jedes dritten oder vierten, usw.) Le­ sezugriffs abgefragt werden. Dies hat jedoch den Nachteil, dass der Testlauf einmal (oder mehrmals) wiederholt werden muss, um die Prüfung der übersprungenen Lesezugriffe nach­ zuholen.

Aus der US 4,860,259 ist ein Verfahren zum Testen einer RAM- Speicherschaltung und eine entsprechende Testhilfseinrichtung bekannt, bei der zum Einschreiben von Daten in Gruppen von Speicherzellen, die durch eine angelegte Adressinformation selektierbar sind, folgendermaßen vorgegangen wird. In einem Schreibzyklus wird eine Speicherzellengruppe selektiert und dann in allen Speicherzellen der Speicherzellengruppe das gleiche Datum eingeschrieben. Anschließend wird in einem Lesezyklus die im Schreibzyklus ausgewählte Speicher­ zellengruppe ausgelesen, um einen entsprechenden Lesedaten­ block bereitzustellen, wobei zusätzlich ein komprimiertes Testresultat ermittelt und bereitgestellt wird, das anzeigt, ob die Daten des bereitgestellten Lesedatenblocks mit den eingeschriebenen Daten übereinstimmen.

Aus der DE 198 18 045 A1 ist weiterhin bekannt, parallel n- Gruppen von m-Daten in n × m Speicherzelle einzuschreiben, diese Daten dann parallel wieder auszulesen und die n ausge­ lesenen Datengruppen daraufhin zu überprüfen, ob sie mit den eingeschriebenen Daten übereinstimmen.

Beide genannten Kompromisse bedeuten natürlich, dass die Ge­ samtzeit für einen vollständigen Speichertest relativ lang wird. Die Aufgabe der Erfindung besteht in der Schaffung ei­ ner Technik, die es ermöglicht, diese Gesamtzeit zu verkür­ zen, ohne die Folgefrequenz der Abfrage der Prüfergebnisse erhöhen zu müssen. Diese Aufgabe wird erfindungsgemäß gelöst durch das im Patenanspruch 1 angegebene Verfahren und die im Patentanspruch 2 angegebenen Merkmale einer Testhilfseinrich­ tung (das verwendete Symbol . steht für Multiplikation).

Demnach wird die Erfindung realisiert durch ein Verfahren zum Testen einer RAM-Speicherschaltung, die eine Vielzahl von Speicherzellen enthält, welche jeweils in Gruppen von n ≧ 1 Speicherzellen durch eine angelegte Adressinformation selek­ tierbar sind, um Gruppen von jeweils n Daten an ihnen einzu­ schreiben oder auszulesen. Erfindungsgemäß umfasst das Verfahren folgende Schritte: Zunächst wird in einem Schreibzyklus eine Mehrzahl i = j.m der Speicherzellengruppen selektiert, wobei j und m jeweils ganze Zahlen ≧ 2 sind, und an allen Speicherzellen von jeweils m selektierten Speicherzellengruppen wird das gleiche Datum eingeschrieben. In einem anschließenden Lesezyklus werden die im Schreibzyklus selektierten i Speicherzellengruppen in einer derartigen Folge selektiert und ausgelesen, dass die ausgelesenen Datengruppen aus jeweils m Speicherzellengruppen, an denen das gleiche Datum einge­ schrieben worden ist, gleichzeitig oder unmittelbar nachein­ ander als ein Lesedatenblock bereitgestellt werden, der m.n Daten umfasst. Bei jeder Bereitstellung eines Lesedatenblockes wird ein komprimiertes Testresultat ermittelt und bereitgestellt, welches anzeigt, ob alle m.n Daten des bereitgestellten Lesedatenblockes mit dem eingeschriebenen Datum überein­ stimmen.

Die Erfindung wird auch realisiert durch eine Testhilfsein­ richtung für das Testen einer RAM-Speicherschaltung, die eine Vielzahl von Speicherzellen, eine Eingabe/Ausgabe-Einrichtung zum Empfangen und Ausgeben von Speicherdaten und einen Adres­ seneingang zum Anlegen von Adreßinformationen enthält und eine Selektionseinrichtung aufweist, um Gruppen von jeweils n ≧ 1 Speicherzellen abhängig von der angelegten Adreßinforma­ tion zu selektieren und an der jeweils selektierten Speicher­ zellengruppe eine Gruppe von n Daten einzuschreiben oder aus­ zulesen. Erfindungsgemäß sind eine Teststeuereinrichtung und eine Auswerteeinrichtung vorgesehen, wobei die Teststeuerein­ richtung ausgebildet ist zum Anlegen derartiger Steuer-, Da­ ten- und Adreßinformationen an die Selektionseinrichtung, daß in einem Schreibzyklus eine Mehrzahl i = j.m der Speicherzel­ lengruppen selektiert wird, wobei j und m jeweils ganze Zah­ len ≧ 2 sind, und an allen Speicherzellen von jeweils m selek­ tierten Speicherzellengruppen das gleiche Datum eingeschrie­ ben wird, und daß in einem anschließenden Lesezyklus die im Schreibzyklus selektierten i Speicherzellengruppen in einer derartigen Folge selektiert und ausgelesen werden, daß die ausgelesenen Datengruppen aus jeweils m Speicherzellengrup­ pen, an denen das gleiche Datum eingeschrieben worden ist, gleichzeitig oder unmittelbar nacheinander als ein Lesedaten­ block bereitgestellt werden, der m.n Daten umfaßt. Die Aus­ werteeinrichtung ist so ausgebildet, daß sie bei jeder Be­ reitstellung eines Lesedatenblockes ein komprimiertes Test­ resultat ermittelt und bereitstellt, welches anzeigt, ob alle m.n Daten des bereitgestellten Lesedatenblockes mit dem ein­ geschriebenen Datum übereinstimmen.

Die Erfindung hat den Vorteil, daß schnelle Speicher unter Betrieb mit einer gemäß Spezifikation erlaubten hohen Takt­ rate in entsprechend kurzer Zeit auch mittels relativ lang­ samer Testgeräte getestet werden können. Somit ist es mög­ lich, zum Testen modernster Speicher die langsameren, bereits vorhandenen oder billiger zu erwerbenden Testgeräte zu ver­ wenden, ohne die bisher üblichen langen Testzeiten in Kauf nehmen zu müssen.

Vorteilhafte Ausführungsformen der Erfindung sind in Unteran­ sprüchen gekennzeichnet. Zur näheren Erläuterung werden nach­ stehend Ausführungsbeispiele anhand von Zeichnungen beschrie­ ben.

Fig. 1 zeigt in einem Blockschaltbild schematisch eine An­ ordnung, enthaltend eine SDR-DRAM-Speicherschaltung mit einer erfindungsgemäßen Testhilfseinrichtung und ein angeschlosse­ nes Testgerät;

Fig. 2 zeigt ein Zeitdiagramm zur Erläuterung des Betriebs der Anordnung nach Fig. 1;

Fig. 3 zeigt in einem Blockschaltbild schematisch eine An­ ordnung, enthaltend eine DDR-DRAM-Speicherschaltung mit einer erfindungsgemäßen Testhilfseinrichtung und ein angeschlosse­ nes Testgerät;

Fig. 4 zeigt ein Zeitdiagramm zur Erläuterung des Betriebs der Anordnung nach Fig. 3;

Die in der Fig. 1 schematisch dargestellte Speicherschaltung 70 ist ein für einfache Datenrate (SDR) konzipierter dynami­ scher Typ (SDR-DRAM) und bildet mit allen ihren innerhalb der gestrichelten Umrahmung gezeichneten Teilen eine integrierte Schaltung auf einem einzigen Halbleiterchip. Rechts ist sche­ matisch und bruchstückhaft eine DRAM-Speicherbank 10 darge­ stellt, enthaltend eine Vielzahl von Speicherzellen (nicht gezeigt), die matrixförmig in Zeilen und Spalten angeordnet sind. Auf die Speicherzellen kann mittels einer Selektions­ einrichtung 11 selektiv zugegriffen werden, um Daten einzu­ schreiben oder auszulesen. Die Selektionseinrichtung 11 ist so konzipiert, daß sie jeweils eine Gruppe von n Speicherzel­ len gleichzeitig selektieren kann. Die jeweilige Speicherzel­ lengruppe läßt sich vorgeben durch eine Adreßinformation, be­ stehend aus mehreren Zeilen-Adressenbits, die aus einem Zei­ len-Adressenpuffer 12 über einen Zeilen-Adressenbus 13 gelie­ fert werden, und mehreren Spalten-Adressenbits, die aus einem Spalten-Adressenpuffer 14 über einen Spalten-Adressenbus 15 geliefert werden. Die Zeilen- und Spalten-Adressenbits werden den Adressenpuffern 12 und 14 von außen über Adressenan­ schlüsse A[0:k] des Chips angelegt. Die Selektionseinrichtung 11 enthält einen Zeilen- und einen Spalten-Adressendecoder (nicht gezeigt), um die Adressenbits zu decodieren und daraus geeignete Aktivierungs- und Steuersignale für die Selektion der Speicherzellen abzuleiten.

Wie an sich bekannt, sind in der Speicherschaltung 70 nach Fig. 1 Maßnahmen getroffen, um aus einer Adreßinformation, die von außen an den Adressenanschlüssen A[0:k] eingegeben wird, intern einen "Burst" von mehreren aufeianderfolgenden Adressen zu erzeugen, so daß nach Eingabe der externen Adreß­ information automatisch mehrere Speicherzellengruppen nach­ einander selektiert werden können. Hierzu ist üblicherweise ein Adressenwechlser in Form eines Adressenzählers vorgese­ hen, der im Takt des Lese- oder Schreibbetriebs betätigbar ist, um an seinen binären Zählwertausgängen einzelne Bits der Zeilenadresse und/oder der Spaltenadresse über verschiedene Bitmuster fortzuschalten. In der Fig. 1 ist dieser Adressen­ zähler symbolisch durch einen Block 22 im Wege der Adressen­ busse 13 und 14 dargestellt. Der Adressenzähler 22 ist durch ein "Burststart"-Signal BST voreinstellbar zur Lieferung ei­ ner Startadresse, die durch die externe Adreßinformation be­ stimmt wird, und zählt dann unter Steuerung durch ein Schalt­ signal S3 in Form von Zählimpulsen mit der Taktrate CLKi, um nacheinander die folgenden Adressen des Bursts an die Selek­ tionseinrichtung 11 zu liefern. Die sogenannte "Burstlänge" gibt an, wie viele Adressen pro Burst geliefert werden. Bei SDR-Speicherschaltungen gibt die Burstlänge auch an, wie viele Speicherzellengruppen pro externer Adreßinformation selektiert werden.

Zur Eingabe und Ausgabe von Daten sind n Datenanschlüsse D[1:n] vorgesehen, die über einen schaltbaren bidirektionalen Datenport, der symbolisch als n-poliger Leitungsschalter 16 dargestellt ist, mit einem internen Datenbus 17 verbunden sind, der n parallele Datenleitungen enthält. Der Datenbus 17 ist mit der Selektionseinrichtung 11 über eine n-Bit-Latch 18 verbunden, welche die über den Datenbus 17 gelieferten Schreibdaten bzw. die von der Selektionseinrichtung 11 gelie­ ferten Lesedaten so lange hält, bis jeweils neue Schreib- oder Lesedaten eintreffen.

Zur Steuerung der Betriebsabläufe für das Schreiben und Lesen von Daten ist ein Steuerteil 19 vorgesehen, der einen Eingang zum Empfang eines internen Taktsignals CLKi hat und außerdem die üblichen Kommandoeingänge zum Empfang von c externen Kom­ mandobits CB[1:c] hat. Das interne Taktsignal CLKi wird von einem internen Taktgeber 20 geliefert, der durch ein externes Taktsignal CLK synchronisiert wird, welches ebenso wie die erwähnten Steuerbefehle über zugeordnete Steueranschlüsse am Chip zuführbar ist.

In Ansprache auf das interne Taktsignal CLKi und die Komman­ dobits CB[1:c] liefert der Steuerteil 19 über ein Bündel von Steuerleitungen 21 die erforderlichen Steuersignale an die Selektionseinrichtung 11 zur zeitgesteuerten Durchführung der diversen Schaltoperationen, um die durch die Zeilen- und Spaltenadressen vorgegebenen Speicherzellengruppen selektiv zum Einschreiben und Auslesen von Daten mit der Latch 18 zu verbinden. Der Steuerteil liefert ferner ein Testmodus-Ein­ stellsignal TM, das bereits erwähnte Burststartsignal BST und außerdem eine Schreibbetriebssignal WRD und ein Lesebetriebs­ signal RDD. Aufbau und Betrieb des Steuerteils 19 und der Se­ lektionseinrichtung 11 brauchen hier nicht im Detail erörtert zu werden, da geeignete Implementierungen allgemein bekannt sind.

Um zu testen, ob eine Speicherschaltung die eingeschriebenen Daten unverfälscht wieder ausgibt, werden Testgeräte verwen­ det, welche mit den Adressen-, Steuer- und Datenanschlüssen der Speicherschaltung verbunden werden können, um ein Schrei­ ben und Lesen von Daten an den Speicherzellen entsprechend einem auswählbaren Testprogramm zu veranstalten. Ein typi­ sches Testgerät ist im unteren Teil der Fig. 1 schematisch dargestellt und insgesamt mit der Bezugszahl 90 bezeichnet. Es enthält einen eigenen Taktgeber 91 zur Lieferung des Takt­ signals CLK an den Taktsteueranschluß der zu testenden Spei­ cherschaltung, eine Ablaufsteuereinrichtung 92 und eine Mel­ deschaltung 93. Die Ablaufsteuereinrichtung 92 liefert unter Zeitsteuerung durch das Taktsignal CLK und entsprechend dem jeweiligen Testprogramm die Steuerbefehle und die Adreßinfor­ mationen für den Lese- und Schreibbetrieb an die betreffenden Anschlüsse der Speicherschaltung sowie eine Testdateninforma­ tion an einem Testdatenausgang TD zur Vorgabe der jeweils einzuschreibenden Daten. Die Meldeschaltung 93 hat einen Testresultat-Eingang TR, um von der Speicherschaltung ein Testresultat zu empfangen, welches angibt, ob ein Test "be­ standen" oder "nicht bestanden" ist. Die Meldeschaltung hat ferner einen Abtasteingang zum Empfang eines Strobesignals STR, das von der Ablaufsteuereinrichtung 92 geliefert wird, um die Meldeeinrichtung 93 zu veranlassen, das empfangene Testresultat nach jedem einzelnen Testvorgang zu melden.

Speichertestgeräte wie z. B. das Testgerät 90 liefern übli­ cherweise nur die externen Kommando- und Dateninformationen für den Speicherbetrieb sowie das Taktsignal CLK zur Synchro­ nisierung des Speicherbetriebs mit dem Testgerät, während die Ermittlung des Testresultates von einer gesonderten Hilfsein­ richtung vorgenommen wird, die speziell auf die Architektur und die Spezifikationen der Speicherschaltung abgestimmt und vorzugsweise auf dem gleichen Chip integriert ist wie die Speicherschaltung. Bei den neueren Speicherschaltungen, die für zunehmend höhere Betriebsgeschwindigkeiten konzipiert sind, ist auch die besagte Testhilfseinrichtung für entspre­ chend hohe Geschwindigkeit ausgelegt. Wie bereits eingangs erwähnt, ist es jedoch häufig aus wirtschaftlichen Gründen nicht sinnvoll, entsprechend schnelle Speichertestgeräte an­ zuschaffen.

Die vorliegende Erfindung sieht vor, eine Speicherschaltung in einem Testmodus derart zu betreiben, daß die Speicherzel­ len einerseits genau so schnell geprüft werden, wie es der für den Normalbetrieb vorzusehenden Datenrate entspricht, an­ dererseits aber die bei der Prüfung ermittelten Testresultate in Echtzeit und lückenlos mit einer Folgefrequenz bereitge­ stellt werden, die wesentlich niedriger ist als die Daten­ rate. Somit kann auch ein langsames Testgerät mithalten und eine lückenlose Abtastung aller bereitgestellten Testresulta­ te schaffen.

Ein erfindungsgemäßer Testmodus wird nachstehend zunächst am Beispiel der in Fig. 1 gezeigten Speicherschaltung 70 be­ schrieben, die wie gesagt eine mit einfacher Datenrate arbei­ tende DRAM-Speicherschaltung ist (SDR-DRAM). Zur Realisierung des Testmodus in der Speicherschaltung 70 ist eine Hilfsein­ richtung vorgesehen, deren Elemente 30-46 zusammen mit dem in Fig. 2 gezeigten Zeitdiagramm beschrieben werden, das die Be­ triebsabläufe des Testmodus veranschaulicht.

Der Testmodus wird durch wirksamen Zustand des Testmodus-Ein­ stellsignals TM aktiviert, das vom Steuerteil 19 aus den vom Testgerät 90 gelieferten Kommandobits CB[1:c] decodiert wird. Der Testmodus beinhaltet einen Schreibbetrieb und einen dar­ auffolgenden Lesebetrieb mit Auswertung der gelesenen Daten. Die Adressen-, Steuer- und Taktinformationen werden hierbei aus dem internen Adressenpuffer 12, dem internen Steuerteil 19 und dem internen Taktgeber 20 abgeleitet, die ihrerseits an das Testgerät 90 angeschlossen sind, welches das Testpro­ gramm vorgibt. Der Takt CLK des Testgerätes, der auch den in­ ternen Taktgeber 20 synchronisiert, ist eingestellt auf die halbe Frequenz des vom internen Taktgeber 20 gelieferten in­ ternen Taktsignals CLKi, das seinerseits die Datenrate be­ stimmt. Der Taktgeber 20 wird durch das aktive Testmodus-Ein­ stellsignal TM so eingestellt, daß er das interne Taktsignal CLKi mit der doppelten Frequenz des externen Taktsignals CLK erzeugt.

Zunächst sei der Schreibbetrieb des Testmodus erläutert. Der Testschreibbetrieb, dessen Ablauf im linken Teil der Fig. 2 veranschaulicht ist, läuft für die Dauer eines vom Steuerteil 19 bereitgestellten Schreibbetriebssignals WRD. Während des Testschreibbetriebs ist der n-polige Leitungsschalter 16 durch ein Schaltsignal S1 geöffnet, so daß der Datenbus 17 von den Datenanschlüssen D[1:n] abgetrennt ist. Im Takt des externen Taktsignals CLK liefert das Testgerät 90 aufeinan­ derfolgende Testschreibdaten q1, q2, q3, usw., jeweils beste­ hend aus einem einzigen Bit mit dem Binärwert "0" oder "1", an den Dateneingang D1. Von dort gelangen diese Daten über eine den geöffneten Schalter 16 überbrückende Leitung 31 und einen n-poligen Schalter 32, der nur während des Testschreib­ betriebs durch ein Schaltsignal S2 geschlossen gehalten wird, jeweils auf alle n Leitungen des Datenbus 17 gegeben. Die n- Bit-Latch 18 stellt somit jedes der Daten für die Dauer von zwei Perioden des schnellen internen Taktsignals bereit, und zwar als ein n-Bit-Datenwort, in welchem alle Bits den Wert des Testdatums haben. Somit kann nacheinander, in zwei auf­ einanderfolgenden Perioden des schnellen Taktsignals CLKi, das jeweils gleiche Datum "0" oder "1" in alle Speicherzellen zweier verschiedener Gruppen geschrieben werden.

Um bei diesem schnellen Testschreibbetrieb die einzelnen Speicherzellengruppen zu selektieren, müssen die an die Se­ lektionseinrichtung 11 gelegten Adressen planmäßig, und dem schnellen Takt CLKi folgend, geändert werden. Da das Testge­ rät 90 aufeinanderfolgende Adreßinformationen über die Adres­ senanschlüsse A[0:k] nur mit dem langsamen Takt CLK liefern kann, müssen aus jeder gelieferten Adreßinformation zwei ver­ schiedene Adressen schnell aufeinanderfolgend abgeleitet wer­ den. Dies kann in einfacher Weise z. B. durch Nutzung des oben beschriebenen Adressenzählers 22 geschehen, wobei die Burstlänge auf einen Wert r ≧ 2 eingestellt wird. Bei dem hier beschriebenen Ausführungsbeispiel ist für die Burstlänge der Wert r = 2 gewählt. Das heißt, der Adressenzähler 22 wird bei jedem Anlegen einer externen Adreßinformation auf eine Start­ adresse entsprechend dieser Adreßinformation eingestellt und nach einer Periode des internen schnellen Taktes CLKi durch das Signal S3 einmal weitergeschaltet, um eine Folgeadresse zu liefern.

Mit einem ersten Taktimpuls des schnellen Taktsignals CLKi wird also das erste Datum q1 in alle n Speicherzellen einer ersten Gruppe G1₁ eines ersten Speicherzellengruppen-Paares geschrieben, entsprechend der Startadresse, die durch die erste externe Adreßinformation vorgegeben wird. Mit dem nächsten Taktimpuls wird das erste Datum q1 in alle Speicher­ zellen einer zweiten Gruppe G1₂ des ersten Gruppen-Paares G1 geschrieben. Dann folgt in ähnlicher Weise die Einschreibung des zweiten Datums q2 zunächst in eine erste Gruppe G2₁ und anschließend in eine zweite Gruppe G2₂ eines zweiten Gruppen- Paares G2. So geht es weiter, bis nach insgesamt i Zyklen mehrere oder alle Speicherzellengruppen der Matrix 10 paar­ weise (und mit dem gleichen Datum "0" oder "1" innerhalb je­ des der i Paare) gefüllt worden sind.

Nach diesem Testschreibbetrieb beginnt der nachstehend be­ schriebene Testlesebetrieb, dessen Ablauf rechts in der Fig. 2 veranschaulicht ist. Während des Testlesebetriebs, der für die Dauer eines vom Steuerteil 19 bereitgestellten Lesebe­ triebssignals RDD läuft, bleibt der Schalter 16 nach wie vor geöffnet, der Schalter 32 ist hingegen geschlossen. Ein wei­ terer n-poliger Schalter 41, der während des Testschreibbe­ triebs geöffnet war, wird durch ein Schaltsignal S4 geschlos­ sen gehalten, um den Datenbus 17 nunmehr mit einem n-Bit-Sig­ naleingang eines Vergleichers 42 zu verbinden. Der Schalter 41 und der Vergleicher 42 sind mit weiteren, noch zu be­ schreibenden Elementen Bestandteil einer Auswerteeinrichtung 40.

Auch im Testlesebetrieb liefert das Testgerät 90 aufeinander­ folgende Adreßinformationen im langsamen Takt CLK. Gleichzei­ tig mit den Adreßinformationen liefert er mit den steigenden Flanken des Taktsignals CLK die zugehörigen Testdaten q1, q2, usw., von seinem Testdatenausgang TD an den Datenanschluß D1. Das Testprogramm sorgt dafür, daß hierbei die Zuordnung des Binärwertes dieser Testdaten zur Adreßinformation die gleiche ist wie beim oben beschriebenen Testschreibbetrieb. Vom An­ schluß D1 gelangen die Testdaten wegen des geöffneten Zustan­ des der Schalter 16 und 32 jedoch nicht auf den Datenbus 17, sondern über eine Leitung 46 zu einem Referenzeingang des Vergleichers 42.

Der Adressenzähler 22 wird durch das schnelle Taktsignal CLKi in der gleichen Weise gesteuert wie beim Testschreibbetrieb. Somit werden beim Anlegen der ersten Adreßinformation zu­ nächst die Daten aller n Speicherzellen der ersten Gruppe G1₁ des Speicherzellengruppen-Paares G1 als ein n-Bit-Datenwort R1₁ in die Latch 18 geladen, und dann werden die Daten aller n Speicherzellen der zweiten Gruppe G1₂ des Gruppen-Paares G1 als n-Bit-Datenwort R1₂ in die Latch 18 geladen. Anschlie­ ßend, beim Anlegen der zweiten Adreßinformation, werden zu­ nächst die Daten aller n Speicherzellen der ersten Gruppe G2₁ des zweiten Gruppen-Paares G2 als n-Bit-Datenwort R2₁ in die Latch 18 geladen, und dann werden die Daten aller n Speicher­ zellen der zweiten Gruppe G2₂ zweiten Gruppen-Paares G2 als n-Bit-Datenwort R2₂ in die Latch 18 geladen. Dieses Spiel geht weiter, so daß die Latch 18 im Takt des schnellen Takt­ signals CLKi nacheinander ausgelesene n-Bit-Datenwörter R1₁, R1₂, R2₁, R2₂, R3₁, R3₂, usw. bereitstellt.

Der Strom dieser n-Bit-Datenwörter gelangt über den Datenbus 17 und den geschlossenen Schalter 41 zum n-Bit-Signaleingang des Vergleichers 42. Der Vergleicher 42 liefert an seinem Ausgang eine logische "1" genau dann, wenn alle n Bits am Si­ gnaleingang den gleichen Wert haben wie das Testdatenbit am Referenzeingang. Dieses Testdatenbit liegt jeweils für die Dauer einer ganzen Periode des langsamen Taktsignals CLK an, während welcher am n-Bit-Signaleingang zwei aufeinanderfol­ gende Datenwörter eintreffen, die aus zwei Speicherzellen­ gruppen ausgelesen sind, welche zuvor mit dem gleichen Test­ datum gefüllt worden sind.

Der Vergleicher 42 vergleicht zunächst das Datenwort R1₁ mit dem Testdatum q1. Liegt kein Fehler vor, dann sind alle n Bits von R1₁ gleich q1, und der Vergleicher liefert als er­ stes Teilergebnis X1₁ eine "1" ("Test bestanden") an seinem Ausgang, andernfalls wird eine "0" geliefert ("Test nicht be­ standen"). Anschließend, beim nächsten Taktzyklus von CLKi, vergleicht der Vergleicher 42 das Datenwort R1₂ mit dem Test­ datum q1. Liegt kein Fehler vor, dann sind alle n Bits von R1₂ gleich q1, und der Vergleicher liefert als zweites Teilergebnis X1₂ eine "1"; andernfalls wird eine "0" gelie­ fert. Dieses Spiel wird in ähnlicher Weise fortgesetzt, um nacheinander die Datenwörter R2₁, R2₂ mit dem Testdatum q2 zu vergleichen, dann die Datenwörter R3₁, R3₂ mit dem Testdatum q3 zu vergleichen, usw..

Zum Zwecke der weiteren Auswertung enthält die Auswerteein­ richtung 40 zusätzlich ein RS-Flipflop 44, dessen S-Eingang (S-Eingang) zum Empfang des Burststartsignals BST angeschlos­ sen ist. Der Ausgang des Vergleichers 42 ist invertiert mit dem R-Eingang (Rücksetzeingang) des RS-Flipflops 44 verbun­ den. Mit Beginn eines jeden Adressenbursts, also mit dem An­ legen einer externen Adreßinformation zu Beginn jeder vollen Periode des langsamen externen Taktsignals CLK, erscheint das Signal BST, wodurch der Ausgang des Flipflops auf "1" gesetzt wird. So lange der Ausgang des Vergleichers 42 auf "1" steht und somit Teilergebnisse "Test bestanden" anzeigt, bleibt der R-Eingang des Flipflops 44 auf "0" gehalten, und das Flipflop ändert seinen Zustand nicht. Sobald der Vergleicher ein Teil­ ergebnis "nicht bestanden" (also eine "0") liefert, geht der R-Eingang des Flipflops 44 auf "1", und der Ausgang des Flip­ flops 44 geht auf "0" und behält diesen Zustand bis zum Ende der begonnenen Periode des langsamen externen Taktes CLK. Erst mit Beginn des nächsten Periode des langsamen externen Taktes CLK, also mit Beginn des nächsten Adressenbursts, wird das Flipflop 44 erneut durch das Burststartsignal BST ge­ setzt.

Der Ausgang des Flipflops 44 zeigt also jeweils für die Dauer der zweiten Halbperiode des langsamen Taktes CLK das gemein­ same "komprimierte" Testresultat TR jeweils eines Blockes von 2 gelesenen Datenwörtern, die aus zwei Datenzugriffen stam­ men. Der Ausgang des Flipflops 44 ist über den Datenanschluß Dn mit dem Testresultat-Eingang TR des Testgerätes 90 verbun­ den. Die Abtastung des Testresultates kann also an der Melde­ schaltung 93 in jeder zweiten Halbperiode des langsamen Tak­ tes CLK durch das entsprechend langsame Strobesignal STR mit der halben Folgefrequenz der Datenzugriffe erfolgen, und trotzdem wird keiner der Datenzugriffe übergangen.

Zur Erzeugung der Schaltsignale S1, S2, S4 für die Schalter 16, 32, 41 und der Zählimpulse S3 für den Adressenzähler 22 enthält die Testhilfseinrichtung einen Schaltsignalgeber 30, der durch das Testmodus-Einstellsignal TM veranlaßt wird, diese Schaltsignale aus dem internen Taktsignal CLKi und aus den Schreib- und Lesebetriebssignalen WRD bzw. RDD abzulei­ ten, die ihrerseits vom Steuerteil 19 der Speicherschaltung 70 geliefert werden. Im Normalbetrieb der Speicherschaltung 70 wird das Signal TM unwirksam gehalten, so daß der interne Takt CLKi frei läuft oder (im Falle eines synchronen DRAM) durch einen externen schnellen Takt synchronisiert oder er­ setzt wird. Hierdurch wird der interne Taktgeber 20 veran­ laßt, CLKi mit der gleichen Frequenz wie CLK zu erzeugen, und der Schaltsignalgeber 30 wird veranlaßt, die Schaltsignale derart zu erzeugen, daß die Schalter 32 und 41 offen gehalten werden und daß der Schalter 16 (Datenport) in einer mit dem Takt CLKi synchronisierten Weise getastet wird, um die Ein- und Ausgabe der Daten zu takten.

Nachstehend wird ein erfindungsgemäßer Testmodus am Beispiel der in Fig. 3 gezeigten Speicherschaltung 80 beschrieben, die eine mit doppelter Datenrate arbeitende DRAM-Speicherschal­ tung ist (DDR-DRAM).

Die Speicherschaltung 80 ist auf einem Halbleiterchip inte­ griert, dessen Grenzen mit der gestrichelten Umrahmung veran­ schaulicht sind und der in ähnlicher Weise wie die Speicher­ schaltung 70 nach Fig. 1 Datenanschlüsse D1 bis Dn zur paral­ lelen Ein- und Ausgabe von n parallelen Datenströmen, Adres­ senanschlüsse A0 bis Ak zum Anlegen von Adressenbits, einen Anschluß zum Anlegen eines externen Taktsignals CLK und Ein­ gänge für Kommandobits CB[1:c] aufweist.

Zu den bekannten Komponenten der Speicherschaltung 80 gehö­ ren: eine Speicherbank 10 mit einer Vielzahl von zeilen- und spaltenweise angeordneten Speicherzellen, aufgeteilt in zwei Speicherbereiche 10a und 10b; ein symbolisch als n-poliger Leitungsschalter 16 dargestellter Datenport zwischen den Da­ tenanschlüssen D[1:n] und einem internen Datenbus 17 zur pa­ rallelen Übertragung von n-Bit-Datenströmen; ein als n-poli­ ger Umschalter 23 dargestellter Demultiplexer/Multiplexer zum Verbinden des Datenbusses 17 wahlweise mit einem ersten n- Bit-Zweigbus 17a, der zu einer ersten n-Bit-Latch 18a führt, oder mit einem zweiten n-Bit-Zweigbus 17b, der zu einer zwei­ ten n-Bit-Latch 18b führt; Zeilen- und Spalten-Adressenpuffer 12 und 14 zur Bereitstellung der über die Adressenanschlüsse A[0:k] empfangenen Zeilen- und Spalten-Adressenbits auf einem Zeilen- und einem Spalten-Adressenbus 13 bzw. 15; einen auf das Taktsignal CLK und die erwähnten Kommandobits ansprechen­ den Steuerteil 19 zur Lieferung verschiedener Steuersignale; eine Selektionseinrichtung 11, die auf Steuersignale vom Steuerteil und auf die jeweils bereitgestellten Adressenbits anspricht, um Verbindungen herzustellen zwischen selektierten Speicherzellen der Bereiche 10a und 10b und den Latches 18a bzw. 18b für das Einschreiben und Auslesen von Speicherdaten über die Zweigbusse 17a bzw. 17b.

Zusätzlich zu diesen bekannten Komponenten enthält die Spei­ cherschaltung 80 eine erfindungsgemäße Testhilfseinrichtung, bestehend aus einem Schaltsignalgeber 50, zwei n-poligen Lei­ tungsschaltern 52a und 52b und einer Auswerteeinrichtung 60, die einen 2n-poligen Leitungsschalter 61 und einen Verglei­ cher 62 enthält. Der Schaltsignalgeber 50 kann durch ein Testmodus-Einstellsignal TM in einen Testmodus gebracht wer­ den, in welchem er Schaltsignale in einer zeitgesteuerten Weise zur Betätigung der Schalter 16, 52a, 52b und 62 für ei­ nen Testbetrieb liefert. Bei unwirksamem Signal TM ist der Schaltsignalgeber 50 in einem "Normalmodus", in wel­ chem er die besagten Schaltsignale in einer anderen Zeitsteu­ erung liefert, um den normalen Speicherbetrieb zu erlauben. Das in der Fig. 4 gezeichnete Zeitdiagramm veranschaulicht in seiner oberen Hälfte den Normalbetrieb und in seiner unteren Hälfte den Testbetrieb der Speicherschaltung 80.

Im Normalbetrieb der Speicherschaltung 80 werden die Schalter 52a, 52b und 60 geöffnet gehalten. Der Normalbetrieb einer DDR-DRAM-Speicherschaltung des in Fig. 3 gezeigten Typs ist allgemein bekannt und braucht deswegen nicht bis ins letzte Detail erklärt zu werden. Deswegen hier nur eine kurze Zusam­ menfassung dieses Normalbetriebs:
Im normalen Schreibbetrieb werden die zu speichernden Daten in Form von n-Bit-Parallelwörtern an den Datenanschlüssen D[1:n] mit einer Datenräte (Folgefrequenz der Datenwörter) angelegt, die gleich dem Doppelten der Rate des Taktes CLK ist. Der Schalter 16 wird synchron mit der Datenrate getas­ tet, indem er sowohl bei der steigenden Flanke als auch bei der fallenden Flanke des Taktsignals CLK vorübergehend ge­ schlossen wird, um die Datenwörter nacheinander auf den Da­ tenbus 17 zu geben. Von dort gelangen die Datenwörter an den n-poligen Umschalter 23, der in diesem Fall als Demultiplexer arbeitet und von einem Schaltsignal S23 in einer mit dem Taktsignal CLK synchronisierten Weise gesteuert wird. Syn­ chronisiert mit den steigenden Taktflanken geht der Umschal­ ter 23 in die fett gezeichnete Stellung a, bei welcher er den Datenbus 17 mit dem Zweigbus 17a verbindet. Synchronisiert mit den fallenden Taktflanken geht der Umschalter in die ge­ strichelt gezeichnete Stellung b, bei welcher er den Datenbus 17 mit dem Zweigbus 17b verbindet. Somit werden die Datenwör­ ter abwechselnd in die Latch 18a und die Latch 18b geladen. Innerhalb jeder zweiten Takthälfte, also mit einer Folgefre­ quenz entsprechend der einfachen Taktrate, wird die Selekti­ onseinrichtung 11 vom Steuerteil 19 über Steuerleitungen 21 veranlaßt, eine n-Bit-Schreibverbindung von der Latch 18a zu einer selektierten Gruppe von n Speicherzellen im Bereich 10a herzustellen und gleichzeitig eine n-Bit-Schreibverbindung von der Latch 18b zu einer selektierten Gruppe von n Spei­ cherzellen im Bereich 10b herzustellen, wobei die Selektion abhängig von den Adressenbits erfolgt, die in diesem Augen­ blick auf den Adressenbussen 13 und 15 bereitgestellt werden. So werden jeweils zwei aufeinanderfolgend empfangene n-Bit- Datenwörter gleichzeitig an verschiedenen Speicherzellengrup­ pen der Speichermatrix 10 eingeschrieben.

Im normalen Lesebetrieb erfolgen die selektiven Zugriffe ebenfalls mit der einfachen Taktrate von CLK, und zwar je­ weils gleichzeitig auf zwei verschiedene Speicherzellengrup­ pen (eine im Bereich 10a und die andere im Bereich 10b), ähn­ lich wie im Schreibbetrieb. Somit stehen in den beiden Lat­ ches 18a und 18b immer zwei gelesene Datenwörter für die Dauer einer Taktperiode bereit, die jeweils nacheinander über den Umschalter 23, der in diesem Fall als Multiplexer wirkt, mit der doppelten Taktrate an die Datenanschlüsse D[1:n] ge­ liefert werden.

Es sei nun der erfindungsgemäße Testbetrieb der Speicher­ schaltung 80 beschrieben. Zur Realisierung des Testbetriebs dient die bereits genannte Hilfseinrichtung, deren Elemente mit den Bezugszahlen 50-66 bezeichnet sind. Der Testbetrieb wird realisiert durch Anschließen eines Testgerätes 90, wie es bereits anhand der Fig. 1 beschrieben wurde, und durch An­ legen des Testmodus-Einstellsignals TM an den Schaltsignal­ geber 50.

Der Testmodus beinhaltet einen Schreibbetrieb und einen dar­ auffolgenden Lesebetrieb mit Auswertung der gelesenen Daten. Die Adressen-, Steuer- und Taktinformationen werden hierbei aus dem angeschlossenen Testgerät 90 über die internen Ad­ ressenpuffer 12, 14 und den internen Steuerteil 19 abgelei­ tet. Der Takt CLK des Testgerätes ist halb so schnell wie die Datenrate, für welche die Speicherschaltung 80 spezifiziert ist.

Zunächst sei der Schreibbetrieb des Testmodus erläutert. Der Testschreibbetrieb, dessen Ablauf im linken unteren Teil der Fig. 4 veranschaulicht ist, läuft für die Dauer eines vom Steuerteil 19 bereitgestellten Schreibbetriebssignals WRD. Dieses Signal veranlaßt den Schaltsignalgeber 50, die Schal­ ter 16 und 61 mittels der Schaltsignale S1 und S6 geöffnet zu halten und die Schalter 52a und 52b mittels des Schaltsignals S5 geschlossen zu halten. Somit sind alle Datenanschlüsse D[1:n] vom Datenbus 17 abgetrennt, und der Datenanschluß D1 ist über eine Überbrückungsleitung 51 und die geschlossenen Schalter 52a und 52b gleichzeitig mit allen n Leitungen des ersten Zweigbusses 17a und mit allen n Leitungen des zweiten Zweigbusses verbunden. Im Takt des Taktsignals CLK liefert das Testgerät 90 aufeinanderfolgende Testschreibdaten q1, q2, q3, usw., jeweils bestehend aus einem einzigen Bit mit dem Binärwert "0" oder "1", an den Dateneingang D1 und aufeinan­ derfolgende Adreßinformationen an die Adressenanschlüsse A[0:k].

Jedes Testschreibdatum q1, q2, q3 gelangt vom Datenanschluß D1 über die Leitung 51 und die beiden geschlossenen Schalter 52a und 52b jeweils gleichzeitig auf alle n Leitungen des Zweigbus 17a und auf alle n Leitungen des Zweigbus 17b. Die Latches 18a und 18b stellen somit jeweils für die Dauer einer Taktperiode gleichzeitig zwei n-Bit-Datenwörter bereit, deren Bits alle den gleichen Wert "0" oder "1" haben, abhängig vom Binärwert des jeweiligen Testschreibdatums. Somit wird in je­ der Periode des Taktsignals CLK das jeweilige Testdatum gleichzeitig in alle Speicherzellen derjenigen Speicherzel­ lengruppen in den Bereichen 10a und 10b geschrieben, die durch die jeweilige Adreßinformation bestimmt sind.

Nachdem in dieser Weise mehrere oder alle (allgemein: eine Mehrzahl i) von Speicherzellengruppen-Paaren der Matrix 10 mit dem gleichen Datum "0" oder "1" innerhalb jedes Paars ge­ füllt worden sind, beginnt der nachstehend beschriebene Test­ lesebetrieb, dessen Ablauf rechts unten in der Fig. 4 veran­ schaulicht ist. Während des Testlesebetriebs, der für die Dauer eines vom Steuerteil 19 bereitgestellten Lesebetriebs­ signals RDD läuft, bleibt der Schalter 16 nach wie vor geöff­ net, und die Schalter 52a und 52b sind ebenfalls geöffnet. Der 2n-polige Schalter 61 ist geschlossen, um alle 2n Leitun­ gen der beiden Zweigbusse 17a und 17b nunmehr mit einem 2n- Bit-Signaleingang des Vergleichers 62 zu verbinden.

Im Testlesebetrieb liefert das Testgerät 90 von seinem Test­ datenausgang TD wiederum die aufeinanderfolgenden Testdaten q1, q2, q3, usw. mit der CLK-Taktrate an den Datenanschluß D1, und mit gleicher Rate liefert es die jeweiligen Adreßin­ formationen an die Anschlüsse A[0:k]. Das Testprogramm sorgt dafür, daß hierbei die Zuordnung des Binärwertes dieser Test­ daten zur Adreßinformation die gleiche ist wie beim oben be­ schriebenen Testschreibbetrieb. Vom Anschluß D1 gelangen die Testdaten wegen des geöffneten Zustandes der Schalter 16, 52a und 52b jedoch weder auf den Datenbus 17 noch auf die Zweig­ busse 17a und 17b, sondern über eine Leitung 66 zu einem Re­ ferenzeingang des Vergleichers 62.

In der ersten CLK-Taktperiode des Lesebetriebs wird durch die erste Adreßinformation ein erstes Paar von Speicherzellen­ gruppen in den beiden Speicherbereichen 10a und 10b selek­ tiert, und zwar genau dasjenige Paar, in dessen Speicherzel­ len das erste Testdatum q1 eingeschrieben worden ist. Diese beiden Speicherzellengruppen werden gleichzeitig ausgelesen, und die n Lesedaten der Gruppe des Bereiches 10a gelangen als n-Bit-Datenwort R1a in die Latch 18a, während die n Lesedaten der Gruppe des Bereichs 10b als n-Bit-Datenwort R1b in die Latch 18b gelangen. Anschließend, in der zweiten Taktperiode, beim Anlegen der zweiten Adreßinformation, wird ein zweites Paar von Speicherzellengruppen in den beiden Speicherberei­ chen 10a und 10b selektiert, und zwar genau dasjenige Paar, in dessen Speicherzellen das zweite Testdatum q1 eingeschrie­ ben worden ist. Diese beiden Speicherzellengruppen werden gleichzeitig ausgelesen, und die n Lesedaten der Gruppe des Bereiches 10a gelangen als n-Bit-Datenwort R2a in die Latch 18a, während die n Lesedaten der Gruppe des Bereichs 10b als n-Bit-Datenwort R2b in die Latch 18b gelangen. Dieses Spiel geht weiter, so daß das Latch-Paar 18a, 18b nacheinander ein­ zelne 2n-Bit-Lesedatenblöcke von jeweils 2 gleichzeitig er­ scheinenden n-Bit-Datenwörtern R1a + R1b, R2a + R2b, R3a + R3b, usw. bereitstellt.

Der Strom dieser 2n-Bit-Datenblöcke gelangt über die Zweig­ busse 17a und 17b und den geschlossenen 2n-poligen Schalter 61 zum 2n-Bit-Signaleingang des Vergleichers 62. Der Verglei­ cher liefert an seinem Ausgang eine logische "1" genau dann, wenn alle 2n Bits am Signaleingang den gleichen Wert haben wie das Testdatenbit am Referenzeingang. Somit vergleicht der Vergleicher 62 in der ersten CLK-Taktperiode den 2n-Bit-Da­ tenblock R1a + R1b mit dem Testdatum q1. Liegt kein Fehler vor, dann sind alle 2n Bits dieses Datenblockes gleich q1, und der Vergleicher liefert als erstes Testresultat X1 eine logische "1" ("Test bestanden") über eine Leitung an den Datenanschluß Dn, der mit dem Testresultat-Eingang TR des Testgerätes 90 verbunden ist; andernfalls wird als Testresultat X1 eine "0" geliefert ("Test nicht bestanden"). Anschließend, in der nächsten Taktperiode, vergleicht der Vergleicher 62 den Da­ tenblock R2a + R2b mit dem Testdatum q2 und liefert als näch­ stes Testresultat X1 eine "1" oder eine "0", je nachdem, ob alle n Bits des Datenblockes mit dem Testdatum q1 überein­ stimmen oder nicht.

Dieses Spiel wird in ähnlicher Weise mit den folgenden 2n- Bit-Datenblöcken und Testdaten fortgesetzt. Somit erscheinen am Testresultat-Eingang TR des Testgerätes 90 "komprimierte" Testresultate jeweils zweier Datenzugriffe mit der Rate des Taktsignals CLK. Die Abtastung des Testresultates an der Mel­ deschaltung 93 kann also durch das Strobesignal STR mit der CLK-Rate erfolgen, und obwohl die Speicherschaltung 80 so schnell wie im Normalbetrieb läuft, also zwei Datenzugriffe in jeder Taktperiode leistet, wird keiner der Datenzugriffe übergangen.

Da im erfindungsgemäßen Testbetrieb die Funktion des Multi­ plexschalters 23 weder während des Lesens noch während des Schreibens nötig ist, wird dieser Schalter vorzugsweise wäh­ rend des gesamten Testmodus im Ruhezustand gehalten. Diese Stillsetzung im Testmodus kann durch ein entsprechendes Si­ gnal vom Schaltsignalgeber 50 veranlaßt werden.

Die Erfindung ist natürlich nicht auf die anhand der Figuren beschriebenen Ausführungsformen beschränkt, die lediglich Beispiele sind. Abwandlungen sind unter anderem möglich hin­ sichtlich der Anzahl m der Datenzugriffe bzw. Speicherzellen­ gruppen, die jeweils von einem einzelnen komprimierten Test­ resultat umfaßt werden. Diese Anzahl m ist bei den beschrie­ benen Beispielen gleich 2, kann jedoch auch höher sein, vor­ zugsweise eine ganzzahlige Potenz von 2. Entsprechend vervielfacht ist dann natürlich das Verhältnis der Taktraten von CLKi und CLK und die Burstlänge im Falle einer für ein­ fache Datenrate ausgelegten Speicherschaltung und die Anzahl der Zweigbusse und die Breite des Vergleicher-Signaleingangs im Falle einer für mehrfache Datenrate ausgelegten Speicher­ schaltung.

Bei einer für mehrfache Datenrate ausgelegten Speicherschal­ tung kann eine erfindungsgemäße Test-Hilfseinrichtung natür­ lich ebenfalls einen internen Adressenzähler nutzen, wie es in der Fig. 3 mit dem dort gestrichelt gezeichneten Adressen­ zähler 22 angedeutet ist. In einem solchen Fall kann dem Vergleicher 61 in der Auswerteschaltung 60 eine ähnliche An­ ordnung eines RS-Flipflops 44 nachgeschaltet werden (in Fig. 3 gestrichelt angedeutet), wie sie oben anhand der Fig. 1 be­ schrieben wurde. In einer solchen Ausführungsform ist der "Kompressionsfaktor" m, also die Anzahl der Speicherzellen­ gruppen, die mit dem komprimierten Testresultat umfaßt wer­ den, nicht gleich der Anzahl der Zweigbusse, sondern zusätz­ lich um einen Multiplikator erhöht, der gleich der Burstlänge r des vom Adressenzähler 22 abgezählten Adressenbursts ist. Das heißt, der "Kompressionsfaktor" m ist dann gleich dem Produkt p.r, wenn p die Anzahl der Zweigbusse ist und r die Burstlänge ist.

Statt des in den Fig. 1 und 3 gezeigten RS-Flipflops 44 kann auch irgendeine andere Schaltungsanordnung verwendet werden, um die r Teilresultate eines Bursts von r aufeinan­ derfolgenden Lesezugriffen miteinander so zu verknüpfen, daß nach dem Erhalt aller dieser Teilresultate das komprimierte Testresultat bereitsteht. So ist es auch möglich, alle r Teilresultate eines Bursts zu speichern, etwa durch Eingabe in ein r-stufiges Schieberegister, und sie am Ende des Bursts parallel in einem UND-Gatter zu verknüpfen.

Für alle Ausführungsformen gilt, daß die Reihenfolge der Ad­ ressierung im Testlesebetrieb nicht unbedingt genau die glei­ che sein muß wie beim Testschreibbetrieb. Wichtig ist nur, daß bei jeder Leseadressierung das gleiche Testdatenbit be­ reitgestellt wird wie beim vorherigen Schreiben an der selben Adresse.

Die inhärenten Systemverzögerungen infolge von Laufzeiten und Einschwingvorgängen sind in der Beschreibung und in den Dia­ grammen der Einfachheit und Übersichtlichkeit halber unbe­ rücksichtigt. In der Praxis werden natürlich dem Fachmann ge­ läufige Ausgleichsverzögerungen in den Signal- Takt- und Da­ tenpfaden vorzusehen sein, um das genaue und korrekte Timing der Schaltfunktionen zu gewährleisten.

Im Falle mehrerer Speicherbänke innerhalb der Speicherschal­ tung kommt zu den Zeilen- und Spaltenadressen natürlich noch eine Bankadresse, um die einzelnen Bänke für den Testbetrieb selektiv anzusprechen.

Die verwendeten Leitungs- und Umschalter sind in den Fig. 1 und 3 symbolisch als mechanische Schalter dargestellt. In Wirklichkeit werden Halbleiterschalter verwendet, zumeist in MOSFET-Struktur.

Bezugszeichenliste

10

Speicherbank

11

Selektionseinrichtung

12

Zeilenadressenpuffer

13

Zeilenadressenbus

14

Spaltenadressenpuffer

15

Spaltenadressenbus

16

Leitungsschalter

17

Datenbus

17

a,

17

b Zweigbusse

18

,

18

a,

18

b Latches

19

Steuerteil

20

Taktgeber

22

Adressenzähler

30

Schaltsignalgeber

31

Überbrückungsleitung

32

Leitungsschalter

40

Auswerteeinrichtung

41

Leitungsschalter

42

Vergleicher

44

RS-Flipflop

46

Testdatenleitung

50

Schaltsignalgeber

51

Überbrückungsleitung

52

a,

52

b Leitungsschalter

61

Leitungsschalter

62

Vergleicher

66

Testdatenleitung

90

Testgerät

91

Test-Ablaufsteuereinrichtung

92

Test-Taktgeber

93

Meldeschaltung

Claims (7)

1. Verfahren zum Testen einer RAM-Speicherschaltung, die eine Vielzahl von Speicherzellen enthält, welche jeweils in Gruppen von n ≧ 1 Speicherzellen durch eine angelegte Adreßin­ formation selektierbar sind, um Gruppen von jeweils n Daten an ihnen einzuschreiben oder auszulesen, gekennzeichnet durch folgende Schritte:
in einem Schreibzyklus wird eine Mehrzahl i = j.m der Speicher­ zellengruppen selektiert, wobei j und m jeweils ganze Zahlen ≧ 2 sind, und an allen Speicherzellen von jeweils m selektier­ ten Speicherzellengruppen wird das gleiche Datum eingeschrie­ ben;
in einem anschließenden Lesezyklus werden die im Schreibzyk­ lus selektierten i Speicherzellengruppen in einer derartigen Folge selektiert und ausgelesen, daß die ausgelesenen Daten­ gruppen aus jeweils m Speicherzellengruppen, an denen das gleiche Datum eingeschrieben worden ist, gleichzeitig oder unmittelbar nacheinander als ein Lesedatenblock bereitge­ stellt werden, der m.n Daten umfaßt;
bei jeder Bereitstellung eines Lesedatenblockes wird ein komprimiertes Testresultat ermittelt und bereitgestellt, wel­ ches anzeigt, ob alle m.n Daten des bereitgestellten Leseda­ tenblockes mit dem eingeschriebenen Datum übereinstimmen.

2. Testhilfseinrichtung für das Testen einer RAM-Speicher­ schaltung, die eine Vielzahl von Speicherzellen, eine Einga­ be/Ausgabe-Einrichtung (D[1:n], 16) zum Empfangen und Ausge­ ben von Speicherdaten und einen Adresseneingang (A[0:k]) zum Anlegen von Adreßinformationen enthält und eine Selektions­ einrichtung (11) aufweist, um Gruppen von jeweils n ≧ 1 Spei­ cherzellen abhängig von der angelegten Adreßinformation zu selektieren und an der jeweils selektierten Speicherzellen­ gruppe eine Gruppe von n Daten einzuschreiben oder auszule­ sen, gekennzeichnet durch
eine Teststeuereinrichtung (30-34; 50-52) zum Anlegen derar­ tiger Steuer- Daten- und Adreßinformationen an die Selekti­ onseinrichtung (11), daß in einem Schreibzyklus eine Mehrzahl i = j.m der Speicherzellengruppen selektiert wird, wobei j und m jeweils ganze Zahlen ≧ 2 sind, und an allen Speicherzellen von jeweils m selektierten Speicherzellengruppen das gleiche Datum (z. B. q1) eingeschrieben wird, und daß in einem an­ schließenden Lesezyklus die im Schreibzyklus selektierten i Speicherzellengruppen in einer derartigen Folge selektiert und ausgelesen werden, daß die ausgelesenen Datengruppen aus jeweils m Speicherzellengruppen, an denen das gleiche Datum eingeschrieben worden ist, gleichzeitig oder unmittelbar nacheinander als ein Lesedatenblock bereitgestellt werden, der m.n Daten umfaßt;
eine Auswerteeinrichtung (40; 60), die bei jeder Bereitstel­ lung eines Lesedatenblockes (z. B. R1₁, R1₂; R1a, R1b) ein komp­ rimiertes Testresultat (z. B. X1) ermittelt und bereitstellt, welches anzeigt, ob alle m.n Daten des bereitgestellten Lese­ datenblockes mit dem eingeschriebenen Datum übereinstimmen.

3. Testhilfseinrichtung nach Anspruch 2 für das Testen einer RAM-Speicherschaltung, die einen Taktgeber (20) zur Erzeugung eines Taktsignals (CLKi) aufweist und für einen Normalbetrieb mit einer Datenrate gleich der Rate des Taktsignals konzi­ piert ist und in welcher die Eingabe/Ausgabe-Einrichtung (D[1:n], 16) über einen n-Bit-Datenbus (17) mit der Selekti­ onseinrichtung (11) verbindbar ist, gekennzeichnet durch
einen Adressenwechsler (22), der aus jeder Adreßinformation eine Folge von m verschiedenen Adressen zur Selektion von m verschiedenen Speicherzellengruppen mit der Rate des Taktsig­ nals (CLKi) erzeugt,
Schaltmittel (32, 41), die alle Leitungen des Datenbusses (17) im Schreibzyklus mit einem Testdatenanschluß (Dn) zum Anlegen eines Testdatenbits verbinden und im Lesezyklus mit der Auswerteeinrichtung (40) verbinden,
Mittel (42-46) in der Auswerteeinrichtung (40), um im Lese­ zyklus alle Bits der n-Bit-Datenwörter, die in m direkt auf­ einanderfolgenden Perioden des Taktsignals (CLKi) auf dem Da­ tenbus (17) erscheinen, mit dem selben Testdatenbit zu ver­ gleichen und das Ergebnis am Ende dieses Vergleichsvorganges als komprimiertes Testresultat bereitzustellen.

4. Testhilfseinrichtung nach Anspruch 2 für das Testen einer RAM-Speicherschaltung, die für einen Normalbetrieb mit einer Datenrate gleich der m-fachen Rate eines Taktsignals (CLK) des Taktsignals konzipiert ist und in welcher m parallele n- Bit-Zweigbusse (17a, 17b) vorgesehen sind, die zur Selekti­ onseinrichtung (11) führen und über einen mit der Datenrate schaltbaren Multiplexer (23) zyklisch mit der Ein­ gabe/Ausgabe-Einrichtung (D[1:n], 16) verbindbar sind, wobei die Selektionseinrichtung (11) mit der Rate des Taktsignals (CLK) steuerbar ist, um gleichzeitig aus m disjunkten Berei­ chen (10a, 10b) der Speicherbank (10) jeweils eine Speicher­ zellengruppe für jeden der m Zweigbusse (17a, 17b) zu selek­ tieren, gekennzeichnet durch
einen Vergleicher (62), der einen m.n-Bit-Signaleingang hat und einen Referenzeingang zum Empfang eines Testdatenbits besitzt und am Ausgang als komprimiertes Testresultat an­ zeigt, ob alle Bits des m.n-Bit-Signaleingangs mit dem Test­ datenbit übereinstimmen,
Schaltmittel (52a, 52b, 61), die alle Leitungen aller m Zweigbusse (17a, 17b) im Schreibzyklus mit einem Testdaten­ anschluß (Dn) zum Anlegen eines Testdatenbits verbinden und im Lesezyklus mit dem n.m-Bit-Signaleingang des Vergleichers (42) der Auswerteeinrichtung (40) verbinden.

5. Testhilfseinrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß m gleich 2 oder eine ganzzahlige andere Potenz < 1 von 2 ist.

6. Testhilfseinrichtung nach Anspruch 2 für das Testen einer RAM-Speicherschaltung, die für einen Normalbetrieb mit einer Datenrate gleich der p-fachen Rate eines Taktsignals (CLK) des Taktsignals konzipiert ist und in welcher p parallele n- Bit-Zweigbusse (17a, 17b) vorgesehen sind, die zur Selekti­ onseinrichtung (11) führen und über einen mit der Datenrate schaltbaren Multiplexer (23) zyklisch mit der Ein­ gabe/Ausgabe-Einrichtung (D[1:n], 16) verbindbar sind, wobei die Selektionseinrichtung (11) mit der Rate des Taktsignals (CLK) steuerbar ist, um gleichzeitig aus p disjunkten Berei­ chen (10a, 10b) der Speicherbank (10) jeweils eine Speicher­ zellengruppe für jeden der p Zweigbusse (17a, 17b) zu selek­ tieren, gekennzeichnet durch
einen Adressenwechsler (22), der aus jeder Adreßinformation eine Folge von r verschiedenen Adressen mit der Rate des Taktsignals (CLKi) zur Selektion von r verschiedenen Spei­ cherzellengruppen in jedem der p Bereiche (10a, 10b) der Speicherbank (10) erzeugt,
einen Vergleicher (62), der einen p.n-Bit-Signaleingang hat und einen Referenzeingang zum Empfang eines Testdatenbits besitzt und am Ausgang eine Teilresultat "Test bestanden" ge­ nau dann anzeigt, wenn alle Bits des p.n-Bit-Signaleingangs mit dem Testdatenbit übereinstimmen,
Schaltmittel (52a, 52b, 61), die alle Leitungen aller p Zweigbusse (17a, 17b) im Schreibzyklus mit einem Testdaten­ anschluß (Dn) zum Anlegen eines Testdatenbits verbinden und im Lesezyklus mit dem p.n-Bit-Signaleingang des Vergleichers (42) der Auswerteeinrichtung (40) verbinden,
eine Einrichtung (43-46), die als komprimiertes Testresultat anzeigt, ob alle r Teilresultate, die in r direkt aufeinan­ derfolgenden Perioden des Taktsignals (CLKi) geliefert worden sind, "Test bestanden" anzeigen.

7. Testhilfseinrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß sie mit allen Teilen der Spei­ cherschaltung auf dem selben Halbleiterchip integriert ist.