DE102004027275A1

DE102004027275A1 - Integrierter Halbleiterspeicher

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Publication number: DE102004027275A1
Application number: DE102004027275A
Authority: DE
Inventors: Aurel Dr. von Campenhausen; Marcin Gnat; Frank Schroeppel; Joerg Dr. Vollrath
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-06-04
Filing date: 2004-06-04
Publication date: 2005-12-29
Also published as: US20050289413A1; US7313741B2

Abstract

Ein integrierter Halbleiterspeicher umfasst Speicherzellen (SZ1, SZ2), in denen sich ein erster Datensatz, der mindestens ein Datum (D1a) mit einem ersten oder zweiten Datenwert (DW1, DW2) umfasst, und ein zweiter Datensatz (DS2), der mindestens ein Datum (D2a) mit dem ersten oder zweiten Datenwert (DW1, DW2) umfasst, abspeichern lässt. Der integrierte Halbleiterspeicher weist des Weiteren eine Verknüpfungsschaltung (30) auf. Die Verknüpfungsschaltung erzeugt aus den ihr eingangsseitig zugeführten Datensätzen (DS1, DS2) ausgangsseitig den dritten Datensatz (DS3), wobei anhand des dritten Datensatzes (DS3) feststellbar ist, ob ihr eingangsseitig der erste und zweite Datensatz (DS1, DS2) zugeführt worden ist. In einer Ausführungsform der Verknüpfungsschaltung erzeugt sie das Datum (D3a) des dritten Datensatzes mit dem ersten Datenwert (DW1), wenn ihr eingangsseitig der erste und zweite Datensatz zugeführt wurden. In einer anderen Ausführungsform erzeugt sie Daten des dritten Datensatzes (DS3) mit einem ersten Datenwert (DW1), wenn jeweils zwei ihr eingangsseitig zugeführte Daten des ersten und zweiten Datensatzes übereinstimmen.

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit Erzeugung eines Datensatzes.
Integrierte Halbleiterspeicher werden während bzw. nach ihrer Herstellung umfangreichen Tests unterzogen, um ihre korrekte Funktionsweise sicherzustellen. Zum Testen der integrierten Halbleiterspeicher werden im Allgemeinen so genannte High-End-Testsysteme oder Low-End-Testsysteme eingesetzt. Low-End-Testsysteme weisen den Vorteil auf, dass sich mit ihnen mehrere Speicherbausteine parallel testen lassen. Dies führt zu deutlich geringeren Testkosten, als dies mit dem Einsatz von High-End-Testsystemen möglich wäre.
Beim Testen von Speicherzellen, die in einem Speicherzellenfeld des integrierten Halbleiterspeichers angeordnet sind, werden diese im Allgemeinen mit unterschiedlichen Datensätzen beschrieben. Bei dem Schreibvorgang werden zu Testzwecken bestimmte, für den Schreibzugriff wichtige Parameter, kritisch eingestellt. Während einem anschließenden Auslesevorgang werden die eingeschriebenen Datensätze aus den Speicherzellen wieder ausgelesen. Um festzustellen, ob der Schreibvorgang bei dem kritisch eingestellten Wert des zu testenden Parameters korrekt abgelaufen ist, werden die ausgelesenen Datensätze mit den zuvor eingelesenen Datensätzen verglichen. Der Datensatz, der beim Auslesen des integrierten Halbleiterspeichers an den Ausgangsanschlüssen auftritt, muss dazu vom Testsystem in kurzen Zeitabständen, in denen die Daten innerhalb eines Ausgangsdatenstroms aufeinander folgen, abgetastet werden.
Heutige Speicherbausteine wie beispielsweise die DDR-DRAM (Double Data Rate Dynamic Random Access Memory)-Halbleiterspeicher werden mit Taktfrequenzen größer als 400 MHz betrieben. Aufgrund der damit verbundenen hohen Taktraten und der in Zukunft noch größer zu erwartenden Taktraten muss der Tester den Ausgangsdatenstrom in sehr kurzen Zeiten abtasten, um die einzelnen Daten des Ausgangsdatensatzes zu erfassen. Mit den parallelfähigen Low-End-Testsystemen sind solche hohen Abtastfrequenzen im Allgemeinen nicht mehr oder nur sehr schwierig zu realisieren.
Selbst wenn mit einem Testsystem ein Ausgangsdatenstrom beispielsweise noch mit einer Frequenz von 400 MHz abgetastet werden kann, so variiert im Allgemeinen die Zeitdauer zwischen zwei Abtastimpulsen sowohl bei einem einzigen Tester über einen längeren Zeitraum, als auch zwischen unterschiedlichen Testern. Dadurch können oftmals nicht alle Daten eines Ausgangsdatensatzes detektiert werden. Die Korrelation zwischen eingelesenen Daten eines Eingangsdatensatzes und ausgelesenen Daten eines Ausgangsdatensatzes gestaltet sich somit im Allgemeinen sehr schwierig.
High-End-Testsysteme lassen sich zwar mit höheren Taktraten betreiben, sind jedoch für einen parallelen Test von vielen Bauteilen ungeeignet. Der Testaufwand und die Testzeit sind daher bei einem Test mit High-End-Testsystemen deutlich größer als beim Einsatz von Low-End-Testsystemen. Dadurch lässt sich das Problem der Realisierung hoher Abtastraten beim Auslesen eines Datensatzes aus den Speicherzellen eines integrierten Halbleiterspeichers durch den Einsatz von High-End-Testsystemen nicht kostenverträglich lösen.

Die Aufgabe der vorliegenden Erfindung ist es daher, einen integrierten Halbleiterspeicher anzugeben, bei dem sich Daten eines Ausgangsdatensatzes zuverlässig erfassen lassen und anhand der erfassten Daten feststellbar ist, ob ein erster und zweiter Datensatz korrekt abgespeichert worden sind. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben, bei dem sich Daten eines Ausgangsdatensatzes zuverlässig erfassen lassen und anhand der erfassten Daten feststellbar ist, ob ein erster und zweiter Datensatz in den Speicherzellen des integrierten Halbleiterspeichers korrekt abgespeichert worden ist.

Die Aufgabe wird gelöst durch einen integrierten Halbleiterspeicher mit Ausgangsanschlüssen, mit einem Speicherzellenfeld mit ersten und zweiten Speicherzellen, bei dem in den ersten Speicherzellen ein erster Datensatz, der mindestens ein Datum mit einem ersten oder zweiten Datenwert umfasst, und in den zweiten Speicherzellen ein zweiter Datensatz, der mindestens ein Datum mit dem ersten oder zweiten Datenwert umfasst, abspeicherbar ist. Der integrierte Halbleiterspeicher weist des Weiteren eine Verknüpfungsschaltung mit Ausgangsanschlüssen zur Erzeugung eines dritten Datensatzes aus mindestens zwei der Verknüpfungsschaltung eingangsseitig zugeführten Datensätzen, wobei der dritte Datensatz mindestens ein Datum mit dem ersten oder zweiten Datenwert umfasst, auf. Der erste Datensatz und der zweite Datensatz sind der Verknüpfungsschaltung eingangsseitig zuführbar. Ferner ist jeweils einer der Ausgangsanschlüsse der Verknüpfungsschaltung mit jeweils einem der Ausgangsanschlüsse des integrierten Halbleiterspeichers verbunden. Die Verknüpfungsschaltung ist derart ausgebildet, dass sie das Datum des dritten Datensatzes aus dem ihr eingangsseitig zugeführten ersten und zweiten Datensatz mit dem ersten Datenwert erzeugt, wenn ihr ein gangsseitig das Datum des ersten Datensatzes und das Datum des zweiten Datensatzes zugeführt worden ist. Es ist auch denkbar, die Verknüpfungsschaltung derart auszubilden, dass sie das Datum des dritten Datensatzes aus dem ihr eingangsseitig zugeführten ersten und zweiten Datensatz mit dem ersten Datenwert erzeugt, wenn der Datenwert des ihr eingangsseitig zugeführten Datums des ersten Datensatzes mit dem Datenwert des ihr eingangsseitig zugeführten Datums des zweiten Datensatzes übereinstimmt, und das Datum des dritten Datensatzes aus dem ihr eingangsseitig zugeführten ersten und zweiten Datensatz mit dem zweiten Datenwert erzeugt, wenn sich der Datenwert des ihr eingangsseitig zugeführten Datums des ersten Datensatzes von dem Datenwert des ihr eingangsseitig zugeführten Datums des zweiten Datensatzes unterscheidet.

In einer Weiterbildung umfasst der integrierte Halbleiterspeicher eine erste Speicherschaltung zur Speicherung eines Datensatzes und eine zweite Speicherschaltung zur Speicherung eines weiteren Datensatzes. Der in den ersten Speicherzellen abgespeicherte erste Datensatz ist der ersten Speicherschaltung zuführbar. Der in den zweiten Speicherzellen abgespeicherte zweite Datensatz ist der zweiten Speicherschaltung zuführbar.

In einer weiteren Ausgestaltung des integrierten Halbleiterspeichers ist der erste Datensatz der Verknüpfungsschaltung von der ersten Speicherschaltung eingangsseitig zuführbar. Darüber hinaus ist der Verknüpfungsschaltung der zweite Datensatz eingangsseitig von der zweiten Speicherschaltung zuführbar.

Nach einem weiteren erfindungsgemäßen Merkmal ist der integrierte Halbleiterspeicher in einem Testbetrieb betreibbar. Er verfügt bei dieser Ausgestaltung über einen steuerbaren Schalter, über den die ersten und zweiten Speicherzellen mit der ersten und zweiten Speicherschaltung verbindbar sind. Des Weiteren weist er eine Steuerschaltung zur Steuerung des steuerbaren Schalters auf. Die Steuerschaltung ist derart ausgebildet, dass sie im Testbetrieb des integrierten Halbleiterspeichers den steuerbaren Schalter derart ansteuert, dass beim Auslesen des ersten Datensatzes die ersten Speicherzellen über den steuerbaren Schalter mit der ersten Speicherschaltung verbunden sind und beim Auslesen des zweiten Datensatzes die zweiten Speicherzellen über den steuerbaren Schalter mit der zweiten Speicherschaltung verbunden sind.

In einer möglichen Ausgestaltungsart der Verknüpfungsschaltung des integrierten Halbleiterspeichers, umfasst die Verknüpfungsschaltung einen Multiplexer und ein logisches Gatter zur Erzeugung des dritten Datensatzes, wobei das logische Gatter vorzugsweise als ein EXOR-Gatter ausgebildet ist. Einem ersten Eingangsanschluss des logischen Gatters ist der erste Datensatz zuführbar und einem zweiten Eingangsanschluss des logischen Gatters ist der zweite Datensatz zuführbar. Dem Multiplexer ist der dritte Datensatz eingangsseitig zuführbar. Der Multiplexer führt jeweils ein Datum der Daten des ihm eingangsseitig zugeführten dritten Datensatzes jeweils einem der Ausgangsanschlüsse der Verknüpfungsschaltung zu.

In einer anderen Ausführungsform des integrierten Halbleiterspeichers weisen die Daten des ersten Datensatzes eine Anzahl von Zustandswechseln von dem ersten in den zweiten Datenwert und die Daten des zweiten Datensatzes eine weitere Anzahl von Zustandswechseln von dem ersten in den zweiten Datenwert auf. Die Verknüpfungsschaltung umfasst mindestens eine Filterschaltung zur Erzeugung eines Datensatzes und einen Multiple xer. Der Multiplexer ist derart ausgebildet, dass er aus zwei ihm eingangsseitig zugeführten Datensätzen den dritten Datensatz erzeugt, der die Daten, der ihm eingangsseitig zugeführten Datensätze umfasst. Der erste Datensatz ist der Filterschaltung zuführbar. Der zweite Datensatz und der von der Filterschaltung erzeugte Datensatz sind dem Multiplexer eingangsseitig zuführbar. Die Filterschaltung ist in dieser Ausführung des integrierten Halbleiterspeichers derart ausgebildet, dass sie die Datenwerte der Daten des ihr eingangsseitig zugeführten ersten Datensatzes derart verändert, so dass die Daten des dritten Datensatzes höchstens die Anzahl von Zustandswechseln von dem ersten in den zweiten Datenwert, die der erste und zweite Datensatz gemeinsam umfassen, aufweisen.

Wenn insbesondere der erste Datensatz Daten des ersten Datenwertes umfasst und der zweite Datensatz Daten des zweiten Datenwertes umfasst, so ist die Filterschaltung vorzugsweise derart ausgebildet, dass die von dem Multiplexer erzeugten Daten des dritten Datensatzes entweder den ersten Datenwert oder den zweiten Datenwert aufweisen.

In einer möglichen Ausführung der Filterschaltung ist sie als eine Inverterschaltung ausgebildet.

Eine weitere vorteilhafte Ausführungsform des integrierten Halbleiterspeichers kann beispielsweise dann verwendet werden, wenn der erste Datensatz eine Anzahl von Daten und der zweite Datensatz die gleiche Anzahl von Daten aufweist. Die Verknüpfungsschaltung ist dann vorzugsweise derart ausgebildet, dass sie aus der Anzahl der ihr eingangsseitig zugeführten Daten des ersten und zweiten Datensatzes den dritten Datensatz mit höchstens der Anzahl von Daten, die der erste und zweite Datensatz gemeinsam aufweisen, erzeugt.

In einer Schaltungsvariante des integrierten Halbleiterspeichers weist die Verknüpfungsschaltung ein erstes logisches Gatter zur Erzeugung eines ersten Ausgangsdatensatzes, der Daten mit jeweils dem ersten oder zweiten Datenwert umfasst, und ein zweites logisches Gatter zur Erzeugung eines zweiten Ausgangsdatensatzes, der Daten mit jeweils dem ersten oder zweiten Datenwert umfasst, auf. Dem ersten logischen Gatter sind der erste Datensatz und ein vierter Datensatz eingangsseitig zuführbar. Das erste logische Gatter ist dabei derart ausgebildet, dass es aus den ihm eingangsseitig zugeführten Datensätzen ausgangsseitig den ersten Ausgangsdatensatz erzeugt, wobei die Datenwerte der Daten des ersten Ausgangsdatensatzes mit den Datenwerten der Daten des zweiten Datensatzes übereinstimmen, wenn dem ersten logischen Gatter eingangsseitig der erste Datensatz und der vierte Datensatz zugeführt worden sind. Dem zweiten logischen Gatter sind eingangsseitig der zweite Datensatz von der zweiten Speicherschaltung und der erste Ausgangsdatensatz von dem ersten logischen Gatter zuführbar. Das zweite logische Gatter ist derart ausgebildet, dass es ausgangsseitig jeweils ein Datum des zweiten Ausgangsdatensatzes mit dem ersten Datenwert erzeugt, wenn der ihm eingangsseitig zugeführte erste Ausgangsdatensatz mit dem ihm eingangsseitig zugeführten zweiten Datensatz übereinstimmt, und dass es ausgangsseitig jeweils ein Datum des zweiten Ausgangsdatensatzes mit dem zweiten Datenwert erzeugt, wenn sich der ihm eingangsseitig zugeführte erste Ausgangsdatensatz von dem ihm eingangsseitig zugeführten zweiten Datensatz unterscheidet.

Nach einem weiteren Schaltungskonzept des integrierten Halbleiterspeichers umfasst die Verknüpfungsschaltung einen Multiplexer und eine Logikschaltung mit mindestens einem logischen Gatter. Die Daten des zweiten Ausgangsdatensatzes sind dem Multiplexer eingangsseitig zuführbar. Der Multiplexer führt ausgangsseitig jeweils zwei Daten des zweiten Ausgangsdatensatzes jeweils einem der logischen Gatter der Logikschaltung zu. Die Logikschaltung ist derart ausgebildet, dass sie ausgangsseitig aus den ihr zugeführten Daten des zweiten Ausgangsdatensatzes das Datum des dritten Datensatzes mit dem ersten Datenwert erzeugt, wenn der Verknüpfungsschaltung eingangsseitig der erste Datensatz und der zweite Datensatz zugeführt worden ist, und das Datum des dritten Datensatzes mit dem zweiten Datenwert erzeugt, wenn sich die der Verknüpfungsschaltung eingangsseitig zugeführten Datensätze von dem ersten Datensatz und dem zweiten Datensatz unterscheiden. Des Weiteren ist die Logikschaltung ausgangsseitig mit einem der Ausgangsanschlüsse des integrierten Halbleiterspeichers verbunden.

In einer Weiterbildung des integrierten Halbleiterspeichers sind das erste und zweite logische Gatter der Verknüpfungsschaltung jeweils als ein EXOR-Gatter ausgebildet. Die logischen Gatter der Logikschaltung sind jeweils als ein ODER-Gatter ausgebildet.

In einer weiteren Ausgestaltungsform des integrierten Halbleiterspeichers ist der integrierte Halbleiterspeicher in einem Normalbetrieb betreibbar. Jeweils ein Datum des ersten und zweiten Datensatzes sind über den steuerbaren Schalter jeweils einem der Ausgangsanschlüsse des integrierten Halbleiterspeichers zuführbar. Die Steuerschaltung ist derart ausgebildet, dass sie bei einem Auslesevorgang im Normalbetrieb des integrierten Halbleiterspeichers den steuerbaren Schalter derart ansteuert, dass jeweils ein Datum der Daten des ersten und zweiten Datensatzes über den steuerbaren Schalter jeweils einem der Ausgangsanschlüsse des integrier ten Halbleiterspeichers zugeführt wird, wobei der Auslesevorgang zum Auslesen der Daten des ersten und zweiten Datensatzes im Normalbetrieb des integrierten Halbleiterspeichers während einer ersten Auslesedauer stattfindet.

Neben dem Normalbetrieb kann der integrierter Halbleiterspeicher auch in einem Testbetrieb betrieben werden. Die Verknüpfungsschaltung ist dann vorzugsweise derart ausgebildet, dass sie im Testbetrieb die Daten des ersten Datensatz während einer zweiten Auslesezeit den Ausgangsanschlüssen des integrierten Halbleiterspeichers zuführt und nachfolgend im Testbetrieb die Daten des zweiten Datensatz während einer dritten Auslesezeit den Ausgangsanschlüssen des integrierten Halbleiterspeichers zuführt, wobei die Dauer der zweiten Auslesezeit und der dritten Auslesezeit im Testbetrieb des integrierten Halbleiterspeichers mindestens doppelt so lang ist wie die Dauer der ersten Auslesezeit im Normalbetrieb des integrierten Halbleiterspeichers.

Zur Realisierung einer derartigen Verknüpfungsschaltung kann die Verknüpfungsschaltung eine erste Verzögerungsschaltung, eine zweite Verzögerungsschaltung und einen Multiplexer umfassen. Der Multiplexer führt jeweils ein Datum des ihm eingangsseitig zugeführten ersten und zweiten Datensatzes jeweils einem der Ausgangsanschlüsse der Verknüpfungsschaltung zu. Die erste Verzögerungsschaltung ist derart ausgebildet, dass sie im Testbetrieb des integrierten Halbleiterspeichers für die Dauer der zweiten Auslesezeit die Daten des ersten Datensatzes dem Multiplexer eingangsseitig zuführt. Die zweite Verzögerungsschaltung ist derart ausgebildet, dass sie im Testbetrieb des integrierten Halbleiterspeichers nach Ablauf der zweiten Auslesezeit, während der erste Datensatz ausgelesen wurde, für die Dauer der dritten Auslesezeit die Daten des zweiten Datensatzes dem Multiplexer eingangsseitig zuführt.

Im Folgenden soll ein Verfahren zum Testen eines integrierten Halbleiterspeichers angegeben werden, das ebenfalls das Problem löst. Das Verfahren sieht vor, einen ersten Datensatz, der mindestens ein Datum eines ersten oder zweiten Datenwertes umfasst, in erste Speicherzellen eines Speicherzellenfeldes einzulesen. Des Weiteren wird ein zweiter Datensatz, der mindestens ein Datum des ersten oder zweiten Datenwertes umfasst, in zweite Speicherzellen des Speicherzellenfeldes eingelesen. Bei einem Auslesevorgang, der vorzugsweise zu Testzwecken stattfindet, wird der erste Datensatz aus den ersten Speicherzellen ausgelesen und in einer ersten Speicherschaltung zwischengespeichert. Ebenso wird der zweite Datensatz aus den zweiten Speicherzellen ausgelesen und in einer zweiten Speicherschaltung zwischengespeichert. Eine Verknüpfungsschaltung zur Verknüpfung von Datensätzen wird nachfolgend mit dem ersten Datensatz und dem zweiten Datensatz angesteuert. Die Verknüpfungsschaltung erzeugt einen dritten Datensatz, der mindestens ein Datum mit dem ersten oder zweiten Datenwert umfasst, wobei die Verknüpfungsschaltung entweder das Datum des dritten Datensatzes mit dem ersten Datenwert erzeugt, wenn ihr eingangsseitig das Datum des ersten Datensatzes und das Datum des zweiten Datensatzes zugeführt worden ist, oder aber sie erzeugt das Datum des dritten Datensatzes mit dem ersten Datenwert, wenn der Datenwert des ihr eingangsseitig zugeführten Datums des ersten Datensatzes mit dem Datenwert des ihr eingangsseitig zugeführten Datums des zweiten Datensatzes übereinstimmt, und sie erzeugt das Datum des dritten Datensatzes mit dem zweiten Datenwert, wenn sich der Datenwert des ihr eingangsseitig zugeführten Datums des ers ten Datensatzes von dem Datenwert des ihr eingangsseitig zugeführten Datums des zweiten Datensatzes unterscheidet.

Das Verfahren zum Testen eines integrierten Halbleiterspeichers kann auch in der Weise ablaufen, dass der erste Datensatz, der Daten des ersten Datenwertes umfasst, in die ersten Speicherzellen des Speicherzellenfeldes eingelesen wird und der zweite Datensatz, der Daten des zweiten Datenwertes umfasst, in die zweiten Speicherzellen des Speicherzellenfeldes eingelesen wird. Die Verknüpfungsschaltung invertiert dann die Daten des ersten Datensatzes. Sie erzeugt einen dritten Datensatz, wobei der dritte Datensatz die Daten des ersten Datensatzes, deren Datenwerte invertiert sind, und die Daten des zweiten Datensatzes enthält.

Nach einer anderen Ausgestaltung des Verfahrens zum Testen eines integrierten Halbleiterspeichers lässt sich der integrierte Halbleiterspeicher in einem Normalbetrieb betreiben. In dem Normalbetrieb des integrierten Halbleiterspeichers werden der erste Datensatz und der zweite Datensatz aus den ersten und zweiten Speicherzellen des Speicherzellenfeldes für die Dauer einer ersten Auslesezeit ausgelesen. Neben dem Normalbetrieb lässt sich der integrierte Halbleiterspeicher auch in einem Testbetrieb betreiben. Im Testbetrieb wird der erste Datensatz für die Dauer einer zweiten Auslesezeit ausgelesen. Nachfolgend wird der zweite Datensatz im Testbetrieb des integrierten Halbleiterspeichers für die Dauer einer dritten Auslesezeit ausgelesen, wobei die Dauer der zweiten und dritten Auslesezeit im Testbetrieb des integrierten Halbleiterspeichers doppelt so lang ist wie die Dauer der ersten Auslesezeit im Normalbetrieb des integrierten Halbleiterspeichers.

Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der Erfindung zeigen, näher erläutert. Es zeigen:
1 einen integrierten Halbleiterspeicher gemäß der Erfindung,
2A eine erste Ausführungsform einer Verknüpfungsschaltung des integrierten Halbleiterspeichers gemäß der Erfindung,
2B eine erste Ausführung der Verknüpfung eines ersten und zweiten Datensatzes zu einem dritten Datensatz gemäß der Erfindung,
3A eine zweite Ausführungsform der Verknüpfungsschaltung gemäß der Erfindung,
3B eine zweite Ausführung der Verknüpfung eines ersten und zweiten Datensatzes zu einem dritten Datensatz gemäß der Erfindung,
4 eine dritte Ausführungsform der Verknüpfungsschaltung gemäß der Erfindung,
5A eine vierte Ausführungsform der Verknüpfungsschaltung gemäß der Erfindung,
5B eine dritte Ausführung der Verknüpfung des ersten und zweiten Datensatzes zu dem dritten Datensatz gemäß der Erfindung,
5C eine vierte Ausführung der Verknüpfung des ersten und zweiten Datensatzes zu dem dritten Datensatz gemäß der Erfindung.
1 zeigt einen integrierten Halbleiterspeicher 100 mit einem Speicherzellenfeld 60. Das Speicherzellenfeld 60 enthält erste und zweite Speicherzellen SZ1 und SZ2, die jeweils als DRAM-Speicherzellen ausgebildet sind. Die beiden Speicherzellen weisen jeweils einen Auswahltransistor AT und einen Speicherkondensator SC auf. Der Auswahltransistor AT lässt sich für einen Schreib- oder Lesezugriff auf die erste Speicherzelle SZ1 bzw. die zweite Speicherzelle SZ2 durch Ansteuerung einer Wortleitung WL1 bzw. WL2 leitend steuern. Der Speicherkondensator SC der jeweiligen Speicherzelle ist in diesem Fall mit einer Bitleitung BL1 bzw. BL2 leitend verbunden. Bei einem Auslesevorgang entsteht dabei je nach Ladezustand des Speicherkondensators SC auf der angeschlossenen Bitleitung eine Potenzialanhebung bzw. Potenzialabsenkung, die von einem Leseverstärker LV zu einem definierten hohen oder niedrigen Spannungspegel verstärkt wird. Der hohe Spannungspegel entspricht dabei einer logischen 1-Information, wohingegen der niedrige Spannungspegel einer logischen 0-Information entspricht.
In den Speicherzellen des Speicherzellenfeldes 60 lassen sich unterschiedliche Datensätze abspeichern. Innerhalb des Speicherzellenfeldes 60 dient die erste Speicherzelle SZ1 beispielsweise zur Abspeicherung eines ersten Datensatzes DS1, wohingegen die zweite Speicherzelle SZ2 zur Abspeicherung eines zweiten Datensatzes DS2 verwendet wird. Der erste und zweite Datensatz umfasst dabei mindestens ein Datum D1a bzw. D2a mit einem ersten Datenwert DW1 oder einem zweiten Datenwert DW2. Die Datenwerte weisen dabei vorzugsweise den logi schen Datenwert 0 oder 1 auf. Zur Steuerung des Einlesens bzw. Auslesens des ersten und zweiten Datensatzes in die erste und zweite Speicherzelle wird das Speicherzellenfeld 60 von einer Steuerschaltung 50 mit einem Speicherzugriffssignal ZS angesteuert.
Beim Auslesen des ersten und zweiten Datensatzes entsteht an einem Ausgangsanschluss A60 des Speicherzellenfeldes 60 ein Datensatz DS, der die Daten des ersten und zweiten Datensatzes umfasst. Zum Auslesen des Datensatzes DS steuert die Steuerschaltung 50 einen steuerbaren Schalter 40 mit einem Umschaltsignal US an, so dass der Datensatz DS in einer Schalterstellung 3 des steuerbaren Schalters 40 einer Treiberschaltung 70 zugeführt wird. Durch die Treiberschaltung 70 werden Datenwerte von Daten des Datensatzes DS verstärkt und einem Multiplexer 80 zugeführt. Der Multiplexer 80 erzeugt an Ausgangsanschlüssen A80a, A80b, ..., A80n des Multiplexers 80 jeweils ein Datum des Datensatzes DS, das Ausgangsanschlüssen A1, A2, ..., An des integrierten Halbleiterspeichers 100 zugeführt wird. Der integrierte Halbleiterspeicher wird vorzugsweise in einem Normalbetrieb in der Schalterstellung 3 betrieben.
Wenn nicht die einzelnen Datenwerte von Daten des ersten und zweiten Datensatzes DS1 und DS2 detektiert werden sollen, sondern lediglich festgestellt werden soll, ob der erste Datensatz DS1 in den ersten Speicherzellen SZ1 und der zweite Datensatz DS2 in den zweiten Speicherzellen SZ2 korrekt abgespeichert worden ist, wie dies beispielsweise beim Testen des integrierten Halbleiterspeichers gewünscht ist, wird der steuerbare Schalter 40 von der Steuerschaltung 50 mit Hilfe des Umschaltsignals US in eine erste Schalterstellung 1 oder in eine zweite Schalterstellung 2 geschaltet. Der integrierte Halbleiterspeicher wird daher vorzugsweise in einem Testbetrieb in der Schalterstellung 1 oder 2 betrieben. Zum Auslesen des ersten Datensatzes DS1 aus den ersten Speicherzellen SZ1 wird der steuerbare Schalter 40 von der Steuerschaltung 50 in die Schalterstellung 1 geschaltet. Dadurch werden die Daten des Datensatzes DS1 in einer ersten Speicherschaltung 10 zwischengespeichert. Beim Auslesen des zweiten Datensatzes DS2 wird der steuerbare Schalter in die Schalterstellung 2 geschaltet, so dass die Daten des zweiten Datensatzes aus den zweiten Speicherzellen SZ2 ausgelesen und in einer zweiten Speicherschaltung 20 zwischengespeichert werden können.
Der erste Datensatz DS1 wird einer Verknüpfungsschaltung 30 über einen ersten Eingangsanschluss E30a zugeführt. Der zweite Datensatz DS2 wird der Verknüpfungsschaltung 30 über einen zweiten Eingangsanschluss E30b zugeführt. Die Verknüpfungsschaltung 30 erzeugt aus dem ihr eingangsseitig zugeführten ersten und zweiten Datensatz DS1 und DS2 einen dritten Datensatz DS3, der mindestens ein Datum D3a mit dem ersten Datenwert DW1 oder dem zweiten Datenwert DW2 umfasst. Die Daten D3a, D3b, ..., D3n des dritten Datensatzes werden über Ausgangsanschlüsse A30a, A30b, ..., A30n der Verknüpfungsschaltung 30 jeweils einem der Ausgangsanschlüsse A1, A2, ..., An des integrierten Halbleiterspeichers 100 zugeführt. Die Verknüpfungsschaltung 30 verknüpft die ihr eingangsseitig zugeführten Daten des ersten Datensatzes DS1 mit den ihr eingangsseitig zugeführten Daten des zweiten Datensatzes DS2 in der Weise zu Daten D3a, D3b, ..., D3n des dritten Datensatzes DS3, dass anhand der Daten des dritten Datensatzes feststellbar ist, ob der Verknüpfungsschaltung eingangsseitig am ersten Eingangsanschluss E30a der erste Datensatz DS1 und am zweiten Eingangsanschluss E30b der zweite Datensatz DS2 zugeführt worden ist.
Die folgenden Figuren zeigen jeweils Ausführungsbeispiele der Verknüpfungsschaltung 30 sowie Ausführungen des dritten Datensatzes DS3, umfassend Daten D3a, ..., D3n mit Datenwerten DW1 oder DW2, der aus einer Verknüpfung der Daten D1a, ..., D1n des ersten Datensatzes DS1 mit den Daten D2a, ..., D2n des zweiten Datensatzes DS2 entstanden ist.
2A zeigt eine erste Ausführungsform der Verknüpfungsschaltung 30a zur Erzeugung des dritten Datensatzes DS3, der die Daten D3a, D3b, ..., D3n umfasst. In der dargestellten ersten Ausführungsform der Verknüpfungsschaltung 30a wird jeweils ein Datum des ersten Datensatzes DS1 mit einem Datum des zweiten Datensatzes DS2 verglichen und ausgangsseitig das Datum des dritten Datensatzes DS3 mit einem ersten Datenwert, beispielsweise einem logischen Low-Pegel, erzeugt, wenn der Datenwert des Datums des ersten Datensatzes DS1 mit dem Datenwert des Datums des zweiten Datensatzes DS2 übereinstimmt. Wenn hingegen bei einem Vergleich eines Datenwertes eines Datums des ersten Datensatzes DS1 mit einem Datenwert eines Datums des zweiten Datensatzes DS2 festgestellt wird, dass die beiden Datenwerte sich voneinander unterscheiden, so wird ausgangsseitig ein Datum des dritten Datensatzes DS3 mit einem zweiten Pegel, beispielsweise einem High-Pegel, erzeugt.
Zur Realisierung einer derartigen Verknüpfungsschaltung umfasst die Verknüpfungsschaltung 30a einen Multiplexer 31a und ein EXOR-Gatter 32. Dem EXOR-Gatter 32 sind die Daten des ersten Datensatzes DS1 am ersten Eingangsanschluss E30a der Verknüpfungsschaltung 30a und die Daten des zweiten Datensatzes DS2 am zweiten Eingangsanschluss E30b der Verknüpfungsschaltung 30a eingangsseitig zuführbar. Durch die EXOR-Verknüpfung eines Datums des ersten Datensatzes mit einem Datum des zweiten Datensatzes wird ausgangsseitig das Datum des dritten Datensatzes DS3 mit dem logischen 0-Pegel erzeugt, wenn das Datum des ersten Datensatzes mit dem Datum des zweiten Datensatzes übereinstimmt. Umgekehrt wird ausgangsseitig das Datum des dritten Datensatzes mit dem logischen 1-Pegel erzeugt, wenn der Datenwert des Datums des ersten Datensatzes sich von dem Datenwert des Datums des zweiten Datensatzes unterscheidet. Die Daten D3a, D3b, ..., D3n des dritten Datensatzes DS3 werden von dem Multiplexer 31 jeweils einem der Ausgangsanschlüsse A30a, A30b, ..., A30n der Verknüpfungsschaltung 30 zugeführt.
2B zeigt ein Beispiel einer Verknüpfung des ersten Datensatzes DS1 mit dem zweiten Datensatz DS2 zu dem dritten Datensatz DS3 mit Hilfe der Verknüpfungsschaltung 30a. Die Datensätze haben jeweils die Länge n = 4. Der Datensatz DS1 umfasst die Daten D1a, D1b, D1c und D1d, wobei die einzelnen Daten jeweils den Datenwert DW1 = 0 oder DW2 = 1 annehmen können. Der Datensatz DS2 umfasst die Daten D2a, D2b, D2c und D2d, die jeweils den Datenwert DW2 = 1 annehmen. In der Tabelle der 2B ist der dritte Datensatz DS3 mit den Daten D3a, D3b, D3c und D3d dargestellt, der aus einer EXOR-Verknüpfung der Daten des ersten Datensatzes DS1 mit den Daten des zweiten Datensatzes DS2 entstanden ist. Aufgrund der EXOR-Verknüpfung werden die Daten des dritten Datensatzes DS3 mit dem logischen 0-Pegel erzeugt, wenn das Datum des ersten Datensatzes mit dem Datum des zweiten Datensatzes übereinstimmt. Umgekehrt wird das Datum des dritten Datensatzes mit dem logischen 1-Pegel erzeugt, wenn das Datum des ersten Datensatzes sich von dem Datum des zweiten Datensatzes unterscheidet.
Wenn die Daten des ersten Datensatzes DS1 und die Daten des zweiten Datensatzes DS2 als bekannt vorausgesetzt werden, lässt sich somit anhand der Daten des dritten Datensatzes DS3 feststellen, ob der Verknüpfungsschaltung 30a eingangsseitig der erste Datensatz DS1 und der zweite Datensatz DS2 zugeführt worden sind. Im Gegensatz zu der Auswertung jedes einzelnen Datums des ersten und zweiten Datensatzes, also im Beispiel der 2B dem Auswerten von insgesamt acht Daten D1a, ... D1d, und D2a, ...D2d des ersten und zweiten Datensatzes DS1 und DS2, braucht ein mit den Ausgangsanschlüssen des integrierten Halbleiterspeichers der 1 verbundener Tester nur vier Daten D3a, ...D3d des Datensatzes DS3 auszuwerten. Die Abtastfrequenz beim Auslesen des Datensatzes DS3 kann somit im Vergleich zum Auslesen der Daten des Datensatzes DS1 und des Datensatzes DS2 innerhalb der gleichen Zeit halbiert werden.
3A zeigt eine zweite Ausführungsform der Verknüpfungsschaltung 30b. Die Daten D3a, D3b, ... D3n des ausgangsseitig erzeugten dritten Datensatzes DS3 weisen dabei höchstens die Anzahl unterschiedlicher Datenwerte des ersten und zweiten Datensatzes DS1 und DS2 auf. Die Verknüpfungsschaltung 30b weist dazu einen Multiplexer 31b und eine Filterschaltung 33 auf. Der Filterschaltung 33 sind die Daten des ersten Datensatzes DS1 über den ersten Eingangsanschluss E30a der Verknüpfungsschaltung 30b eingangsseitig zuführbar. Ausgangsseitig ist die Filterschaltung 33 mit der Eingangsseite des Multiplexers 31b verbunden. Der zweite Datensatz DS2 wird über den zweiten Eingangsanschluss E30b der Verknüpfungsschaltung 30b dem Multiplexer 31 eingangsseitig zugeführt. Der Multiplexer 31 erzeugt aus den gefilterten Daten des ersten Datensatzes DS1 und den Daten des zweiten Datensatzes DS2 an jeweils einem seiner Ausgangsanschlüsse A30a, A30b, ..., A30n die Daten D3a, D3b, ..., D3n des Datensatzes DS3.
3B zeigt ein Beispiel der Erzeugung des dritten Datensatzes DS3 aus dem ersten und zweiten Datensatz DS1 und DS2 mit der Verknüpfungsschaltung 30b. 3B zeigt den am Ausgangsanschluss A60 des Speicherzellenfeldes 60 der 1 erzeugten Datensatz DS, der Daten des ersten Datensatzes DS1 und Daten des zweiten Datensatzes DS2 umfasst. Im Beispiel der 3B weisen der erste und zweite Datensatz DS1 und DS2 jeweils die Länge n = 6 auf. Der erste Datensatz DS1 umfasst die Daten D1a, D1b und D1c die jeweils den Datenwert DW1 = 0 annehmen. Der zweite Datensatz DS2 umfasst die Daten D2a, D2b und D2c, die jeweils den Datenwert DW2 = 1 annehmen. Bei dieser speziellen Ausgestaltung des ersten und zweiten Datensatzes lässt sich die Filterschaltung 33 beispielsweise als eine Inverterschaltung ausbilden. Die Datenwerte von Daten des ersten Datensatzes DS1 werden dadurch invertiert. An den Ausgangsanschlüssen A30a, A30b, ..., A30n der Verknüpfungsschaltung 30b entstehen somit Daten des dritten Datensatzes DS3 mit dem logischen 0-Pegel.
Ein an die Ausgangsanschlüsse A1, A2, ..., An des integrierten Halbleiterspeichers 100 angeschlossener Tester detektiert in diesem Fall lediglich einen einzigen Datenwert, im Beispiel der 3B den Datenwert DW1 = 0. Das Abtasten der einzelnen Daten des dritten Datensatzes DS3 durch den Tester durch Abtastimpulse, die in 3B durch Pfeile in jedem Abtastintervall des Datensatzes DS dargestellt sind, kann dadurch vermieden werden. Sobald der Tester während der Auslesezeit des dritten Datensatzes eine Unstetigkeit im Spannungspegel an den Ausgangsanschlüssen des integrierten Halbleiterspeichers feststellt, kann auf einen Fehler bei der eingangsseitigen Zuführung des ersten und zweiten Datensatzes geschlossen werden. Das Erzeugen von Abtastimpulsen und auch das Einhalten der genauen Abtastintervalle entfällt.
4 zeigt eine weitere Ausführungsform der Verknüpfungsschaltung 30c. Die Verknüpfungsschaltung 30c ist dabei derart ausgebildet, dass der erste und zweite Datensatz, vorzugsweise in einem Testbetrieb des integrierten Halbleierspeichers, subsequent den Ausgangsanschlüssen A30a, A30b, ..., A30n der Verknüpfungsschaltung 30c zugeführt werden. Bei einem Auslesevorgang im Normalbetrieb des integrierten Halbleiterspeichers befindet sich der steuerbare Schalter 40 in der Schalterstellung 3. Die Datensätze DS1 und DS2 werden in diesem Betriebszustand über die Treiberschaltung 70 und den Multiplexer 80 während einer ersten Auslesezeit, die im Allgemeinen von der Taktrate, mit der der integrierte Halbleiterspeicher betrieben werden kann, abhängt, ausgelesen. Im Gegensatz dazu werden der erste und zweite Datensatz bei einem Auslesevorgang in der Schalterstellung 1 und 2 des steuerbaren Schalters 40 im Testbetrieb über die Verknüpfungsschaltung 30c verzögert ausgegeben. Die Verknüpfungsschaltung 30c umfasst dazu eine erste Verzögerungsschaltung 34, der der erste Datensatz DS1 über den ersten Eingangsanschluss E30a der Verknüpfungsschaltung 30c eingangsseitig zuführbar ist. Einer zweiten Verzögerungsschaltung 35 ist der zweite Datensatz DS2 über den zweiten Eingangsanschluss E30b der Verknüpfungsschaltung 30c eingangsseitig zuführbar. Die beiden Verzögerungsschaltungen sind dabei derart ausgebildet, dass die erste Verzögerungsschaltung 34 ausgangsseitig den ersten Datensatz DS1 während einer zweiten Auslesezeitdauer und die zweite Verzögerungsschaltung 35 den zweiten Datensatz DS2 während einer dritten Auslesezeitdauer nach der Beendigung des Auslesevorgangs des ersten Datensatzes erzeugt, wobei die zweite und dritte Auslesezeitdauer mindestens doppelt so lang sind wie die erste Auslesezeitdauer für einen Auslesevorgang im Normalbetrieb des integrierten Halbleiterspeichers.
Ein an die Ausgangsanschlüsse A1, A2, ..., An angeschlossenes Testsystem detektiert bei dieser Ausführungsform der Verknüpfungsschaltung 30c zwar jedes einzelne Datum des ersten und zweiten Datensatzes, jedoch kann die Abtastfrequenz zur Abtastung der einzelnen Daten im Vergleich zum Normalbetriebszustand halbiert werden.
5A zeigt eine vierte Ausführungsform der Verknüpfungsschaltung 30d, mit der sich der dritte Datensatz DS3 erzeugen lässt, wobei die Verknüpfungsschaltung in der vierten Ausführungsform den dritten Datensatz DS3 lediglich mit einem Datum D3a erzeugt. Der erste Eingangsanschluss E30a der Verknüpfungsschaltung 30d ist mit einem ersten logischen Gatter 36 eingangsseitig verbunden. Über den ersten Eingangsanschluss E30a der Verknüpfungsschaltung 30d ist dem ersten logischen Gatter 36 der erste Datensatz DS1 zuführbar. Über einen dritten Eingangsanschluss E30c der Verknüpfungsschaltung 30d ist dem ersten logischen Gatter 36 ein vierter Datensatz DS4 eingangsseitig zuführbar. Das erste logische Gatter 36 ist dabei derart ausgebildet, dass es ausgangsseitig einen Datensatz DS36 erzeugt, der dem zweiten Datensatz DS2 entspricht, wenn dem ersten logischen Gatter 36 eingangsseitig der erste Datensatz DS1 und der vierte Datensatz DS4 zugeführt worden ist. Der zweite Datensatz DS2 wird über den zweiten Eingangsanschluss E30b der Verknüpfungsschaltung 30d einem zweiten logischen Gatter 37 eingangsseitig zugeführt. Über einen Eingangsanschluss E37 des zweiten logischen Gatters 37 wird diesem der vom ersten logischen Gatter 36 erzeugte Datensatz DS36 zugeführt. Das zweite logische Gatter 37 ist derart ausgebildet, dass es ausgangsseitig einen Datensatz DS37 erzeugt, wobei die Daten des Datensatzes DS37 den ersten Datenwert, beispielsweise den logischen Wert 0 aufweisen, wenn dem zweiten logischen Gatter 37 eingangsseitig zwei gleiche Da tensätze zugeführt werden. Wenn sich die beiden eingangsseitig zugeführten Datensätze jedoch unterscheiden, erzeugt das zweite logische Gatter 37 ausgangsseitig die Daten des Datensatzes DS37 mit dem zweiten Datenwert, beispielsweise dem logischen Wert 1. Ein Multiplexer 31d erzeugt aus dem ihm eingangsseitig zugeführten Datensatz DS37 ausgangsseitig jeweils ein Datum D37a, D37b, D37c und D37d des Datensatzes DS37. Die einzelnen Daten des Datensatzes DS37 werden einer Logikschaltung 38 zugeführt. Im Beispiel der 5A umfasst die Logikschaltung 38 drei ODER-Gatter G38a, G38b und G38c. Die Logikschaltung weist dabei den in 5A dargestellten hierarchischen Aufbau der ODER-Gatter auf. Aus jeweils zwei Daten, beispielswiese den Daten D37a und D37b, wird dabei ausgangsseitig ein Datum erzeugt. Das ODER-Gatter G38c erzeugt schließlich aus den vier Daten D37a, D37b, D37c und D37d ausgangsseitig den dritten Datensatz DS3, der nur noch das Datum D3a umfasst. Dieses Datum wird über den Ausgangsanschluss A30a der Verknüpfungsschaltung 30d einem der Ausgangsanschlüsse, beispielsweise dem Ausgangsanschluss A1, des integrierten Halbleiterspeichers 100 zugeführt. Anhand des Datenwertes des Datums D3a des dritten Datensatzes DS3 lässt sich feststellen, ob der Verknüpfungsschaltung 30d an ihrem ersten Eingangsanschluss E30a der erste Datensatz DS1 und an ihrem zweiten Eingangsanschluss E30b der zweite Datensatz DS2 zugeführt worden ist.
5B verdeutlicht, wie mit der Verknüpfungsschaltung 30d der 5A aus einem ersten Datensatz DS1 und einem zweiten Datensatz DS2 der Datensatz DS37 erzeugt wird. Der erste Datensatz DS1 umfasst die Daten D1a, D1b, D1c und D1d, in denen abwechselnd die Datenwerte DW1 = 0 und DW2 = 1 abgespeichert sind. Der zweite Datensatz DS2 umfasst die Daten D2a, D2b, D2c und D2d, die jeweils den Datenwert DW2 = 1 aufweisen. Der vierte Datensatz DS4 umfasst die Daten D4a, D4b, D4c und D4d, wobei die Daten alternierend die Datenwerte DW2 = 1 und DW1 = 0 aufweisen. Die erste Tabelle verdeutlicht, wie das erste logische Gatter 36, das im Beispiel der 5B als ein EXOR-Gatter ausgebildet ist, aus dem ersten Datensatz DS1 und dem vierten Datensatz DS4 den Datensatz DS36 erzeugt, der in diesem Fall dem zweiten Datensatz DS2 entspricht. Die zweite Tabelle verdeutlicht, wie das zweite logische Gatter 37 aus dem ihm eingangsseitig zugeführten zweiten Datensatz DS2 und dem ihm eingangsseitig zugeführten Datensatz DS36 den Datensatz DS37 erzeugt. Im Beispiel der 5B ist das zweite logische Gatter 37 ebenfalls als ein EXOR-Gatter ausgebildet. Da die Datenwerte der Daten des zweiten Datensatzes DS2 mit den Datenwerten der Daten des Datensatzes DS36 übereinstimmen, weisen die vier Daten D37a, D37b, D37c und D37d des Datensatzes DS37 jeweils den Datenwert DW1 = 0 auf. Die Logikschaltung 38 verknüpft nun jeweils das Datum D37a mit dem Datum D37b und das Datum D37c mit dem Datum D37d. Aufgrund des hierarchischen Aufbaus der Logikschaltung 38 erzeugt das ODER-Gatter G38c ausgangsseitig den dritten Datensatz DS3 mit dem Datum D3a des Datenwertes DW1 = 0, da der zweite Datensatz DS2 mit dem Datensatz DS36 übereinstimmt.
5C zeigt ein weiteres Beispiel, wie sich zwei Datensätze DS1 und DS2 mit der Verknüpfungsschaltung 30d zu einem einzigen Datum D3a des dritten Datensatzes DS3 verknüpfen lassen. Der erste Datensatz DS1 umfasst die Daten D1a, ... D1O mit jeweils alternierenden Datenwerten 0 und 1. In hexadezimaler Schreibweise lässt sich der Datensatz DS1 auch als DS1 = 5555 darstellen. Der zweite Datensatz DS2 umfasst die Daten D2a, ..., D20 wobei die erste Hälfte der Daten den Datenwert 1 und die zweite Hälfte der Daten den Datenwert 1 und 0 in alternierender Reihenfolge aufweisen. In hexadezimaler Schreibweise lässt sich der zweite Datensatz DS2 auch als DS2 FFAA darstellen. Der vierte Datensatz DS4 umfasst die Daten D4a, ..., D4O, wobei die erste Hälfte der Daten alternierend die Datenwerte 1 und 0 annimmt und die zweite Hälfte der Daten den Datenwert 1 aufweist. In hexadezimaler Schreibweise lässt sich der vierte Datensatz DS4 als DS4 = AAFF darstellen. Die erste Tabelle zeigt die EXOR-Verknüpfung des Datensatzes DS1 mit dem Datensatz DS4 durch das erste logische EXOR-Gatter 36. Ausgangsseitig wird der Datensatz DS36, in hexadezimaler Schreibweise, mit den Datenwerten FFAA erzeugt. Da dem ersten logischen Gatter 36 eingangsseitig der erste Datensatz korrekt zugeführt wurde, entsprechen die Datenwerte der Daten des Datensatzes DS36 den Datenwerten der Daten des zweiten Datensatz DS2. Die zweite Tabelle verdeutlicht, wie das zweite logische EXOR-Gatter 37 aus dem ihm eingangsseitig zugeführten zweiten Datensatz DS2 und dem ihm eingangsseitig zugeführten Datensatz DS36 den Datensatz DS37 erzeugt. Da die Datenwerte der Daten des zweiten Datensatzes DS2 mit den Datenwerten der Daten des Datensatzes DS36 übereinstimmen, weisen die vier Daten des Datensatzes DS37 jeweils den Datenwert 0 auf. Die Logikschaltung 38 verknüpft jeweils das Datum D37a mit dem Datum D37b und das Datum D37c mit dem Datum D37d. Aufgrund des hierarchischen Aufbaus der Logikschaltung 38 erzeugt das ODER-Gatter G38c ausgangsseitig den dritten Datensatz DS3 mit dem Datum D3a des Datenwertes 0, da der zweite Datensatz DS2 mit dem Datensatz DS36 übereinstimmt. Es sei darauf hingewiesen, dass die in hexadezimaler Schreibweise dargestellten Datenwerte der Daten des ersten und zweiten Datensatzes in den ersten und zweiten Speicherzellen jeweils mit dem binären ersten und zweiten Datenwert DW1 = 0 und DW2 = 1 abgespeichert sind.
Ein an den Ausgangsanschluss A1 angeschlossener Tester wertet bei diesem Ausführungsbeispiel der Verknüpfungsschaltung 30d nur noch ein einziges Datum D3a des dritten Datensatzes aus. Die Abtastfrequenz, mit der der Tester Abtastimpulse zum Abtasten einzelner Daten eines Datensatzes erzeugen kann, spielt in diesem Fall keine Rolle, da lediglich ein einziges Datum erfasst werden muss, das für einen für den Tester zur Erfassung ausreichend langen Zeit am Ausgangsanschluss A1 erzeugt wird:

10: erste Speicherschaltung
20: zweite Speicherschaltung
30: Verknüpfungsschaltung
31: Multiplexer
32, 36, 37: logische Gatter (EXOR-Gatter)
33: Filterschaltung
34, 35: Verzögerungsschaltung
38: Logikschaltung
40: steuerbarer Schalter
50: Steuerschaltung
60: Speicherzellenfeld
70: Treiberschaltung
80: Multiplexer
100: integrierter Halbleiterspeicher
A: Ausgangsanschluss
AT: Auswahltransistor
BL: Bitleitung
D: Datum
DS: Datensatz
DW: Datenwert
E: Eingangsanschluss
G38: logisches Gatter (ODER-Gatter) der Logikschaltung
LV: Leseverstärker
SC: Speicherkondensator
SZ: Speicherzelle
US: Umschaltsignal
WL: Wortleitung
ZS: Zugriffssignal

Claims

Integrierter Halbleiterspeicher – mit Ausgangsanschlüssen (A1, ..., An), – mit einem Speicherzellenfeld (60) mit ersten und zweiten Speicherzellen (SZ1, SZ2), – bei dem in den ersten Speicherzellen (SZ1) ein erster Datensatz (DS1), der mindestens ein Datum (D1a) mit einem ersten oder zweiten Datenwert (DW1, DW2) umfasst, und in den zweiten Speicherzellen (SZ2) ein zweiter Datensatz (DS2), der mindestens ein Datum (D2a) mit dem ersten oder zweiten Datenwert (DW1, DW2) umfasst, abspeicherbar ist, – mit einer Verknüpfungsschaltung (30) mit Ausgangsanschlüssen (A30a, ..., A30n) zur Erzeugung eines dritten Datensatzes (DS3) aus mindestens zwei ihr eingangsseitig zugeführten Datensätzen (DS1, DS2), wobei der dritte Datensatz (DS3) mindestens ein Datum (D3a) mit dem ersten oder zweiten Datenwert (DW1, DW2) umfasst, – bei dem der erste Datensatz (DS1) und der zweite Datensatz (DS2) der Verknüpfungsschaltung (30) eingangsseitig (E30a, E30b) zuführbar sind, – bei dem jeweils einer der Ausgangsanschlüsse (A30a, ..., A30n) der Verknüpfungsschaltung (30) mit jeweils einem der Ausgangsanschlüsse (A1, ..., An) des integrierten Halbleiterspeichers verbunden ist, – bei dem die Verknüpfungsschaltung (30) derart ausgebildet ist, dass sie das Datum (D3a) des dritten Datensatzes (DS3) aus dem ihr eingangsseitig zugeführten ersten und zweiten Datensatz (DS1, DS2) mit dem ersten Datenwert (DW1) erzeugt, wenn ihr eingangsseitig (E30a, E30b) das Datum (D1a) des ersten Datensatzes (DS1) und das Da tum des zweiten Datensatzes (DS2) zugeführt worden ist, oder – bei dem die Verknüpfungsschaltung (30) derart ausgebildet ist, dass sie das Datum (D3a) des dritten Datensatzes (DS3) aus dem ihr eingangsseitig zugeführten ersten und zweiten Datensatz (DS1, DS2) mit dem ersten Datenwert (DW1) erzeugt, wenn der Datenwert des ihr eingangsseitig (E30a) zugeführten Datums (D1a) des ersten Daten-satzes (DS1) mit dem Datenwert des ihr eingangsseitig zugeführten Datums (D2a) des zweiten Datensatzes (DS2) übereinstimmt, und das Datum (D3a) des dritten Datensatzes (DS3) aus dem ihr eingangsseitig zugeführten ersten und zweiten Datensatz (DS1, DS2) mit dem zweiten Datenwert (DW2) erzeugt, wenn sich der Datenwert des ihr eingangsseitig (E30a) zugeführten Datums (D1a) des ersten Datensatzes (DS1) von dem Datenwert des ihr eingangsseitig zugeführten Datums (D2a) des zweiten Datensatzes (DS2) unterscheidet.
Integrierter Halbleiterspeicher nach Anspruch 1, – mit einer ersten Speicherschaltung (10) zur Speicherung eines Datensatzes (DS1), – mit einer zweiten Speicherschaltung (20) zur Speicherung eines weiteren Datensatzes (DS2), – bei dem der in den ersten Speicherzellen (SZ1) abgespeicherte erste Datensatz (DS1) der ersten Speicherschaltung (10) zuführbar ist, – bei dem der in den zweiten Speicherzellen (SZ2) abgespeicherte zweite Datensatz (DS2) der zweiten Speicherschaltung (20) zuführbar ist.
Integrierter Halbleiterspeicher nach Anspruch 2, – bei dem der Verknüpfungsschaltung (30) der erste Datensatz (DS1) eingangsseitig (E30a) von der ersten Speicherschaltung (10) zuführbar ist, – bei dem der Verknüpfungsschaltung (30) der zweite Datensatz (DS2) eingangsseitig (E30b) von der zweiten Speicherschaltung (20) zuführbar ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 2 oder 3, – der in einem Testbetrieb betreibbar ist, – mit einem steuerbaren Schalter (40), über den die ersten und zweiten Speicherzellen (SZ1, SZ2) mit der ersten und zweiten Speicherschaltung verbindbar sind, – mit einer Steuerschaltung (50) zur Steuerung des steuerbaren Schalters (40), – bei dem die Steuerschaltung (50) derart ausgebildet ist, dass sie im Testbetrieb des integrierten Halbleiterspeichers den steuerbaren Schalter (40) derart ansteuert, dass beim Auslesen des ersten Datensatzes (DS1) die ersten Speicherzellen (SZ1) über den steuerbaren Schalter (40) mit der ersten Speicherschaltung (10) verbunden sind und beim Auslesen des zweiten Datensatzes (DS2) die zweiten Speicherzellen (SZ2) über den steuerbaren Schalter (40) mit der zweiten Speicherschaltung (20) verbunden sind.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 4, – bei dem die Verknüpfungsschaltung (30a) einen Multiplexer (31a) und ein logisches Gatter (32) zur Erzeugung des dritten Datensatzes (DS3) umfasst, – bei dem einem ersten Eingangsanschluss (E30a) des logischen Gatters (32) der erste Datensatz (DS1) zuführbar ist und einem zweiten Eingangsanschluss (E30b) des logischen Gatters der zweite Datensatz (DS2) zuführbar ist, – bei dem dem Multiplexer (31a) eingangsseitig der dritte Datensatz (DS3) zuführbar ist, – bei dem der Multiplexer (31a) jeweils ein Datum (D3a) der Daten (D3a, ..., D3d) des ihm eingangsseitig zugeführten dritten Datensatzes (DS3) jeweils einem der Ausgangsanschlüsse (A30a, ..., A30n) der Verknüpfungsschaltung (30) zuführt.
Integrierter Halbleiterspeicher nach Anspruch 5, bei dem das logische Gatter der Verknüpfungsschaltung (30a) als ein EXOR-Gatter (32) ausgebildet ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 4, – bei dem die Daten (D1a, D1b, D1c) des erste Datensatzes (DS1) eine Anzahl von Zustandswechseln von dem ersten in den zweiten Datenwert (DW1, DW2) aufweisen und die Daten (D2a, D2b, D2c) des zweiten Datensatzes (DS2) eine weitere Anzahl von Zustandswechseln von dem ersten in den zweiten Datenwert (DW1, DW2) aufweisen, – bei dem die Verknüpfungsschaltung (30b) mindestens eine Filterschaltung (33) zur Erzeugung eines Datensatzes (DS33) und einen Multiplexer (31b) umfasst, – bei dem der Multiplexer (31b) derart ausgebildet ist, dass er aus zwei ihm eingangsseitig zugeführten Datensätzen den dritten Datensatz (DS3) erzeugt, der die Daten, der ihm eingangsseitig zugeführten Datensätze umfasst, – bei dem der erste Datensatz (DS1) der Filterschaltung (33) zuführbar ist, – bei dem der zweite Datensatz (DS2) und der von der Filterschaltung (33) erzeugte Datensatz (DS33) dem Multiplexer (33) eingangsseitig zuführbar sind, – bei dem die Filterschaltung (33) derart ausgebildet ist, dass sie die Datenwerte der Daten des ihr eingangsseitig zugeführten ersten Datensatzes (DS1) derart verändert, so dass die Daten des dritten Datensatzes (DS3) höchstens die Anzahl von Zustandswechseln von dem ersten in den zweiten Datenwert, die der erste und zweite Datensatz gemeinsam umfassen, aufweisen.
Integrierter Halbleiterspeicher nach Anspruch 7, – bei dem der erste Datensatz (DS1) Daten (D1a, D1b, D1c) des ersten Datenwertes (DW1) umfasst, – bei dem der zweite Datensatz (DS2) Daten (D2a, D2b, D2c) des zweiten Datenwertes (DW2) umfasst, – bei dem die Filterschaltung (33) derart ausgebildet ist, dass die von dem Multiplexer (31b) erzeugten Daten (D3a, ..., D3f) des dritten Datensatzes (DS3) entweder den ersten Datenwert (DW1) oder den zweiten Datenwert (DW2) aufweisen.
Integrierter Halbleiterspeicher nach Anspruch 8, bei dem die Filterschaltung als eine Inverterschaltung (33) ausgebildet ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 4, – bei dem der erste Datensatz (DS1) eine Anzahl (n) von Daten (D1a, ..., D1d) und der zweite Datensatz (DS2) die gleiche Anzahl (n) von Daten (D2a, ..., D2d) aufweisen, – bei dem die Verknüpfungsschaltung (30d) derart ausgebildet ist, dass sie aus der Anzahl (n) der ihr eingangsseitig zugeführten Daten des ersten und zweiten Datensatzes (DS1, DS2) den dritten Datensatz (DS3) mit höchstens der Anzahl (n) von Daten, die der erste und zweite Datensatz (DS1, DS2) gemeinsam aufweisen, erzeugt.
Integrierter Halbleiterspeicher nach Anspruch 10, – bei dem die Verknüpfungsschaltung (30d) ein erstes logisches Gatter (36) zur Erzeugung eines ersten Ausgangsdatensatzes (DS36), der Daten (D36a, ..., D36d) mit jeweils dem ersten oder zweiten Datenwert (DW1, DW2) umfasst, und ein zweites logisches Gatter (37) zur Erzeugung eines zweiten Ausgangsdatensatzes (DS37), der Daten (D37a, ..., D37d) mit jeweils dem ersten oder zweiten Datenwert (DW1, DW2) umfasst, aufweist, – bei dem dem ersten logischen Gatter (36) der erste Datensatz (DS1) und ein vierter Datensatz (DS4) eingangsseitig (E30a, E30c) zuführbar sind, – bei dem das erste logische Gatter (36) derart ausgebildet ist, dass es aus den ihm eingangsseitig (E30a, E30c) zugeführten Datensätzen (DS1, DS4) ausgangsseitig den ersten Ausgangsdatensatz (DS36) erzeugt, wobei die Datenwerte der Daten (D36a, ..., D36d) des ersten Ausgangsdatensatzes (DS36) mit den Datenwerten der Daten (D2a, ..., D2d) des zweiten Datensatzes (DS2) übereinstimmen, wenn dem ersten logischen Gatter (36) eingangsseitig (E30a, E30c) der erste Datensatz (DS1) und der vierte Datensatz (DS4) zugeführt worden sind, – bei dem dem zweiten logischen Gatter (37) eingangsseitig (E30b) der zweite Datensatz (DS2) von der zweiten Speicherschaltung (20) und eingangsseitig (E37) der erste Ausgangsdatensatz (DS37) von dem ersten logischen Gatter (36) zuführbar sind, – bei dem das zweite logische Gatter (37) derart ausgebildet ist, dass es ausgangsseitig jeweils ein Datum (D37a, ..., D37d) des zweiten Ausgangsdatensatzes (DS37) mit dem ersten Datenwert (DW1) erzeugt, wenn der ihm eingangsseitig zugeführte erste Ausgangsdatensatz (DS36) mit dem ihm eingangsseitig zugeführten zweiten Datensatz (DS2) übereinstimmt, und jeweils ein Datum (D37a, ..., D37d) des zweiten Ausgangsdatensatzes (DS37) mit dem zweiten Datenwert (DW2) erzeugt, wenn sich der ihm eingangsseitig zugeführte erste Ausgangsdatensatz (DS36) von dem ihm eingangsseitig zugeführten zweiten Datensatz (DS2) unterscheidet.
Integrierter Halbleiterspeicher nach Anspruch 11, – bei dem die Verknüpfungsschaltung (30d) einen Multiplexer (31d) und eine Logikschaltung (38) mit mindestens einem logischen Gatter (G38a, G38b, G38c) umfasst, – bei dem dem Multiplexer (31d) die Daten (D37a, ..., D37d) des zweiten Ausgangsdatensatzes (DS37) eingangsseitig zuführbar sind, – bei dem der Multiplexer (31d) ausgangsseitig jeweils zwei Daten (D37a, D37b) des zweiten Ausgangsdatensatzes (DS37) jeweils einem der logischen Gatter (G38a) der Logikschaltung zuführt, – bei dem die Logikschaltung (38) derart ausgebildet ist, dass sie ausgangsseitig aus den ihr zugeführten Daten (D37a, ..., D37d) des zweiten Ausgangsdatensatzes (DS37) das Datum (D3a) des dritten Datensatzes (DS3) mit dem ersten Datenwert (DW1) erzeugt, wenn der Verknüpfungsschaltung (30d) eingangsseitig (E30a, E30b) der erste Datensatz (DS1) und der zweite Datensatz (DS2) zugeführt worden ist, und das Datum (D3a) des dritten Datensatzes (DS3) mit dem zweiten Datenwert (DW2) erzeugt, wenn sich die der Verknüpfungsschaltung (30d) eingangsseitig (E30a, E30b) zugeführten Datensätze von dem ersten Datensatz (DS1) und dem zweiten Datensatz (DS2) unterscheiden, – bei dem die Logikschaltung (38) ausgangsseitig mit einem der Ausgangsanschlüsse (A1) des integrierten Halbleiterspeichers verbunden ist.
Integrierter Halbleiterspeicher nach Anspruch 12, – bei dem das erste und zweite logische Gatter der Verknüpfungsschaltung (30d) jeweils als ein EXOR-Gatter (36, 37) ausgebildet sind, – bei dem die logischen Gatter der Logikschaltung (38) jeweils als ein ODER-Gatter (G38a, G38b, G38c) ausgebildet sind.
Integrierter Halbleiterspeicher, – der in einem Normalbetrieb betreibbar ist, – bei dem jeweils ein Datum (D1a, D2a) des ersten und zweiten Datensatzes (DS1, DS2) über den steuerbaren Schalter (40) jeweils einem der Ausgangsanschlüsse (A1, ..., An) des integrierten Halbleiterspeichers zuführbar ist, – bei dem die Steuerschaltung (50) derart ausgebildet ist, dass sie bei einem Auslesevorgang im Normalbetrieb des integrierten Halbleiterspeichers den steuerbaren Schalter (40) derart ansteuert, dass jeweils ein Datum der Daten (D1a, D2a) des ersten und zweiten Datensatzes (DS1, DS2) über den steuerbaren Schalter (40) jeweils einem der Ausgangsanschlüsse (A1, ..., An) des integrierten Halbleiterspeichers zugeführt wird, wobei der Auslesevorgang zum Auslesen der Daten (D1a, D2a) des ersten und zweiten Datensatzes (DS1, DS2) im Normalbetrieb des integrierten Halbleiterspeichers während einer ersten Auslesedauer stattfindet.
Integrierter Halbleiterspeicher nach Anspruch 14, – der in einem Testbetrieb betreibbar ist, – bei dem die Verknüpfungsschaltung (30c) derart ausgebildet ist, dass sie im Testbetrieb die Daten des ersten Datensatz (DS1) während einer zweiten Auslesezeit den Ausgangsanschlüssen (A1, ..., An) des integrierten Halbleiterspeichers zuführt und nachfolgend im Testbetrieb die Daten des zweiten Datensatz (DS2) während einer dritten Auslesezeit den Ausgangsanschlüssen (A30a, ..., A30n) des integrierten Halbleiterspeichers zuführt, wobei die Dauer der zweiten Auslesezeit und der dritten Auslesezeit im Testbetrieb des integrierten Halbleiterspeichers mindestens doppelt so lang ist wie die Dauer der ersten Auslesezeit im Normalbetrieb des integrierten Halbleiterspeichers.
Integrierter Halbleiterspeicher nach Anspruch 15, – bei dem die Verknüpfungsschaltung (30c) eine erste Verzögerungsschaltung (34) und eine zweite Verzögerungsschaltung (35) und einen Multiplexer (31c) umfasst, – bei dem der Multiplexer (31c) jeweils ein Datum (D1a, D2a) des ihm eingangsseitig zugeführten ersten und zweiten Datensatzes (DS1, DS2) jeweils einem der Ausgangsanschlüsse (A30a, ..., A30n) der Verknüpfungsschaltung (30) zuführt, – bei dem die erste Verzögerungsschaltung (34) derart ausgebildet ist, dass sie im Testbetrieb des integrierten Halbleiterspeichers für die Dauer der zweiten Auslese zeit die Daten des ersten Datensatzes (DS1) dem Multiplexer (31c) eingangsseitig zuführt, – bei dem die zweite Verzögerungsschaltung (35) derart ausgebildet ist, dass sie im Testbetrieb des integrierten Halbleiterspeichers nach Ablauf der zweiten Auslesezeit, während der der erste Datensatz (DS1) ausgelesen wurde, für die Dauer der dritten Auslesezeit die Daten des zweiten Datensatzes (DS2) dem Multiplexer (31c) eingangsseitig zuführt.
Verfahren zum Testen eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte – Einlesen eines ersten Datensatzes (DS1), der mindestens ein Datum (D1a) eines ersten oder zweiten Datenwertes (DW1, DW2) umfasst, in erste Speicherzellen (SZ1) eines Speicherzellenfeldes (60), – Einlesen eines zweiten Datensatzes (DS2), der mindestens ein Datum (D2a) des ersten oder zweiten Datenwertes (DW1, DW2) umfasst, in zweite Speicherzellen (SZ2) des Speicherzellenfeldes (60), – Auslesen des ersten Datensatzes (DS1) aus den ersten Speicherzellen (SZ1) und zwischenspeichern des ersten Datensatzes (DS1) in einer ersten Speicherschaltung (10), – Auslesen des zweiten Datensatzes (DS2) aus den zweiten Speicherzellen (SZ2) und zwischenspeichern des zweiten Datensatzes (DS2) in einer zweiten Speicherschaltung (20), – Ansteuern einer Verknüpfungsschaltung (30) zur Verknüpfung von Datensätzen mit dem ersten Datensatz (DS1) und dem zweiten Datensatz (DS2), – Erzeugen eines dritten Datensatzes (DS3), der mindestens ein Datum (D3a) mit dem ersten oder zweiten Datenwert (DW1, DW2) umfasst, wobei die Verknüpfungsschaltung (30) entweder das Datum des dritten Datensatzes (DS3) mit dem ersten Datenwert (DW1) erzeugt, wenn ihr eingangsseitig (E30a, E30b) das Datum (D1a) des ersten Datensatzes (DS1) und das Datum des zweiten Datensatzes (DS2) zugeführt worden ist, oder, dass sie das Datum (D3a) des dritten Datensatzes (DS3) mit dem ersten Datenwert (DW1) erzeugt, wenn der Datenwert des ihr eingangsseitig (E30a) zugeführten Datums (D1a) des ersten Datensatzes (DS1) mit dem Datenwert des ihr eingangsseitig zugeführten Datums (D2a) des zweiten Datensatzes (DS2) übereinstimmt, und sie das Datum (D3a) des dritten Datensatzes (DS3) mit dem zweiten Datenwert (DW2) erzeugt, wenn sich der Datenwert des ihr eingangsseitig (E30a) zugeführten Datums (D1a) des ersten Datensatzes (DS1) von dem Datenwert des ihr eingangsseitig zugeführten Datums (D2a) des zweiten Datensatzes (DS2) unterscheidet.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 17, umfassend die folgenden Schritte. – Einlesen des ersten Datensatzes (DS1), der Daten (D1a, D1b, D1c) des ersten Datenwertes (DW1) umfasst, in die ersten Speicherzellen (SZ1) des Speicherzellenfeldes (60), – Einlesen des zweiten Datensatzes (DS2), der Daten (D2a, D2b, D2c) des zweiten Datenwertes (DW2) umfasst, in die zweiten Speicherzellen (SZ2) des Speicherzellenfeldes (60), – Invertieren der Daten (D1a, D1b, D1c) des ersten Datensatzes durch die Verknüpfungsschaltung (30b), – Erzeugen eines dritten Datensatzes (DS3) durch die Verknüpfungsschaltung (30b), wobei der dritte Datensatz (DS3) die Daten (D1a, D1b, D1c) des ersten Datensatzes (DS1), deren Datenwerte invertiert sind, und die Daten (D2a, D2b, D2c) des zweiten Datensatzes (DS2) enthält.
Verfahren zum Testen eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte: – Betreiben des integrierten Halbleiterspeichers in einem Normalbetrieb, – Auslesen des ersten Datensatzes (DS1) und des zweiten Datensatzes (DS2) aus den ersten und zweiten Speicherzellen (SZ1, SZ2) des Speicherzellenfeldes (60) in dem Normalbetrieb des integrierten Halbleiterspeichers für die Dauer einer ersten Auslesezeit, – Betreiben des integrierten Halbleiterspeichers in einem Testbetrieb, – Auslesen des ersten Datensatzes (DS1) im Testbetrieb des integrierten Halbleiterspeichers für die Dauer einer zweiten Auslesezeit und nachfolgend Auslesen des zweiten Datensatzes (DS2) im Testbetrieb des integrierten Halbleiterspeichers für die Dauer einer dritten Auslesezeit, wobei die Dauer der zweiten und dritten Auslesezeit im Testbetrieb des integrierten Halbleiterspeichers doppelt so lang ist wie die Dauer der ersten Auslesezeit im Normalbetrieb des integrierten Halbleiterspeichers.