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DE10212144B4 - Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung von Elektroden einer Trench-Transistorzelle - Google Patents

Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung von Elektroden einer Trench-Transistorzelle Download PDF

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DE10212144B4
DE10212144B4 DE10212144A DE10212144A DE10212144B4 DE 10212144 B4 DE10212144 B4 DE 10212144B4 DE 10212144 A DE10212144 A DE 10212144A DE 10212144 A DE10212144 A DE 10212144A DE 10212144 B4 DE10212144 B4 DE 10212144B4
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gate
field
metallization
trench
electrode
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Franz Dr. Hirler
Ralf Dr. Henninger
Martin Pölzl
Walter Dr. Rieger
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Infineon Technologies AG
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Abstract

Transistoranordnung mit
– mindestens jeweils einem Gate-Anschluss, einem Source-Anschluss und einem Drain-Anschluss,
– mindestens einem in einem Halbleitersubstrat (6) ausgeprägten aktiven Zellenfeld (2),
– einem sich an das aktive Zellenfeld (2) anschließenden Randbereich (4),
– mindestens einem Graben (9) im Halbleitersubstrat (6) innerhalb des aktiven Zellenfeldes (2),
– mindestens einer entlang des mindestens einen Grabens (9) ausgeprägten Trench-Transistorzelle (3),
– mindestens zwei innerhalb des Grabens (9) angeordneten und sich entlang des Grabens (9) erstreckenden Elektrodenstrukturen (10, 11),
– mindestens einer über einer Substratoberfläche (7) des Halbleitersubstrats (6) angeordneten Metallisierung (20, 21), wobei
– der Graben (9) in den Randbereich (4) herausgeführt ist und
– mindestens eine der beiden Elektrodenstrukturen (10, 11) im Randbereich (4) mit einer der Metallisierungen (20, 21) elektrisch leitend verbunden ist.

Description

  • Die Erfindung betrifft eine Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung zweier oder mehrerer in Gräben angeordneter Elektroden einer Trench-Transistorzelle.
  • Zur Steuerung von Schaltströmen mit hohen Stromstärken (bis zu mehreren 10 Ampere) mittels niedriger Steuerspannungen finden als MOS-Leistungstransistoren ausgeprägte Transistoranordnungen Verwendung, deren Spannungsfestigkeit im geschalteten Lastkreis bis zu mehreren 100 Volt betragen kann und deren Schaltzeiten üblicherweise im Bereich weniger Mikrosekunden liegen.
  • MOS-Leistungstransistoren liegen beispielsweise als Trench-MOS-Leistungstransistoren vor. Ein Trench-MOS-Leistungstransistor besteht üblicherweise aus einem Halbleitersubstrat, das in mindestens einem aktiven Zellenfeld jeweils eine Mehrzahl von nebeneinander angeordneten Trench-Transistorzellen aufweist.
  • Je nach Ausprägung der Trench-Transistorzellen sind zum Beispiel selbstleitende und selbstsperrende p-Kanal- bzw. n-Kanal-Trench-MOS-Leistungstransistoren realisierbar.
  • In der 2 ist eine einzelne, herkömmliche Trench-Transistorzelle 3 eines selbstsperrenden, n-Kanal Trench-MOS-Leistungstransistors 1 vereinfacht im Querschnitt dargestellt. In diesem Beispiel ist im Halbleitersubstrat eine stark n-dotierte (n++-dotierte) Drain-Zone 223 ausgebildet. Auf der Drain-Zone 223 ist ferner eine aus einem epitaktischen Verfahren hervorgegangene, schwach n-dotierte (n--dotierte) Drift-Zone 224 angeordnet.
  • An die Drift-Zone 224 schließen erste, p-dotierte und zweite, n++- dotierte Diffusionsbereiche an. Dabei bilden die p-dotierten Diffusionsbereiche Kanal-Zonen 203 und die n++-dotierten Diffusionsbereiche Source-Zonen 213 der Trench-Transistorzelle 3 aus. In den Diffusionsbereichen ist ein Graben 9 (Trench) vorgesehen, dessen Grabenwandung mit einem Gateoxid 14 ausgekleidet ist, das das Grabeninnere gegen das umgebende Halbleitersubstrat 6 elektrisch isoliert. Der Graben 9 ist im Übrigen mit leitfähigem Polysilizium gefüllt, das eine Gate-Elektrode 10 ausbildet.
  • Über dem Graben 9 ist in einem Randbereich im Anschluss an die Gate-Elektrode 10 auf der Substratoberfläche 7 eine Gate-Metallisierung angeordnet. Auf der Substratoberfläche 7 ist eine Source-Metallisierung 21 aufgebracht, die die Source-Zonen 213 und die Kanal-Zonen 203 elektrisch kontaktiert. Die Source- 21 und die Gate-Metallisierung sind voneinander und vom Halbleitersubstrat 6 durch eine Zwischenoxidschicht 16 elektrisch isoliert. Auf einer der Substratoberfläche 7 des Halbleitersubstrats 6 gegenüberliegenden Substratrückseite 8 ist im Anschluss an die Drain-Zone 223 des Halbleitersubstrats 6 eine Drain-Metallisierung 22 angeordnet.
  • Im spannungslosen Zustand sind die leitenden Source-Zonen 213 durch die p-dotierten Kanal-Zonen 203 von der Drain-Zone 223 elektrisch isoliert. Wird die Gate-Elektrode 10 mit einem positiven Potential vorgespannt, so reichern. sich in der Kanal-Zone 203, unmittelbar angrenzend an das Gateoxid 14, Minoritätsträger, in diesem Fall Elektronen, an. Bei steigender positiver Vorspannung der Gate-Elektrode 10 formt sich in der ursprünglich p-leitenden Kanal-Zone 203 ein n-leitender Kanal 5 (Inversion).
  • Mit steigender Stromstärke zwischen der Source-Zone und der Drain-Zone nimmt die Temperatur des Halbleiterkörpers zu und die Beweglichkeit der Ladungsträger in der Kanal-Zone ab. Dieser Effekt bewirkt, dass Trench-Transistorzellen in einfacher Weise elektrisch parallel geschaltet werden können. Fließt beispielsweise im durchgeschalteten Zustand durch eine der parallel geschaltenen Trench-Transistorzellen zunächst ein etwas höherer Strom, so führt dies in dieser Trench-Transistorzelle zu einer relativ größeren Temperaturerhöhung. Aufgrund der erhöhten Temperatur wird die Beweglichkeit der Ladungsträger im Kanal herabgesetzt und die Trench-Transistorzelle dadurch hochohmiger. In der Folge verteilt sich der Strom auf kühlere, parallel geschaltete Trench-Transistorzellen.
  • Im Halbleitersubstrat eines Trench-MOS-Leistungstransistors ist eine Trench-Transistorzelle üblicherweise entlang eines langgestreckten Grabens ausgeprägt oder durch einen polygonartigen Graben definiert. In der oben beschriebenen Weise können nun mehrere dieser Gräben nebeneinander zu einem akti- ven Zellenfeld angeordnet werden, wobei die Gate-Elektroden in benachbarten Gräben auch über Quergräben miteinander elektrisch verbunden sein können.
  • Die maximale Stromstärke, die mit einem Trench-MOS-Leistungstransistor schaltbar ist, wird durch den Drain-Source-Widerstand (RDS(ON)) der parallel geschaltenen Trench-Transistorzellen bestimmt. Die minimale Schaltzeit und die maximale Betriebsfrequenz werden im Wesentlichen durch die Gate-Parameter Eingangswiderstand (input resistance, RG), Gateladung QG und Eingangskapazität (input capacity, CISS) bestimmt.
  • Der Eingangswiderstand wird wesentlich durch den Widerstand der Gate-Elektroden in den Gräben (Trenches) und in geringem Umfang durch den Widerstand der Verbindungsleitungen zwischen einem Gate-Anschluss des Trench-MOS-Leistungstransistors und den Gate-Elektroden in den Gräben (Trenches) bestimmt. Die Eingangskapazität CISS ergibt sich aus der Addition der Gate-Source-Kapazität (CGS) und der Gate-Drain-Kapazität (CGD).
  • Eine Anordnung für Trench-Transistorzellen, wie sie aus der 2 bekannt ist, weist eine hohe Kapazität zwischen den Gate-Elektroden 10 und der dem Drain-Anschluss zugeordneten Drift-Zone 224 auf. Sie resultiert daraus, dass sich die Drift-Zone 224 und die Gate-Elektroden 10 am dünnen Gateoxid 14 gegenüberliegen.
  • Aus der Patentschrift WO 98/02925 A1 (Türkes et al.) ist nun ein MOS-Leistungstransistor mit planar über der Substratoberfläche angeordneter Gate-Elektrode bekannt, bei dem die Schaltzeiten und Schaltverluste durch Verringerung der Gate-Drain-Kapazität CGD reduziert sind. Dabei wird jeweils neben der Gate-Elektrode eine Feldelektrode angeordnet, die mit dem Source-Rnschluss des MOS-Leistungstransistors elektrisch leitend verbunden ist. Die Feldelektrode schirmt die elektrische Ladung auf der Gate-Elektrode von der Drift-Zone ab und reduziert die Fläche, an der sich die Gate-Elektroden und die Drift-Zone einander gegenüberliegen.
  • Eine weiteres Konzept zur Reduzierung der Gate-Drain-Kapazität CGD ist aus der US 5,283,201 A (Tsang et al.) bekannt. Dabei wird in einer Trench-Transistorzelle mit in einem Graben im Halbleitersubstrat angeordneter Gate-Elektrode unterhalb der Gate-Elektrode eine Hilfselektrode aus dem Material der Gate-Elektrode und von dieser elektrisch isoliert angeordnet.
  • Generell wird für MOS-Leistungstransistoren nachdrücklich eine weitere Verringerung der Gate-Drain-Kapazität CGD zur Verbesserung der Funktionalität und zur Erweiterung des Applikationsspektrums von MOS-Leistungstransistoren, etwa für höhere Betriebsfrequenzen, angestrebt.
    •
  • Es ist daher Aufgabe der Erfindung, eine Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung einer oder mehrerer im Graben einer Trench-Transistorzelle angeordneter Elektroden der Trench-Transistorzelle zur Verfügung zu stellen, bei der eine Gate-Drain-Kapazität CGD der Transistoranordnung gegenüber herkömmlichen Transistoranordnungen bei gleichzeitiger Wahrung der Funktionalität reduziert ist.
  • Diese Aufgabe wird durch die Transistoranordnung gemäß den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen der erfindungsgemäßen Transistoranordnung ergeben sich aus den Unteransprüchen.
  • Eine Transistoranordnung der erfindungsgemäßen Art umfasst
    • – mindestens jeweils einen Gate-Anschluss, einen Source-Anschluss und einen Drain-Anschluss,
    • – mindestens ein in einem Halbleitersubstrat ausgeprägtes aktives Zellenfeld,
    • – einen sich an das aktive Zellenfeld anschließenden Randbereich,
    • – mindestens einen Graben im Halbleitersubstrat innerhalb des aktiven Zellenfeldes,
    • – mindestens eine entlang des mindestens einen Grabens ausgeprägte Trench-Transistorzelle,
    • – mindestens zwei innerhalb des Grabens angeordnete und sich entlang des Grabens erstreckende Elektrodenstrukturen und
    • – mindestens eine im Wesentlichen über einer Substratoberfläche des Halbleitersubstrats angeordnete Metallisierung, wobei
    • – der Graben in den Randbereich herausgeführt ist und
    • – mindestens eine Elektrodenstruktur im Randbereich mit einer der Metallisierungen elektrisch leitend verbunden ist.
  • Eine solche Transistoranordnung der erfindungsgemäßen Art verbindet mindestens zwei im Graben der Trench-Transistorzelle neben- und/oder übereinander angeordnete Elektrodenstrukturen in besonders vorteilhafter, weil platzsparender und topologiefreundlicher Weise mit Anschlussmetallisierungen der Transistoranordnung. Dadurch bleibt die Funktionalität bei gleicher Ausdehnung (Chipfläche) der Transistoranordnung erhalten.
  • Bevorzugterweise ist die erfindungsgemäße Transistoranordnung als Trench-MOS-Leistungstransistor mit Feldelektrode ausgeprägt. Dabei sind in jeweils einem Zellenfeld eine Mehrzahl von Trench-Transistorzellen angeordnet und elektrisch parallel geschaltet. In den Gräben der Trench-Transistorzellen ist jeweils unterhalb oder neben der Gate-Elektrode eine Feldelektrode angeordnet. Der Trench-MOS-Leistungstransistor weist eine mit einem Source-Anschluss verbundene Source-Metallisierung sowie eine mit einem Gate-Anschluss verbundene Gate-Metallisierung auf, wobei die Gate-Metallisierung mit den oberen Elektrodenstrukturen (Gate-Elektroden) elektrisch leitend verbunden ist.
  • Durch die erfindungsgemäße Anordnung und Ausprägung der elektrischen Verbindungen jeweils zwischen der Gate-Metallisierung und der Gate-Elektrode bzw. zwischen der unteren Elektrodenstruktur (Feldelektrode) und einer Feldmetalli- sierung wird eine sehr vorteilhafte Anordnung und Ausprägung der Source- und Gate-Metallisierungen über einer Substratoberfläche des Halbleitersubstrats ermöglicht.
  • So ist die Source-Metallisierung vorteilhafterweise mindestens in Teilen über dem aktiven Zellenfeld angeordnet und von der Gate-Metallisierung mindestens abschnittsweise umgeben.
  • Dadurch ist zum einen die Kontaktierung von im Zellenfeld angeordneten Source-Zonen sehr niederohmig, zum anderen erübrigt sich ein Strukturieren der Source-Metallisierung. Ein solches Strukturieren der mehrere Mikrometer dicken Source-Metallisierung ist fertigungstechnisch aufwändig, da etwa bei einer Nassätzung die Source-Metallisierung etwa in der Größenordnung der Dicke der Source-Metallisierung unterätzt wird.
  • Die elektrischen Verbindungen etwa zwischen übereinander angeordneten Gate- bzw. Feldelektroden und den korrespondierenden Metallisierungen sind in verschiedener Weise realisierbar, etwa durch Durchkontaktierungen von der Metallisierung zur jeweils im Graben vorgesehenen Elektrodenstruktur. Solche Anordnungen sind dann vorteilhaft, wenn die Abmessungen der Gräben und der Durchkontaktierungen ein problemloses Positionieren der Durchkontaktierungen relativ zu den Gräben zulassen.
  • In einer vorteilhaften Ausprägung des erfindungsgemäßen Trench-MOS-Leistungstransistors werden beide Elektrodenstrukturen im Graben direkt über Durchkontaktierungen mit bevorzugt im Randbereich abschnittsweise über den Gräben angeordneten korrespondierenden Metallisierungen verbunden. Durch die Durchkontaktierungen zur Feldelektrode wird die darüber angeordnete Gate-Elektrode in den Bereichen der Durchkontak tierungen im Graben unterbrochen. Durch eine geeignete Anordnung von Quergräben, durch die mindestens die Gate-Elektroden benachbarter Trench-Transistorzellen elektrisch leitend verbunden sind, werden die Unterbrechungen überbrückt. Auf diese Weise erübrigt sich vorteilhafterweise ein zusätzlicher photolithographische Prozess zur Ausformung etwa einer Feldstruktur.
  • In einer weiteren Ausführungsform des erfindungsgemäßen Trench-MOS-Leistungstransistors ist die Gate-Elektrode über eine Gate-Struktur über der Substratoberfläche mit der Gate-Metallisierung und die Feldelektrode unmittelbar über Durchkontaktierungen mit der Feldmetallisierung elektrisch leitend verbunden. Dabei sind wieder Quergräben, die die Gate-Elektroden benachbarter Trench-Transistorzellen elektrisch leitend verbinden, erforderlich.
  • Die Gate-Struktur und die. Gate-Elektroden bestehen dabei aus demselben Material und gehen fertigungstechnisch aus demselben Prozessschritt hervor. Dabei ist beispielsweise nach dem Abscheiden des Materials der Gate-Elektrode vor einem Rückätzen des Materials bis mindestens unter die Substratoberfläche zur Ausformung der Gate-Elektrode lediglich ein unkritisches, ätzresistentes Maskieren der Gate-Struktur erforderlich.
  • In einer weiteren vorteilhaften Ausprägung weist der erfindungsgemäße Trench-MOS-Leistungstransistor eine Feldstruktur über der Substratoberfläche auf, die eine elektrische leitende Verbindung zwischen der Feldelektrode und der Feldmetallisierung vermittelt, sowie eine Gate-Metallisierung, die sich abschnittsweise, etwa im Randbereich, über den Gräben erstreckt, sowie Durchkontaktierungen, die die Gate-Metallisierung unmittelbar elektrisch leitend mit den Gate-Elektroden in den Gräben verbinden. Auf diese Weise entfällt ein Maskieren von Gate-Strukturen vor dem Rückätzen des abgeschiedenen Materials der Gate-Elektrode.
  • Ferner ist ein Ausprägen der Feldelektroden in den Gräben aus einem abgeschiedenen Material der Feldelektrode (Feldpolysilizium) in einem einzigen steuerbaren Rückätzschritt realisierbar.
  • Dazu werden zunächst die Feldstrukturen, die aus dem Feldpolysilizium hervorgehen, abgedeckt und anschließend das Feldpolysilizium zurückgeätzt. Während des Rückätzens des Feldpolysiliziums wird ein Freistellen eines das Substrat außerhalb der Gräben bedeckenden Feldoxids detektiert. Der weitere Ätzprozess kann auf das detektierte Signal hin synchronisiert werden. Aus der verbleibenden Ätzdauer und Ätzrate ergibt sich eine Füllhöhe, bis zu der die so ausgeprägten Feldelektroden die Gräben füllen. Die Füllhöhe ist auf diese Weise auf einen später im Halbleitersubstrat ausgeprägten Übergang Kanalzone/Driftzone justierbar. Bei Anordnungen, bei denen die Feldelektrode mittels Durchkontaktierung elektrisch angeschlossen wird, wird dagegen das Feldpolysilizium in einem ersten Schritt bis gerade unter die Substratoberfläche zurückgebildet und anschließend in zur Kontaktierung vorgesehenen Bereichen abgedeckt. Im aktiven Zellenfeld werden die Feldelektroden weiter zurückgeätzt. Dabei ist kein Signal auf einfache Weise erzeugbar, mittels dem der Ätzprozess synchronisierbar ist.
  • Gemäß einer besonders bevorzugten Ausführungsform der Erfindung ist die Gate-Elektrode im Randbereich im Graben verkürzt ausgeprägt, so dass an ihren Enden die Gräben nur noch durch die Feldelelektrode gefüllt sind. Die Gate-Struktur ist dabei in einer Weise angeordnet, dass die Gate-Elektrode, die zum Zellenfeld hin kontaktiert wird, mit einer Gate-Metallisierung, die dem Zellenfeld abgewandt ist, und die Feldelektrode, die dem Zellenfeld abgewandt kontaktiert wird, mit einer zum Zellenfeld orientierten Feldmetallisierung elektrisch leitend verbunden ist.
  • In bevorzugter Weise sind die Gate-Struktur und die Feldstrukturen auf der Substratoberfläche durch Isolatorschichten voneinander und vom Halbleitersubstrat elektrisch isoliert und nebeneinander in einer gemeinsamen Schichtebene ausgeprägt. Daraus resultiert ein vorteilhafter planarer Aufbau der Gate- und Feldstrukturen, sowie unkritische Feldverhältnisse.
  • Ferner wird in bevorzugten Weise die Gate-Struktur mindestens abschnittsweise über den Feldstrukturen angeordnet, wobei die Gate-Struktur durch eine Zwischenoxidschicht von dieser elektrisch isoliert ist. Aus einer solchen Anordnung ergibt sich durch die nicht unterbrochene, flächige Gate-Struktur ein niedriger ohmscher Widerstand in der Verbindung zwischen dem Gate-Anschluss und den Gate-Elektroden. Ferner schirmen die zwischen dem Drain-Potential und der Gate-Struktur angeordneten Feldstrukturen in vorteilhafter Weise die Drift-Schicht gegen die Gate-Struktur ab.
  • In einer weiteren bevorzugten Ausführungsform weist die erfindungsgemäße Transistoranordnung einen mit der Feldmetallisierung elektrisch leitend verbundenen zusätzlichen elektrischen Anschluss auf, an dem der Transistoranordnung neben den Source-, Gate- und Drain-Potentialen ein weiteres Potential zuführbar ist und mittels dem die Feldelektrode besonders effektiv steuerbar ist. Alternativ dazu ist die Feldmetallisierung mit einem Schaltungsteil des Trench-MOS-Leistungs transistors verbunden, der ein solches Potential zu steuern vermag.
  • In einer besonders bevorzugten Ausführungsform ist die Feldmetallisierung mit der Source-Metallisierung identisch oder mit ihr elekrisch leitend verbunden. Durch Steuern des Potentials der Feldelektrode mit dem Source-Potential läßt sich die Feldelektrode auf sehr einfache und unaufwändige Weise effektiv steuern.
  • Im Vorhergehenden ist die Erfindung jeweils am Beispiel einer Trench-Transistorzelle erläutert. Darüber hinaus ist die Erfindung in nahe liegender Weise auf IGBTs und solche mit Drain-Up-Struktur erweiterbar. Weiterhin ist die Erfindung jeweils auf selbstleitende und selbstsperrende p-Kanal und n-Kanal Transistorzellen anwendbar.
  • Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert, wobei für einander entsprechende Komponenten die gleichen Bezugszeichen verwendet werden.
    •
  • Es zeigen:
  • 1 eine vereinfachte, schematische Draufsicht auf einen Ausschnitt eines Trench-MOS-Leistungstransistor gemäß einem ersten Ausführungsbeispiel der Erfindung, sowie einen schematischen Querschnitt entlang einer Linie A-B,
  • 2 einen vereinfachten, schematischen Querschnitt durch eine Trench-Transistorzelle einfacher Art,
  • 3 eine vereinfachte, schematische Draufsicht auf einen Ausschnitt eines Trench-MOS-Leistungstransistor gemäß einem zweiten Ausführungsbeispiel der Erfindung, sowie einen schematischen Querschnitt entlang einer Linie C-D,
  • Die 2 wurde bereits Eingangs beschrieben.
  • Die 1a stellt einen Ausschnitt eines Trench-MOS-Leistungstransistors in Draufsicht dar. Dabei schließt an ein aktives Zellenfeld 2 ein Randbereich 4 an. Das aktive Zellenfeld 2 weist eine Mehrzahl von Trench-Transistorzellen 3 auf, die entlang von parallelen Gräben 9 angeordnet sind.
  • Die Gräben 9 sind in den Randbereich 4 hinein verlängert, wobei in diesem Beispiel die in den Gräben 9 angeordnete Elektrodenstrukturen zunächst durch Quergräben 91 miteinander elektrisch leitend verbunden sind. Bei der Ausprägung der Verbindungen zwischen den Gräben 9 und den Quergräben 91 werden in bekannter Weise Kreuzungen vermieden und an deren Stelle prozesstechnisch unkritischere T-Strukturen realisiert.
  • Im Randbereich 4 weisen die Gräben 9 erste geöffnete Abschnitte 212 auf, in denen in den Gräben 9 die obere Elektrodenstruktur (Gate-Elektrode) zurückgebildet ist und in denen die untere Elektrodenstruktur (Feldelektrode) ohne aufliegende Isolatorschichten die Gräben 9 bis zu einer Substratoberfläche füllt.
  • Ferner weisen die Gräben 9 im Randbereich 4 zweite geöffnete Abschnitte 202 auf, in denen jeweils die Gate-Elektrode 10 ohne aufliegende Isolatorschicht bis zur Substratoberfläche ansteht.
  • Eine Feldstruktur, in diesem Beispiel als Source-Struktur 211 ausgeprägt, aus dem gleichen leitfähigen Halbleitermaterial der Feldelektrode liegt auf den ersten geöffneten Abschnitten 212 der Gräben 9 auf. Damit ist sie mit den Feldelektroden elektrisch leitend verbunden. Dabei gehen die Source-Struktur und die Feldelektrode etwa durch Rückätzen aus einer einzigen abgeschiedenen Schicht des leitfähigen Halbleitermaterials hervor.
  • Eine Gate-Struktur 201 erstreckt sich über die zweiten geöffneten Abschnitte 202. Damit sind die jeweiligen Gate-Elektroden mit der Gate-Struktur 201 elektrisch leitend verbunden. Auch die Gate-Struktur 201 und die Gate-Elektrode gehen etwa durch Rückätzen aus einer einzigen abgeschiedenen Schicht des leitfähigen Halbleitermaterials hervor. Die Gate-Struktur 201 erstreckt sich ferner über die Source-Struktur 211, wobei die Gate-Struktur 201 und die Source-Struktur 211 durch eine Isolatorschicht 16 voneinander elektrisch isoliert sind. Auf der Gate-Struktur 201 liegt mindestens abschnittsweise eine Zwischenoxidschicht 16 auf.
  • Über Abschnitten der Gate-Struktur 201 ist eine Gate-Metallisierung 20 angeordnet, die mittels Durchkontaktierungen 31 durch die Zwischenoxidschicht 16 mit der Gate-Struktur 201 elektrisch leitend verbunden ist.
  • Im Bereich des aktiven Zellenfeldes 2 und in Abschnitten des Randbereichs 4 liegt eine Feldmetallisierung auf, die in diesem Beispiel als Source-Metallisierung 21 ausgeprägt ist. Die Source-Metallisierung 21 ist im aktiven Zellenfeld 2 über Durchkontaktierungen 33 mit Source-Zonen der Trench-Transistorzellen 3 verbunden. Im Randbereich 4 ist die Source-Metallisierung 21 über Durchkontaktierungen 32 mit der Source-Struktur 211 elektrisch leitend verbunden.
  • In der 1b ist ein schematischer Querschnitt durch den in der 1a dargestellten Ausschnitt eines Trench-MOS-Leistungstransistors entlang der Linie A-B der 1a gezeigt.
  • Gegenüber der 1a ist der 1b zusätzlich eine Feldoxidschicht 15 zu entnehmen, die ein Halbleitersubstrat 6 gegen die über der Substratoberfläche 7 angeordneten Strukturen 201, 211 elektrisch isoliert. Ferner zeigt die 1b die vertikale Anordnung der Source-Struktur 211, der abschnittsweise auf der Source-Struktur 211 aufliegenden Gate-Struktur 201, sowie der Metallisierungen 20, 21 und der Isolatorschichten 15, 16. Dabei ist insbesondere die Darstellung der Isolatorschichten 15, 16 stark vereinfacht. So kann jede Isolatorschicht 15, 16 als Mehrschichtsystem ausgeführt sein. Die Ausprägung der Isolatorschichten 15, 16 an Übergängen ist abhängig von der Herstellungsart, etwa einer Abscheidung oder einer Oxidation. Ebenso können die Gate- und Feldelektroden 10, 11, sowie die Gate- und Feld-Strukturen 201, 211 mit Silizid oder Metall verstärkt sein oder ganz aus Silizid, Metall oder anderen hochleitfähigen Materialien bestehen.
  • Die 3a stellt einen Ausschnitt eines Trench-MOS-Leistungstransistors in einer zweiten Ausführungsform in Draufsicht dar.
  • Im Unterschied zur in der 1 dargestellten Ausführungsform wird die Gate-Struktur 201 ausschließlich neben der Source-Struktur 211 angeordnet. Durch eine gegeneinander versetzte Anordnung einzelner Source-Strukturen 211 ergibt sich eine maschenartige Ausprägung der Gate-Struktur 201 im Bereich der Source-Strukturen 211. Die maschenartige Ausprägung der Gate-Struktur 201 bewirkt im Betrieb des Trench-MOS-Leistungstransistors in vorteilhafter Weise eine gleichmäßige Potentialverteilung in der Gate-Struktur 201.
  • In der 3b ist ein schematischer Querschnitt durch den in der 3a dargestellten Ausschnitt eines Trench-MOS-Leistungstransistors gemäß dem zweiten Ausführungsbeispiel entlang der Linie C-D der 3a gezeigt.
  • Demnach sind die Gate-Strukturen 201 und die Source-Strukturen 211 über einer Substratoberfläche 7 eines Halbleitersubstrats 6 nebeneinander angeordnet, wodurch sich eine vorteilhafte, planare Topographie der Feldstrukturen 201, 211, sowie der Metallisierungen 20, 21 ergibt.
    • 1
    Transistoranordnung
    2
    aktives Zellenfeld
    3
    (Trench-)Transistorzelle
    4
    Randbereich
    5
    Kanal
    6
    Halbleitersubstrat
    7
    Substratoberfläche
    8
    Substratrückseite
    9
    Graben (Trench)
    91
    Quergraben
    10
    Gate-Elektrode
    11
    Feldelektrode
    12
    Isolatorschicht
    13
    Isolatorschicht auf Feldelektrode
    14
    Gateoxid
    15
    Feldoxidschicht (FOX)
    16
    Zwischenoxidschicht (ZWOX)
    20
    Gate-Metallisierung
    201
    Gate-Struktur
    202
    zweiter Abschnitt
    203
    Kanal-Zone
    21
    Source-Metallisierung
    210
    Feld-Metallisierung
    211
    Source-Struktur (Feldstruktur)
    212
    erster Abschnitt
    213
    Source-Zone
    22
    Drain-Metallisierung
    223
    Drain-Zone
    224
    Drift-Zone
    23
    Halbleiterkörper
    31
    Durchkontaktierung
    32
    Durchkontaktierung
    33
    Durchkontaktierung

Claims (16)

  1. Transistoranordnung mit – mindestens jeweils einem Gate-Anschluss, einem Source-Anschluss und einem Drain-Anschluss, – mindestens einem in einem Halbleitersubstrat (6) ausgeprägten aktiven Zellenfeld (2), – einem sich an das aktive Zellenfeld (2) anschließenden Randbereich (4), – mindestens einem Graben (9) im Halbleitersubstrat (6) innerhalb des aktiven Zellenfeldes (2), – mindestens einer entlang des mindestens einen Grabens (9) ausgeprägten Trench-Transistorzelle (3), – mindestens zwei innerhalb des Grabens (9) angeordneten und sich entlang des Grabens (9) erstreckenden Elektrodenstrukturen (10, 11), – mindestens einer über einer Substratoberfläche (7) des Halbleitersubstrats (6) angeordneten Metallisierung (20, 21), wobei – der Graben (9) in den Randbereich (4) herausgeführt ist und – mindestens eine der beiden Elektrodenstrukturen (10, 11) im Randbereich (4) mit einer der Metallisierungen (20, 21) elektrisch leitend verbunden ist.
  2. Transistoranordnung nach Anspruch 1, dadurchgekennzeichnet, dass im Graben (9) mindestens eine erste und eine zweite Elektrodenstruktur (10, 11) angeordnet sind, die neben- und/oder übereinander angeordnet und gegeneinander und gegen das Halbleitersubstrat (6) elektrisch isoliert sind und die Elektrodenstrukturen (10, 11) jeweils mit einer korrespondierenden Metallisierung (20, 21) elektrisch leitend verbunden sind.
  3. Transistoranordnung nach einem der Ansprüche 1 oder 2, dadurchgekennzeichnet, dass die Transistoranordnung als Trench-MOS-Leistungstransistor mit mindestens einer mit dem Gate-Anschluss elektrisch leitend verbundenen Gate-Metallisierung (20), einer mit dem Source-Anschluss elektrisch leitend verbundenen Source-Metallisierung (21) und einer mit dem Drain-Anschluss elektrisch leitend verbundenen Drain-Metallisierung (22) ausgeprägt ist, wobei die erste Gate-Metallisierung identisch der ersten Metallisierung (20) ist und die über dem Zellenfeld angeordnete Source-Metallisierung mindestens teilweise umgibt.
  4. Transistoranordnung nach einem der Ansprüche 1 bis 3, dadurchgekennzeichnet, dass in jeweils einem Zellenfeld (2) eine Mehrzahl von Trench-Transistorzellen (3) in einer Mehrzahl von Gräben (6) vorgesehen ist und in jedem Graben (6) die erste Elektrodenstruktur als Gate-Elektrode (10) und die zweite Elektrodenstruktur als Feldelektrode (11) ausgeprägt ist, wobei die Feld-Elektrode (11) unterhalb der Gate-Elektrode (10) angeordnet ist.
  5. Transistoranordnung nach einem der Ansprüche 1 bis 4, dadurchgekennzeichnet, dass – die Gate-Elektroden (10) einer Mehrzahl der Trench-Transistorzellen (3) jeweils eines Zellenfeldes (2) mittels Quergräben (91) miteinander elektrisch leitend verbunden sind, – mindestens ein Teil einer Feld-Metallisierung (210) im Randbereich (4) über ersten Abschnitten (212) der Gräben (9) angeordnet ist und – die Feld-Metallisierung (210) mittels mindestens einer Durchkontaktierung (32) mit der Feldelektrode (11) im Graben (9) elektrisch leitend verbunden ist.
  6. Transistoranordnung nach Anspruch 5, dadurchgekennzeichnet, dass mindestens ein Teil einer Gate-Metallisierung (20) im Randbereich (4) über zweiten Abschnitten (202) der Gräben (9) angeordnet und mittels mindestens einer Durchkontaktierung (31) mit der Gate-Elektrode (10) im Graben (9) elektrisch leitend verbunden ist.
  7. Transistoranordnung nach Anspruch 5, dadurchgekennzeichnet, dass – die Gate-Elektrode (10) im Randbereich (4) in zweiten Abschnitten (202) über die Substratoberfläche (7) herausgeführt ist und über der Substratoberfläche (7) eine Gate-Struktur (201) ausbildet und – mindestens ein Teil einer Gate-Metallisierung (20) im Randbereich (4) abschnittsweise über der Gate-Struktur (201) angeordnet und mittels einer Mehrzahl von Durchkontaktierungen (31) mit der Gate-Struktur (201) elektrisch leitend verbunden ist.
  8. Transistoranordnung nach einem der Ansprüche 1 bis 4, dadurchgekennzeichnet, dass – die Feldelektrode (11) im Randbereich (4) in ersten Abschnitten (212) über die Substratoberfläche (7) herausgeführt ist und über der Substratoberfläche (7) eine Feldstruktur (211) ausbildet und – mindestens ein Teil einer Feld-Metallisierung (210) im Randbereich (4) abschnittsweise über der Feldstruktur (211) angeordnet mittels einer Mehrzahl von Durchkontaktierungen (32) mit der Feldstruktur (211) elektrisch leitend verbunden ist.
  9. Transistoranordnung nach Anspruch 8, dadurchgekennzeichnet, dass mindestens ein Teil einer Gate-Metallisierung (20) im Randbereich (4) über zweiten Abschnitten (202) der Gräben (9) angeordnet und mittels mindestens einer Durchkontaktierung (31) mit der Gate-Elektrode (10) im Graben (9) elektrisch leitend verbunden ist.
  10. Transistoranordnung nach Anspruch 8, dadurchgekennzeichnet, dass – die Gate-Elektrode (10) im Randbereich (4) in zweiten Abschnitten (202) über die Substratoberfläche (7) herausgeführt ist und über der Substratoberfläche (7) eine Gate-Struktur (201) ausbildet, – mindestens ein Teil einer Gate-Metallisierung (20) im Randbereich (4) abschnittsweise über der Gate-Struktur (201) angeordnet und mittels einer Mehrzahl von Durchkontaktierungen (31) mit der Gate-Struktur (201) elektrisch leitend verbunden ist.
  11. Transistoranordnung nach Anspruch 10, dadurchgekennzeichnet, dass die Gate-Struktur (201) und die Feldstrukturen (211) ausschließlich in einer gemeinsamen Ebene ausgeprägt sind, wobei die Gate-Struktur (201) Feldstrukturen (211) mindestens teilweise umgibt.
  12. Transistoranordnung nach Anspruch 10, dadurchgekennzeichnet, dass die Feldstrukturen (211) von der Gate-Struktur (201) in einer zweiten Schicht mindestens abschnittsweise überdeckt sind.
  13. Transistoranordnung nach einem der Ansprüche 1 bis 12, dadurchgekennzeichnet, dass die Transistoranordnung einen Feldanschluss aufweist, der mit der Feldmetallisierung (210) elektrisch leitend verbunden ist.
  14. Transistoranordnung nach einem der Ansprüche 1 bis 12, dadurchgekennzeichnet, dass die Feldmetallisierung (210) identisch mit der Source-Metallisierung (21) ist.
  15. Transistoranordnung nach einem der Ansprüche 1 bis 14, dadurchgekennzeichnet, dass die Gate-Elektrode (10) und die Gate-Struktur (201) aus einer gleichen Schicht hervorgegangen sind.
  16. Transistoranordnung nach einem der Ansprüche 1 bis 15, dadurchgekennzeichnet, dass die Feldelektrode (11) und die Feldstruktur (211) aus einer gleichen Schicht hervorgegangen sind.
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