DE19818021A1 - Eingangspuffer mit einer Hysteresecharakteristik - Google Patents

Description

Diese Erfindung bezieht sich auf einen Hystereseeingangspuf­ fer und insbesondere auf einen Hystereseeingangspuffer zum selektiven Liefern einer Rauschspanne und einer schnellen Antwort, abhängig von den Charakteristika der Eingangssigna­ le.

Eingangspuffer, die in integrierten Halbleiterschaltungen verwendet werden, werden eingesetzt, um eine Übertragungs­ zeit oder einen Spannungspegel von Signalen zu steuern, die von außerhalb der integrierten Schaltung geliefert werden. Solche Eingangspuffer transformieren beispielsweise TTL-Si­ gnalpegel, die von außerhalb der integrierten Schaltung ge­ liefert werden, in CMOS-Pegel, die innerhalb der integrier­ ten Schaltungen zu verwenden sind.

Solche Eingangspuffer werden üblicherweise durch Invertie­ rer, d. h. Invertierungseinrichtungen, die vielstufig ver­ bunden sind, und besonders durch CMOS-Invertierer aufgebaut, die jeweils aus einem PMOS-Transistor und einem NMOS-Tran­ sistor bestehen, die zwischen einem Versorgungsspannungsan­ schluß und einer Nasse seriell geschaltet sind. Wenn die CMOS-Invertierer in einer geradzahligen Stufe seriell ge­ schaltet sind, um Signale zu übertragen, ist es möglich, einen Spannungspegel auf einen erwünschten Pegel abhängig von den Treiberfähigkeiten der jeweiligen Invertierer zu transformieren. Wenn die CMOS-Invertierer in einer ungerad­ zahligen Stufe geschaltet sind, werden die Eingangssignale invertiert.

Obwohl Eingangspuffer praktisch in verschiedenen Typen auf­ gebaut werden, werden im allgemeinen CMOS-Eingangspuffer vom Invertierertyp verwendet, welche CMOS-Puffer sind, die in zwei Stufen geschaltet sind. Es existieren ebenfalls Hyste­ reseeingangspuffer, die CMOS-Eingangspuffer vom Invertierer­ typ mit Hysteresecharakteristika sind.

Die Fig. 1 und 2 zeigen einen CMOS-Eingangspuffer vom Inver­ tierertyp bzw. den Hystereseeingangspuffer. Die Fig. 1(a) zeigt eine Schaltung des CMOS-Eingangspuffers vom Invertie­ rertyp gemäß dem Stand der Technik, während Fig. 1(b) eine Charakteristikkurve bezüglich der Eingabe/Ausgabe desselben zeigt.

Wie es in Fig. 1(a) gezeigt ist, sind ein CMOS-Invertierer INV1, der eine Eingangsstufe darstellt, und ein weiterer CMOS-Invertierer INV2, der eine Ausgangsstufe darstellt, se­ riell geschaltet. Ferner haben ein Eingangssignal IN und ein Ausgangssignal OUT die gleichen logischen Werte. Der CMOS- Invertierer INV1 in Fig. 1(a) umfaßt einen PMOS-Transistor Q1 und einen NMOS-Transistor Q2, die seriell geschaltet sind, wodurch ein Ausgangsknoten N1 bei den gemeinsamen Drain-Anschlüssen gebildet wird. Eine Versorgungsspannung VDD wird der Source des PMOS-Transistors Q1 zugeführt, wäh­ rend die Source des NMOS-Transistors Q2 auf Nasse gelegt ist.

Wenn der PMOS-Transistor Q1 durch ein Eingangssignal IN, das von einem hohen Pegel in einen niedrigen Pegel übergeht, eingeschaltet wird, wodurch ein Strompfad zwischen dem Ver­ sorgungsspannungsanschluß und dem Ausgangsknoten N1 gebildet wird, bewirkt der Strom, der von der Versorgungsspannung VDD zugeführt wird, daß die Spannung an dem Ausgangsknoten N1 ansteigt. Wenn dagegen der NMOS-Transistor Q2 durch ein Ein­ gangssignal IN, das von einem niedrigen Pegel in einen hohen Pegel übergeht, eingeschaltet wird, wodurch ein Strompfad zwischen dem Ausgangsknoten N1 und dem Nasseanschluß gebil­ det wird, tritt ein Stromfluß in den Nasseanschluß auf, wo­ durch die Spannung des Ausgangsknotens N1 verringert wird. Die logischen Werte des Eingangssignals IN und des Ausgangs­ signals des Knotens N1 sind somit entgegengesetzt. Parameter zum Bestimmen der logischen Werte der Eingangssignale für solche CMOS-Transistoren sind eine Eingangsspannung mit ho­ hem Pegel VIH und eine Eingangsspannung mit niedrigem Pegel VIL. Die Eingangsspannung VIH mit hohem Pegel wird als Mini­ malwert eines Spannungsbereichs definiert, den der CMOS-In­ vertierer als Eingangssignal mit hohem Pegel erkennt, wäh­ rend das Eingangssignal mit niedrigem Pegel VIL als Maximal­ wert eines Spannungsbereichs definiert ist, den der CMOS-In­ vertierer als Eingangssignal mit niedrigem Pegel erkennt.

In der Eingabe/Ausgabe-Charakteristikkurve in Fig. 1(b) sind die Eingangsspannung mit hohem Pegel VIH und die Eingangs­ spannung mit niedrigem Pegel VIL Eingangsspannungen VIN an zwei Punkten, wobei die Einheitsverstärkung Eins beträgt.

Eine weitere Beschreibung des Betriebs des herkömmlichen CMOS-Invertierers INV1 gemäß solcher Parameter folgt nun. Wenn die Eingangsspannung VIN einen Spannungspegel zwischen der Eingangsspannung mit niedrigem Pegel VIL und der Masse­ spannung VSS aufweist, wird ein Signal an dem Ausgangsknoten N1 der hohe Pegel, und dasselbe wird dann zu dem CMOS-Inver­ tierer INV2 der nächsten Stufe geliefert. Wenn zusätzlich die Eingangsspannung VIN einen Spannungspegel zwischen der Eingangsspannung mit hohem Pegel VIH und der Versorgungs­ spannung VDD hat, erhält ein Signal an dem Ausgangsknoten N1 einen niedrigen Pegel, und dasselbe wird dann zu dem CMOS- Invertierer INV2 der nächsten Stufe geliefert. Zu diesem Zeitpunkt erhält die Charakteristikkurve des Ausgangssignals des CMOS-Invertierers INV2 den entgegengesetzten Signalver­ lauf.

Durch korrektes Einstellen der Werte der Eingangsspannung mit niedrigem Pegel VIL und der Eingangsspannung mit hohem Pegel VIH in beiden CMOS-Invertierern INV1 und INV2 ist es daher möglich, den Ausgangsspannungsbereich des CMOS-Inver­ tierers INV1 in den Spannungsbereich zu ändern, der für den CMOS-Invertierer INV2 zulässig ist. Wenn jedoch Rauschen zu solchen CMOS-Invertierern geliefert wird, und somit der Ein­ gangsspannungspegel VIN schwankt, schwankt die Spannung VIN an dem Ausgangsknoten N1 ebenfalls, wodurch das Ausgangssi­ gnal OUT aus dem CMOS-Invertierer INV2 der Ausgangsstufe nicht zuverlässig ist. Wenn beispielsweise ein Eingangssi­ gnal IN, das etwas niedriger als die Eingangsspannung mit niedrigem Pegel VIL ist, zu dem CMOS-Invertierer INV1 gelie­ fert wird, und wenn Rauschen in die Eingangsspannung VIN ge­ mischt ist, und wenn somit die Eingangsspannung VIN momentan höher als die Spannung VIL mit niedrigem Pegel ist, kann ei­ ne unerwünschte Ausgangsspannung mit niedrigem Pegel an dem Ausgangsknoten N1 auftreten. Daher sollte ein Eingangspuffer vom CMOS-Invertierer-Typ, wie er oben beschrieben wurde, das Stabilitätsproblem lösen, um als Eingangspuffer für inte­ grierte Schaltungen (ICs) verwendet zu werden, welche eine sehr hohe Zuverlässigkeit haben müssen.

Um das Problem des Rauschens des CMOS-Invertierers zu lösen, wird ein Eingangspuffer mit Hysteresecharakteristik verwen­ det. Fig. 2(a) zeigt die Schaltung eines herkömmlichen Hy­ stereseeingangspuffers, während Fig. 2(b) die Hysteresekurve der Eingangs/Ausgangs-Signale desselben zeigt.

Wie es in Fig. 2(a) gezeigt ist, umfaßt der CMOS-Invertierer INV3 der Eingangsstufe einen PMOS-Transistor Q3 und einen NMOS-Transistor Q4, die seriell geschaltet sind, wobei die Versorgungsspannung VDD zu dem PMOS-Transistor Q3 zugeführt wird, während der NMOS-Transistor Q4 mit Masse verbunden ist. Der CMOS-Invertierer INV3 umfaßt ferner einen weiteren PMOS-Transistor Q5 und einen NMOS-Transistor Q6, die ähnlich zu der obigen Struktur des PMOS-Transistors Q3 und eines NMOS-Transistors Q4 seriell geschaltet sind, und die paral­ lel zu dem PMOS-Transistor Q3 und dem NMOS-Transistor Q4 zwischen der Versorgungsspannung VDD und der Masse geschal­ tet sind. Die Drains jedes Transistors sind miteinander ver­ bunden, wodurch ein Ausgangsknoten N2 gebildet wird.

Jedes Gate des PMOS-Transistors Q3 und des NMOS-Transistors Q4 wird durch das Eingangssignal IN gesteuert, während jedes Gate des PMOS-Transistors Q5 und des NMOS-Transistors Q6 durch das Ausgangssignal OUT des CMOS-Invertierers INV4 ge­ steuert wird. In anderen Worten wird die Hysteresecharakte­ ristik durch Steuern des PMOS-Transistors Q5 und des NMOS- Transistors Q6 durch die Rückkopplung des Ausgangssignals des CMOS-Invertierers der Ausgangsstufe gesteuert. Die Cha­ rakteristikkurve 1 in Fig. 2(b) wird durch die Handlungen des Einschaltens lediglich des PMOS-Transistors Q3 und des NMOS-Transistors Q4 erzeugt. Wenn die Eingangsspannung VIN von dem hohen Pegel in den niedrigen Pegel übergeht, wird die Charakteristikkurve 2 erzeugt, und wenn die Eingangs­ spannung VIN von dem niedrigen Pegel in den hohen Pegel übergeht, wird die Charakteristikkurve 3 erzeugt.

Wenn die Eingangsspannung VIN einen niedrigen Pegel hat (VIN ≦ VIL) ist, wird der NMOS-Transistor Q4 ausgeschaltet, und der PMOS-Transistor Q3 wird eingeschaltet, wodurch ein Stromweg zwischen der Versorgungsspannung VDD und dem Knoten N2 gebildet wird. Die Spannung an dem Knoten N2 geht auf den hohen Pegel durch Strom von der Versorgungsspannung VDD, wo­ bei der CMOS-Invertierer der Ausgangsstufe das Signal mit hohem Pegel an dem Knoten N2 in das Signal mit niedrigem Pegel invertiert. Dieses Ausgangssignal mit niedrigem Pegel OUT wird in den Invertierer INV3 eingespeist, wodurch der PMOS-Transistor eingeschaltet wird. Somit bilden die beiden PMOS-Transistoren Q3 und Q5 den Stromweg zwischen der Ver­ sorgungsspannung VDD und dem Ausgangsknoten N2. In diesem Zustand wird der PMOS-Transistor Q3 ausgeschaltet und der NMOS-Transistor Q4 eingeschaltet, wenn die Eingangsspannung VIN in den hohen Pegel übergeht und dann höher als die Span­ nung mit hohem Pegel VIH wird. Ein Stromweg zwischen der Versorgungsspannung VDD und der Masse VSS wird durch den NMOS-Transistor Q4, der durch das Eingangssignal IN einge­ schaltet wird, und durch den PMOS-Transistor Q3 gebildet, der durch das vorherige Ausgangssignal OUT ausgeschaltet wird.

Eine Strommenge, die zu dem Ausgangsknoten N2 geliefert wird, wird durch Stromtreiberfähigkeiten des PMOS-Transi­ stors Q5 und des NMOS-Transistors Q4, d. h. durch das W/L- Verhältnis des Kanals, bestimmt. Wenn der NMOS-Transistor Q4 und der PMOS-Transistor Q5 die gleiche Treiberstromleistung haben, sind die Mengen des Stroms, der zu dem Ausgangsknoten N2 über den PMOS-Transistor Q5 geliefert wird, und des Stroms, der über den NMOS-Transistor Q4 zur Masse geliefert wird, gleich, weshalb die Knotenspannung VN2 auf VDD/2 geht.

Wenn jedoch die Stromtreiberfähigkeiten der Herunterzieh­ transistoren ("Pull-Down-Transistoren"), d. h. der NMOS- Transistoren Q4 oder Q6, höher als die der Heraufziehtransi­ storen ("Pull-Up-Transistoren"), d. h. der PMOS-Transistoren Q3 oder Q5, ist, kann das Potential an dem Ausgangsknoten N2 heruntergezogen werden. Wenn die Eingangsspannung VIN höher als die Eingangsspannung VIH2 mit hohem Pegel einer Charak­ teristikkurve 3 in Fig. 2(b) wird, wird die Ausgangsspannung VIN niedriger als eine Logikschwellenspannung des CMOS-In­ vertierers INV4 der Ausgangsstufe sein. Somit wird das Aus­ gangssignal OUT ein Signal mit hohem Pegel, und der NMOS- Transistor Q6 wird daraufhin eingeschaltet, wodurch entspre­ chend die Stromtreiberfähigkeit des Herunterziehtransistors verbessert wird.

Wenn in diesem Zustand die Eingangsspannung VIN wieder in den niedrigen Pegel übergeht und niedriger als die Eingangs­ spannung mit niedrigem Pegel VIL wird, wird der PMOS-Transi­ stor Q3 eingeschaltet, während der NMOS-Transistor Q4 ausge­ schaltet wird. Da der NMOS-Transistor Q6 bereits eingeschal­ tet war, sind der Drain-Strom des NMOS-Transistors Q6 und der des PMOS-Transistors Q3 gleich. Somit wird ein Strompfad zwischen der Versorgungsspannung VDD und der Masse durch den PMOS-Transistor Q3 und den NMOS-Transistor Q6 gebildet, wo­ durch die Ausgangsspannung VN2 bei VDD/2 bleibt.

Wenn die Eingangsspannung VIN durchgehend abnimmt und nied­ riger als die Eingangsspannung mit niedrigem Pegel VIL1 wird, wird die Menge des Stroms, der zu dem Ausgangsknoten über den PMOS-Transistor Q3 geliefert wird, höher als die Menge des Stroms, der über den NMOS-Transistor Q6 geliefert wird, wodurch die Ausgangsspannung VN2 ansteigt.

Wenn die Ausgangsspannung VN2 durchgehend ansteigt und höher als die Logikschwellenspannung des CMOS-Invertierers INV4 wird, wird die Menge des Stroms, der zu dem Ausgangsknoten N2 über den PMOS-Transistor Q3 geliefert wird, größer als die des Stroms, der zur Masse geliefert wird, wodurch die Ausgangsspannung VN2 ansteigt.

Wenn die Ausgangsspannung VN2 durchgehend ansteigt und größer als die Logikschwellenspannung des CMOS-Invertierers INV4 wird, wird das Ausgangssignal OUT ein Signal mit nied­ rigem Pegel, wodurch der PMOS-Transistor Q5 eingeschaltet wird, während der NMOS-Transistor Q6 ausgeschaltet wird. Da­ her steigt der Strom, der von der Versorgungsspannung VDD über die zwei PMOS-Transistoren Q3 und Q5 geliefert wird, die eingeschaltet wurden, außerordentlich stark an, wodurch die Ausgangsspannung VN2 ansteigt.

Wie es aus der obigen Beschreibung zu sehen ist, hat die Eingangs/Ausgangs-Charakteristikkurve Parameter der Ein­ gangsspannung mit niedrigem Pegel VIL2 und der Eingangsspan­ nung mit hohem Pegel VIH2, wenn die Eingangsspannung VIN zu dem hohen Pegel übergeht, während die Eingangs/Ausgangs-Cha­ rakteristikparameter der Eingangsspannung mit niedrigem Pe­ gel VIL1 und der Eingangsspannung mit hohem Pegel VIH1 hat, wenn die Eingangsspannung VIN von dem hohen Pegel in den niedrigen Pegel übergeht, wodurch das Ausgangssignal die Hysteresecharakteristik hat.

Da eine solche Hysteresecharakteristik die Bereiche der Ein­ gangsspannung mit niedrigem Pegel und der Eingangsspannung mit hohem Pegel entlang der Übergangsrichtung der Eingangs­ spannung ändern kann, hat sie den Vorteil, daß die Rausch­ spanne groß ist, wobei jedoch die Schwankungsbreite der Ein­ gangsspannung VIN zum Implementieren der Hysteresecharakte­ ristik sehr groß wird. Dies bewirkt, daß die Übergangszeit des Eingangs/Ausgangs-Signals erhöht wird, wodurch keine schnellen Eingabe/Ausgabe-Operationen erwartet werden kön­ nen, wenn der Eingangspuffer unter Verwendung des CMOS-In­ vertierers aufgebaut ist, der die übliche Hysteresecharakte­ ristik hat. Dementsprechend ist es notwendig, eine überlege­ ne Rauschwiderstandsfähigkeitscharakteristik und einen schnellen Betrieb zu haben, um den Hystereseeingangspuffer in integrierten Halbleiterschaltungen verwenden zu können, die eine sehr hohe Stabilität haben, und die zudem schnell sind.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Eingangspufferschaltung zu schaffen, die schnell und zuver­ lässig ist.

Diese Aufgabe wird durch eine Eingangspufferschaltung gemäß Anspruch 1 oder Anspruch 6 gelöst.

Die vorliegende Erfindung schafft eine Eingabepufferschal­ tung mit einer Hysteresecharakteristik, die zumindest eines oder sogar mehrere Probleme aufgrund der Begrenzungen und Nachteile des Stands der Technik überwindet.

Die Eingangspufferschaltung gemäß der vorliegenden Erfindung schafft selektiv bevorzugte Rauschwiderstandscharakteristika und einen schnellen Betrieb, der mit den Eingangssignalen zusammenfällt, durch Steuern eines Rückkopplungswegs von Ausgangssignalen durch eine Hysteresesteuereinrichtung in der Ausgangsstufe des Hystereseeingangspuffers.

Um diese Vorteile zu erreichen, weist der Hystereseeingangs­ puffer folgende Merkmale auf: einen ersten CMOS-Invertierer, der einen ersten PMOS-Transistor, bei dem eine Versorgungs­ spannung an eine Source angelegt wird, während ein Gate durch Eingangssignale gesteuert wird, einen ersten NMOS- Transistor, bei dem eine Source auf Masse gelegt ist, ein Gate durch die Eingangssignale gesteuert wird, und ein Drain mit dem Drain des ersten PMOS-Transistors verbunden ist, wodurch ein erster Knoten gebildet ist, einen zweiten PMOS- Transistor, bei dem die Versorgungsspannung an eine Source angelegt ist, und bei dem ein Drain mit dem ersten Knoten verbunden ist, und einen zweiten NMOS-Transistor zum Erzeu­ gen von ersten Ausgangssignalen mit invertierten Logikwerten bezüglich der Eingangssignale über den ersten Knoten umfaßt; einen zweiten CMOS-Invertierer zum Invertieren der ersten Ausgangssignale und dann zum Erzeugen der zweiten Ausgangs­ signale; und eine Hysteresesteuerschaltung zum Empfangen der zweiten Ausgangssignale und zum Erzeugen von Ausgangssigna­ len mit einer vorbestimmten Verzögerungszeit durch eine Ver­ zögerungseinrichtung, wenn die zweiten Ausgangssignale von dem niedrigen Pegel in den hohen Pegel übergehen, und zum Erzeugen von Ausgangssignalen ohne die Verzögerungszeit, wenn die zweiten Ausgangssignale von dem hohen Pegel in den niedrigen Pegel übergehen, wobei die Ausgangssignale in das Gate des zweiten PMOS-Transistors und das Gate des zweiten NMOS-Transistors eingespeist werden.

Der Hystereseeingangspuffer kann ferner folgende Merkmale aufweisen: einen ersten CMOS-Invertierer, der aus einem er­ sten PMOS-Transistor, bei dem eine Versorgungsspannung an eine Source angelegt ist, während ein Gate durch Eingangs­ signale gesteuert ist, aus einem ersten NMOS-Transistor, wo­ bei eine Source desselben mit einer Masse verbunden ist, ein Gate desselben durch die Eingangssignale gesteuert wird, und ein Drain desselben mit dem Drain des ersten PMOS-Transi­ stors verbunden ist, wodurch ein erster Knoten gebildet ist, aus einem zweiten PMOS-Transistor, bei dem eine Versorgungs­ spannung an eine Source angelegt wird, während ein Drain mit dem ersten Knoten verbunden ist, und aus einem zweiten NMOS-Transistor besteht, bei dem eine Source mit der Masse verbunden ist, ein Drain mit dem ersten Knoten verbunden ist, um erste Ausgangssignale mit invertierten logischen Werten der Eingangssignale über den ersten Knoten zu erzeu­ gen; einen zweiten CMOS-Invertierer zum Invertieren der er­ sten Ausgangssignale und dann zum Erzeugen der zweiten Aus­ gangssignale; und eine Hysteresesteuerschaltung zum Empfan­ gen der zweiten Ausgangssignale und zum Erzeugen von Aus­ gangssignalen mit einer Niedrigpegel-Zeitdauer während einer vorbestimmten Verzögerungszeit durch eine Verzögerungsein­ richtung, wenn die zweiten Ausgangssignale von dem hohen Pegel in den niedrigen Pegel übergehen, und mit einer Hoch­ pegel-Zeitdauer nach dem Verstreichen der Verzögerungszeit, wobei die Ausgangssignale in das Gate des zweiten PMOS-Tran­ sistors eingespeist werden, während die zweiten Ausgangssi­ gnale in das Gate des zweiten NMOS-Transistors eingespeist werden. Es ist offensichtlich, daß sowohl die vorausgehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung lediglich beispielhaft sind und eine Erklärung der beanspruchten Erfindung liefern sollen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die bei liegenden Zeich­ nungen detaillierter erläutert. Es zeigen:

Fig. 1(a) eine Schaltung eines CMOS-Eingangspuffers vom Invertierertyp gemäß dem Stand der Technik;

Fig. 1(b) eine Charakteristikkurve der Eingabe/Ausgabe des CMOS-Eingangspuffers von Fig. 1(a);

Fig. 2(a) eine Schaltung eines Hystereseeingangspuffers gemäß dem Stand der Technik;

Fig. 2(b) eine Charakteristikkurve der Eingabe/Ausgabe des CMOS-Eingangspuffers von Fig. 2(a);

Fig. 3 eine Schaltung des Hystereseeingangspuffers ge­ mäß einem Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 4(a) eine Hysteresesteuerschaltung des Hystereseein­ gangspuffers von Fig. 3;

Fig. 4(b) ein Zeitdiagramm, das Eingabe/Ausgabe-Charakte­ ristika der Hysteresesteuerschaltung von Fig. 3 darstellt;

Fig. 5 eine Schaltung eines Hystereseeingabepuffers ge­ mäß einem weiteren Ausführungsbeispiel der vor­ liegenden Erfindung;

Fig. 6(a) eine Schaltung einer Hysteresesteuerschaltung des Hystereseeingangspuffers von Fig. 5;

Fig. 6(b) ein Zeitdiagramm, das Eingabe/Ausgabe-Charakte­ ristika der Hysteresesteuerschaltung des Hyste­ reseeingangspuffers von Fig. 5 zeigt.

Fig. 3 zeigt ein Ausführungsbeispiel des Hystereseeingangs­ puffers gemäß der vorliegenden Erfindung. Ein CMOS-Invertie­ rer INV5 umfaßt einen PMOS-Transistor Q7 und einen PMOS- Transistor Q8, die seriell geschaltet sind, wobei die Ver­ sorgungsspannung VDD einer Source des PMOS-Transistors Q7 zugeführt wird, während eine Source des NMOS-Transistors Q8 mit der Masse verbunden ist. Die gleiche Konstruktion eines weiteren PMOS-Transistors Q9 und eines NMOS-Transistors Q1O ist zu dem PMOS-Transistor Q7 und dem NMOS-Transistor Q8 zwischen der Versorgungsspannung und der Masse parallel ge­ schaltet. Die Drain-Anschlüsse jedes Transistors sind an einem Knoten miteinander verbunden, der einen Ausgangsknoten N3 bildet.

Jeder Gate-Anschluß des PMOS-Transistors Q7 und des NMOS- Transistors Q8 wird durch ein Eingangssignal IN gesteuert, während jeder Gate-Anschluß des PMOS-Transistors Q9 und des NMOS-Transistors Q10 durch ein Ausgangssignal OUT der Hyste­ resesteuerschaltung 10 gesteuert wird. Das Ausgangssignal INT des CMOS-Invertierers INV6 ist ein invertiertes Signal bezüglich des Signals am Knoten N3 und wird zu der Hystere­ sesteuerschaltung 10 geliefert, wobei das Ausgangssignal der Hysteresesteuerschaltung 10 zu den Gate-Anschlüssen des PMOS-Transistors Q9 und des NMOS-Transistors Q10 gespeist werden, wodurch eine Hysteresecharakteristik implementiert ist.

Die Hysteresesteuerschaltung 10 ist auf viele Arten und Wei­ sen aufgebaut, um der Charakteristik des Eingangssignals zu entsprechen, wobei Fig. 4(a) die Hysteresesteuerschaltung von Fig. 3 zeigt, während Fig. 4(b) ein Zeitgebungsdiagramm darstellt, das die Eingabe/Ausgabe-Charakteristika zeigt.

Wie es in Fig. 4(a) gezeigt ist, wird das Ausgangssignal INT des CMOS-Invertierers INV6, das zu der Hysteresesteuerschal­ tung 10 geliefert wird, zu einem UND-Gatter über zwei unter­ schiedliche Wege geliefert. Ein Weg ist der Weg, der mit dem UND-Gatter über einen Puffer D1 zum Erzeugen einer vorbe­ stimmten Zeitverzögerung τD1 verbunden ist, während der an­ dere Weg der Weg ist, der direkt mit dem UND-Gatter verbun­ den ist. Zwei Signale, die über jeden unterschiedlichen Weg geliefert werden, sind das gleiche Eingangssignal INT1', das direkt geliefert wird, und das andere Eingangssignal INT1'', das über den Puffer D1 geliefert wird.

Die Signalform 1 in Fig. 4(b) zeigt das Eingangssignal INT1', das direkt zu dem UND-Gatter geliefert wird, während die Signalform 2 das Eingangssignal INT1'' zeigt, das über den Puffer D1 geliefert wird. Ferner zeigt die Signalform 3 das Ausgangssignal OUT.

Wie es in Fig. 4(b) gezeigt ist, geht das Ausgangssignal OUT unmittelbar durch das Eingangssignal INT1' in den niedrigen Pegel über, das über den Direktübertragungsweg geliefert wird, wenn das Eingangssignal INT zu dem niedrigen Pegel übergeht.

Wenn jedoch das Eingangssignal INT zu dem hohen Pegel über­ geht, wird das Eingangssignal INT1' über den direkten Weg direkt zu dem UND-Gatter geliefert, wenn das Ausgangssignal OUT des UND-Gatters auf dem niedrigen Pegel bleibt, da das Eingangssignal INT1" über den Puffer D1 in dem niedrigen Pegel während der Verzögerungszeit τ ≦ D1 des Puffers D1 bleibt. In diesem Zustand, nachdem die Verzögerungszeit τ ≦ D1 verstrichen ist, wird das Eingangssignal INT'' mit hohem Pegel über den Puffer D1 zu dem UND-Gatter geliefert, wo­ durch das Ausgangssignal OUT zu dem hohen Pegel übergeht.

So tritt die Zeitverzögerung beispielsweise kaum auf, und das Ausgangssignal mit niedrigem Pegel wird unmittelbar er­ zeugt, wenn das Eingangssignal INT in den niedrigen Pegel übergeht, während das Ausgangssignal mit hohem Pegel OUT er­ zeugt wird, wenn das Eingangssignal INT in den hohen Pegel übergeht.

Der Hystereseeingangspuffer gemäß der vorliegenden Erfin­ dung, der eine solche Hysteresesteuerschaltung 10 aufweist, arbeitet folgendermaßen.

Wenn die Eingangsspannung VIN einen niedrigen Pegel aufweist (VIN ≦ VIL) wird zunächst der PMOS-Transistor Q7 eingeschal­ tet, woraufhin ein Strompfad zwischen der Versorgungsspan­ nung VDD und dem Ausgangsknoten N3 gebildet ist, was den NMOS-Transistor Q8 ausschaltet. Somit wird über den PMOS- Transistor Q7 ein Strom zu dem Ausgangsknoten N3 geliefert, was bewirkt, daß die Ausgangsspannung VN3 in den Zustand mit hohem Pegel übergeht. Die Ausgangsspannung VN3 mit hohem Pe­ gel wird in ein Signal mit niedrigem Pegel durch den CMOS- Invertierer INV6 in der Ausgangsstufe invertiert und dann zu der Hysteresesteuerschaltung 10 als das Eingangssignal INT geliefert. Die Hysteresesteuerschaltung 10, die das Ein­ gangssignal mit niedrigem Pegel INT empfängt, erzeugt das Ausgangssignal mit niedrigem Pegel OUT unmittelbar ohne Ver­ zögerungszeit gemäß der oben beschriebenen Betriebscharakte­ ristik, wobei der PMOS-Transistor Q9 ausgeschaltet wird. Das Einschalten beider PMOS-Transistoren Q9 bewirkt, daß der Ausgangsknoten N3 hochgezogen wird.

Wenn in diesem Zustand die Eingangsspannung VIN zu dem hohen Pegel übergeht, um höher als die Eingangsspannung VIH mit hohem Pegel zu sein, wird der PMOS-Transistor Q7 ausgeschal­ tet, und der NMOS-Transistor Q8 wird eingeschaltet. Ein Strompfad zu dem Ausgangsknoten N3 über den NMOS-Transistor Q8, der durch das Eingangssignal IN eingeschaltet wird, und den PMOS-Transistor Q9, der durch das Ausgangssignal OUT eingeschaltet wird, wird zwischen der Versorgungsspannung VDD und der Masse VSS gebildet. Zu diesem Zeitpunkt wird die Strommenge, die zu dem Ausgangsknoten N3 geliefert wird, durch das W/L-Verhältnis des PMOS-Transistors Q9 und des NMOS-Transistors Q8 bestimmt. Wenn die Stromtreiberfähigkei­ ten des NMOS-Transistors Q8 und des PMOS-Transistors Q9 gleich sind, wird die Menge an Strom, der über den PMOS- Transistor Q9 zu dem Ausgangsknoten N3 geliefert wird, iden­ tisch zu der Menge an Strom, die über den NMOS-Transistor Q8 zu der Masse geliefert wird, wodurch das Potential des Aus­ gangsknotens N3 bei VDD/2 bleibt.

Wenn jedoch die Stromtreiberfähigkeiten des Herunterzieh­ transistors (d. h. des NMOS-Transistors Q8 oder Q10) höher als die Stromtreiberfähigkeit des Heraufziehtransistors (d. h. des PMOS-Transistors Q7 oder Q9) ist, wird der Aus­ gangsknoten heruntergezogen. Wenn somit die Eingangsspannung VIN über der Eingangsspannung mit hohem Pegel VIH2 der Cha­ rakteristikkurve in Fig. 2(b) ist, ist die Ausgangsspannung VN3 niedriger als die Logikschwellenspannung des CMOS-Inver­ tierers INV6 in der Ausgangsstufe, woraufhin das Ausgangs­ signal INT zu dem hohen Pegel übergeht.

Selbst wenn bei der Hysteresesteuerschaltung 10 das Ein­ gangssignal INT, d. h. das Ausgangssignal des CMOS-Invertie­ rers INV6, zu dem hohen Pegel übergeht, geht das Ausgangs­ signal OUT nach einer vorbestimmten Verzögerungszeit . ≦ D1 in den hohen Pegel über, wodurch der PMOS-Transistor Q9 aus­ geschaltet und der NMOS-Transistor Q10 eingeschaltet werden. Daher könnte zu dem Zeitpunkt, zu dem das Eingangssignal IN zu dem hohen Pegel übergeht, das Eingangssignal IN, das nach der Verzögerungszeit τ ≦ D1 erzeugt wird, den Logikwert des Ausgangsknotens N3 nur ändern, wenn die Bedingungen der Ein­ gangsspannung mit niedrigem Pegel VIL2 und der Eingangsspan­ nung mit hohem Pegel VIH2 der Charakteristikkurve 3 in Fig. 2(b) erfüllt sind.

Wenn in diesem Zustand die Eingangsspannung VIN mit hohem Pegel zu dem niedrigen Pegel übergeht und dann niedriger als die Eingangsspannung mit niedrigem Pegel VIL wird, wird der PMOS-Transistor Q7 eingeschaltet, während der NMOS-Transi­ stor Q8 ausgeschaltet wird. Da zu diesem Zeitpunkt der NMOS-Transistor Q10 bereits eingeschaltet war, bilden der PMOS-Transistor Q7 und der NMOS-Transistor Q10 einen Strom­ pfad zwischen der Versorgungsspannung VDD und der Masse, weshalb das Potential des Ausgangsknotens N3 nicht geändert werden kann, um mit dem CMOS-Pegel zusammenzufallen.

Wenn die Eingangsspannung VIN niedriger als die Eingangs­ spannung mit niedrigem Pegel VIL1 wird, wird die Stromtrei­ berfähigkeit des PMOS-Transistors Q7 verbessert, weshalb die Menge an Strom, der von dem PMOS-Transistor Q7 geliefert wird, größer als die Menge des Stroms wird, der über den NMOS-Transistor Q10 zur Masse geliefert wird, wodurch die Ausgangsspannung VN3 erhöht wird. Wenn die Ausgangsspannung VN3 durchgehend ansteigt, um höher als die Logikschwellen­ spannung des CMOS-Invertierers INV6 zu sein, bewirkt das Eingangssignal INT, daß das Ausgangssignal mit niedrigem Pegel OUT unmittelbar ohne Verzögerungszeit τ ≦ D1 der Hy­ steresesteuerschaltung 10 erzeugt wird, wodurch der NMOS- Transistor Q10 ausgeschaltet wird. Somit sollte das Ein­ gangssignal IN, das von dem hohen Pegel zu dem niedrigen Pegel übergeht, die Bedingungen der Eingangsspannung mit niedrigem Pegel VIL1 und der Eingangsspannung mit hohem Pe­ gel VIH1 der Charakteristikkurve 2 erfüllen, um den Logik­ wert des Ausgangsknotens N3 zu ändern.

Nachfolgend wird der Betrieb der oben beschriebenen Ausfüh­ rungsbeispiele der vorliegenden Erfindung erklärt. Wenn die Eingangsspannung VIN von dem niedrigen Pegel zu dem hohen Pegel (VIN ≦ VIH2) übergeht, bleibt das Ausgangssignal OUT während der Verzögerungszeit τ ≦ D1, die durch die Verzöge­ rungseinrichtung bewirkt wird, auf dem niedrigen Pegel. Wäh­ rend dieser Zeit kann ein stabiles Ausgangssignal mit hohem Pegel OUT auftreten, selbst wenn Rauschen in das Eingangs­ signal IN gemischt ist und der Pegel der Eingangsspannung VIN variiert, da die Eingangsspannung VIN die Eingangsspan­ nung mit hohem Pegel VIH2 eine ausreichende Zeit lang erfor­ dert.

Fig. 5 zeigt eine Schaltung gemäß einem weiteren Ausfüh­ rungsbeispiel für den Hystereseeingangspuffer gemäß der vor­ liegenden Erfindung. Bei dem CMOS-Invertierer INV7 in der Eingangsstufe sind der PMOS-Transistor Q11 und der NMOS- Transistor Q12 seriell geschaltet, wobei die Versorgungs­ spannung VDD an einen Source-Anschluß des PMOS-Transistors Q11 angelegt wird, und wobei ein Source-Anschluß des NMOS- Transistors Q12 mit der Masse verbunden ist. Ein weiterer PMOS-Transistors Q13 und der NMOS-Transistors Q14, welche den gleichen Aufbau wie oben haben (Serienschaltung) sind parallel zu dem PMOS-Transistor Q11 und dem NMOS-Transistor Q12 zwischen dem Versorgungsspannungsanschluß VDD und der Masse geschaltet. Die Drain-Anschlüsse jedes Transistors sind mit einem Knoten verbunden, wodurch ein Ausgangsknoten N4 gebildet ist.

Das Gate sowohl des PMOS-Transistors Q11 als auch des NMOS- Transistors Q12 werden durch das Eingangssignal IN gesteu­ ert, wobei das Gate sowohl des PMOS-Transistors Q13 als auch des NMOS-Transistors Q14 durch die Hysteresesteuerschaltung 11 gesteuert werden. Das Ausgangssignal INT des CMOS-Inver­ tierers INV8 ist das invertierte Signal bezüglich des Si­ gnals am Knoten N4, und dasselbe wird zu der Hysteresesteu­ erschaltung 11 und zu einem Gate-Anschluß des NMOS-Transi­ stors Q13 geliefert, wobei das Ausgangssignal OUT der Hyste­ resesteuerschaltung 11 zu dem Gate-Anschluß des PMOS-Transi­ stors Q13 gespeist wird, wodurch die Hysteresecharakteristik implementiert ist.

Fig. 6(a) zeigt eine Hysteresesteuerschaltung 11 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung, während Fig. 6(b) ein Zeitdiagramm zeigt, das die Eingabe/- Ausgabe-Charakteristik derselben zeigt.

Das Eingangssignal INT der Hysteresesteuerschaltung 11 wird zu dem ODER-Gatter über zwei unterschiedliche Wege gelie­ fert. In anderen Worten umfassen die Pfade einen Pfad, der mit dem ODER-Gatter über den Invertierer D2 verbunden ist, der eine vorbestimmte Zeitverzögerung τ ≦ D2 liefert, und einen weiteren Pfad, der direkt mit dem ODER-Gatter verbun­ den ist, wobei die Signale, die über jeden Pfad übertragen werden, das Eingangssignal INT2', das über den direkten Pfad übertragen wird, und das Eingangssignal INT2'' sind, das durch den Invertierer D2 übertragen wird.

Die Signalform 1 in Fig. 6(b) zeigt ein Eingangssignal INT2', das über den direkten Pfad übertragen wird, wobei die Signalform 2 ein Eingangssignal INT2'' darstellt, das über den Invertierer D2 übertragen wird, während die Signalform 3 ein Ausgangssignal OUT des ODER-Gatters zeigt.

Wenn das Eingangssignal INT auf dem niedrigen Pegel ist, geht das Ausgangssignal INT2'' in den hohen Pegel über, wo­ bei das Ausgangssignal OUT des ODER-Gatters ebenfalls in einen hohen Pegel übergeht. Sowie jedoch das Eingangssignal INT2', das durch den direkten Pfad übertragen wird, auf dem hohen Pegel ist, hält das Ausgangssignal OUT des ODER-Gat­ ters den hohen Pegel durchgängig bei.

Wenn das Eingangssignal INT wieder zu dem niedrigen Pegel übergeht, wird das Eingangssignal INT2' mit niedrigem Pegel über den direkten Weg zu dem ODER-Gatter ODER geliefert. Das Eingangssignal INT2'', das durch den Invertierer D2 auf den hohen Pegel invertiert worden ist, wird jedoch zu dem ODER- Gatter ODER geliefert, nachdem die Verzögerungszeit τ ≦ D2 verstrichen ist. Daher sind während der Verzögerungszeit τ ≦ D2 des Invertierers D2 seit dem Zeitpunkt, zu dem das Eingangssignal INT in den niedrigen Pegel überging, alle Eingangssignale INT2' und INT2'' des ODER-Gatters ODER auf dem hohen Pegel, weshalb die Ausgangssignale OUT desselben ebenfalls auf dem hohen Pegel sind. Nach dem Verstreichen der Verzögerungszeit τ ≦ D2 des Invertierers D2 wird das Ausgangssignal mit hohem Pegel INT2'' des Invertierers D2 zu dem ODER-Gatter geliefert, und das Ausgangssignal OUT geht in den hohen Pegel über.

Das Ausgangssignal OUT der Hysteresesteuerschaltung 11 hält den niedrigen Pegel nur während der Verzögerungszeit τ ≦ D2 des Invertierers D2 seit dem Zeitpunkt bei, zu dem das Ein­ gangssignal INT von dem hohen Pegel in den niedrigen Pegel übergegangen ist, und der hohe Pegel wird zu anderen Zeit­ punkten unabhängig von dem logischen Wert des Eingangssi­ gnals INT beibehalten.

Der Betrieb des Hystereseeingangspuffers von Fig. 5 gemäß der vorliegenden Erfindung wird nachfolgend beschrieben. Wenn die Eingangsspannung VIN zunächst auf dem niedrigen Pegel ist (VIN ≦ VIL), wird der PMOS-Transistor Q11 einge­ schaltet, während der NMOS-Transistor Q12 ausgeschaltet wird, wodurch der PMOS-Transistor Q11 eingeschaltet wird, wobei ein Stromweg zu dem Ausgangsknoten N4 gebildet ist, und wobei der Strom, der durch die Versorgungsspannung VDD bewirkt wird, durch den Stromweg zu dem Ausgangsknoten ge­ liefert wird, wobei der Ausgangsknoten den Logikwert des hohen Pegels hat.

Ein solches Signal mit hohem Pegel des Ausgangsknotens N4 wird durch den CMOS-Invertierer INV8 in den niedrigen Pegel invertiert, wodurch der NMOS-Transistor Q14 ausgeschaltet wird. Ferner wird das Ausgangssignal INT mit niedrigem Pegel des CMOS-Invertierers INV8 in ein Ausgangssignal OUT mit hohem Pegel in der Hysteresesteuerschaltung 11 umgewandelt, wobei der PMOS-Transistor Q13 ausgeschaltet ist.

Das heißt, daß, wenn sowohl der PMOS-Transistor Q13 als auch der NMOS-Transistor Q14 zum Implementieren der Hysteresecha­ rakteristik ausgeschaltet sind, die Eingangsspannung VIN, die anschließend erzeugt wird, die Bedingungen des Eingangs­ signals mit niedrigem Pegel VIL und des Eingangssignals mit hohem Pegel VIH bei der Charakteristikkurve von Fig. 2(b) erfüllt.

Wenn in diesem Zustand die Spannung VIN zu dem hohen Pegel über die Eingangsspannung mit hohem Pegel VIH übergeht, wird der PMOS-Transistor Q11 ausgeschaltet, während der NMOS- Transistor Q12 eingeschaltet wird, wodurch ein Stromweg zwi­ schen dem Ausgangsknoten N4 und der Masse gebildet wird. Die Ausgangsspannung VN4 geht somit auf den niedrigen Pegel, wo­ bei der CMOS-Invertierer INV8 das Ausgangssignal INT mit ho­ hem Pegel erzeugt. Das Ausgangssignal INT bewirkt, daß der NMOS-Transistor Q14 ausgeschaltet wird, und dasselbe wird zu der Hysteresesteuerschaltung 11 geliefert.

Wenn das Eingangssignal INT von dem niedrigen Pegel zu dem hohen Pegel übergeht, wird der PMOS-Transistor Q13 ausge­ schaltet, da die Hysteresesteuerschaltung 11 durchgehend das Ausgangssignal OUT mit hohem Pegel erzeugt. Da zu diesem Zeitpunkt beide NMOS-Transistoren Q12 und Q14, die den CMOS-Invertierer INV7 mit der Eingangsstufe bilden, einge­ schaltet sind, könnte das Eingangssignal IN, das an­ schließend erzeugt wird, den Logikwert des Ausgangsknotens N4 nur ändern, wenn die Bedingungen der Eingangsspannung VIL2 mit niedrigem Pegel und der Eingangsspannung VIH2 mit hohem Pegel der Charakteristikkurve 3 in Fig. 2(b) erfüllt sind.

Wenn die Eingangsspannung VIN in diesem Zustand wieder zu dem niedrigen Pegel übergeht und niedriger als die Eingangs­ spannung VIL mit niedrigem Pegel wird, wird der PMOS-Transi­ stor Q11 eingeschaltet, während der NMOS-Transistor Q12 aus­ geschaltet wird. Wenn das Eingangssignal IN niedriger als die Eingangsspannung VIL1 mit niedrigem Pegel wird, wird das Potential des Knotens N4 höher als die Logikschwellenspan­ nung des CMOS-Invertierers INV8, wobei der CMOS-Invertierer INV8 das Ausgangssignal mit niedrigem Pegel INT erzeugt, wo­ bei das Ausgangssignal mit niedrigem Pegel INT zu der Hyste­ resesteuerschaltung 11 geliefert wird, und dann den NMOS- Transistor Q14 ausschaltet.

Wenn das Ausgangssignal INT des CMOS-Invertierers INV8, das zu der Hysteresesteuerschaltung 11 geliefert wird, von dem hohen Pegel zu dem niedrigen Pegel übergeht, erzeugt die Hysteresesteuerschaltung 11 das Ausgangssignal OUT mit der Niederpegelzeitdauer während der Verzögerungszeit τ ≦ D1 gleichzeitig zu dem Zeitpunkt, zu dem das Eingangssignal INT in den niedrigen Pegel übergeht, woraufhin das Ausgangssi­ gnal OUT, das auf den hohen Pegel zurückkehrt, erzeugt wird.

Das bedeutet, daß, wenn die Eingangsspannung VIN von dem niedrigen Pegel zu dem hohen Pegel übergeht, ein schnelleres Ansprechen, das ein Vorteil des typischen CMOS-Invertierers ist, geliefert wird, sobald die Bedingungen der Eingangs­ spannung mit niedrigem Pegel VIL und der Eingangsspannung mit hohem Pegel VIH der Charakteristikkurve von Fig. 2(b) erfüllt sind. Wenn dagegen die Eingangsspannung VIN von dem hohen Pegel zu dem niedrigen Pegel übergeht, indem die Be­ dingungen der Eingangsspannung mit niedrigem Pegel VIL1 und der Eingangsspannung mit hohem Pegel VIH1 der Charakteri­ stikkurve von Fig. 2(b) während der Verzögerungszeit τ ≦ D1 eingestellt werden, und der PMOS-Transistor Q13 nach der Verzögerungszeit τ ≦ D1 ausgeschaltet wird, hat der Hystere­ seeingangspuffer die Eingabe/Ausgabe-Charakteristik, wie sie als Charakteristikkurve 1 von Fig. 2(b) beispielsweise ange­ zeigt ist, wodurch das schnellere Ansprechen des Ausgangs gemäß der nächsten Eingangsspannung VIN erzeugt wird.

Die vorliegende Erfindung schafft dadurch bevorzugte Rausch­ spannencharakteristika oder eine schnellere Betriebscharak­ teristik, die selektiv für die Charakteristik des Eingangs­ signals geeignet ist, durch die Hysteresesteuereinrichtung in der Ausgangsstufe des Hystereseeingangspuffers, die den Rückkopplungspfad des Ausgangssignals steuert. Dies bedeu­ tet, daß diese Erfindung die Rauschwiderstandscharakteristik verbessert, indem die Logikschwellenspannung der Eingangs­ spannung abhängig von der Übergangsrichtung des Eingangs­ signals verändert wird, wobei die schnellere Ansprechge­ schwindigkeit und die bevorzugte Rauschspannencharakteristik abhängig von der Charakteristik des Eingangssignals durch Steuern des Rückkopplungswegs des Ausgangssignals und somit durch die Hysteresecharakteristik implementiert werden.

Es sei darauf hingewiesen, daß die oben erwähnten Anordnun­ gen einfach beispielhaft für die Anwendung der Prinzipien dieser Erfindung ist.

Claims (8)

1. Eingangspufferschaltung mit einer Hysteresecharakteri­ stik, mit folgenden Merkmalen:
einem Eingangspuffer (INV5, INV6; INV7, INV8) zum Emp­ fangen eines Eingangssignals (IN) und zum Erzeugen ei­ nes Ausgangssignals (OUT) das die Hysteresecharakteri­ stik aufweist; und
einer Steuerschaltung (10; 11), die mit dem Eingangs­ puffer gekoppelt ist, zum Steuern der Hysteresecharak­ teristik des Ausgangssignals aus dem Eingangspuffer.

2. Eingangspufferschaltung gemäß Anspruch 1, bei der das Ausgangssignal (OUT) zwei logische Pegel hat.

3. Eingangspufferschaltung gemäß Anspruch 1 oder 2, bei der die Steuerschaltung (10; 11) zum Steuern einer Zeit zwei logische Pegel des Ausgangssignals (OUT) aus dem Eingangspuffer über eine Verzögerungseinrichtung (D1; D2) zum Verzögern um eine vorbestimmte Zeit (τD1; τD2) ausgibt.

4. Eingangspufferschaltung gemäß einem der vorhergehenden Ansprüche, bei der der Eingangspuffer ein CMOS-Inver­ tierer ist.

5. Eingangspufferschaltung gemäß einem der vorhergehenden Ansprüche, bei der der Eingangspuffer ein Differenzver­ stärker ist.

6. Eingangspufferschaltung mit einer Hysteresecharakteri­ stik mit folgenden Merkmalen:
einem ersten CMOS-Invertierer (INV5; INV7);
einem zweiten CMOS-Invertierer (INV6; INV8) zum Inver­ tieren eines ersten Ausgangssignals aus dem ersten CMOS-Invertierer und zum Erzeugen eines zweiten Aus­ gangssignals (INT);
einer Hysteresesteuereinrichtung (10; 11) zum Empfangen des zweiten Ausgangssignals (INT), zum Erzeugen eines Ausgangssignals (OUT) mit einem niedrigen Pegel während einer vorbestimmten Verzögerungszeit (τD1; ,τD2), die durch eine Verzögerungseinrichtung (D1; D2) bewirkt wird, während einer fallenden Zeitdauer, und zum Erzeu­ gen eines hohen Pegels nach dem Verstreichen der Ver­ zögerungszeit, wodurch ein Gate-Anschluß des zweiten CMOS-Invertierers (INV6; INV8) gesteuert wird.

7. Eingangspufferschaltung gemäß Anspruch 6, bei der die Hysteresesteuereinrichtung (11) ein ODER-Gatter zum Erzeugen einer logischen Summe eines ersten Signals (INT2''), das durch Verzögern des zweiten Ausgangssi­ gnals (INT) mittels der Verzögerungseinrichtung (D2) erzeugt wird, und eines zweiten Signals (INT2'), das das direkt übertragene zweite Ausgangssignal (INT) ist, aufweist.

8. Eingangspufferschaltung gemäß Anspruch 6 oder 7, bei der die Verzögerungseinrichtung (D1; D2) ein Invertie­ rer mit einer vorbestimmten Verzögerungszeit (τD1; τD2) ist, welcher ein Ausgangssignal (INT1''; INT2'') er­ zeugt, das bezüglich eines Eingangssignals eine inver­ tierte Phase hat.