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Die vorliegende Erfindung betrifft im allgemeinen Verfahren zum Bilden einer integrierten CMOS-Schaltungsstruktur und eine Halbleitervorrichtungsstruktur, und insbesondere Verfahren zum Bilden einer integrierten CMOS-Schaltungsstruktur mit einer verspannten PMOS-Vorrichtung und verspannte Halbleitervorrichtungsstrukturen.
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Der Großteil moderner integrierter Schaltungen (ICs) wird unter Verwendung einer Vielzahl von verbundenen Feldeffekttransistoren (FETs) gebildet, die auch Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) oder einfach MOS-Transistoren genannt werden. Moderne integrierte Schaltungen werden herkömmlicherweise durch Millionen von MOS-Transistoren gebildet, die auf einem Chip mit gegebener Oberfläche gebildet werden. Eine häufig verwendete Technologie zum Bilden moderner integrierter Schaltungen wird durch die komplementäre Metalloxid-Halbleiter(CMOS für complementary metal oxide semiconductor)-Technologie bereitgestellt. Gegenwärtige IC-Entwürfe in der CMOS-Technologien verwenden komplementäre und symmetrische Paare von P-Typ-Metalloxid-Halbleiter-Feldeffekt-Transistoren, auch P-Kanal-MOS-Transistoren oder PMOS-Transistoren genannt, und N-Typ-Metalloxid-Halbleiter-Feldeffekt-Transistoren, auch N-Kanal-MOS-Transitoren oder NMOS-Transistoren genannt, um Logikfunktionen umzusetzen und unterschiedliche Logikstrukturen aufzubauen.
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In der IC-Herstellung geht der Trend dazu, mehr und mehr Logikschaltungsstrukturen in einen einzelnen Chip zu integrieren, um gleichzeitig das Leistungsvermögens der Logikschaltungsstrukturen zu verbessern. Folglich wurde eine von einer Logikschaltung auf einem Chip eingenommene Fläche stetig verringert, was in einer Skalierung der MOS-Strukturen und Vorrichtungen resultierte, die Logik-Schaltungsstrukturen umsetzen. Durch Skalieren kann nicht nur das Chipleistungsvermögen verbessert werden, sondern es ergeben sich bei der Skalierung von MOS-Strukturen und MOS-Vorrichtungen auf kleinere Dimensionen auch mehr und mehr Herausforderungen, die es zu bewältigen gilt.
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Eine Art das Leistungsvermögen gegenwärtiger Schaltungen zu verbessern wird mittels Techniken erreicht, in an einzelne Transistoren eine mechanische Verspannung angewendet wird, um darin verspannte Bereiche zu induzieren. Insbesondere kann eine geeignet hervorgerufene Verspannung zur Erhöhung der Beweglichkeit von Majoritätsladungsträgern (Löcher für einen PMOS-Transistor und Elektronen für einen NMOS-Transistor) im Kanal eines MOS-Transistors verwendet werden. Die geeignete Verspannung kann z. B. durch eine oder mehrere, die zu verspannenden Transistoren überlagernde, duale Verspannungsschichten (dual stress layers, DSL) oder durch „duale Verspannungsliner” (dual stress liner) gebildet werden. Generell werden Zugverspannungsschichten über NMOS-Transistoren gebildet, während Druckverspannungsschichten über PMOS-Transistoren gebildet werden. Die Beweglichkeit von Löchern im Kanal von PMOS-Transistoren kann ferner durch Einbetten von Silizium-Germanium in ein aktives Gebiet eines Transistors, genauer an den Kanalenden eines Transitors, zum Ausüben einer Druckverspannung auf den Kanal erhöht werden. In NMOS-Transistoren ist es möglich die Beweglichkeit von Elektronen im Kanal durch Einbettung von Siliziumkohlenstoff an den Kanalenden zur Ausübung einer Zugverspannung auf den Kanal zu vergrößern. In herkömmlichen CMOS-Herstellungstechniken werden nach der Bildung der Gateelektrode eines PMOS-Transistors Silizium-Germanium Verspannungsbereiche an den Kanalenden des PMOS-Transistors neben der Gateelektrode in das Substrat eingebettet. Anschließend werden PMOS-Implantierungen zum Bilden von Halo-Bereichen und/oder Source- und Drainerweiterungsbereichen in PMOS-Vorrichtungen durchgeführt, gefolgt von NMOS-Implantierungsschritten zum Bilden von Halo-Bereichen und/oder Source- und Drainerweiterungsbereichen in NMOS-Bereichen.
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Eine bekannte anschauliche Technik wird nun mit Bezug auf die Figuren 1a bis 1e beschrieben. Die Herstellung einer integrierten CMOS-Schaltung 100 (integrated CMOS circuit) beginnt gemäß der Darstellung in 1a mit Bereitstellen eines Halbleitersubstrats 102, wie z. B. ein Siliziumsubstrat. In einem Bereich des Halbleitersubstrats 102 wird ein PMOS-Bereich 104 gebildet, während in einem anderen Bereich des Halbleitersubstrats 102 ein NMOS-Bereich 106 gebildet wird. Die zwei Bereiche können durch eine elektrisch isolierende Struktur, nachfolgend als Isolationsstruktur bezeichnet, getrennt sein, beispielsweise durch eine flache Grabenisolation (shallow trench isolation STI) 108. Der PMOS-Bereich wird durch eine Gateelektrodenstruktur 110 eines PMOS-Transistors 111 überlagert, während der NMOS-Bereich 106 durch eine Gateelektrodenstruktur 112 eines NMOS-Transistors 113 überlagert wird. Die Gateelektrodenstruktur 110 umfasst einen Gateisolator 114 und eine leitende Gateelektrode 116. Die Gateelektrodenstruktur 112 umfasst einen Gateisolator 118 und eine leitende Gateelektrode 120. Anschauliche Gateisolatoren sind durch Siliziumdioxid, einen High-k-Isolator (Isolator mit großer Dielektrizitätskonstante) oder durch ein anderes geeignetes isolierendes Material gegeben. Die leitenden Gateelektroden 116 und 120 können z. B. polykristallines Silizium oder ein Metallmaterial sein. Es wird angemerkt, dass abhängig von der genauen Prozessführung eine dünne Siliziumnitrid(SiN)-Schicht verwendet werden kann, um eine High-k/Metallgate-Struktur zu bedecken und schützen, wenn eine Gatefirst-Integrierung durchgeführt wird.
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Die Herstellung des CMOS-IC 100 wird, wie in 1b dargestellt, durch Bilden von Seitenwandabstandhaltern 122 an den Seitenwänden der Gateelektrodenstruktur 110 fortgesetzt. Herkömmlicherweise werden die Seitenwandabstandshalter 122 durch Siliziumdioxid oder Siliziumnitrid dargestellt und durch eine großflächige Abscheidung (blanket deposition) einer Schicht aus Seitenwandabstandshaltermaterial 123 gefolgt von einem anisotropen Ätzprozess, beispielsweise durch reaktives Ionenätzen (RIE), gebildet. Während des Ätzens der Seitenwandabstandshalter wird das den NMOS-Bereich 106 überlagernde Seitenwandabstandshaltermaterial 123 vor dem anisotropen Ätzen durch eine fotolithografisch strukturierte Ätzmaske 126 geschützt, z. B. durch einen strukturierten Fotolack.
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Gemäß bekannter Herstellungstechniken werden anschließend Ausnehmungen 124 im PMOS-Bereich 104 unter Verwendung der Gateelektrodenstruktur 110 und der damit verbundenen Seitenwandabstandshalter 122 als Ätzmasken geätzt. Der NMOS-Bereich 106 wird während des Ausnehmungs-Ätzprozesses (nicht dargestellt) durch die fotolithografisch strukturierte Ätzmaske 126 geschützt, so dass die Ausnehmungen 124 bezüglich der Gateelektrodenstruktur 110 des PMOS-Transistors 111 ausgerichtet sind. Die Ausnehmungen 124 grenzen an das STI 108 an, wie in 1b dargestellt ist.
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Nach dem Ätzen der Ausnehmungen 124 wird die Ätzmaske 126 entfernt und die Ausnehmungen 124 werden mit Silizium-Germanium-Material gefüllt, um eingebettetes Silizium-Germanium (eSiGe) 128 zu bilden, wie in 1c dargestellt ist. Das eSiGe 128 kann durch einen selektiven epitaktischen Aufwachsprozess gebildet werden, wie dem Fachmann bekannt ist. Das die Ausnehmungen 124 begrenzende kristalline Material dient dabei als Keimbildungsort für die Abscheidung von polykristallinem Silizium-Germanium 129. Auf den isolierenden Schichten wächst aufgrund der Selektivität des Aufwachsprozesses kein Silizium-Germanium, wie z. B. auf den Seitenwandabstandshaltern 122, dem verbleibenden Bereich des Seitenwandabstandshaltermaterials 123, das den NMOS-Bereich 106 überlagert, und auf dem STI 108. Nach dem Aufwachsen von eSiGe 128 erfolgt ein Entfernen der Seitenwandabstandshalter 122 und des verbleibenden Bereichs des Seitenwandabstandshaltermaterials 123.
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In Ausrichtung zu der Gateelektrodenstruktur mit Seitenwandabstandshaltern 134, die an jeder Seite der Gateelektrodenstruktur 110 gebildet sind, werden nun Source- und Drainerweiterungsbereiche 132 gebildet, wie in 1d dargestellt ist. Die Source- und Drainerweiterungsbereiche 132 werden durch einen Ionenimplantationsschritt 162 zum Implantieren von Bor-Ionen in den PMOS-Bereich 104 und in das eSiGe 128 gebildet. Gleichzeitig wird der NMOS-Transistor 113 durch eine fotolithografisch gebildete Lackmaske 136 geschützt, die die Gateelektrodenstruktur 112 und die Seitenwandabstandshalter 134 im NMOS-Bereich 106 bedeckt, so dass, in dieser Prozessphase im PMOS-Bereich 104 Source- und Drainerweiterungsbereiche 132 gebildet werden.
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Nach der Bildung der Source- und Drainerweiterungsbereiche 132 im PMOS-Bereich 104 wird ein entsprechender Source- und Drainerweiterungsimplantationsprozess 164 auf den NMOS-Transistor 113 angewendet, wie in 1e dargestellt ist. Während der Durchführung des Source- und Drainerweiterungsimplantationsschritts 164 im NMOS-Bereich 106 wird der PMOS-Transistor 111 durch eine Lackmaske 146 geschützt und bedeckt, die über dem PMOS-Bereich 104 mittels herkömmlicher Fotolithografietechniken vor der Durchführung des Implantationsschritts 164 gebildet wurde. Es ergibt sich, dass Source- und Drainerweiterungsbereiche 153 im NMOS-Bereich 106 in Ausrichtung zu der Gateelektrodenstruktur des NMOS-Transistors 113 gebildet werden.
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Das hinsichtlich der 1a bis 1e erläuterte CMOS-Herstellungsverfahren stellt beispielhaft die CMOS-Herstellung für eine einzige CMOS-Vorrichtung dar. Wie oben angemerkt werden jedoch ICs durch Millionen von MOS-Strukturen und MOS-Vorrichtungen umgesetzt, die abhängig von der Anwendung des herzustellenden Chip entworfen werden. Abhängig vom Entwurf der herzustellenden Vorrichtung kann die implementierte IC eine Art von Logikschaltung umfassen, wie z. B. einen SRAM, kann aber auch andere Logikvorrichtungen aufweisen, wie z. B. Vorrichtungen mit einem dicken Gateoxid (thick gateoxide devices) für Eingabe/Ausgabeanwendungen und spezielle Vorrichtungen mit niedrigen oder hohen Schwellenspannungen, sogenannte low-Vth- oder high-Vth-Transistoren usw. Demzufolge kann die tatsächliche Anzahl von herkömmlicherweise in CMOS-Herstellungsflows durchgeführten Implantationen 6 bis 10 unterschiedliche Implantationsprozesse für Source- und Drainerweiterungsimplantationen umfassen, die nach der Bildung von Siliziumgermanium-Bereichen in typischen CMOS-Herstellungsflows durchgeführt werden. Jede Implantation erfordert während der Implantation eine Lackmaske zum Schutz der anderen Vorrichtungen, wobei die Lackmaske nach jedem Implantationsprozess z. B. unter Verwendung eines Plasmaablöseprozesses (plasma strip process) entfernt und nachfolgend ein Passivierungsreinigungsprozess angewendet wird. Beide Prozesse, der Ablöseprozess und der Passivierungsreinigungsprozess, verbrauchen von Natur aus eine kleine Menge des Oberflächensiliziums, um die Substratoberfläche effizient zu reinigen. Diese kleine Menge an verbrauchter Oberfläche summiert sich zu einer bedeutenden Menge an aktivem Siliziumverlust auf, der sogar für Silizium-Germanium schwerwiegender ist, da dessen Ätzrate im Vergleich zu Silizium größer ist.
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1f zeigt die PMOS-Vorrichtung 111 nach Bildung des Seitenwandabstandshalters 184 und Implantation von Source und Drain 192 in den PMOS-Bereich 104. Der Abstandshalter 184 entspricht einer Spacer-1-Struktur, die zur Ausrichtung von Source und Drain 192 verwendet wird, während der Abstandshalter 182 einer Spacer-0-Struktur entspricht, die zum Implantieren von Source- und Drainerweiterungsbereichen 132 verwendet wird. Die Gateelektrodenstruktur 180 stellt schematisch einen Gateelektrodenstapel gemäß Gate-First-Techniken oder eine Dummy-Gateelektrode gemäß Gatelast oder Austausch-Gate-Techniken dar.
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Die Menge an aktivem Siliziumverlust um die Gateelektrodenstruktur 180 ist in 1f durch einen Pfeil H dargestellt, welcher einen Unterschied im Oberflächenhöhenniveau der Substratoberfläche an Source und Drain 192 (dessen Erweiterung in 1f durch eine gestrichelte Linie angedeutet ist, um es visuell zu ermöglichen, beide Oberflächenniveaus miteinander in Beziehung zu setzen) und der Substratoberfläche bezeichnet, über welcher die Gateelektrodenstruktur 180 angeordnet ist. Die Erfinder haben beobachtet, dass herkömmliche Herstellungsschritte, wie sie oben erläutert sind, sich zu einem aktiven Siliziumverlust H von ca. 8 nm aufsummieren, was sich aus den zwischen der Gatebildung und der Spacer-1-Bildung bei herkömmlichen CMOS-Herstellungsflows durchgeführten Reinigungs- und Passivierungsschritte ergibt.
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Der aktive Siliziumverlust H um die Gateelektrodenstruktur 180 des PMOS-Transistors 111 im PMOS-Bereich 104 ergibt eine Ausnehmung der Substratoberfläche um die Gateelektrodenstruktur 180, wie in 1f dargestellt ist. Aufgrund der Ausnehmung der Substratoberfläche um die Gateelektrodenstruktur 180 ist während des Betriebs ein Auftreten von einem verzerrten Stromfluss im PMOS-Transistor 111 zu erwarten, was in 1f durch einen Pfeil A angedeutet ist. Es wird angemerkt, dass die Ausnehmung der Substratoberfläche um die Gateelektrodenstruktur 180 des PMOS-Transistors 111 demzufolge zu einem erhöhten parasitären Widerstand des PMOS-Transistors 111 beiträgt. Im Allgemeinen verringern Ausnehmungen von Substratoberflächen um Gateelektroden von PMOS-Transistoren, die in herkömmlichen CMOS-Herstellungsflows hervorgerufen werden, den Ein-Strom (on current) und die Schaltgeschwindigkeit herkömmlicher PMOS-Transistoren und folglich von herkömmlichen CMOS-Strukturen und – Vorrichtungen. Dies führt zu Verlusten, die gerade bei kleineren Strukturgrößen nicht mehr zu vernachlässigen sind und das Leistungsvermögen bedeutend verschlechtern.
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Angesichts der obigen Erläuterungen besteht ein Bedarf an Verfahren zur Herstellung integrierter CMOS-Schaltungsstrukturen und von Halbleitervorrichtungsstrukturen, die CMOS-Strukturen mit einem größeren Ein-Strom und höherer Schaltgeschwindigkeit bereitstellen. Weiterhin existiert ein Bedarf an PMOS- integrierten Schaltungsstrukturen mit gegenüber herkömmlichen PMOS-Strukturen verbesserten Ausheil- und Schalteigenschaften.
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Insbesondere besteht ein Bedarf an Verfahren zum Bilden von CMOS-integrierten Strukturen und einer Halbleitervorrichtungsstruktur mit verbessertem Leistungsvermögen und insbesondere an Strukturen mit weniger aktivem Siliziumverlust um die Gateelektrode, oder sogar einen aktiven Siliziumverlust um die Gateelektrode zu verhindern.
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Gemäß der Erfindung umfassen Verfahren zum Bilden integrierter CMOS-Schaltungsstrukturen ein Durchführen eines ersten Implantationsprozesses zum Durchführen von einem Halo-Implantationsprozess und/oder einem Source- und Drainerweiterungsimplantationsprozess in einen Bereich eines Halbleitersubstrats und anschließend ein Bilden eines Verspannungsbereichs in einem weiteren Bereich des Halbleitersubstrats. In besonders anschaulichen Ausführungsformen hierin wird der Verspannungsbereich in einem PMOS-Bereich des Halbleitersubstrats gebildet.
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Gemäß der vorliegenden Erfindung umfasst eine Halbleitervorrichtungsstruktur einen Verspannungsbereich, der neben einer Gatestruktur in ein Halbleitersubstrat eingebettet ist, wobei der eingebettete Verspannungsbereich eine Oberfläche aufweist, die sich entlang einer normalen Richtung der Oberfläche von einer Grenzfläche um weniger als 8 nm oder weniger als 1,8 nm oder weniger als 1 nm unterscheidet, wobei die Grenzfläche zwischen der Gatestruktur und dem Substrat gebildet ist.
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In einem Aspekt stellt die vorliegende Erfindung ein Verfahren zum Bilden einer integrierten CMOS-Schaltungsstruktur bereit, wobei das Verfahren ein Bereitstellen eines Halbleitersubstrats mit einem ersten Transistorbereich und einem zweiten Transistorbereich, wobei jeder davon eine Gatestruktur aufweist, ein Bilden einer ersten Maskenstruktur über dem Halbleitersubstrat, ein Maskieren des ersten Transistorbereichs während eines Freilegens von wenigstens einem Bereich des zweiten Transistorbereichs, ein Durchführen eines ersten Implantationsprozesses mit einer Halo-Implantation und/oder einer Source- und Drainerweiterungsimplantation in den freiliegenden Bereich des zweiten Transistorbereichs, ein Entfernen der ersten Maskenstruktur und daraufhin ein Bilden einer zweiten Maskenstruktur über dem Halbleitersubstrat umfasst, wobei die zweite Maskenstruktur den zweiten Transistorbereich maskiert, während wenigstens ein Bereich des ersten Transistorbereichs freiliegt bzw. freigelegt ist. Das Verfahren umfasst ein Bilden eines Verspannungsbereichs im freiliegenden Bereich des ersten Transistorbereichs und ein Bilden von einem N-typ Source und Drain im zweiten Transistorbereich.
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Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Bilden einer integrierten CMOS-Schaltungsstruktur bereitgestellt, wobei das Verfahren ein Bereitstellen von wenigstens einem P-Wannenbereich und wenigstens einem N-Wannenbereich in einem Halbleitersubstrat, ein Bilden einer ersten Maske über dem wenigstens einem N-Wannenbereich, wobei die erste Maske wenigstens einen Bereich des wenigstens einen P-Wannenbereichs freilegt, ein Durchführen eines ersten Implantationsprozesses zum Bilden von Halo-Bereichen und/oder Source- und Drainerweiterungsbereichen in dem freiliegenden Bereich des wenigstens einen P-Wannenbereichs, ein Entfernen der ersten Maske, ein Bilden einer zweiten Maske über dem wenigstens einem P-Wannenbereich, wobei die zweite Maske wenigstens einen Bereich des wenigstens einen N-Wannenbereichs freilegt, und ein Bilden von einem oder mehreren Verspannungsbereichen in dem freiliegenden Bereich des wenigstens einen N-Wannenbereichs umfasst.
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Gemäß einem anderen Aspekt der vorliegenden Erfindung wird eine Halbleitervorrichtungsstruktur bereitgestellt, wobei die Struktur ein Halbleitersubstrat mit einem ersten Bereich, einer ersten Gatestruktur, der in dem ersten Bereich gebildet ist und einen Gateoberflächenbereich auf dem Substrat festlegt, und wenigstens einen Verspannungsbereich umfasst, der in das Substrat neben der ersten Gatestruktur eingebettet ist, wobei der Verspannungsbereich eine Verspannungsbereichoberfläche auf dem Substrat festlegt. Ein Unterschied in der Höhe zwischen dem Gateoberflächenbereich und der Verspannungsbereichoberfläche entlang einer Richtung normal zu der Substratoberfläche ist geringer als 8 nm.
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Die vorliegende Erfindung kann mit Bezug auf die folgende Beschreibung zusammen mit den beigefügten Figuren verstanden werden, wobei ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und in welchen:
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1a bis 1e schematisch eine Querschnittsansicht eines herkömmlichen Herstellungsflows einer CMOS-Struktur gemäß dem Stand der Technik darstellt;
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1f schematisch eine Querschnittsansicht einer herkömmlichen PMOS-Vorrichtung darstellt, nachdem Source- und Drainbereiche gemäß dem Stand der Technik gebildet sind;
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2a bis 2g schematisch Ausführungsformen der vorliegenden Erfindung bezüglich Verfahren zur Herstellung einer integrierten CMOS-Schaltungsstruktur gemäß einigen Aspekten der vorliegenden Erfindung und Halbleitervorrichtungsstrukturen gemäß Ausführungsformen der vorliegenden Erfindung darstellen; und
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3a bis 3e schematisch alternative Ausführungsformen der vorliegenden Erfindung bezüglich Verfahren zum Herstellen integrierter CMOS-Schaltungsstrukturen gemäß einigen Aspekten der vorliegenden Erfindung und Halbleitervorrichtungsstrukturen gemäß alternativer Ausführungsformen der vorliegenden Erfindung darstellen.
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Integrierte Schaltungen (ICs) können für Millionen von Transistoren ausgelegt sein. Viele ICs werden unter Verwendung von Metalloxidhalbleiter(MOS)-Transistoren entworfen, die auch als Feldeffekt-Transistoren (FETs) oder MOSFETs bekannt sind. Obwohl der Ausdruck „MOS-Transistor” eigentlich eine Vorrichtung mit einer Metallgateelektrode und einem aus einem Oxid gebildeten Gateisolator (bspw. Siliziumoxid) bezeichnet, wird dieser Ausdruck hierin durchgängig verwendet, um eine beliebige Halbleitervorrichtung zu bezeichnen, die eine leitfähige Gateelektrode (sei es Metall oder ein anderes leitfähiges Material) aufweist, welche über einem Gateisolator (sei es ein Oxid oder ein anderer Isolator) angeordnet ist, dass wiederum über einem Halbleitersubstrat angeordnet ist. Es wird angemerkt, dass MOS-Transistoren als P-Kanal-MOS-Transistoren oder PMOS-Transistoren und als N-Kanal-Transistoren oder NMOS-Tansistoren hergestellt werden können. Beide können mit oder ohne die Beweglichkeit verbessernden Verspannungsmerkmalen oder verformungsinduzierenden Merkmalen hergestellt werden. Es wird angemerkt, dass Verspannung und Verformung über ein E-Modul miteinander in Beziehung stehen. Ein Schaltungsdesigner kann Vorrichtungsarten unter Verwendung von PMOS- und NMOS-Transistoren, verspannt und unverspannt, mischen und abgleichen, um einen Vorteil aus den besten Eigenschaften jedes Vorrichtungstyps zu ziehen, wie sie am Besten auf die zu entwerfende Schaltung passen.
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Gemäß einigen Aspekten der vorliegenden Erfindung werden Verfahren zum Bilden einer integrierten CMOS-Schaltungsstruktur bereitgestellt, gemäß welchen eingebettetes Silizium-Germanium in PMOS-Bereichen eines Halbleitersubstrats nach einem Durchführen von Source- und Drainerweiterung-Implantationen und/oder Halobereich-Implantationen in NMOS-Bereichen des Halbleitersubstrats gebildet wird. Gemäß bestimmter Ausführungsformen hierin kann die Bildung von Verspannungsbereichen, z. B. eingebettetes Siliziumgermanium umfassen, in PMOS-Bereichen der Halbleitervorrichtung im CMOS-Herstellungsfluss nach einer Bildung von Source- und Drainerweiterungsbereichen und/oder Halobereichen im NMOS-Bereich und vor dem Implantationsprozess zum Bilden von Source- und Drainerweiterungsbereichen und/oder Halobereichen im PMOS-Bereich des Halbleitersubstrats stattfinden. Gemäß alternativer Ausführungsformen hierin kann die Bildung von Verspannungsbereichen, die z. B. eingebettetes Siliziumgermanium umfassen, nach der Implantierung von Source- und Drainerweiterungsbereichen und/oder Halobereichen in den PMOS-Bereich des Halbleitersubstrats stattfinden.
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Gemäß einem anderen Aspekt der vorliegenden Erfindung wird eine Halbleitervorrichtungsstruktur bereitgestellt, die ein Halbleitersubstrat mit einer in dem Halbleitersubstrat gebildeten Gatestruktur aufweist, wobei die Gatestruktur einen Gateoberflächenbereich auf dem Substrat festlegt. Die Halbleitervorrichtungsstruktur weist wenigstens einen Verspannungsbereich auf, der neben der Gatestruktur in das Substrat eingebettet ist, wobei der Verspannungsbereich eine Verspannungsbereichoberfläche auf dem Substrat festlegt. Ein Höhenunterschied zwischen dem Gateoberflächenbereich und der Verspannungsbereichoberfläche entlang einer normalen Richtung der Substratoberfläche kann geringer sein als ca. 8 nm.
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Mit der Beschreibung der folgenden Figuren werden Verfahren zur Bildung einer integrierten CMOS-Schaltungsstruktur und/oder entsprechender Strukturen von integrierten Schaltungen (ICs) gemäß verschiedener beispielhafter Ausführungsformen der vorliegenden Erfindung und verschiedene Ausführungsformen von Halbleitervorrichtungsstrukturen der vorliegenden Erfindung dargestellt. Die beschriebenen Prozessschritte, Prozeduren und Materialien sind lediglich als beispielhafte Ausführungsformen anzusehen, die zur Veranschaulichung der Ausführbarkeit der Erfindung dienen. Es wird angemerkt, dass die Erfindung nicht auf diese beispielhaften Ausführungsformen beschränkt ist. Anschauliche Bereiche von IC-Strukturen können lediglich eine einzelne CMOS-IC-Struktur umfassen, obwohl eine tatsächliche integriert Schaltung eine große Anzahl solcher Strukturen aufweisen kann. Die dargestellten MOS-Transistoren gemäß der vorliegenden Erfindung können ähnlich den MOS-Transistoren 111 und 113 sein, die vorangehend beschrieben sind. Verschiedene Schritte in der Herstellung von IC-Strukturen sind bekannt und deshalb im Interesse der Knappheit werden viele herkömmliche Schritte hierin lediglich kurz genannt oder vollständig ausgelassen, ohne bekannte Prozessdetails bereitzustellen.
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Die 2a bis 2g stellen schematisch in Querschnittsansichten Verfahrensschritte dar, die zur Verringerung der vorher genannten Probleme bei der Herstellung von integrierten CMOS-Schaltungsstrukturen (CMOS-IC-Strukturen) gemäß verschiedener Ausführungsformen der vorliegenden Erfindung ausgelegt und verwendet werden. In den Figuren sind lediglich zwei Transistorstrukturen, eine NMOS-Transistorstruktur und eine PMOS-Transistorstruktur dargestellt, obwohl angemerkt wird, dass eine CMOS-IC-Struktur eine große Anzahl von jedem Vorrichtungstyp umfassen kann, wie z. B. Millionen von Transistoren.
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Die Herstellung einer integrierten CMOS-Schaltung 200 beginnt gemäß der Darstellung in 2a mit einem Bereitstellen eines Halbleitersubstrats 202. Das Halbleitersubstrat 202 kann Silizium, Silizium gemischt mit Germanium oder Silizium gemischt mit anderen Elementen sein, wie in der Halbleiterindustrie gebräuchlich ist. Um einer einfachen Darstellung willen wird das Halbleitersubstrat einfach als Halbleiter- oder Siliziumsubstrat bezeichnet. Das Substrat kann ein Vollsubstrat-Silizium-Wafer (wie dargestellt) oder eine Silizium auf Isolator(SOI)-Struktur sein. In einer SOI-Struktur ist das Substrat 202 eine dünne Schicht aus monokristallinem Halbleitermaterial, das von einer isolierenden Schicht getragen wird, die wiederum von einem tragenden Substrat getragen wird.
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Ein PMOS-Bereich 204 wird, wie in 2a dargestellt, in einem Bereich des Halbleitersubstrats 202 gebildet und ein NMOS-Bereich 206 wird in einem anderen Bereich des Halbleitersubstrats 202 gebildet. Die zwei Bereiche 204 und 206 können durch eine elektrische Isolationsstruktur, wie z. B. einen flachen Grabenisolation(shallow trench isolation, STI)-Bereich 208 getrennt sein. In einer SOI-Struktur kann sich der STI-Bereich 208 durch die Halbleiterschicht zu der darunter liegenden isolierenden Schicht erstrecken. Der PMOS-Bereich 204 kann mit Dotierstoffen, die eine N-Typ-Leitfähigkeit bestimmen, dotiert sein, wie z. B. Phosphor oder Arsen, so dass bspw. ein N-Wannenbereich gebildet wird. Es wird jedoch angemerkt, dass der PMOS-Bereich 204 alternativ nicht oder nur leicht dotiert sein kann. Der NMOS-Bereich 206 ist mit einem Dotierstoff dotiert, der eine P-Typ-Leitfähigkeit bestimmt, wie z. B. Bor, so dass bspw. ein P-Wannenbereich gebildet wird. Es wird jedoch angemerkt, dass der NMOS-Bereich 206 alternativ nicht dotiert oder nur leicht dotiert sein kann. Die korrekte Dotierstoffkonzentration und das korrekte Dotierstoffprofil in jedem der Bereiche 206 und 204 kann z. B. durch mehrfache Ionenimplantionsprozesse gebildet werden.
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Die Herstellung von der CMOS-IC 200 wird durch Bilden einer Gateelektrodenstruktur 210 eines PMOS-Transistors 211, der den PMOS-Bereich 204 überlagert, und durch Bilden einer Gateelektrodenstruktur 212 eines NMOS-Transistors 213 fortgesetzt, der den NMOS-Bereich 206 überlagert. Die Gateelektrodenstruktur 210 des PMOS-Transistors 211 umfasst einen Gateisolator 214 und eine leitfähige Gateelektrode 216. Die Gateelektrodenstruktur 212 des NMOS-Transistors 213 umfasst einen Gateisolator 218 und eine leitfähige Gateelektrode 220. Die Gateisolatoren 214, 218 können aus Siliziumdioxid, einem High-k-Isolator (Isolator mit einer Dielektrizitätskonstante größer als 4), einem beliebigen anderen isolierenden Material oder Kombinationen davon sein, die gemäß der zu implementierenden Funktion der integrierten Schaltung ausgewählt sind. Ein Gateisolator kann z. B. aus einer oder mehrer Schichten aus einem isolierenden Material gebildet sein. Die Gateisolatoren 214 und 218 können aus dem gleichen Material sein, was jedoch nicht notwendig ist. Die leitfähigen Gateelektroden 216 und 220 können z. B. aus polykristallinem Silizium, Metall, einem anderen leitfähigen Material oder Kombinationen davon gebildet sein. Auch können die für die leitfähigen Gateelektroden 216 und 220 ausgewählten Materialien gemäß der zu implementierenden Funktion der integrierten Schaltung ausgewählt sein. Die zwei leitfähigen Gateelektroden 216 und 220 können gleiche oder verschiedene Materialien aufweisen.
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Die Herstellung der CMOS-IC 200 wird gemäß einer Ausführungsform durch Bilden einer Ätzmaskenstruktur 224 über dem PMOS-Bereich 204 fortgesetzt, wie in 2c dargestellt ist. Die Ätzmaskenstruktur 224 kann fotolithografisch strukturiert sein. Die Ätzmaskenstruktur 224 kann beispielsweise eine strukturierte Schicht aus abgeschiedenem Oxid- oder Lackmaterial oder einem anderen isolierenden Material sein. Unter Durchführung eines Implantationsprozesses 262 werden Source- und Drainerweiterungsbereiche 232 in Ausrichtung zur Gateelektrodenstruktur 212 im NMOS-Bereich 206 gebildet. Die Source- und Drainerweiterungsbereiche 232 können an den STI-Bereich 208 angrenzen, wie in 2c dargestellt ist. Alternativ oder zusätzlich kann ein Halo-Implantationsprozess durchgeführt werden, um die Schwellspannung und Punch-through-Eigenschaften des herzustellenden NMOS-Transistors 213 einzustellen. Es wird angemerkt, dass ein seitlicher Versatzabstand zwischen Source- und Drainerweiterungsbereichen 232 und/oder Halo-Bereichen (nicht dargestellt) zur Gateelektrodenstruktur 212 durch ein oder mehrere Dummy-Abstandshalter und/oder dünne Abstandshalterschichten (nicht dargestellt) eingestellt werden kann. Der seitliche Versatz der Source- und Drainerweiterungsbereiche 232 kann ferner durch einen nachfolgenden Ausheizprozess angepasst werden, der es den implantierten Dotierstoffen erlaubt, bis zu einem bestimmten Grad unter die Gateelektrodenstruktur 212 zu diffundieren. Es wird angemerkt, dass der PMOS-Bereich 204 vor dem Implantationsprozess 262, der die Source- und Drainerweiterungsbereiche 232 und/oder Halo-Bereiche (nicht dargestellt) im NMOS-Bereich bildet, geschützt ist.
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Nach Bildung von Source- und Drainerweiterungsbereichen 232 und/oder Halo-Bereichen (nicht dargestellt) im NMOS-Bereich 206 wird die Herstellung der CMOS-IC 200 gemäß einer Ausführungsform fortgeführt, wie in 2d dargestellt ist. Eine Maskenstruktur 226 kann über dem NMOS-Bereich 206 durch Fotolithografietechniken gebildet werden, um den NMOS-Bereich 206 während nachfolgender Verarbeitung zu bedecken und zu schützen. Die Maskenstruktur 226 kann z. B. eine strukturierte Schicht aus einem abgeschiedenem Oxid- oder Fotolackmaterial oder anderem isolierenden Material sein. Während die Maskenstruktur 226 den NMOS-Bereich 206 überlagert, kann beispielsweise ein anisotroper Ätzprozess 227, beispielsweise ein reaktiver Ionenätz(RIE)-Prozess, durchgeführt werden, um im PMOS-Bereich 204 in Ausrichtung zu der Gateelektrodenstruktur 210 des PMOS-Transistors 211 Ausnehmungen 228 zu bilden. Es wird angemerkt, dass die Ausnehmungen 228 an den STI-Bereich 208 angrenzen können, wie in 2d gezeigt ist. Die Maskenstruktur 226 bedeckt während des anisotropen Ätzprozesses 227 den NMOS-Transistor 213 und den NMOS-Bereich 206.
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Nach dem Ätzen der Ausnehmungen 228 werden die Ausnehmungen 228 mit Silizium-Germanium-Material gefüllt, um eingebettetes Silizium-Germanium (eSiGe) 240 zu bilden, wie in 2e dargestellt ist, und die Maskenstruktur 226 kann entfernt werden. Silizium-Germanium-Material kann durch einen bekannten selektiven epitaktischen Aufwachsprozess gewachsen werden. In dem selektiven epitaktischen Aufwachsprozess können die Aufwachsbedingungen angepasst werden, so dass das Silizium-Germanium-Material nur auf kristallinem Material wächst. Gemäß einem anschaulichen Beispiel kann eine Schicht 229 aus Silizium-Germanium-Material auf der Gateelektrodenstruktur 210 gebildet werden. Dies stellt jedoch keine Beschränkung der vorliegenden Erfindung dar und alternativ kann die Schicht 229 eine Deckschicht darstellen, so dass kein Silizium-Germanium-Material auf die Gateelektrodenstruktur 210 abgeschieden wird. Das an die Ausnehmung 228 grenzende kristalline Material dient als Keimbildungsort für das Wachstum von einkristallinem Silizium-Germanium. Falls die leitfähige Gateelektrode 216 aus polykristallinem Silizium gebildet ist, dient das polykristalline Silizium als Keimbildungsstelle für die Abscheidung von polykristallinem Silizium-Germanium 240. Da der Aufwachsprozess selektiv ist, wächst kein Silizium-Germanium-Material auf isolierenden Schichten, wie z. B. dem STI-Bereich 208. Es wird angemerkt, dass eSiGe 240 auch nicht dotiert sein kann. Alternativ kann das eSiGe 240 beispielsweise mit Bor-Ionen in-situ dotiert sein.
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Gemäß einigen anschaulichen Ausführungsformen kann eSiGe 240 einen Germanium-Anteil von 2 bis 75% und vorzugsweise von 30 bis 50% und weiter vorzugsweise von 30 bis 40% aufweisen. Gemäß alternativen anschaulichen Ausführungsformen kann der Germanium-Anteil in einem Bereich von 5 bis 30% und vorzugsweise in einem Bereich von 10 bis 25% und weiter vorzugsweise in einem Bereich von 10 bis 20% liegen.
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Es wird angemerkt, dass eSiGe 240 ein gleichförmiges Anteilprofil an Germanium oder alternativ ein variierendes Germanium-Anteilprofil aufweisen kann (ortsabhängige Verteilung des Anteils an Ge über eSiGe 240). In einigen Ausführungsformen mit einem variierenden Germanium-Anteilprofil kann der Germanium-Anteil von eSiGe 240 entlang einer Tiefenrichtung, insbesondere entlang einer Richtung parallel zu einer Normalenrichtung der Substratoberfläche, variieren, um ein gewünschtes Anteilprofil zu bilden, so dass der Germanium-Anteil mit zunehmender Tiefe entlang der Tiefenrichtung zunimmt. Insbesondere kann ein entsprechend variierendes Germanium-Anteilprofil einen vergleichsweise geringen Germanium-Anteil in einer Nähe zu einem oberen Oberflächenniveau des Halbleitersubstrats und einen vergleichsweise hohen Germanium-Anteil in einer Nähe zum Boden der Ausnehmung (228 in 2d) aufweisen.
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In einigen anschaulichen Ausführungsformen hierin kann das variierendes Germanium-Anteilprofil ein abgestuftes Anteilprofil darstellen, z. B. kann eSiGe 240 unterschiedliche Schichten aus Silizium-Germanium aufweisen, wobei jede Schicht aus Silizium-Germanium einen vorbestimmten Anteil von Germanium aufweist. Ein anschauliches abgestuftes Anteilprofil kann z. B. durch einen Zweischichtstapel aus Silizium-Germanium-Schichten gegeben sein, wobei eine erste Schicht aus Silizium-Germanium einen Germanium-Anteil von 25 bis 75% und vorzugsweise von 30 bis 50% und weiter vorzugsweise von 30 bis 40% aufweist, und eine zweite Schicht aus Silizium-Germanium umfassen, die auf der ersten Schicht angeordnet ist, wobei die zweite Schicht aus Silizium-Germanium einen Germanium-Anteil in einem Bereich von 5 bis 30% und vorzugsweise in einem Bereich von 10 bis 25% und weiter vorzugsweise in einem Bereich von 10 bis 20% aufweist. Gemäß einem anschaulichen Beispiel kann die zweite Silizi-um-Germanium-Schicht eine Dicke im Bereich von 1 bis 20 nm oder im Bereich von 5 bis 15 nm oder im Bereich von 5 bis 10 nm oder um die 5 nm aufweisen. Es wird angemerkt, dass andere abgestufte Profile und/oder Dicken umgesetzt sein können, beispielsweise durch Mehrschichtstapel.
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Gemäß einer Ausführungsform können Source- und Drainerweiterungsbereiche 244 gebildet sein, wie in 2f dargestellt ist, wobei die Source- und Drainerweiterungsbereiche 244 in Ausrichtung zu der Gateelektrodenstruktur 210 des PMOS-Transistors 211 im PMOS-Bereich 204 ausgerichtet sind, so dass die Source- und Drainerweiterungsbereiche 244 innerhalb des eingebetteten Silizium-Germaniums eSiGe 240 ausgebildet sind. Es wird angemerkt, dass die Bildung der Source- und Drainerweiterungsbereiche 244 im PMOS-Bereich 204 durch Bilden einer Maskenstruktur 242 über dem NMOS-Bereich 206 erreicht werden kann, der den NMOS-Transistor 213 bedeckt. Die Maskenstruktur 242 kann durch bekannte Fotolithografietechniken gebildet werden. Die Maskenstruktur 242 kann z. B. eine strukturierte Schicht aus einem abgeschiedenen Oxid- oder Fotolackmaterial oder anderem isolierenden Material gebildet sein. Nachfolgend an die Bildung der Maskenstruktur 242 kann ein Implantationsprozess 264 durchgeführt werden, um Source- und Drainerweiterungsbereiche 244 innerhalb des eSiGe 240 im PMOS-Bereich 204 zu bilden. Es wird angemerkt, dass die Source- und Drainerweiterungsbereiche 244 durch den Implantationsprozess 264 unter Verwendung der Gateelektrodenstruktur 210, häufig mit dünnen Seitenwandabstandshaltern (nicht dargestellt), als Implantationsmasken zur Bildung der Source- und Drainerweiterungsbereiche 244 in einer selbstausrichtenden Weise gebildet werden können.
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Die Herstellung der CMOS-IC 200 wird fortgesetzt, wie in 2g dargestellt ist. Nach dem Entfernen der Maskenstruktur 242 über dem NMOS-Bereich 206 können Seitenwandabstandshalter 252 und 254 neben den Gateelektrodenstrukturen 210 und 212 gebildet werden. Gemäß einer Ausführungsform können die Seitenwandabstandshalter 252 und 254 durch Blanket-Abscheidung (blanket deposition) einer Schicht aus Seitenwandabstandshaltermaterial (nicht dargestellt) und nachfolgendem Ätzen mittels eines anisotropen Ätzprozesses gebildet werden.
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Als Nächstes werden im NMOS-Bereich 206 und im PMOS-Bereich 204 Source- und Drainbereiche gebildet. Die Source- und Drainbereiche 246 und 245 können z. B. durch Ionen-Implantationsprozesse gebildet werden. Über den PMOS-Transistor 211 können Source- und Drainbereiche 245 durch Implantieren von Bor-Ionen in den PMOS-Bereich 204 und in und durch das eSiGe 240 gebildet werden. In ähnlicher Weise können Source- und Drainbereiche 246 des NMOS-Transistors 213 durch Implantieren von Phosphor- oder Arsen-Ionen in den NMOS-Bereich 206 gebildet werden. Falls das Halbleitersubstrat 202 ein SOI-Substrat ist, können tiefe Source- und Drainbereiche derart ausgelegt werden, dass sie sich gemäß anschaulicher Ausführungsformen von der Substratoberfläche zu der darunter hegenden Oxidschicht erstrecken. Source- und Drainbereiche 246 des NMOS-Transistors 213 und Source- und Drainbereiche 245 des PMOS-Transistors 211 können in Ausrichtung zu den entsprechenden Seitenwandabstandshaltern 252 und 254 gebildet werden. Es wird angemerkt, dass die Source- und Drainbereiche 246 des NMOS-Transistors 213 und Source- und Drainbereiche 245 des PMOS-Transistors 211 an den STI-Bereich 208 gemäß einigen Ausführungsformen angrenzen können, wie in 2g dargestellt ist.
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Weitere Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die 3a bis 3e beschrieben. 3a stellt einen CMOS-IC 300 während Verarbeitungsphasen nachfolgend der Verarbeitung der CMOS-IC 200 dar, die in 2b gezeigt ist. Nach dem Bilden einer Gateelektrodenstruktur 313 eines PMOS-Transistors 311 in einem PMOS-Bereich 304 und einer Gateelektrodenstruktur 312 eines NMOS-Transistors 313 in einem NMOS-Bereich 306 werden Source- und Drainerweiterungsbereiche 332 und 344 entsprechend im PMOS-Bereich 304 und im NMOS-Bereich 306 in Ausrichtung zu den entsprechenden Gateelektrodenstrukturen 310 und 312 und einem STI-Bereich 308 gebildet, wie in 3a gezeigt ist. Alternativ oder zusätzlich können Halo-Bereiche (nicht dargestellt) im NMOS-Bereich 306 und/oder dem PMOS-Bereich 304 gebildet werden, um die Schwellenspannung und Punch-through einzustellen.
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Gemäß einiger anschaulicher Ausführungsformen kann die Bildung von Source- und Drainerweiterungsbereichen 332 und 344 durch Bilden einer ersten Maskenstruktur über dem PMOS-Bereich 304 oder dem NMOS-Bereich 306 zum Maskieren eines ersten Bereichs und Unbedecktlassens eines zweiten Bereichs (so dass der zweite Bereich freiliegt), Durchführen eines ersten Implantationsprozesses zum Bilden Source- und Drainerweiterungsbereichen im zweiten Bereich, Entfernen der Maskenstruktur, die den ersten Bereich bedeckt, Bilden einer zweiten Maskenstruktur über dem zweiten Bereich zum Bedecken des zweiten Bereichs und Umbedecktlassen des ersten Bereichs (dass der erste Bereich freiliegt), Durchführen eines zweiten Implantationsprozesses zum Bilden von Source- und Drainerweiterungsbereichen im ersten Bereich und Entfernen der Maskenstruktur über dem zweiten Bereich gebildet werden. Es wird angemerkt, dass eine entsprechende Prozesssequenz zum Implantieren von Halo-Bereichen (nicht dargestellt) zusätzlich oder alternativ durchgeführt werden kann.
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In 3a ist eine anschauliche Ausführungsform dargestellt, die eine Maskenstruktur 326 zeigt, welche über dem NMOS-Bereich 306 nach dem Bilden von Source- und Drainerweiterungsbereichen 332 und 344 im NMOS-Bereich 306 gebildet wird, wie vorangehend beschrieben ist, wobei die Maskenstruktur 326 den NMOS-Transistor 313 bedeckt und den PMOS-Transistor 302 unbedeckt lässt, so dass der PMOS-Transistor 302 freiliegt. Die Maskenstruktur 326 kann mittels fotolithografischer Techniken gebildet werden. Es wird angemerkt, dass die Maskenstruktur 326 beispielsweise eine strukturierte Schicht aus abgeschiedenem Oxid- oder Fotolackmaterial oder ein anderes isolierendes Material sein kann. Nach dem Bilden der Maskenstruktur 326 wird ein Implantationsprozess 364 zum Bilden von Source- und Drainerweiterungsbereichen 344 im PMOS-Bereich 304 durchgeführt. Es wird angemerkt, dass die Source- und Drainerweiterungsbereiche 344 im PMOS-Bereich 304 bezüglich der Gateelektrodenstruktur 310 des PMOS-Transistors 311 ausgerichtet sind und an den STI-Bereich 308 angrenzen.
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Die Herstellung der CMOS-IC 300 wird mit einer Bildung von Seitenwandabstandshaltern an den Gateelektrodenstrukturen 310 und 312 des PMOS-Transistors 311 und des NMOS-Transistors 313 fortgesetzt. Gemäß einer anschaulichen Ausführungsform werden Seitenwandabstandshalter durch Abscheiden eines Seitenwandabstandshaltermaterials 323 über dem PMOS-Bereich 304 und dem NMOS-Bereich 306 gebildet. 3b zeigt den CMOS-IC 300, nach dem ein entsprechender Abscheidungsprozess (nicht dargestellt) durchgeführt wurde. Das Seitenwandabstandshaltermaterial kann aus einem Oxid, Nitrid oder einem anderen geeigneten Isolator gebildet und kann ferner durch einen Blanket-Abscheidungsprozess gemäß der anschaulichen Ausführungsform, die in 3b gezeigt ist, gebildet werden.
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Die Herstellung der CMOS-IC 300 wird gemäß einer anschaulichen Ausführungsform mittels Durchführen eines Ätzprozesses 327 zum Bilden von Seitenwandabstandshaltern 322 auf den Seitenwänden der Gateelektrodenstruktur 310 des PMOS-Transistors 311 fortgeführt, wie in 3c dargestellt ist. Die Seitenwandabstandshalter 322 können unter Durchführen eines anisotropen Ätzprozesses, wie z. B. eines reaktiven Ionenätzens (RIE), nach einem Blanket-Abscheidungsprozess gebildet werden, wie in den 3a und 3b dargestellt ist. Obwohl 3c einen einzigen Seitenwandabstandshalter 322 an jeder Seite der Gateelektrodenstruktur 310 des PMOS-Transistors 311 zeigt, ist zu verstehen, dass verschiedene Prozessimplementierungen einen oder mehrere separate Abstandshalter und eine entsprechende Anzahl individueller Seitenwandabstandshalter erfordern können. Während eines Ätzens der Seitenwandabstandshalter 322 kann das Seitenwandabstandshaltermaterial 323, das den NMOS-Bereich 306 überlagert, von einem Ätzen durch den Ätzprozess 327 mittels einer strukturierten Ätzmaske 326 geschützt sein. Die strukturierte Ätzmaske 326 kann durch Fotolithografietechniken gebildet werden. Es wird angemerkt, dass die strukturierte Ätzmaske 326 z. B. eine strukturierte Schicht aus abgeschiedenem Oxid- oder Fotolack oder anderen isolierendem Material sein kann.
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Im PMOS-Bereich 304 können gemäß dieser Ausführungsform Ausnehmungen 328 nachfolgend unter Verwendung der Gateelektrodenstruktur 310 und dessen zugehöriger Seitenwandabstandshalter 322 und dem STI-Bereich 308 als einer Ausrichtungsstruktur gebildet werden. Es wird angemerkt, dass die strukturierte Ätzmaske 326 den NMOS-Bereich 306 während des Ausnehmungsätzprozesses 327 schützt, wie in 3c dargestellt ist.
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Nach dem Ätzen der Ausnehmungen 328 wird die Ätzmaske 326 entfernt und die Ausnehmungen 328 werden mit einem Silizium-Germanium-Material zum Bilden von eingebettetem Silizium-Germanium (eSiGe) 328 gefüllt, wie in 3d dargestellt ist. Gemäße einiger anschaulicher Ausführungsformen hierin kann das eSiGe 328 durch einen selektiven epitaktischen Aufwachsprozess gebildet werden, wie bekannt ist. In dem selektiven epitaktischen Aufwachsprozess können die Aufwachsbedingungen angepasst werden, so dass Silizium-Germanium (SiGe) lediglich auf kristallinem Material aufwächst. Gemäß einem anschaulichen Beispiel kann eine Schicht 329 aus Silizium-Germanium-Material auf der Gateelektrodenstruktur 310 gebildet werden. Dies stellt keine Beschränkung der vorliegenden Erfindung dar, und alternativ kann die Schicht 329 eine Deckschicht darstellen, so dass kein Silizium-Germanium-Material auf der Gateelektrodenstruktur 310 abgeschieden wird. Das die Ausnehmung 328 begrenzende kristalline Material dient als Keimbildungsort für das Aufwachsen von einkristallinem Silizium-Germanium. Falls die leitfähige Gateelektrode 316 der Gateelektrodenstruktur 310 aus einem polykristallinem Silizium-Material gebildet ist, dient das polykristalline Silizium als Keimbildungsort für die Abscheidung von polykristallinem Silizium-Germanium-Material. Da der Aufwachsprozess selektiv ist, wächst kein Silizium-Germanium-Material auf isolierenden Schichten auf, wie z. B. auf Seitenwandabstandshaltern 322, dem verbleibendem Bereich aus Seitenwandabstandshaltermaterial 323, das den NMOS-Bereich 306 überlagert, und dem STI-Bereich 308. Es wird angemerkt, dass eSiGe 328 nicht unbedingt dotiert ist oder alternativ in-situ dotiert sein kann, beispielsweise mit Bor-Ionen.
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Es wird angemerkt, dass die Ausnehmungen 328 und nachfolgend eSiGe 328, das in den Ausnehmungen 328 gebildet ist, hinsichtlich dem Halbleitersubstrat 302 ausgerichtet ist, weshalb Bereich der Source- und Drainerweiterungsbereiche 344 im PMOS-Bereich 304, die bezüglich der Gateelektrodenstruktur 310 des PMOS-Transisitors 311 ausgerichtet sind, unter der Gateelektrodenstruktur 310 verbleiben, wie in den 3c und 3d dargestellt ist. Ferner wird angemerkt, dass die Source- und Drainerweiterungsbereiche 344 im PMOS-Bereich 304 die Gatelänge des PMOS-Transistors 311 einstellen können.
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Das in den Ausnehmungen 328 (3c) gebildete eSiGe 328 ist bezüglich der Gateelektrodenstruktur 310 des PMOS-Transistors 311 ausgerichtet und an den Enden eines Kanalbereichs 330 des PMOS-Transistors 311 ausgebildet, der unterhalb der Gateelektrodenstruktur 310 des PMOS-Transistors 311 angeordnet ist. Silizium-Germanium-Material weist eine größere Gitterkonstante auf als das umgebende Silizium-Material und folglich übt das eSiGe 328 eine seitliche Druckverspannung auf den Kanalbereich 330 aus. Die seitliche Druckverspannung auf den Kanalbereich 330 des PMOS-Transistors 311 erhöht die Beweglichkeit der Majoritätsladungsträger (Löcher) im Kanalbereich 330 und dient folglich zur Verbesserung des Leistungsvermögens des Transistors.
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Gemäß einigen anschaulichen Ausführungsformen kann eSiGe 328 einen Germanium-Anteil von 25 bis 75% und vorzugsweise von 30 bis 50% und weiter vorzugsweise von 30 bis 40% aufweisen. Gemäß alternativen anschaulichen Ausführungsformen kann der Germanium-Anteil in einem Bereich von 5 bis 30% und vorzugsweise in einem Bereich von 10 bis 25% und weiter vorzugsweise in einem Bereich von 10 bis 20% liegen.
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Es wird angemerkt, dass das eSiGe 328 ein gleichförmiges Germanium-Anteilprofil oder alternativ ein variierendes Germanium-Anteilprofil aufweisen kann. In Ausführungsformen mit einem variierenden Germanium-Anteilprofil kann der Germanium-Anteil von eSiGe 328 entlang einer Tiefenrichtung (entlang einer Richtung parallel zu einer normalen Richtung der Substratoberfläche) variieren, so dass ein gewünschtes Anteilprofil gebildet wird. Entsprechend nimmt der Germanium-Anteil mit zunehmender Tiefe entlang der Tiefenrichtung zu. Insbesondere kann ein entsprechend variierendes Germanium-Anteilprofil einen vergleichsweise geringen Germanium-Anteil in einer Nähe zu einem oberen Oberflächenniveau des Halbleitersubstrats und einen vergleichsweise hohen Germanium-Anteil am Boden der Ausnehmung (328 in 3c) aufweisen.
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In einigen anschaulichen Ausführungsformen hierin kann das variierende Germanium-Anteilprofil ein abgestuftes Anteilprofil darstellen, z. B. kann eSiGe 328 im Wesentlichen unterschiedliche Schichten aus Silizium-Germanium aufweisen, wobei jede Schicht aus Silizium-Germanium einen vorbestimmten Anteil von Germanium aufweist. Ein anschauliches abgestuftes Anteilprofil kann beispielsweise durch einen Zweischichtstapel aus Silizium-Germanium-Schichten gebildet sein, wobei eine erste Schicht aus Silizium-Germanium einen Germanium-Anteil von 25 bis 75% und vorzugsweise von 30 bis 50% und weiter vorzugsweise von 30 bis 40% aufweist, und eine zweite Schicht aus Silizium-Germanium aufweist, die auf der ersten Schicht angeordnet ist, wobei die zweite Schicht aus Silizium-Germanium einen Germanium-Anteil in einem Bereich von 5 bis 30% und vorzugsweise in einem Bereich von 10 bis 25% und weiter vorzugsweise in einem Bereich von 10 bis 20% aufweist. Gemäß einem anschaulichen Beispiel kann die zweite Silizium-Germanium-Schicht eine Dicke in einem Bereich von 1 bis 20 nm oder im Bereich von 5 bis 15 nm oder im Bereich 5 bis 10 nm oder ca. 5 nm aufweisen. Es wird angemerkt, dass andere abgestufte Profile und/oder Dicken ausgebildet sein können, beispielsweise durch Mehrschichtstapel.
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Gemäß einigen anschaulichen Ausführungsformen können der Seitenwandabstandshalter 322 und der verbleibende Bereich von Seitenwandabstandshalter bildendem Material 323 nach dem Bilden von eSiGe 328 entfernt werden. In diesem Fall kann der Seitenwandabstandshalter 322 als ein Dummy-Seitenwandabstandshalter betrachtet werden. Dies stellt keine Beschränkung der vorliegenden Erfindung dar und es wird angemerkt, dass der Seitenwandabstandshalter 322 neben den Gateelektrodenstrukturen 310 und 312 verbleiben kann.
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In Ausrichtung mit den Gateelektrodenstrukturen 310 und 312 im PMOS-Bereich 304 und im NMOS-Bereich 306 können nachfolgend Source- und Drainbereiche gebildet werden, wie in 3e dargestellt ist. Gemäß einigen anschaulichen Ausführungsformen können die Source- und Drainbereiche beispielsweise durch geeignete Ionenimplantationsprozesse gebildet werden. Hinsichtlich des PMOS-Transistors 311 können die Source- und Drainbereiche 332 durch Implantieren von Bor-Ionen in den PMOS-Bereich 304 und in und durch eSiGe 328 gebildet werden. In ähnlicher Weise können Source- und Drainbereiche 333 des NMOS-Transistors 313 durch Implantieren von Phosphor- oder Arsen-Ionen in den NMOS-Bereich 306 gebildet werden. Die Source- und Drainbereiche 332 und 333 des PMOS-Transistors 311 und des NMOS-Transistors 313 sind zu den Source- und Drainerweiterungsbereichen 344 und 332 (3d) ausgerichtet. Es wird angemerkt, dass tiefe Source- und Drainbereiche durch zusätzliche Ionenimplantationen unter Verwendung der Gateelektrodenstrukturen 310 und 312 zusammen mit zusätzlichen Seitenwandabstandshaltern 334 als Ionenimplantationsmasken gebildet werden können. Wie zuvor können die Seitenwandabstandshalter 334 durch eine Blanket-Abscheidung einer Schicht aus Seitenwandabstandshalter bildendem Material und anschließendem Ätzen mittels eines anisotropen Ätzprozesses gebildet werden. Es wird angemerkt, dass der Seitenwandabstandshalter 334 und zusätzlich oder alternativ mit Bezug auf den Seitenwandabstandshalter 322 gebildet werden kann, wie in 3c dargestellt ist. In Fällen, in denen die Seitenwandabstandshalter 334 zusätzlich gebildet werden, können die Seitenwandabstandshalter 334 auf dem Seitenwandabstandshalter 322 gebildet werden. Falls das Halbleitersubstrat 302 ein SOI-Substrat ist, können die tiefen Source- und Drainbereiche der Transistorstrukturen vorgesehen sein, so dass sie sich von der Substratoberfläche zu der darunter liegenden Oxidschicht erstrecken.
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Die vorliegende Erfindung stellt anschauliche Ausführungsformen bereit, die mit Bezug auf die Figuren beschrieben sind, welche IC-Strukturen mit einem PMOS-Bereich und einem NMOS-Bereich darstellen, die durch einen STI-Bereich getrennt sind. Es wird angemerkt, dass dies lediglich zu anschaulichen Zwecken ist und keine Beschränkung der vorliegenden Erfindung und der entsprechend beschriebenen Ausführungsformen darstellt. IC-Strukturen können auch keinen entsprechenden STI-Bereich aufweisen oder PMOS-Bereiche und NMOS-Bereiche, wie beschrieben sind, können auch nicht nebeneinander, sondern stattdessen mit Abstand zueinander angeordnet sein, so dass ein oder mehrere weitere Transistorbereiche dazwischen angeordnet sind.
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In der vorliegenden Beschreibung sind einige anschauliche Ausführungsformen bezüglich eines selektiven Aufwachsens von Silizium-Germanium-Material beschrieben. Dies stellt keine Beschränkung der vorliegenden Erfindung dar und es wird angemerkt, dass Germanium auch alternativ implantiert werden kann. Ein Implantieren von Germanium kann ein Germanium-Anteilprofil ermöglichen, das einen mehr oder weniger stetig variierenden Germanium-Anteil aufweist oder das gewünschte Anteilwerte bei bestimmten Tiefen implementiert werden können, wenn geeignete Implantationsenergien mit geeignet scharfen Energieverteilungen verwendet werden.
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Es wird angemerkt, dass die vorliegende Beschreibung Verfahren zum Bilden einer integrierten CMOS-Schaltungsstruktur und eine Halbleitervorrichtungsstruktur bereitstellt, die einen geringeren Verlust an aktivem Silizium um die PMOS-Transistor-Gateelektrodenstruktur zeigt oder sogar jeglichen Verlust an aktivem Silizium um die PMOS-Transistor-Gateelektrodenstruktur vermeidet. Folglich kann der parasitäre Widerstand des entsprechend hergestellten CMOS-Transistors verringert und die Schaltgeschwindigkeit erhöht werden. Dies ist für Transistor-Strukturen von Vorteil, die Gatelängen kleiner 50 nm oder kleiner 30 nm aufweisen. Beispielsweise sind in beispielhaften Ausführungsformen Transistoren mit Gatelängen von 45 nm oder weniger, alternativ 32 nm oder weniger, alternativ 28 nm oder weniger, alternativ 21 nm, vorgesehen.
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Es wird angemerkt, dass einige Ausführungsformen der vorliegenden Erfindung CMOS-Herstellungsflows vorschlagen, in welchen ein Einbetten von Silizium-Germanium-Material zu einer späteren Position verschoben werden, insbesondere nach einem Implantieren von Source- und Drainerweiterungsbereichen und/oder Halo-Bereichen im NMOS-Transistor. Folglich kann die Anzahl von Implantationen und konsequenterweise die Anzahl von Ablöse- und Reinigungsprozessen, denen die PMOS-Transistoren mit eingebetteten Silizium-Germanium ausgesetzt sind, verringert und die Anzahl an Materialverlust im eingebetteten Silizium-Germanium verringert werden, wenn nicht sogar vermieden. Es wird angemerkt, dass abhängig vom Entwurf der herzustellenden Vorrichtung die implementierte Schaltung nicht unbedingt eine Art von Logikschaltung, wie z. B. einen SRAM aufweisen kann, sondern auch andere Logikvorrichtungen, wie z. B. Vorrichtungen mit dickem Gateoxid für Eingabe/Ausgabeanwendungen und spezielle Vorrichtungen mit geringeren oder höheren Schwellenspannungen, sogenannte Niedrig-Vth- oder Hoch-Vth-Transistoren usw. umfassen können. Gemäß einigen anschaulichen Beispielen können Vorrichtungen mit einem dicken Gateoxid als erstes verarbeitet werden und dann SRAM-Vorrichtungen und/oder spezielle Vorrichtungen können dann verarbeitet werden. Folglich wird die tatsächliche Anzahl von Implantationen, die in typischen CMOS-Herstellungsflows durchgeführt werden, und welche zwischen 6 und 10 unterschiedliche Implantationsprozesse für Source- und Drainerweiterungs/Halo-Implantationen durchgeführt werden, denen Silizium-Germanium-Material ausgesetzt ist, im Wesentlichen gegenüber typischen CMOS-Herstellungsflows verringert werden. Gemäß einiger anschaulicher Beispiele der vorliegenden Erfindung kann Silizium-Germanium-Material von 0 bis 3 oder 4 Maskierungsprozessen ausgesetzt sein.
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Es wird angemerkt, dass Ausführungsformen der vorliegenden Erfindung auf eine Vielzahl von Schaltungsentwürfen anwendbar sind, die auf Chips umzusetzen sind. Anschauliche Schaltungsentwürfe können SRAM-Vorrichtungen und/oder Vorrichtungen mit dickem Gateoxid und/oder spezielle Vorrichtungen mit hoher oder niedriger Schwellenspannung, sogenannte Niedrig-Vth- oder Hoch-Vth-Transistoren usw. umfassen. Es wird angemerkt, dass es vorteilhaft ist, die Implantation von Source- und Drainerweiterungsbereichen und/oder Halo-Bereichen der am meisten kritischen Logikvorrichtungen, wie z. B. High-Performance-Logikvorrichtungen, als letzten Schritt vorzusehen und die weniger kritischen, wie z. B. Implantationen bei dickem Oxid, erst durchzuführen, da dann der Verlust an Dotierung, der mit dem Verlust an aktivem Silizium auftritt, geringer wird.
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Die vorliegende Erfindung stellt Verfahren zum Bilden von integrierten CMOS-Schaltungsstrukturen bereit, wobei die Verfahren ein Durchführen eines ersten Implantationsprozesses zum Durchführen eines Halo-Implantationsprozesses und/oder eines Source- und Drainerweiterungs-Implantationsprozesses in einem Bereich eines Halbleitersubstrats und ein anschließendes Bilden eines Verspannungsbereichs in einem anderen Bereich des Halbleitersubstrats umfasst, wobei der Verspannungsbereich bei einer höheren Rate geätzt wird, wenn dieser einer Ätzchemie ausgesetzt ist, als benachbartes Silizium-Substrat, während es der Ätzchemie ausgesetzt ist. Es wird angemerkt, dass eine Ätzrate mit Bezug auf eine Beziehung zwischen der Menge an durch einen Ätzprozess entferntem Material und einem Zeitintervall während der Entfernung der Menge an Material in dem Ätzprozess festgelegt sein kann. In speziellen anschaulichen Ausführungsformen hierin ist der Verspannungsbereich in einem PMOS-Bereich des Halbleitersubstrats gebildet.
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Es wird angemerkt, dass die vorliegende Erfindung eine sehr einfache Modifizierung vorhandener CMOS-Herstellungsflows vorschlägt, die eine wertvolle Verbesserung gegenwärtiger integrierter Schaltungsstrukturen und zukünftiger integrierter Schaltungsstrukturen ermöglicht, da der vorgeschlagene Herstellungsflow mit dem herkömmlichen Herstellungsflow nach der Spacer-1-Bildung identisch ist. Ein Herstellungsflow, wie er z. B. mit Bezug auf die vorliegende Erfindung beschrieben ist, zeigt folglich eine gute Kompatibilität mit herkömmlichen Prozessflows und kann demzufolge sehr leicht in herkömmliche Prozessflows eingeführt werden. Es wird angemerkt, dass in einigen anschaulichen Ausführungsformen die mit Bezug auf die Figuren beschriebenen Prozesse bei Durchführung eines finalen Aktivierungsausheizprozesses fortgesetzt werden können, beispielsweise mittels eines schnellen thermischen Ausheizens (rapid thermal anneal, RTA)-Prozesses und eines Silizidierungs- und Kontaktbildungsprozesses und/oder weiterer herkömmlicher Prozessflows.