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Gebiet der vorliegenden Offenbarung
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Im
Allgemeinen betrifft die vorliegende Offenbarung die Herstellung
integrierter Schaltungen und betrifft insbesondere Transistoren
mit verformten Kanalgebieten unter Anwendung eingebetteter Halbleitermaterialien,
um die Ladungsträgerbeweglichkeit in
den Kanalgebieten und der Transistoren zu erhöhen.
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Beschreibung des Stands der
Technik
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Die
Herstellung komplexer integrierter Schaltungen erfordert das Bereitstellen
einer großen
Anzahl an Transistorelementen, die das wesentliche Schaltungselement
für komplexe
Schaltungen repräsentieren.
Beispielsweise sind bis zu mehrere 100 Millionen Transistoren in
gegenwärtig
verfügbaren komplexen
integrierten Schaltungen enthalten. Im Allgemeinen wird eine Vielzahl
von Prozesstechnologien aktuell eingesetzt, wobei für komplexe
Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen,
die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen
auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit
und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. In CMOS-Schaltungen
werden komplementäre
Transistoren, d. h. p-Kanaltransistoren
und n-Kanaltransistoren, zur Herstellung von Schaltungselementen,
etwa Invertern oder anderen Logikgattern verwendet, um sehr komplexe
Schaltungsanordnungen zu gestalten, etwa CPU's, Speicherchips und dergleichen. Während der
Herstellung komplexer integrierter Schaltungen unter Anwendung der
CMOS-Technologie werden Transistoren, d. h. n-Kanaltransistoren
und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine
kristalline Halbleiterschicht aufweist. Ein MOS-Transistor oder allgemein
ein Feldeffekttransistor enthält,
unabhängig
davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte
pn-Übergänge, die
durch eine Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten
Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem
Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d.
h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode
gesteuert, die in der Nähe
des Kanalgebiets ausgebildet und von diesem durch eine dünne isolierende
Schicht getrennt ist. Die Leitfähigkeit
des Kanalge biets beim Aufbau eines leitenden Kanals auf Grund des
Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch
als Kanallänge
bezeichnet wird. Somit ist die Verringerung der Kanallänge – und damit
verknüpft
die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium,
um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen
zu erreichen.
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Die
ständige
Verringerung der Transistorabmessungen beinhaltet jedoch eine Reihe
damit verknüpfter
Probleme, die es zu lösen
gilt, um nicht in unerwünschter
Weise die Vorteile aufzuheben, die durch das stetige Verringern
der Kanallänge
von MOS-Transistoren gewonnen werden. Z. B. sind sehr aufwendige
Dotierstoffprofile in vertikaler Richtung sowie in lateraler Richtung
in den Drain- und Sourcegebieten erforderlich, um den geringen Schichtwiderstand
und Kontaktwiderstand in Verbindung mit einer gewünschten
Kanalsteuerbarkeit zu erreichen. Des weiteren muss das Gatedielektrikumsmaterial
an die reduzierte Kanallänge
angepasst werden, um die erforderliche Kanalsteuerbarkeit beizubehalten.
Jedoch besitzen einige Mechanismen zum Beibehalten einer hohen Kanalsteuerbarkeit
auch einen negativen Einfluss auf die Ladungsträgerbeweglichkeit in dem Kanalgebiet
des Transistors, wodurch die Vorteile teilweise aufgehoben werden,
die durch die Verringerung der Kanallänge erreicht werden.
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Da
die kontinuierliche Größenverringerung der
kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassung
und möglicherweise
die Neuentwicklung sehr komplexer Prozesstechniken notwendig macht
und möglicherweise
auch zu einem weniger ausgeprägten
Leistungszuwachs auf Grund einer Beeinträchtigung der Beweglichkeit
beiträgt, wurde
vorgeschlagen, die Kanalleitfähigkeit
der Transistorelemente durch Erhöhen
der Ladungsträgerbeweglichkeit
in dem Kanalgebiet bei einer vorgegebenen Kanallänge zu verbessern, wodurch
eine Leistungssteigerung möglich
ist, die vergleichbar ist mit dem Voranschreiten zu einem Technologiestandard, der
ansonsten extrem kleine kritische Abmessungen erfordern würde, wobei
jedoch viele der Prozessanpassungen, die mit der Bauteilskalierung
verknüpft sind,
vermieden oder zumindest zeitlich hinausgeschoben werden.
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Ein
effizienter Mechanismus zum Erhöhen der
Ladungsträgerbeweglichkeit
ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem
beispielsweise eine Zugverspannung oder eine kompressive Verspannung
in der Nähe
des Kanalgebiets hervorgerufen wird, um damit eine entsprechende Verformung
in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit
für Elektronen bzw.
Löcher
führt.
Beispielsweise erhöht
das Erzeugen einer Zugverformung in dem Kanalgebiet für eine standardmäßige Kristallkonfiguration
des aktiven Siliziummaterials, d. h. für eine (100) Oberflächenorientierung
für eine
Orientierung der Kanallänge
entlang der <110> Richtung, die Beweglichkeit
von Elektronen, was sich wiederum direkt in einer entsprechenden
Zunahme der Leitfähigkeit
ausdrückt.
Andererseits erhöht
eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit
von Löchern,
wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen einer
Verspannungs- bzw. Verformungstechnik in den Herstellungsablauf
für integrierte
Schaltungen ist ein äußerst vielversprechender
Ansatz, da verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet
werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente
ermöglicht,
ohne dass teuere Halbleitermaterialien erforderlich sind, wobei
auch viele der gut etablierten Fertigungstechniken weiterhin eingesetzt
werden können.
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Folglich
wurde vorgeschlagen, beispielsweise ein Silizium/Germanium-Material
in der Nähe
des Kanalgebiets einzubauen, um eine kompressive Verspannung hervorzurufen,
die zu einer entsprechenden Verformung führt. Beim Herstellen des Si/Ge-Materials
werden die Drain- und Sourcegebiete der PMOS-Transistoren selektiv
abgesenkt, um Aussparungen zu bilden, während die NMOS-Transistoren
maskiert sind, und nachfolgend wird das Silizium/Germanium-Material
selektiv in den Aussparungen des PMOS-Transistors durch epitaktisches Aufwachsen
hergestellt.
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Obwohl
diese Technik deutliche Vorteile im Hinblick auf eine Leistungssteigerung
von p-Kanaltransistoren
und somit des gesamten CMOS-Bauelements aufweist, zeigt es sich,
dass in modernen Halbleiterbauelementen mit einer großen Anzahl
an Transistorelementen eine relative Variabilität des Bauteilleistungsverhaltens
beobachtet werden kann, dass mit der zuvor beschriebenen Technik
zum Einbauen einer verformten Silizium/Germanium-Legierung in den Drain- und Sourcegebieten
von p-Kanaltransistoren verknüpft
ist, insbesondere, wenn der Abstand des Silizium/Germanium-Materials
von dem Kanalgebiet verringert werden soll, um die schließlich erreichte
Verformung zu erhöhen,
wie dies nachfolgend detaillierter mit Bezug zu den 1a bis 1e erläutert ist.
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1a zeigt
schematisch eine Querschnittsansicht eines konventionellen Halbleiterbauelements 100 mit
einem p-Kanaltransistor 150a und einem n-Kanaltransistor 150b,
wobei das Leistungsverhalten des Transistors 150a auf der
Grundlage einer verformten Silizium/Germanium-Legierung verbessert werden
soll, wie dies zuvor erläutert
ist. Das Halbleiterbauelement 100 umfasst ein Substrat 101,
etwa ein Siliziumsubstrat, das darauf ausgebildet eine vergrabene
isolierende Schicht 102 aufweisen kann. Des weiteren ist
eine kristalline Siliziumschicht 103 auf der vergrabenen
isolierenden Schicht 102 gebildet, wodurch eine SOI-(Silizium-auf-Isolator-)Konfiguration
erzeugt wird. Eine SOI-Konfiguration ist im Hinblick auf das gesamte
Transistorleistungsverhalten vorteilhaft, da beispielsweise die
parasitäre pn-Übergangskapazität der Transistoren 150a, 150b im
Vergleich zu einer Vollsubstratkonfiguration kleiner ist, d. h.
im Vergleich zu einer Konfiguration, in der eine Dicke der Siliziumschicht 103 deutlich
größer ist
als eine vertikale Erstreckung der Transistoren 150a, 150b in
der Schicht 103. Die Transistoren 150a, 150b sind
in und über
entsprechenden „aktiven” Gebieten,
die allgemein als 103a, 103b bezeichnet sind,
hegerstellt, wobei die aktiven Gebiete durch eine Isolationsstruktur 104,
etwa eine flache Grabenisolation, getrennt sein können. In
der gezeigten Fertigungsphase enthalten die Transistoren 150a, 150b eine
Gateelektrodenstruktur 151, die als eine Struktur zu verstehen
ist, die ein leitendes Elektrodenmaterial 151, das die
eigentliche Gateelektrode repräsentiert,
und das auf einer Gateisolationsschicht 151b gebildet ist,
wodurch das Gateelektrodenmaterial 151a elektrisch von
einem Kanalgebiet 152 getrennt ist, das innerhalb der zugehörigen aktiven
Gebiete 103a, 103b angeordnet ist. Des weiteren
umfassen die Gateelektrodenstrukturen 151 eine Deckschicht 151c,
die beispielsweise aus Siliziumnitrid aufgebaut ist. Eine Abstandshalterstruktur 105 ist
an Seitenwänden
der Gatelektrodenstruktur 151 in dem Transistor 150a gebildet,
wodurch in Verbindung mit der Deckschicht 151c das Gateelektrodenmaterial 151 eingekapselt
wird. Andererseits ist eine Maskenschicht 105a über dem
Transistor 150b gebildet, wodurch das entsprechende Gateelektrodenmaterial 151a eingekapselt
wird und auch das aktive Gebiet 103b abgedeckt wird. Ferner
ist eine Maske 106, etwa eine Lackmaske und dergleichen,
so gebildet, dass die Maskenschicht 105a abgedeckt ist,
während
der Transistor 150a frei liegt.
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Das
in 1a gezeigte konventionelle Halbleiterbauelement 100 kann
auf der Grundlage der folgenden Prozessstrategie hergestellt werden.
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Die
aktiven Gebiete 103a, 103b werden auf der Grundlage
der Isolationsstruktur 104 definiert, das unter Anwendung
gut etablierter Photolithographie-, Ätz-, Abscheide- und Einebnungstechniken hergestellt
wird. Danach wird der grundlegende Dotierstoffpegel in den jeweiligen
aktiven Gebieten 103a, 103b etwa durch Impiantationsprozesse
erzeugt, die auf der Grundlage eines geeigneten Maskierungsschemas
ausgeführt
werden. Als nächstes werden
die Gatelektrodenstrukturen 151 unter Anwendung komplexer
Lithographie- und Strukturierungsabläufe hergestellt, um das Gateelektrodenamterial 151a und
die Gateisolationsschicht 151b zu erhalten, wobei auch
die Deckschicht 151c strukturiert wird. Daraufhin wird
die Maskenschicht 105a abgeschieden, beispielsweise durch
gut bekannte CVD-(chemische
Dampfabscheide-)Techniken bei geringem Druck, wodurch Siliziumnitrid
gebildet wird, möglicherweise
mit einem Siliziumdioxidmaterial als eine Ätzstoppbeschichtung. Die CVD-Techniken
bei geringem Druck können,
obwohl sie für
ein hohes Maß an
Steuerbarkeit sorgen, dennoch eine gewisse Ungleichmäßigkeit über das
Substrat 101 hinweg einführen, was zu einer größeren Dicke
an dem Substratrand im Vergleich zum Mittelpunkt des Substrats führt. Beim
Herstellen der Maske 106 und beim Aussetzen des Bauelements 100 der
Einwirkung einer anisotropen Ätzumgebung
zur Herstellung der Abstandshalterstruktur 105 aus der
zuvor abgeschiedenen Maskenschicht 105a wird somit ein
gewisser Grad an Ungleichmäßigkeit
der resultierenden Breite 105w hervorgerufen, was beispielsweise
zu einer geringfügigen
Dicke am Rand des Substrats 101 im Vergleich zu zentralen
Bereichen des Substrats 101 führen kann. Da die Abstandshalterstruktur 105 im Wesentlichen
einen lateralen Abstand einer in dem aktiven Gebiet 103 durch
anisotropes Ätztechniken zu
bildenden Aussparung definiert, kann auch der entsprechende laterale
Abstand entsprechend den Ungleichmäßigkeiten geringfügig variieren,
die durch das Abscheiden der Maskenschicht 10d5a und das Ausführen des
nachfolgenden anisotropen Ätzprozesses
eingeführt
werden. Andererseits wird in aufwendigen Anwendungen ein lateraler
Abstand einer entsprechenden verformten Silizium-Germanium-Legierung
im Hinblick auf die Erhöhung
der Gesamtverformung in dem benachbarten Kanalgebiet 152 verringert,
wodurch die Breite 105w verringert werden muss, um das
verformte Silizium/Germanium-Legierungsmaterial
näher an
dem Kanalgebiet 152 anzuordnen. Typischerweise erhöht sich
die Verformung in dem Kanalgebiet 152 in überproportionaler
Weise bei einer Verringerung der Breite 105w, so dass in aufwendigen
Prozessstrategien mit dem Ziel, eine moderat geringe Breite 105w zu
erzielen, auch die Variabilität,
die durch das Abscheiden der Schicht 105a und dem nachfolgenden Ätzprozess
hervorgerufen wird, in überproportionaler
Weise erhöht
wird, wodurch zu einem hohen Maß an
Variabilität
der resultierenden Leistungsfä higkeit
der Transistoren 150a für äußerst größenreduzierte
Halbleiterbauelemente beigetragen wird.
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1b zeigt
schematisch das Halbleiterbauelement 100 während eines
anisotropen plasmaunterstützten Ätzprozesses 107,
in welchem geeignete Ätzchemien,
etwa auf der Grundlage von Wasserstoffbromid und dergleichen, in
Verbindung mit geeigneten organischen Additiven verwendet werden,
so dass das entsprechend anisotrope Ätzverhalten in Verbindung mit
geeignet ausgewählten
Plasmabedingungen erreicht wird. Wie zuvor erläutert ist, wird jedoch ein
gewisses Maß an
Variabilität
während
des plasmaunterstützten Ätzprozesses 107 eingeführt, wodurch
ebenfalls zur gesamten Variabilität beigetragen wird, insbesondere
wenn sehr aufwendige Transistoren betrachtet werden, in denen selbst
ein geringer Unterschied im lateralen Abstand somit zu einer deutlichen Änderung
des Transistorleistungsverhaltens führen kann. Auf Grund der variierenden
Breite 105w, die durch die vorhergehende Abscheidung der Schicht 105a und
einem entsprechenden anisotropen Ätzprozess zur Herstellung der
Abstandshalterstruktur 105 möglicherweise in Verbindung
mit dem anisotropen Ätzprozess 107,
der zur Herstellung entsprechender Aussparungen 107a angewendet wird,
hervorgerufen wird, zeigt auch die Position und die Größe dieser
Aussparungen einen entsprechenden Grad an Variabilität.
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1c zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium. D. h., nach der Herstellung
der Aussparungen 107a (siehe 1b) wird
die Maske 106 (siehe 1b) entfernt
und es wird ein selektiver epitaktischer Aufwachsprozess ausgeführt, um
eine Silizium/Germanium-Legierung 109 in dem Transistor 150a abzuscheiden,
während
der Transistor 150b durch die Maskenschicht 105 abgedeckt
ist. Entsprechende selektive epitaktische Aufwachsrezepte sind gut
etabliert, in denen die jeweiligen Prozessparameter, etwa der Druck,
die Temperatur, die Durchflussrate der Vorstufengase und dergleichen,
in geeigneter Weise so gewählt
sind, dass eine merkliche Abscheidung des Silizium/Germanium-Materials
auf freiliegenden kristallinen Siliziumoberflächen erreicht wird, während eine
Materialabscheidung auf dielektrischen Oberflächenbereichen deutlich verringert
ist oder sogar vernachlässigbar
ist. Somit wird das Silizium/Germanium-Material 109 in
einem verformten Zustand aufgewachsen, da die natürliche Gitterkonstante
des Silizium/Germaniums größer ist
als die Gitterkonstante des Siliziums, wodurch ein kompressiv verformtes
Material erhalten wird, das ebenfalls eine entsprechende kompressive
Verformung in dem benachbarten Kanalgebiet 152 hervorruft.
Die Größe der kompressiven
Verformung hängt
von der Position und der Größe der zuvor
hergestellten Aussparungen und der Germaniumkonzentration in dem
Material 109 ab. Für
vorgegebene Prozessparameter während
des selektiven epitaktischen Aufwachsprozesses zur Herstellung des
Materials 109 kann somit die Variabilität der vorhergehenden Fertigungsprozesse zur
Herstellung der Maskenschicht 105a, zur Strukturierung
der Abstandshalterstruktur 105 und zur Ausbildung der Aussparungen 107a zur
einer gewissen Ungleichmäßigkeit
des Transistorleistungsverhaltens über das Substrat 101 hinweg
führen.
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1d zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Herstellungsphase, in der die Maskenschicht 105a,
die Abstandshalterstruktur 105 und die Deckschichten 151c (siehe 1a)
entfernt sind, was durch gut etablierte selektive Ätztechniken
bewerkstelligt werden kann. Daraufhin wird die weitere Bearbeitung
fortgesetzt, indem Drain- und Sourcegebiete gemäß den Bauteilerfordernissen
hergestellt werden.
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1e zeigt
schematisch das Halbleiterbauelement 100 in einer Fertigungsphase,
in der die grundlegende Transistorstruktur im Wesentlichen fertiggestellt
ist. Wie gezeigt, enthalten die Transistoren 150a, 150b eine
Seitenwandabstandshalterstruktur 153, die ein oder mehrere
Abstandshalterelemente 153a möglicherweise in Verbindung
mit entsprechenden Ätzstoppschichten 153b enthält, wobei
dies von der gesamten Komplexität
des Dotierstoffprofils der Drain- und Sourcegebiete 154 abhängt. Die
Abstandshalterstruktur 153 kann gemäß gut etablierter Techniken
hergestellt werden, d. h. durch das Abscheiden der Ätzstoppschicht 153b und
einer entsprechenden Maskenschicht, die dann durch anisotrope Ätzprozesse
strukturiert wird, um das Abstandshalterelement 153a zu
erzeugen. Vor der Herstellung der Abstandshalterstruktur 153 können geeignete
Implantationsprozesse ausgeführt
werden, um Erweiterungsgebiete 154e zu bilden, die in Verbindung
mit tiefen Drain- und
Sourcebereichen 154d, die auf der Grundlage der Abstandshalterstruktur 153 hergestellt
werden, die Drain- und Sourcegebiete 154 repräsentieren.
Daraufhin werden die Dotierstoffe aktiviert durch Ausheizen des
Bauelements 100, wodurch ebenfalls zumindest zu einem gewissen Grade
durch Implantation hervorgerufene Schäden rekristallisiert werden.
Danach wird die weitere Bearbeitung fortgesetzt, indem Metallsilizidgebiete
hergestellt werden und eine entsprechende Kontaktstruktur geschaffen
wird, möglicherweise
auf der Grundlage verspannter dielektrischer Materialien in Verbindung
mit gut etablierten Prozessstrategien. Wie zuvor erläutert ist,
ist für
anspruchsvolle Anwendungen das Leistungsverhalten des Transistors 150a im
Wesentlichen durch den verformungsinduzierenden Mecha nismus bestimmt,
der durch die Silizium/Germanium-Legierung 109 bereitgestellt
wird, wobei der moderat hohe Grad an Variabilität insbesondere einen geringen
lateralen Abstand Silizium/Germanium-Materials 109 von
dem Kanalgebiet 152 eine geringere Produktausbeute hervorruft,
während
in anderen Fällen
das Potential des verformungsinduzierenden Mechanismus, der durch
das Material 109 bereitgestellt wird, nicht vollständig ausgenutzt
wird, da ein entsprechender Abstand von dem Kanalgebiet 152 größer als
gewünscht
gehalten werden muss.
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Im
Hinblick auf die zuvor beschriebenen Situation betrifft die vorliegende
Offenbarung Techniken und Halbleiterbauelemente, in denen ein besseres Transistorleistungsverhalten
erreicht wird durch epitaktisch aufgewachsene Halbleiterlegierungen,
wobei ein oder mehrere der oben erkannten Probleme vermieden oder
zumindest in den Auswirkungen reduziert werden.
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Überblick über die Offenbarung
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Im
Allgemeinen betrifft die vorliegende Offenbarung Halbleiterbauelemente
und Techniken, in denen Aussparungen in aktiven Gebieten von Transistorbauelementen
mit besserer Steuerbarkeit im Hinblick auf den lateralen Abstand
des Kanalgebiets auf der Grundlage zweier oder mehrer spezieller
Abstandshalterelemente gebildet werden, wodurch eine graduell geformte
Struktur der Aussparungen und somit des verformungsinduzierenden
Halbleiterlegierungsmaterials, das darin herzustellen ist, ermöglicht wird.
Auf Grund der Fertigungssequenz auf der Basis der Herstellung zweier
oder mehrerer Abstandshalterelemente wird ein größeres Maß an Flexibilität beim Einstellen
der Konfiguration des verformungsinduzierenden Halbleiterlegierungsmaterials
erreicht, da beispielsweise ein erster Teil der Aussparungen mit
einer geringeren Tiefe und dem gewünschten kleinen Abstand zu
dem Kanalgebiet geschaffen wird, das auf der Grundlage eines gut
steuerbaren Ätzprozesses
erreicht wird, wodurch Prozessungleichmäßigkeiten verringert werden,
die konventioneller Weise zu einer ausgeprägten Transistorvariabilität führen, wie
dies zuvor erläutert
ist. Daraufhin werden in einem oder mehreren weiteren Ätzprozessen
die Tiefe und die laterale Erstreckung der Aussparungen in geeigneter
Weise so eingestellt, dass ein hoher gesamtverformungsinduzierender
Effekt erreicht wird, wobei dennoch die gesamten Prozessungleichmäßigkeiten
verringert werden. Des weiteren sorgt in einigen anschaulichen hierin
offenbarten Aspekten die Fertigungssequenz zur Herstellung der verformungsinduzieren den
Halbleiterlegierung lauf der Grundlage zweier oder mehrerer Abstandshalterelemente
ebenfalls für
eine höhere
Flexibilität
beim Bereitstellen der Halbleiterlegierung mit unterschiedlichen
Eigenschaften, etwa im Hinblick auf eine in-situ-Dotierung, die
Materialzusammensetzung und dergleichen. Folglich kann die Skalierbarkeit
des verformungsinduzierenden Mechanismus, der auf der Grundlage
eines eingebetteten Halbleiterlegierungsmaterials bereitgestellt
wird, erweitert, indem die Gleichmäßigkeit der Transistoreigenschaften
nicht in unerwünschter
Weise beeinträchtigt
wird und in dem nicht in übermäßigem Grade
zur gesamten Prozesskomplexität
beigetragen wird.
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Ein
anschauliches hierin offenbartes Verfahren umfasst das Bilden erster
Vertiefungen oder Aussparungen in einem kristallinen Halbleitergebiet
mit einem Abstand zur einer Gateelektodenstruktur, der durch ein
erstes Seitenwandabstandshalterelement definiert ist, das an den
Seitenwänden
der Gateelektrodenstruktur gebildet ist, wobei die ersten Vertiefungen
sich bis zu einer ersten Vertiefung erstrecken. Das Verfahren umfasst
ferner das Bilden zweiter Vertiefungen in dem kristallinen Halbleitergebiet
mit einem Abstand zu der Gateelektrodenstruktur, der durch ein zweites
Seitenwandabstandshalterelement definiert ist, das an dem ersten
Seitenwandabstandshalterelement gebildet ist, wobei die zweiten
Vertiefungen sich zu einer zweiten Tiefe erstrecken, die größer ist
als die erste Tiefe. Des weiteren umfasst das Verfahren das Bilden
einer verformungsinduzierenden Halbleiterlegierung in der ersten
und der zweiten Vertiefung durch Ausführen eines selektiven epitaktischen
Aufwachsprozesses.
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Ein
weiteres anschauliches hierin offenbartes Verfahren umfasst das
Bilden einer ersten Abstandshalterschicht über einem ersten Halbleitergebiet,
auf welchem eine erste Gateelektrode ausgebildet ist, und über einem
zweiten Halbleitergebiet, über welchem
eine zweite Gateelektrodenstruktur gebildet ist. Das Verfahren umfasst
ferner das selektive Bilden eines ersten Seitenwandabstandshalters
aus der ersten Abstandshalterschicht an Seitenwänden der ersten Gateelektrodenstruktur.
Es wird ferner ein erster Ätzprozess
ausgeführt,
um Aussparungen in dem ersten Halbleitergebiet auf der Grundlage
des ersten Seitenwandabstandshalters zu bilden. Des weiteren wird
ein zweiter Seitenwandabstandshalter an dem ersten Seitenwandabstandshalter
hergestellt und es wird ein zweiter Ätzprozess ausgeführt, um
eine Tiefe der Aussparungen auf der Grundlage des zweiten Seitenwandabstandshalters
zu vergrößern. Schließlich wird
eine verformungsinduzierende Halbleiterlegierung in den Aussparungen
gebildet.
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Ein
anschauliches hierin offenbartes Halbleiterbauelement umfasst einen
Transistor, der über
einem Substrat hergestellt ist, wobei der Transistor eine Gateelektrodenstruktur
aufweist, die über
einem kristallinen Halbleitergebiet gebildet ist und ein Gateelektrodenmaterial
aufweist. Der Transistor umfasst eine erste verformungsinduzierende
Halbleiterlegierung, die in dem kristallinen Halbleitergebiet gebildet ist
und eine erste Tiefe und einen ersten lateralen Abstand zu dem Gateelektrodenmaterial
aufweist. Des weiteren ist eine zweite verformungsinduzierende Halbleiterlegierung
in dem kristallinen Halbleitergebiet gebildet und besitzt eine zweite
Tiefe und einen zweiten lateralen Abstand zu dem Gateelektrodenmaterial,
wobei die erste und die zweite Tiefe unterschiedlich sind und wobei
der erste und der zweite laterale Abstand unterschiedlich sind.
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Kurze Beschreibung der Zeichnungen
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Es
sind diverse Ausführungsformen
der vorliegenden Offenbarung in den angefügten Patentansprüchen definiert
und gehen auch deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a bis 1e schematisch
Querschnittsansichten eines konventionellen Halbleiterbauelements
mit einem p-Kanaltransistor während
diverser Fertigungsphasen bei der Herstellung einer Silizium/Germanium-Legierung
auf der Grundlage einer komplexen konventionellen Fertigungssequenz
zeigen;
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2a bis 2g schematisch
Querschnittsansichten eines Halbleiterbauelements während diverser
Fertigungsphasen bei der Herstellung einer verformungsinduzierenden
Halbleiterlegierung auf der Grundlage einer abgestuften Aussparung
gemäß anschaulicher
Ausführungsformen
zeigen;
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2h und 2i schematisch
Querschnittsansichten des Halbleiterbauelements zeigen, in welchem
eine abgestufte Aussparung auf der Grundlage zweier unterschiedlicher
epitaktischer Wachstumsschritte gemäß noch weiterer anschaulicher
Ausführungsformen
hergestellt wird;
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2j bis 2l schematisch
Querschnittsansichten des Halbleiterbauelements während diverser
Fertigungsphasen zeigen, in denen eine abgestufte Aussparung hergestellt
wird, indem die Breite einer Abstandshalterstruktur verringert wird
und zwischengeschaltete Ätzprozesse
gemäß noch weiteren anschaulichen
Ausführungsformen
ausgeführt
werden; und
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2m schematisch
das Halbleiterbauelement in einer weiter fortgeschrittenen Fertigungsphase
zeigt, in der Drain- und Sourcegebiete zumindest teilweise innerhalb
eines verformungsinduzierenden Halbleiterlegierungsmaterials gemäß anschaulicher Ausführungsformen
vorgesehen sind.
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Detaillierte Beschreibung
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Obwohl
die vorliegende Offenbarung mit Bezug zu den Ausführungsformen
beschrieben ist, wie sie in der folgenden detaillierten Beschreibung
sowie in den Zeichnungen dargestellt sind, sollte beachtet werden,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen
offenbarten anschaulichen Ausführungsformen
einzuschränken, sondern
die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Im
Allgemeinen beschreibt die vorliegende Offenbarung Techniken und
Halbleiterbauelemente, in denen aufwendige laterale und vertikale
Konfigurationen einer verformungsinduzierenden Halbleiterlegierung
auf der Grundlage einer geeigneten Sequenz erzeugt werden, um die
entsprechenden Aussparungen benachbart zu und beabstandet von einer
Gateelektrodenstruktur zu bilden. Die graduell geformte Konfiguration
der Aussparungen ermöglicht
somit einen geringeren lateralen Abstand zu dem Kanalgebiet, wobei
dennoch ein hohes Maß an
Steuerbarkeit des entsprechenden Ätzprozesses gewährleistet
ist, da eine unerwünschte Ätzumgebung
vermieden wird, indem die Tiefe des entsprechenden Ätzprozesses beschränkt wird.
Daraufhin werden ein oder mehrere weitere Ätzprozesse auf der Grundlage
geeignet gestalteter Abstandshalterelemente ausgeführt, wobei die
Tiefe der Aussparungen erhöht
wird, wobei jedoch das eine oder die mehreren weiteren Abstandshalterelemente
für einen
größeren Abstand
sorgen, wodurch ebenfalls eine Einfluss der durch die Ätzung in
Beziehung stehenden Ungleichmäßigkeiten
auf die schließlich
erreich ten Transistoreigenschaften verringert wird. Folglich kann
eine moderat große Menge
an verformungsinduzierender Halbleiterlegierung in den Aussparungen
geschaffen werden, wobei ein geringerer lateraler Abstand zu dem
Kanalgebiet an einer Hohe erreich wird, die in unmittelbarerer Nähe zu der
Höhe der
Gateisolationsschicht liegt, wobei jedoch ein hohes Maß an Steuerbarkeit
für die entsprechende
Aussparung und den nachfolgenden Abscheideprozess erreicht wird,
so dass nicht in unerwünschter
Weise zur Bauteilvariabilität
beigetragen wird. In einigen anschaulichen hierin offenbarten Ausführungsformen
wird eine bessere Flexibilität
bei der Gestaltung der gesamten Eigenschaften der verformungsinduzierenden
Halbleiterlegierung erreicht, indem beispielsweise die Halbleiterlegierung
mit unterschiedlichen Graden an innerer Dotierung bereitgestellt
wird, wodurch die Möglichkeit
geschaffen wird, ein gewünschtes
Dotierstoffprofil mit erhöhter Flexibilität einzustellen.
In einigen anschaulichen hierin offenbarten Aspekten wird die graduell
geformte Konfiguration der Aussparungen auf der Grundlage zweier
oder mehrerer Abstandshalterelemente erreicht, die ohne das Erfordernis
zusätzlicher
Lithographieschritte gebildet werden, wodurch zu einem sehr effizienten
gesamten Fertigungsprozessablauf beigetragen wird. in anderen anschaulichen
Ausführungsformen
wird die graduell geformte Konfiguration der Aussparungen erreicht,
indem eine Abstandshalterstruktur bereitgestellt wird, dessen Breite
aufeinanderfolgend durch einen entsprechenden Ätzprozess verringert wird,
wodurch die Tiefe eines freiliegenden Bereichs der Aussparungen
erhöht
wird, wobei der laterale Abstand zu dem Kanalgebiet kontinuierlich
verringert wird, wobei ein abschließender Ätzschritt mit einem hohen Grade
an Steuerbarkeit auf der Grundlage eines speziellen Abstandshalterelements
ausgeführt
werden kann. In diesem abschließenden Ätzprozess
ist ebenfalls die erforderliche Ätztiefe
geringer, so dass auch in diesem Falle bessere Prozessgleichmäßigkeiten
erreicht werden können.
Folglich stellt die vorliegende Offenbarung Fertigungstechniken
und Halbleiterbauelemente bereit, in denen die Wirkung hinzugefügter verformungsinduzierender
Halbleiterlegierungen, etwa einer Silizium/Germanium-Legierung,
einer Silizium/Germanium/Zinn-Legierung, einer Silizium/Zinn-Legierung, einer
Silizium/Kohlenstoff-Legierung
und dergleichen, selbst für
Transistorelemente verbessert werden kann, die kritische Abmessungen
von 50 nm und deutlich weniger aufweisen, da die graduell geformte Konfiguration
dieser Materialien und die beteiligten Fertigungssequenzen für eine bessere
Prozessgleichmäßigkeit
und damit eine geringere Variabilität von Transistoreigenschaften
sorgen, wodurch für
ein gewisses Maß an
Skalierbarkeit dieser leistungssteigernden Mechanismen gesorgt wird.
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Mit
Bezug zu den 2a bis 2l werden nunmehr
weitere anschauliche Ausführungsformen detaillierter
beschrieben, wobei auch bei Bedarf auf die 1a bis 1e Bezug
genommen wird.
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2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200,
das ein Substrat 201 und eine Halbleiterschicht 203,
die über dem
Substrat 201 gebildet ist, aufweist. Das Substrat 201 in
Verbindung mit der Halbleiterschicht 203 kann eine beliebige
geeignete Bauteilarchitektur repräsentieren, etwa eine Vollsubstratkonfiguration,
eine SOI-Konfiguration,
und dergleichen, wie dies auch mit Bezug zu dem Halbleiterbauelement 100,
wie es in den 1a bis 1e dargestellt
ist, beschrieben ist. Z. B. ist im Falle einer SOI-Konfiguration eine
vergrabene isolierende Schicht (nicht gezeigt) zwischen dem Substrat 201 und
der Halbleiterschicht 203 vorgesehen, wie dies auch zuvor
erläutert
ist. Des weiteren umfasst das Halbleiterbauelement 200 eine Isolationsstruktur 204,
die ein erstes aktives Gebiet oder Halbleitergebiet 203a von
einem zweiten aktiven Halbleitergebiet 203b trennt, die
entsprechende Bereiche der Halbleiterschicht 203 repräsentieren,
in und über
denen entsprechende Transistoren 250a, 250b gebildet
sind. In der gezeigten Fertigungsphase umfassen die Transistoren 250a, 250b eine
Gateelektrodenstruktur 251, die ein Gateelektrodenmaterial 251a und
eine Gateisolationsschicht 251b aufweisen, die wiederum
das Gateelektrodenmaterial 251a von einem Kanalgebiet 252 der
aktiven Gebiete 203a bzw. 203b trennt. Des weiteren
umfassen die Gateelektrodenstrukturen 251 eine Deckschicht 251c,
wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist.
Eine Ätzstoppbeschichtung 215,
etwa ein Oxidmaterial, und dergleichen, kann an Seitenwänden des
Gateelektrodenmaterials 251a und auch auf dem Material
der aktiven Gebiete 203a, 203b gebildet sein.
Beispielsweise sind in einigen anschaulichen Ausführungsformen
die aktiven Gebiete 203a, 203b im Wesentlichen
aus Siliziummaterial hergestellt und damit kann die Schicht 215 ein
Siliziumdioxidmaterial repräsentieren.
Es sollte jedoch beachtet werden, dass in anderen Fällen ein
Beschichtungsmaterial, etwa in Form von Siliziumdioxid, Siliziumnitrid
und dergleichen abgeschieden werden kann. In diesem Falle kann die Ätzstoppbeschichtung 215 auch
auf freiliegenden Oberflächenbereichen der
Deckschicht 251c ausgebildet sein. Eine Abstandshalterschicht 205a,
die in einer anschaulichen Ausführungsform
aus Siliziumdioxid aufgebaut ist, ist über dem Halbleitergebiet 203b und
der Gateelektrodenstruktur 251 des Transistors 250b gebildet.
Andererseits ist ein Abstandshalterelement 205 an Seitenwänden der
Gateelektrodenstruktur 251, d. h. auf der Ätzstoppschicht 215,
falls diese vorgesehen ist, hergestellt. Das Abstandshalterelement 205 besitzt eine gut
definierte Breite 205w, die im Wesentlichen einen lateralen
Abstand einer verformungsinduzierenden Halbleiterlegierung festlegt,
die in einer späteren
Fertigungsphase zu bilden ist. Die Breite 205w wird in
einigen anschaulichen Ausführungsformen
auf einige Nanometer oder weniger eingestellt, etwa ungefähr 2 nm
und weniger, da eine unerwünschte
Transistorvariabilität
des Transistors 250a verringert werden kann, indem eine
geeignete Ätztiefe
in Verbindung mit der lateralen Breite 205w ausgewählt wird,
wodurch die gesamte Prozessgleichmäßigkeit verbessert wird, wie
dies nachfolgend detaillierter beschrieben ist.
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Das
in 2a gezeigte Halbleiterbauelement 200 kann
auf der Grundlage der folgenden Prozesse hergestellt werden. Die
Isolationsstruktur 204 und die Gateelektrodenstruktur 251 werden
unter Anwendung von Prozesstechniken hergestellt, wie sie auch zuvor
mit Bezug zu dem Bauelement 100 erläutert sind. Daraufhin wird
die Ätzstoppbeschichtung 215,
falls diese erforderlich ist, etwa durch Oxidation, Abscheidung
und dergleichen hergestellt, woran sich das Abscheiden der Abstandshalterschicht 205a anschließt, was
durch gut etablierte CVD-Techniken bewerkstelligt werden kann. Wie
zuvor erläutert
ist, wird die Dicke der Abstandshalterschicht 205a so gewählt, dass
eine gewünschte
geringere Breite 205w der Abstandshalterelemente 205 erreich
wird, da eine entsprechende weitere Prozesssequenz für eine bessere
Gleichmäßigkeit
bei der Herstellung einer graduell geformten Aussparung besorgt,
wodurch somit eine prozessabhängige
Transistorvariabilitäten verringert
werden. in einigen anschaulichen Ausführungsformen wird die Abstandshalterschicht 205a auf der
Grundlage eines Siliziumdioxidmaterials unter Anwendung gut etablierter
Abscheiderezepte hergestellt. In anderen anschaulichen Ausführungsformen wird
die Abstandshalterschicht 205a in Form eines anderen Materials,
etwa Siliziumnitrid, und dergleichen, vorgesehen, und es werden
geeignete andere Materialien in einer späteren Fertigungsphase eingesetzt,
um ein zusätzliches
Seitenwandabstandshalterelement zu schaffen, wie dies nachfolgende
erläutert
ist. Als nächstes
wird eine Ätzmaske 206,
etwa eine Lackmaske mittels Lithographie so gebildet, dass die Abstandshalterschicht 205a über dem
Transistor 250a frei liegt und die Abstandshalterschicht 205a über dem
Transistor 250b abgedeckt ist. Darauf hin wird ein geeigneter
anisotroper Ätzprozess
ausgeführt,
um Material der Abstandshalterschicht 205a selektiv zu
der Ätzstoppbeschichtung 215,
falls diese vorgesehen ist, oder zumindest selektiv zu dem Material
des Halbleitergebiets 203a zu entfernen, wodurch das Abstandshalterelement 205 mit
der Breite 205w geschaffen wird.
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2b zeigt
schematisch das Halbleiterbauelement 200, wenn es der Einwirkung
einer Ätzumgebung 207 ausgesetzt
ist, die einen ansiotropen plasmaunterstützten Ätzprozess zum Entfernen von
Material des Halbleitergebiets 203a selektiv zu dem Abstandshalterelement 205 repräsentiert,
um damit eine erste Vertiefung oder einen ersten Teil einer Aussparung 207a zu
erzeugen. In der in 2b gezeigten Ausführungsform
wird der Ätzprozess 207 auf
der Grundlage der Ätzmaske 206 ausgeführt, während in
anderen anschaulichen Ausführungsformen
die Maske 206 vor dem Ausführen des Ätzprozesses 207 entfernt
wird, wodurch die Abstandshalterschicht 205a als Ätzmaske
zum Schützen
des Halbleitergebiets 203b und der Gateelektrodenstruktur 251 des
Transistors 250b verwendet wird. Es sollte beachtet werden,
dass im Gegensatz zu konventionellen Strategien der Ätzprozess 207 so
ausgeführt wird,
dass eine geringere Tiefe der Vertiefung 207a erreich wird,
indem eine entsprechend geringere Ätzzeit für eine vorgegebene Chemie eingestellt
wird, so dass ein hoher Grad an Steuerbarkeit und damit Gleichmäßigkeit
eines lateralen Abstands der Vertiefung 207a zu dem Kanalgebiet 252 erreicht
wird. Selbst für
einen insgesamt geringeren lateralen Abstand, wie er durch die Breite 205w definiert
ist, kann somit eine bessere substratüberspannende Gleichmäßigkeit
der resultierenden Transistoreigenschaften erreicht werden, da eine
entsprechende Variabilität
der lateralen Ätzrate
während
des Prozesses 207a im Vergleich zu Prozessstrategien geringer
ist, in denen eine ausgeprägte
Tiefe der entsprechenden Aussparungen, etwa der Aussparung 107a in 1b,
erforderlich ist. Auf der Grundlage gut etablierter anisotroper Ätzrezepte
kann somit eine bessere Steuerung der lateralen Position eines verformungsinduzierenden
Materials erreicht werden, indem die Vertiefungen 207a mit
einer geringeren Tiefe hergestellt werden.
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In
noch anderen anschaulichen Ausführungsformen
wird der Ätzprozess 207 auf
der Grundlage eines nasschemischen Ätzrezepts ausgeführt, wobei
die geringere Tiefe der Vertiefung 207a ebenfalls für besser
steuerbare lateralen Ätzraten
sorgt, so dass basierend auf der anfänglichen Abstandshalterbreite 205w ein
entsprechender gut definierter lateraler Abstand erhalten wird.
Z. B. kann auf Grund der geringeren Tiefe der Vertiefung 207a eine
isotrope nasschemische Ätzumgebung
geschaffen werden, in der die entsprechende laterale Ätzrate somit gut
steuerbar ist, wodurch für
eine bessere Integrität von
beispielsweise der Gateisolationsschicht 251b am Rand der
Gateelektrodenstruktur 251 gesorgt ist, wobei dennoch der
laterale Abstand der Vertiefung 207a zu dem Kanalgebiet 252 auf
der Grundlage geringer Werte eingestellt werden kann, ohne dass
die Gleichmäßigkeit
der Transistoreigenschaften beeinträchtigt wird.
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2c zeigt
schematisch das Halbleiterbauelement 200 in einem weiter
fortgeschrittenen Herstellungsstadium. Wie gezeigt, ist die Vertiefung 207a in
dem Halbleitergebiet 203a bis hinab zu einer Tiefe 207d ausgebildet,
die für
eine insgesamt bessere Prozesssteuerung sorgt, wie dies auch zuvor
erläutert
ist. Ferner ist eine weitere Abstandshalterschicht 216 über dem
ersten und dem zweiten Transistor 250a, 250b ausgebildet,
wobei die Abstandshalterschicht 216 aus einem Material
aufgebaut ist, das sich von dem Material der Abstandshalterschicht 205a unterscheidet.
Beispielsweise ist in einer anschaulichen Ausführungsform die Abstandshalterschicht 216 aus
Siliziumnitrid aufgebaut, während
die Abstandshalterschicht 205a auf der Grundlage von Siliziumdioxid
hergestellt ist. Es sollte beachtet werden, dass in anderen anschaulichen
Ausführungsformen,
wie sie zuvor erläutert
sind, die Abstandshalterschicht 216 aus anderen Materialien
hergestellt sein kann, etwa Siliziumdioxid, solange die Abstandshalterschicht 205 und
damit das Abstandshalterelement 205 auf der Grundlage eines
Materials mit anderen Ätzeigenschaften
hergestellt sind. Die Abstandshalterschicht 216 kann mit
einer geeigneten Dicke vorgesehen werden, so dass in Verbindung
mit entsprechenden Ätzprozessparametern
eine geeignete Dicke für
Abstandshalterelemente erreicht wird, die auf der Grundlage der
Abstandshalterschicht 216 zu bilden sind. Zu diesem Zweck
können
gut etablierte Abscheidetechniken eingesetzt werden.
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2d zeigt
schematisch das Halbleiterbauelement 200 während eines
weiteren anisotropen Ätzprozesses 211,
um ein Abstandshalterelement 216a zumindest auf dem Abstandshalterelement 205 in
dem Transistor 250a zu erzeugen. Zu diesem Zweck sind gut
etablierte selektive anisotrope Ätzrezepte
verfügbar,
in denen beispielsweise Siliziumnitridmaterial selektiv in Bezug
auf Siliziumdioxidmaterial und Siliziummaterial abgetragen wird.
In der in 2d gezeigten Ausführungsform
wird der anisotrope Ätzprozess 211 als
ein nicht-maskierter
Prozess ausgeführt,
wodurch ebenfalls ein entsprechendes Abstandshalterelement 216a auf
der Abstandshalterschicht 205a in dem Transistor 205b geschaffen
wird. Das Abstandshalterelement 216a des Transistors 205a kann
somit ohne eine zusätzlichen
Lithographieschritt vorgesehen werden, wodurch zu einer sehr effizienten
gesamten Fertigungsabfolge beigetragen wird. In anderen anschaulichen
Ausführungsformen
wird, wenn ein Materialabtrag der Abstandshalterschicht 205a während des Ätzprozesses 211 als
ungeeignet erachtet wird, beispielsweise auf Grund einer weniger
ausgeprägten Ätzselektivität des Prozesses 211 und/oder
auf Grund einer geringeren Dicke der Abstandshalterschicht 205a,
eine weitere Ätzmaske,
etwa die Ätzmaske 206 so
gebildet, dass der Transistor 205b abgedeckt ist, bevor der Ätzprozess 211 ausgeführt wird.
Während
des Ätzprozesses 211 sind
somit die Vertiefungen 207a, die in dem Halbleitergebiet 203a gebildet
sind, freigelegt, während
gleichzeitig das Abstandshalterelement 216a mit einer gewünschten
Breite 216b geschaffen wird. Beispielsweise wird die Breite 216w so gewählt, dass
eine gewünschte
graduelle Form eines Halbleitermaterials erreicht wird, das noch
in dem Gebiet 203a zu bilden ist, während gleichzeitig ein hohes
Maß an
Steuerbarkeit der lateralen Form der resultierenden Aussparung erreicht
wird. Ferner kann auch die vertikale Erstreckung der resultierenden
Aussparung mit besserer Effizienz gesteuert werden, da das erforderliche
Maß an
Materialabtrag deutlich geringer ist im Vergleich zu konventionellen Strategien,
in denen entsprechende Aussparungen in einem einzelnen Ätzschritt
hergestellt werden müssen.
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2e zeigt
schematisch das Halbleiterbauelement 200, wenn es einem
weiteren Ätzprozess 217 unterliegt,
in welchem eine weitere Vertiefung 207a in dem freiliegenden
Bereich der zuvor hergestellten Vertiefung 207a gebildet
wird. Auf der Grundlage der Prozessparameter der Ätzumgebung 217 und
auf der Basis der Breite 216w des Abstandshalterelements 216a wird
somit der laterale Abstand der weiteren Vertiefung 217a festgelegt,
während
eine Tiefe auf der Grundlage der Prozesszeit für eine gegebene Abtragsrate
während
des Prozessors 217 eingestellt wird. In einigen anschaulichen
Ausführungsformen
wird die Vertiefung 217a so gebildet, dass diese sich bis
zu einer Tiefe 217d erstreckt, die einer endgültig gewünschten
Tiefe einer Aussparung entspricht, die durch die Vertiefungen 207a und 217a repräsentiert
ist, wobei dies beispielsweise 50 bis 90% der Dicke der Basisschicht 203 entsprechen kann.
In diesem Falle wird die Tiefe 217d als eine Kombination
der Tiefe der Vertiefung 207a und einer Tiefe betrachtet,
die während
des weiteren Ätzprozesses 217 erreich
wird. Es sollte beachtet werden, dass selbst wenn die Tiefe 217d deutlich
größer ist als
die anfänglich
erzeugte Tiefe 207d, was zu einem gewissen Maß an Variabilität des lateralen
Abstands zu dem Kanalgebiet 252 für die Vertiefung 207a führen kann,
die gesamten Transistorvariabilitäten dennoch deutlich verbessert
sind im Vergleich zu konventionellen Strategien, für kritisch
beeinflusst auf die Transistorvariabilität durch den „flachen
Bereich” repräsentiert
ist, d. h. durch die Vertiefung 207a, die jedoch mit einer
besseren Steuerbarkeit geschaffen wird, wie dies zuvor erläutert ist.
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Es
sollte beachtet werden, dass bei Bedarf ein oder mehrere weitere
Abstandshalterelemente, etwa das Abstandshalterelement 216,
beispielsweise auf der Grundlage des glei chen Materials hergestellt werden
können,
und dass ein nachfolgender Ätzprozess
ausgeführt
werden kann, um die Tiefe eines entsprechenden Bereichs der zuvor
hergestellten Vertiefung weiter zu vergrößern, wobei auch ein lateraler Abstand
in Bezug auf das Kanalgebiet 252 graduell vergrößert wird.
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2f zeigt
schematisch das Halbleiterbauelement 200, wenn es der Einwirkung
einer weiteren Ätzumgebung 218 ausgesetzt
ist, die so gestaltet ist, dass die Abstandshalterelemente 216a selektiv
in Bezug auf das Abstandshalterelement 205 und die Abstandshalterschicht 205 entfernt
werden. In anderen anschaulichen Ausführungsformen wird, wie zuvor
erläutert
ist, der Transistor 250b durch die Abstandshalterschicht 216 abgedeckt,
wenn der Prozess zur Herstellung des Abstandshalterelements 216a in
dem Transistor 250a auf der Grundlage einer entsprechenden Ätzmaske
ausgeführt
wurde, wie dies zuvor erläutert
ist. In diesem Falle werden die Abstandshalterschicht 216 und
das Abstandshalterelement 216a des Transistors 250a während des Ätzprozesses 218 entfernt.
Z. B. können
gut etablierte Ätzrezepte
etwa auf der Grundlage heißer
Phosphorsäure,
wenn das Abstandshalterelement 216a aus Siliziumnitrid
aufgebaut ist, eingesetzt werden. In anderen Fällen werden, wenn die Abstandshalterelemente 216a in
Form eines Siliziumdioxidmaterials vorgesehen sind, andere geeignete
Rezepte, etwa wässrige
Flusssäure
(HF) eingesetzt, während
die Abstandshalterschicht 205a und die Abstandshalter 205 für die Unversehrtheit
der entsprechenden durch diese Komponenten abgedeckten Materialien
sorgen. Nach dem Ätzprozess 218 sind
somit entsprechende Aussparungen 218a in dem Halbleitergebiet 203a gebildet,
die somit aus den Vertiefungen 207a, 217a aufgebaut
sind.
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2g zeigt
schematisch das Halbleiterbauelement 200 in einem weiter
fortgeschrittenen Herstellungsstadium, in welchem ein selektiver
epitaktischer Aufwachsprozess 210 so ausgeführt wird,
dass die Aussparungen 218a mit einer verformungsinduzierenden
Halbleiterlegierung 209 gefüllt sind. In einigen anschaulichen
Ausführungsformen
repräsentiert der
Transistor 250a einen p-Kanaltransistor, in welchem die
kristallographische Struktur des Halbleitergebiets 203a so
ist, dass eine kompressive Verformungskomponente, die entlang der
Stromflussrichtung wirkt, d. h. in 2g entlang
der horizontalen Richtung, für
eine Zunahme des Transistorleistungsverhaltens sorgt, wie dies auch
zuvor erläutert
ist. Somit kann die Halbleiterlegierung 209 in Form einer
Silizium/Germanium-Legierung vorgesehen werden, in der ein Anteil
des Germaniums gemäß der gewünschten
Verformungskomponente, die in dem Kanalgebiet 252 zu erzeugen
ist, eingestellt wird. Auf Grund der graduel len Form der Aussparungen 218a wird
auch eine entsprechende graduelle Konfiguration des Materials 209 erreicht,
wobei ein flacher Bereich davon 209a in unmittelbarer Nähe zu dem
Kanalgebiet 252 angeordnet ist, wobei unerwünschte Transistorvariabilitäten vermieden
werden, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben
sind. In anderen anschaulichen Ausführungsformen enthält die Halbleiterlegierung 209 Zinn,
beispielsweise in Verbindung mit Silizium oder Silizium/Germanium,
wodurch ebenfalls für
eine kompressive Verformungskomponente in dem Kanalgebiet 252 gesorgt
wird. In noch anderen anschaulichen Ausführungsformen repräsentiert
der Transistor 250a einen Transistor, dessen Leistungsstandard
auf der Grundlage einer Zugverformungskomponente erhöht wird,
was bewerkstelligt werden kann, indem die Halbleiterlegierung 209 in
Form einer Silizium/Kohlenstofflegierung bereitgestellt wird.
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Während des
selektiven epitaktischen Wachstumsprozesses 210 dienen
das Abstandshalterelement 205 und die Abstandshalterschicht 205a als
eine Wachstumsmaske, um eine ausgeprägte Halbleiterabscheidung im
Wesentlichen zu vermeiden und um die Integrität der Gateelektrodenstruktur 251 der
Transistoren 250a, 250b und auch die Integrität des Halbleitergebiets 203b beizubehalten.
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Daraufhin
kann die weitere Bearbeitung fortgesetzt werden, indem das Abstandshalterelement 205 und
die Abstandshalterschicht 205a etwa auf Basis gut etablierter Ätzrezepte,
etwa auf Basis von Flusssäure,
abgetragen werden, wenn diese Komponenten aus Siliziumdioxidmaterial
aufgebaut sind. In anderen Fällen
wird ein anderes selektives Ätzrezept angewendet,
beispielsweise heiße
Phosphorsäure, wenn
der Abstandshalter 205 und die Abstandshalterschicht 205a aus
Siliziumnitrid aufgebaut sind, wie dies zuvor erläutert ist.
Daraufhin wird die Deckschicht 251c entfernt mittels eines
geeigneten Ätzrezepts,
etwa heißer
Phosphorsäure,
und danach wird die weitere Bearbeitung fortgesetzt, wie dies beispielsweise
mit Bezug zu dem Bauelement 100 beschrieben ist, das in 1e gezeigt
ist. Z. B. werden Drain- und Sourceerweiterungsgebiete (nicht gezeigt)
hergestellt, woran sich das Herstellen einer geeigneten Abstandshalterstruktur
anschließt,
die dann zum Bilden der tiefen Drain- und Sourcegebiete auf der
Grundlage von Ionenimplantation verwendet wird, wobei ein entsprechender
Impiantationsprozess für
den Transistor 250a deutlich verbessert wird, indem eine
geeignete Dotierstoffsorte auf der Grundlage des selektiven epitaktischen
Aufwachsprozesses 210 eingebaut wird. In diesem Falle kann
ein gewünschter
Grad an insitu-Dotierung während
des Prozesses 210 erreicht werden. Daraufhin werden geeignete Ausheizprozesse
ausgeführt,
um ein gewisses Maß an
Dotierstoffdiffusion bei Bedarf zu bewirken und auch Dotierstoffe
zu aktivieren und durch Implantation hervorgerufene Schäden zu rekristallisieren.
Als nächstes
wird ein Metallsilizid gemäß den Bauteilerfordernissen
hergestellt.
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2h zeigt
schematisch das Halbleiterbauelement 200 gemäß weiterer
anschaulicher Ausführungsformen.
Wie gezeigt, ist das Abstandshalterelement 216a weiterhin
vorhanden und das Bauelement 200 mit einem ersten epitaktischen
Aufwachsprozess 210b unterzogen, um einen ersten Bereich 209b in die
Vertiefung 217a einzufüllen.
Während
des epitaktischen Aufwachsprozesses 210b werden somit geeignete
Prozessparameter eingerichtet, beispielsweise in Bezug auf den Grad
an in-situ-Dotierung, die Materialzusammensetzung und dergleichen,
um damit den unteren Bereich 209b mit den gewünschten Eigenschaften
vorzusehen. Z. B. kann der Grad an in-situ-Dotierung so festgelegt
werden, dass dieser im Wesentlichen einer gewünschten Dotierstoffkonzentration
der tiefen Drain- und Sourcebereiche für den Transistor 250a entspricht.
Bei Bedarf kann die Konzentration einer verformungsinduzierenden
Sorte der Legierung 209b gemäß den gesamten Bauteilerfordernissen
angepasst werden. Z. B. kann eine moderat hohe Konzentration an
Germanium, Zinn und dergleichen vorgesehen werden, wenn eine kompressive
Verspannungskomponente gewünscht
ist.
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Daraufhin
wird der Ätzprozess 218 (siehe 2f)
so ausgeführt,
dass das Abstandshalterelement 216a von den Transistoren 250a, 250b entfernt wird,
wobei die entsprechende Abstandshalterschicht, wie zuvor erläutert ist,
von oberhalb des Transistors 250b entfernt wird, wenn entsprechende Abstandshalterelemente
in diesem Transistor nicht gebildet sind, wie dies zuvor erläutert ist.
Ein entsprechendes Reinigungsrezept kann dann angewendet werden,
um den freigelegten Oberflächenbereich
des Materials 210b für
einen weiteren selektiven epitaktischen Aufwachsprozess vorzubereiten.
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2i zeigt
schematisch das Halbleiterbauelement 200, wenn es der Einwirkung
der Abscheideumgebung für
einen weiteren selektiven epitaktischen Aufwachsprozess 210a unterliegt.
Somit wird der flache Bereich 209a der verformungsinduzierenden
Halbleiterlegierung 209 gebildet, wobei zusätzlich zu
einer insgesamt besseren Oberflächentopographie
des Materials 209 auch unterschiedliche Eigenschaften des
Materials 209 gemäß den Prozess- und
Bauteilerfordernissen eingestellt werden können. Beispielsweise kann eine
ge eignete in-situ-Dotierung während
des Prozesses 210a erreicht werden, so dass eine weitere
Profilierung von Drain- und Sourcegebieten, die noch zu bilden sind,
deutlich vereinfacht oder sogar vollständig weggelassen werden kann,
wodurch zu einen noch weiter verbesserten verformungsinduzierenden
Effekts beigetragen wird, da entsprechende durch die Implantation
hervorgerufene Relaxationswirkungen verringert werden. Bei Bedarf
kann die Materialzusammensetzung unterschiedlich im Vergleich zu
dem Material 209b gewählt
werden, wenn dies erforderlich ist. Nach dem epitaktischen Aufwachsprozess 210a kann
die weitere Bearbeitung fortgesetzt werden, wie dies zuvor beschrieben
ist.
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Mit
Bezug zu den 2j bis 2l werden nunmehr
weitere anschauliche Ausführungsformen beschrieben,
in denen eine graduell geformte Konfiguration der Aussparung erreicht
wird, indem die Breite einer Abstandshalterstruktur verringert wird und
indem entsprechende Ätzprozesse
für die
Aussparungen ausgeführt
werden.
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2j zeigt
schematisch das Halbleiterbauelement 200 in einer Fertigungsphase,
in der das Abstandshalterelement 216a zumindest in dem
Transistor 250a gebildet ist, während der zweite Transistor 250b eine
entsprechende Abstandshalterschicht oder ein Abstandshalterelement 216 aufweist,
wobei dies von den Ätzstoppeigenschaften
der Abstandshalterschicht 205a abhängt. D. h., wenn eine unerwünschte Einwirkung
auf die Abstandshalterschicht 205a in zwei oder mehr Ätzatmosphären als
ungeeignet erachtet wird, wird das Abstandshalterelement 216 auf
der Grundlage einer entsprechenden Lackmaske hergestellt und die
Abstandshalterschicht wird über
dem Transistor 250b beibehalten. Des weiteren wird das
Abstandshalterelement 216a mit einer Breite 216t vorgesehen,
die in Verbindung mit der Breite 205w des Abstandshalterelements 205 einen
Abstand repräsentiert,
der für
eine größere Tiefe
der entsprechenden Aussparung gewünscht ist. auf der Grundlage
des Abstandshalterelements 216a wird das Bauelement 200 der
Einwirkung einer Ätzumgebung 227 unterzogen,
um eine entsprechende Vertiefung 227a zu bilden. Im Hinblick
auf Prozessparameter des Ätzprozesses 227 gelten
die gleichen Kriterien, wie sie zuvor zur Herstellung der Vertiefungen 207a, 217a (siehe 2f)
erläutert
sind. 2k zeigt schematisch das Halbleiterbauelement 200,
wenn es der Einwirkung einer weiteren Ätzumgebung 218a ausgesetzt
ist, in welcher ein Teil des Abstandshalterelements 216a entfernt
wird. Beispielsweise wird die Ätzumgebung 218a auf
der Grundlage heißer
Phosphorsäure
eingerichtet, wenn das Abstandshalterelement 216a aus Siliziumnitrid
aufgebaut ist. In anderen Fällen
wird ein anderes geeignetes selektives Ätzrezept eingesetzt. Während des Ätzpro zesses 218a wird
die Breite des Abstandshalterelements 216a in gut steuerbarer
Weise verringert, beispielsweise so dass ein reduziertes Abstandshalterelement 216r beibehalten
wird, um damit einen weiteren lateralen Abstand einer graduell geformten
Aussparung einzustellen, die in der gezeigten Ausführungsform
die Vertiefung 227a umfasst.
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2l zeigt
schematisch das Halbleiterbauelement 200, wenn es der Einwirkung
einer weiteren Ätzumgebung 237 ausgesetzt
ist, während
welcher eine Tiefe der Vertiefung 227a vergrößert wird,
während
gleichzeitig eine weitere Vertiefung 237a gebildet wird,
die einen lateralen Abstand zu dem Kanalgebiet 252 aufweist,
der durch die Breite des Abstandshalterelements 216r definiert
ist. Darauf wird ein weiterer Ätzprozess 218a (siehe 2k)
ausgeführt,
um ein Abstandshalterelement 216r zu entfernen, wodurch
das Abstandshalterelement 205 freigelegt wird, das auf
Grund einer ausgeprägten Ätzselektivität im Vergleich
zu dem Abstandshalterelement 216r somit einen lateralen
Abstand einer entsprechenden Vertiefung mit einem hohen Grad an
Gleichmäßigkeit
definiert. Somit wird in einem nachfolgenden Ätzprozess, der auf der Grundlage ähnlicher Ätzparameter
wie der Prozess 237 ausgeführt werden kann, eine flache
Vertiefung mit einem hohen Grade an Prozessgleichmäßigkeit
und mit einem gewünschten
geringen Abstand zu dem Kanalgebiet 252 geschaffen, wie
dies zuvor erläutert
ist. Andererseits kann die Tiefe der entsprechenden Vertiefungen 227a, 237a weiter
vergrößert werden,
während
die flache Vertiefung mit der minimalen gewünschten lateralen Abstand hergestellt
wird. Auch in diesem Falle können
somit entsprechende Aussparungen mit graduell geformter Konfiguration
erreicht werden, wobei ebenfalls ein hohes Maß an Prozessgleichmäßigkeit
zu entsprechenden stabilen Transistoreigenschaften führt. Nach
der Herstellung der graduell geformten Aussparungen für den Transistor 250a kann somit
die weitere Bearbeitung fortgesetzt werden, indem das Abstandshalterelement 205 und
die Abstandshalterschicht 205a entfernt werden und indem eine
geeignete Halbleiterlegierung in die graduell geformte Aussparung
eingeführt
wird, wie dies zuvor erläutert
ist.
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2m zeigt
schematisch das Halbleiterbauelement 200 in einem weiter
fortgeschrittenen Herstellungsstadium. Wie gezeigt, enthalten die Transistoren 250a, 250b eine
Abstandshalterstruktur 253, die so gestaltet ist, dass
die lateralen und vertikalen Dotierstoffprofile von Drain- und Sourcegebieten 254 zumindest
in dem Transistor 250b eingestellt werden. D. h., in der
gezeigten Ausführungsform
werden die Drain- und Sourcegebiete 254 des Transistors 250b auf
der Grundlage von Implantationssequenzen in Verbindung mit der Bereitstel lung
der Abstandshalterstruktur 253 erzeugt, um damit das laterale
und vertikale Profil der Gebiete 254 einzustellen. Wie
zuvor erläutert
ist, kann die Halbleiterlegierung 209 in Form eines in-situ-doterten
Materials vorgesehen werden, wodurch für eine höhere Flexibilität bei der
Gestaltung des gesamten Dotierstoffprofils der jeweiligen Drain-
und Sourcegebiete 254 gesorgt wird, da eine geringere Menge
an Dotiermitteln durch Ionenimplantationsprozesse eingebaut werden
müssen,
wodurch die Verspannungsrelaxationswirkung der jeweiligen Implantationsprozesse
verringert wird. In anderen Fällen
wird, wie zuvor erläutert
ist, zumindest ein wesentlicher Anteil der Dotierstoffkonzentrationen
für Drain-
und Sourceerweiterungsgebiete 254e auf der Grundlage einer
in-situ-Dotierung zumindest eines Teils des Materials 209 bereitgestellt, wobei
auf Grund der graduell geformten Konfiguration des Materials 209 die
entsprechenden Dotierstoffsorten in unmittelbarer Nähe zu dem
Kanalgebiet angeordnet werden können.
In einigen anschaulichen Ausführungsformen
kann das Dotierstoffprofil der Drain- und Sourcegebiete 254 im
Wesentlichen vollständig
auf der Grundlage des in-situ-dotierten Materials 209 eingerichtet
werden, das unterschiedliche Dotierstoffkonzentrationen besitzen
kann, wie dies zuvor erläutert
ist. In diesem Falle kann bei Bedarf das endgültige Dotierstoffprofil etwa
auf der Grundlage des Einführens
von gegendotierten Sorten bei Bedarf eingestellt werden, wobei dazu
typischerweise ein deutlich geringere Dosis während eines entsprechenden
Implantationsprozesses erforderlich ist, wodurch nicht in unerwünschter
Weise Implantation hervorgerufene Schäden erzeugt werden. Während eines
entsprechenden Ausheizprozesses 219 kann somit folglich
das endgültig
gewünschte Dotierstoffprofil
eingestellt werden, indem beispielsweise ein gewisses Maß an Dotierstoffdiffusion
hervorgerufen wird, wenn entsprechende pn-Übergänge „außerhalb” des Materials 209 angeordnet
werden sollen, während
in anderen Fällen
eine ausgeprägte Dotierstoffdiffusion
unterdrückt
werden kann, indem gut etablierte Ausheiztechniken angewendet werden, etwa
lasergestützte
Techniken, blitzlichtgestützte Ausheizprozesse,
in denen die effektive Ausheizzeit sehr kurz ist, so dass eine unerwünschte Dotierstoffdiffusion
unterdrückt
wird, wobei dennoch für
die Dotierstoffaktivierung und die Rekristallisierung der durch
Implantation hervorgerufenen Schäden
erreicht wird.
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Daraufhin
kann die weitere Bearbeitung fortgesetzt werden, beispielsweise
indem Metallsilizidgebiete in den Drain- und Sourcegebieten 254 und bei
Bedarf in der Gateelektrodenstruktur 251 gebildet werden,
woran sich das Abscheiden eines geeigneten dielektrischen Zwischensichtmaterials
anschließt,
was ebenfalls ein dielektrisches Material mit ho her innerer Verspannung
aufweisen kann, um damit das Leistungsverhalten des Transistors 250a und/oder
des Transistors 250b weiter zu verbessern.
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Es
gilt also: Die vorliegende Offenbarung stellt Halbleiterbauelemente
und entsprechende Fertigungstechniken bereit, in denen ein graduell
verformtes verformungsinduzierendes Halbleitermaterial auf der Grundlage
einer Strukturierungssequenz bereitgestellt wird, die das Vorsehen
zweier unterschiedlicher Abstandshalterelemente beinhaltet, wodurch
eine gesamte Prozessgleichmäßigkeit
geschaffen wird, die wiederum das Anordnen des verformungsinduzierenden
Materials sehr nahe an dem Kanalgebiet ermöglicht, ohne dass die gesamte Transistorvariabilität unerwünschter
Weise erhöht wird.
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Weitere
Modifizierungen und Variationen der vorliegenden Offenbarung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Offenbarung
zu vermitteln. Selbstverständlich sind
die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten
Ausführungsformen zu
betrachten.