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Zustandsspeicherelemente werden herkömmlicherweise unter der Bezeichnung Register oder englisch Latches beziehungsweise Column Latches für eine effiziente Ansteuerung von nichtflüchtigen Speichern wie beispielsweise EEPROM oder Flashspeicher eingesetzt. Ein nichtflüchtiger Speicher kann seine Daten auch bei abgeschalteter Versorgungsspannung halten. Im Vergleich zu flüchtigen Speichern, auch bezeichnet als RAM-Speicher, ist das Programmieren beziehungsweise Beschreiben von EEPROM oder Flashspeichern relativ langsam. Üblicherweise wird zum Programmieren von EEPROM oder Flashspeichern die so genannte Hot Carrier Charge Injection-Methode oder der Fowler-Nordheim-Tunnel-Mechanismus angewendet. Das nachfolgend beschriebene Zustandsspeicherelement ist für den Einsatz zusammen mit EEPROM oder Flashspeichern, die mit dem Fowler-Nordheim-Tunnel-Mechanismus programmiert und gelöscht werden, ausgelegt. Um einen derartigen Speicher effizient zu betreiben, wird dieser in mehrere Byte breite Bereiche, so genannte Pages, aufgeteilt. Die Speicherzellen eines Bereichs sind über das Latch mit nur einer Schreib- oder Leseoperation zugreifbar. Die Latches werden dabei mit Hochvolttransistoren ausgeführt.
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Das Dokument
US 2007/0195609 A1 beschreibt einen nichtflüchtigen Speicher und ein Verfahren, diesen zu betreiben. Ein in einer eigenen Wanne untergebrachter High-Voltage-Entkoppel-Transistor entkoppelt die Bitleitung von dem als Puffer bezeichneten Zustandsspeicherelement.
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Die Schaltungsanordnung geht aus von einer Schaltung, bei der ein Latch über einen Schalter mit einer Bitleitung einer nichtflüchtigen Speicherzelle verbunden ist. Zur Programmierung der Speicherzelle wird zuerst ein entsprechender Wert in das Latch geladen. Dieses Beschreiben des Latches erfolgt bei niedrigen Versorgungsspannungen. Da die Einsatz- beziehungsweise Threshold-Spannungen der Hochvolttransistoren des Latches jedoch höher sind als bei Niedervolttransistoren, und der Einschaltwiderstand des genannten Schalters bei niedriger Versorgungsspannung stark ansteigt, beispielsweise bis in den Bereich von mehreren 100 Kiloohm, ist es problematisch, zuverlässig einen Wert im Latch abzulegen. Aufgrund des hohen Einschaltwiderstands bei niedrigen Versorgungsspannungen reichen schon geringe Ströme, die an dem Einschaltwiderstand einen Spannungsabfall verursachen, um ein zuverlässiges Über- oder Unterschreiten des Schaltpunkts des Latches zu verhindern. Diese Eigenschaft verschärft sich noch bei niedrigen Betriebstemperaturen, wodurch die Threshold-Spannung der Hochvolttransistoren und damit der Einschaltwiderstand des Schalters weiter ansteigen. Um den Einschaltwiderstand zu verkleinern, müsste die Geometrie des Schalters so stark vergrößert werden, dass sich das Latch nicht mehr flächeneffizient bauen ließe und zudem eine sehr hohe kapazitive Last für einen daran angeschlossenen Datentreiber darstellen würde.
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Eine zu lösende Aufgabe ist es daher, eine demgegenüber verbesserte Schaltungsanordnung mit einem Zustandsspeicherelement und ein demgegenüber verbessertes Verfahren zum Betreiben eines Zustandsspeicherelements anzugeben.
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Die Aufgabe wird gelöst durch die Schaltungsanordnung mit einem Zustandsspeicherelement des Patentanspruchs 1 sowie durch das Verfahren zum Betreiben eines Zustandsspeicherelements des Patentanspruchs 14. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstände der abhängigen Ansprüche.
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In einer Ausführungsform umfasst eine Schaltungsanordnung mit einem Zustandsspeicherelement einen ersten Anschluss, einen zweiten Anschluss und das Zustandsspeicherelement. Der erste Anschluss ist zum Verbinden mit einer Bitleitung einer nichtflüchtigen Speicherzelle des Zustandsspeicherelements ausgelegt. Der zweite Anschluss ist über einen ersten schaltbaren Pfad mit einem Bezugspotentialanschluss und über einen zweiten schaltbaren Pfad mit einem Versorgungspotentialanschluss verbunden. Das Zustandsspeicherelement ist mit dem zweiten Anschluss gekoppelt und zum Speichern eines Potentials am zweiten Anschluss ausgelegt. Der erste Anschluss ist über eine erste schaltbare Verbindung und über eine zweite schaltbare Verbindung mit dem zweiten Anschluss gekoppelt.
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Durch Einschalten der ersten und der zweiten schaltbaren Verbindung wird der erste Anschluss mit dem zweiten Anschluss gekoppelt. Ein über die Bitleitung zugeführtes Datum wird mittels des ersten und des zweiten schaltbaren Pfades im Zustandsspeicherelement abgelegt.
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Mit Vorteil ermöglicht das parallele Schalten der ersten und der zweiten schaltbaren Verbindung zusammen mit dem ersten und zweiten schaltbaren Pfad einen niedrigeren Einschaltwiderstand, so dass auch bei Betreiben der Schaltungsanordnung mit niedrigen Spannungen ein Datum zuverlässig im Zustandsspeicherelement gespeichert wird.
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Die Bitleitung bildet die Verbindung des Zustandsspeicherelements zu mindestens einer Zelle eines nichtflüchtigen Speichers, beispielsweise eines EEPROM oder Flashspeichers. Über die Bitleitung und den ersten Anschluss wird das Zustandsspeicherelement mit einem Datum beziehungsweise einem Wert geladen, welches beziehungsweise welcher anschließend als Basis für einen Programmiervorgang dient.
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Ein Datum beziehungsweise ein Wert ist entweder eine logische 0 oder eine logische 1. Eine logische 0 wird beispielsweise durch Bezugspotential, eine logische 1 wird beispielsweise durch Versorgungspotential dargestellt.
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Niedrige Spannungen beziehungsweise ein Niedervoltbetrieb beziehungsweise ein Niederspannungsbereich bezeichnen einen Bereich von 0 bis ca. 5,5 V. Ein Hochspannungsbereich bezeichnet einen Bereich von 0 bis ca. 15 V. Entsprechend spricht man von hohen Spannungen beziehungsweise von einem Hochvoltbetrieb.
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Die erste und die zweite schaltbare Verbindung sowie der erste und der zweite schaltbare Pfad weisen jeweils einen Schalter auf. Ein Einschalten einer schaltbaren Verbindung oder eines schaltbaren Pfades wird durch ein Schließen des jeweiligen Schalters bewirkt. Ein Ausschalten einer schaltbaren Verbindung oder eines schaltbaren Pfades wird durch ein Öffnen des jeweiligen Schalters bewirkt. Ein Schalter ist in Form eines Transistors oder in Form eines Transmission Gates, aufweisend zwei Transistoren in Parallelschaltung, ausgeführt.
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In einer Weiterbildung sind die erste und die zweite schaltbare Verbindung jeweils in Abhängigkeit eines Ladesignals stromlos schaltbar.
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Bei Vorliegen des Ladesignals werden die erste und die zweite schaltbare Verbindung eingeschaltet. Dabei fließt kein Gleichstrom, wodurch ein zuverlässiges Beschreiben des Zustandsspeicherelements ermöglicht wird.
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Bevorzugt werden die erste und die zweite schaltbare Verbindung gleichzeitig ein- oder ausgeschaltet.
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In einer weiteren Ausführungsform sind der erste und der zweite schaltbare Pfad jeweils bei Vorliegen des Ladesignals in Abhängigkeit eines Potentials am ersten Anschluss zum Laden des Zustandsspeicherelements mit einem dem Potential am zweiten Anschluss entsprechenden Wert oder bei Vorliegen eines invertierten Ladesignals zum Halten eines zuletzt geladenen Werts im Zustandsspeicherelement stromlos schaltbar.
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Bei Vorliegen des Ladesignals werden zusätzlich zur ersten und zur zweiten schaltbaren Verbindung der erste oder der zweite schaltbare Pfad entsprechend dem Potential am ersten Anschluss eingeschaltet. Der daraus resultierende Wert des Potentials am zweiten Anschluss wird in das Zustandsspeicherelement geladen. Das Laden wird mit dem invertierten Ladesignal beendet. Der erste und der zweite schaltbare Pfad sowie die erste und die zweite schaltbare Verbindung werden ausgeschaltet. Der zuletzt geladene Wert wird im Zustandsspeicherelement gehalten.
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Vorteilhafterweise ermöglicht das stromlose Schalten des ersten und des zweiten schaltbaren Pfades sowie der ersten und der zweiten schaltbaren Verbindung ein zuverlässiges Laden beziehungsweise Beschreiben des Zustandsspeicherelements auch bei niedrigen Versorgungsspannungen und über einen großen Betriebstemperaturbereich.
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Das Laden erfolgt im Niedervoltbetrieb. Der Versorgungspotentialanschluss ist hierfür mit einer Versorgungsspannung aus dem Niederspannungsbereich verbunden.
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In einer Weiterbildung ist der erste Anschluss zum Umladen der Bitleitung in Abhängigkeit eines Auslesesignals über eine dritte schaltbare Verbindung mit einem Lesepotentialanschluss verbunden.
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Bei Vorliegen des Auslesesignals wird die dritte schaltbare Verbindung eingeschaltet. Der erste Anschluss ist mit dem Lesepotentialanschluss verbunden. Damit wird auch das Potential der Bitleitung dem Lesepotential angepasst.
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Vorteilhafterweise wird durch das Umladen der Bitleitung ein Auslesen von Daten aus der angeschlossenen Speicherzelle bei niedrigen Spannungen über einen großen Betriebstemperaturbereich beschleunigt.
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Das Umladen der Bitleitung wird auch als Vorladen bezeichnet. Das Lesepotential ist an die Topologie beziehungsweise die Schaltschwelle einer im Zusammenhang mit dem nichtflüchtigen Speicher eingesetzten Ausleseschaltung angepasst.
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In einer Weiterbildung ist das Zustandsspeicherelement zum Rücksetzen in Abhängigkeit eines Rücksetzsignals schaltbar mit dem Bezugspotentialanschluss gekoppelt.
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Bei Vorliegen des Rücksetzsignals wird das Zustandsspeicherelement durch Verbinden mit dem Bezugspotentialanschluss in einen definierten Zustand gebracht. Der definierte Zustand kann dabei eine logische 0 oder eine logische 1 sein.
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In einer Weiterbildung ist der erste Anschluss in Abhängigkeit eines Programmiersignals schaltbar mit dem Bezugspotentialanschluss gekoppelt und zum Programmieren der nichtflüchtigen Speicherzelle ausgelegt.
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Durch Anlegen des Programmiersignals wird der erste Anschluss mit dem Bezugspotentialanschluss gekoppelt. Die über die Bitleitung angeschlossene nichtflüchtige Speicherzelle wird unabhängig vom Inhalt des Zustandsspeicherelements programmiert. Zum Programmieren wird das Zustandsspeicherelement über den Versorgungspotentialanschluss im Hochspannungsbereich betrieben.
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In einer weiteren Ausführungsform ist der erste Anschluss in Abhängigkeit eines Löschsignals und eines invertierten Löschsignals über einen Löschinverter schaltbar mit dem zweiten Anschluss gekoppelt und zum Löschen der nichtflüchtigen Speicherzelle in Abhängigkeit des Potentials am ersten Anschluss ausgelegt.
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Das Löschen der nichtflüchtigen Speicherzelle erfolgt abhängig vom zuletzt im Zustandsspeicherelement abgelegten Wert, also abhängig vom Potential am ersten Anschluss. Dazu wird der Löschinverter bei Vorliegen des Löschsignals und Nichtvorliegen des invertierten Löschsignals zwischen den ersten und den zweiten Anschluss geschaltet, wodurch der im Zustandsspeicherelement gespeicherte Wert der Bitleitung zugeführt wird. Enthält das Zustandsspeicherelement beispielsweise eine logische 1, so wird die angeschlossene Speicherzelle gelöscht. War das Zustandsspeicherelement mit einer logischen 0 geladen, so wird die nichtflüchtige Speicherzelle nicht gelöscht. Auch das Löschen erfolgt im Hochvoltbetrieb.
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In einer weiteren Ausführungsform umfasst das Zustandsspeicherelement einen ersten und einen zweiten Inverter. Ein Ausgang des ersten Inverters ist mit dem zweiten Anschluss sowie mit einem Eingang des zweiten Inverters gekoppelt. Ein Ausgang des zweiten Inverters ist mit einem Eingang des ersten Inverters gekoppelt.
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Eine Versorgungsspannung des ersten und des zweiten Inverters kann dabei zwischen einem ersten Versorgungspotential und einem zweiten Versorgungspotential umgeschaltet werden. Das erste Versorgungspotential liegt im Bereich der Hochspannung, das zweite Versorgungspotential liegt im Bereich der Niederspannung.
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In einer Weiterbildung umfasst die Schaltungsanordnung einen dritten Anschluss. Dieser ist über einen weiteren Inverter schaltbar mit dem Ausgang des zweiten Inverters verbunden. Zudem ist der dritte Anschluss schaltbar mit dem ersten Anschluss gekoppelt und zum Anschließen einer invertierten Bitleitung einer differentiell ausgeführten nichtflüchtigen Speicherzelle ausgelegt.
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Bei einer differentiellen Ausführung der angeschlossenen Speicherzelle wird ein Datenbit durch zwei Speicherbits abgebildet. Die zwei Speicherbits weisen zueinander inverse Zustände auf. Liegt eine differentielle Ausführung der Speicherzelle vor, so wird die Bitleitung an den ersten Anschluss und die invertierte Bitleitung an den dritten Anschluss angeschlossen.
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In einer Weiterbildung ist der dritte Anschluss in Abhängigkeit des Auslesesignals schaltbar mit dem Lesepotentialanschluss und schaltbar mit dem ersten Anschluss verbunden. Des Weiteren ist der dritte Anschluss zum Umladen der invertierten Bitleitung ausgelegt.
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Ein Anlegen des Auslesesignals bewirkt ein Einschalten der Verbindung zwischen erstem und drittem Anschluss und gleichzeitig ein Verbinden dieser beiden Anschlüsse mit dem Lesepotentialanschluss. Dadurch wird sowohl die Bitleitung als auch die invertierte Bitleitung auf das Lesepotential umgeladen beziehungsweise vorgeladen.
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Mit Vorteil wird dadurch ein Auslesen des Inhalts der angeschlossenen differentiell ausgeführten Speicherzelle beschleunigt.
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In einer weiteren Ausführungsform ist der dritte Anschluss in Abhängigkeit des Programmiersignals schaltbar mit dem Bezugspotentialanschluss gekoppelt und zum Programmieren der nichtflüchtigen Speicherzelle ausgelegt.
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Zum Programmieren der angeschlossenen differentiell ausgeführten nichtflüchtigen Speicherzelle werden sowohl der erste als auch der dritte Anschluss mit dem Bezugspotentialanschluss verbunden. Das Programmieren erfolgt wie oben beschrieben unabhängig vom Inhalt im Zustandsspeicherelement im Hochvoltvoltbetrieb. Dem Versorgungspotentialanschluss ist dafür eine Spannung aus dem Hochspannungsbereich zugeführt.
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In einer Weiterbildung ist der dritte Anschluss in Abhängigkeit eines Löschsignals und eines invertierten Löschsignals über den weiteren Inverter mit dem zweiten Anschluss gekoppelt. Dabei ist der dritte Anschluss zum Löschen der nichtflüchtigen Speicherzelle in Abhängigkeit des Potentials am dritten Anschluss ausgelegt.
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Bei Anlegen des Löschsignals wird ein invertierter Wert des Zustandsspeicherelements über den weiteren Inverter dem dritten Anschluss zugeführt. Abhängig davon wird die über die invertierte Bitleitung angeschlossene Speicherzelle gelöscht oder bleibt programmiert wie oben beschrieben.
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In einer weiteren Ausführungsform sind der erste und der dritte Anschluss jeweils schaltbar in Abhängigkeit eines Löschtestsignals mit dem Versorgungspotentialanschluss verbunden.
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Um die Datenhaltungsfähigkeit der differentiell ausgeführten nichtflüchtigen Speicherzelle überprüfen zu können, wird das Löschtestsignal angelegt. Der erste und der dritte Anschluss werden mit dem Versorgungspotentialanschluss verbunden. Dadurch werden beide Zellen des differentiell ausgeführten Speichers unabhängig vom Inhalt des Zustandsspeicherelements gelöscht. Ein anschließendes Auslesen des Inhalts der Speicherzellen ermöglicht eine Überprüfung der Datenhaltungsfähigkeit des Speichers. Dieser Test wird auch als Data Retention Bake bezeichnet.
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Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente und Schaltungsteile tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt. Es zeigen:
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1 ein erstes Ausführungsbeispiel eines nichtflüchtigen Speichers,
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2 eine erste beispielhafte Ausführungsform einer Schaltungsanordnung nach dem vorgeschlagenen Prinzip,
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3 beispielhafte Zeitdiagramme für die Ausführungsform von 2,
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4 ein zweites Ausführungsbeispiel eines nichtflüchtigen Speichers,
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5 eine zweite beispielhafte Ausführungsform einer Schaltungsanordnung nachdem vorgeschlagenen Prinzip, und
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6 beispielhafte Zeitdiagramme für die Ausführungsform von 5.
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1 zeigt ein erstes Ausführungsbeispiel eines nichtflüchtigen Speichers. Der nichtflüchtige Speicher, beispielsweise ein EEPROM-Speicher, umfasst eine Speichermatrix M, eine Kontrolllogik K, einen Lesepotentialgenerator 60, einen X-Decoder 80, einen Datentreiber 90, einen Y-Decoder DY, eine Ausleseeinheit AE, eine Ladungspumpe L, Auswahltransistoren 10, 12, 14 und Zustandsspeicherelemente Z1, Z2 und Z3. Der X-Decoder 80, der Y-Decoder DY, der Lesepotentialgenerator 60, der Datentreiber 90, die Zustandsspeicherelemente Z1, Z2 und Z3 sind jeweils mit der Kontrolllogik K gekoppelt. Die Auswahltransistoren 10, 12 und 14 sind über eine gemeinsame Steuerleitung SL mit ihrem jeweiligen Steueranschluss mit der Kontrolllogik K gekoppelt. Der Datentreiber 90 ist über eine Datenleitung DL mit der Ausleseeinheit AE verknüpft. Die Datenleitung DL ist schaltbar mit einem Ausgang Y des Y-Decoders DY verbunden. Diese schaltbare Verbindung ist beispielsweise mittels Hochvolt-Transmission-Gates realisiert. Der Ausgang Y bildet einen Schreibpotentialanschluss VW. Am Ausgang Y des Y-Decoders DY ist eine Schreibspannung bereitgestellt. Ein Ausgang des Lesepotentialgenerators 60 ist jeweils mit dem Zustandsspeicherelement Z1, Z2 und Z3 gekoppelt. Der Ausgang des Lesepotentialgenerators 60 bildet einen Lesepotentialanschluss LP, an dem eine Lesespannung bereitgestellt ist.
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Ein Eingang der Ladungspumpe L ist mit der Kontrolllogik K gekoppelt. Ein Ausgang der Ladungspumpe L ist mit dem Y-Decoder DY, dem X-Decoder 80, mit den Zustandsspeicherelementen Z1, Z2 und Z3, sowie mit den Hochvolt-Transmission-Gates der schaltbaren Verbindung zwischen Datenleitung DL und dem Ausgang Y verbunden.
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Die 3·3-Speichermatrix M umfasst Transistoren 20, 22, 24, 30, 32, 34, 40, 42 und 44. Jedes Datenbit der Speichermatrix M wird in diesem Ausführungsbeispiel durch eine Speicherzelle, also durch einen Transistor, implementiert. Ein jeder Steuereingang der Transistoren 20, 22 und 24 ist jeweils über eine erste Wortleitung WL1 mit dem X-Decoder 80 gekoppelt. Ein jeder Steuereingang der Transistoren 30, 32 und 34 ist jeweils über eine zweite Wortleitung WL2 mit dem X-Decoder 80 gekoppelt. Ein jeder Steuereingang der Transistoren 40, 42 und 44 ist jeweils über eine dritte Wortleitung WL3 mit dem X-Decoder 80 gekoppelt.
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Ein jeder Wannenanschluss der Transistoren 20, 30 und 40 ist mit einem ersten Wannenanschluss W1 verbunden. Ein Wannenanschluss wird auch als Wellanschluss oder Bulkanschluss bezeichnet. Ein jeder Wannenanschluss der Transistoren 22, 32 und 42 ist mit einem zweiten Wannenanschluss W2 verbunden. Ein jeder Wannenanschluss der Transistoren 24, 34 und 44 ist mit einem dritten Wannenanschluss W3 gekoppelt. Ein jeder Drainanschluss der Transistoren 20, 30 und 40 ist über eine erste Bitleitung BL1 mit dem Zustandsspeicherelement Z1 gekoppelt. Die erste Bitleitung BL1 ist zudem schaltbar mit dem Ausgang Y des Y-Decoders DY verbunden. Ein jeder Sourceanschluss der Transistoren 20, 30 und 40 ist über eine erste Auswahlleitung SL1 mit einem Drainanschluss des Auswahltransistors 10 verbunden.
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Entsprechend sind jeweilige Drainanschlüsse der Transistoren 22, 32 und 42 über eine zweite Bitleitung BL2 mit dem Zustandsspeicherelement Z2 verknüpft. Die zweite Bitleitung BL2 ist schaltbar mit dem Y-Ausgang des Y-Decoders DY gekoppelt. Jeweilige Sourceanschlüsse der Transistoren 22, 32 und 42 sind über eine zweite Auswahlleitung SL2 mit einem Drainanschluss des Auswahltransistors 12 verbunden.
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Ein jeder Drainanschluss der Transistoren 24, 34 und 44 ist über eine dritte Bitleitung BL3 mit dem Zustandsspeicherelement Z3 gekoppelt. Die dritte Bitleitung BL3 ist schaltbar mit dem Ausgang Y des Y-Decoders DY verbunden. Ein jeder Sourceanschluss der Transistoren 24, 34 und 44 ist über eine dritte Auswahlleitung SL3 mit einem Drainanschluss des Auswahltransistors 14 gekoppelt. Ein jeder Sourceanschluss der Auswahltransistoren 10, 12 und 14 ist mit einem Versorgungspotentialanschluss VDD verbunden.
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Ein Transistor der Speichermatrix M wird auch als Speicherzelle bezeichnet.
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Die Kontrolllogik K, die Ausleseeinheit AE und der Datentreiber 90 sind jeweils auf Basis von Niedervolttransistoren ausgeführt. Eine jeweilige Treiberstufe des X-Decoders 80 und des Y-Decoders DY sowie die Speichermatrix M, die Ladungspumpe L, die Auswahltransistoren 10, 12 und 14 und die Zustandsspeicherelemente Z1, Z2 und Z3 sind jeweils auf Basis von Hochvolttransistoren ausgeführt. Damit wird das Programmieren und Löschen der Transistoren der Speichermatrix M mit Hilfe des Fowler-Nordheim-Tunnel-Mechanismus ermöglicht. Die Ladungspumpe L bewirkt ein Anheben der Versorgungsspannung eines Zustandsspeicherelements vom Niederspannungsbereich in den Hochspannungsbereich. Die Funktionsweise des dargestellten nichtflüchtigen Speichers sowie Aufbau und Funktion der Zustandsspeicherelemente wird anhand der 2 näher beschrieben.
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2 zeigt eine erste beispielhafte Ausführungsform einer Schaltungsanordnung nach dem vorgeschlagenen Prinzip. Die Schaltungsanordnung umfasst ein Zustandsspeicherelement 100, 110, einen Löschinverter 240, einen ersten Anschluss A1, einen zweiten Anschluss A2, einen Bezugspotentialanschluss VSS, einen Versorgungspotentialanschluss VPP, eine erste eine zweite und eine dritte schaltbare Verbindung L1, L2, L3, einen ersten und einen zweiten schaltbaren Pfad P1, P2, einen Schreibpotentialanschluss VW, einen Lesepotentialanschluss LP sowie mehrere Eingänge zum Zuführen von Signalen. Über diese Eingänge ist die Schaltungsanordnung mit der Kontrolllogik K des Speichers von 1 gekoppelt.
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Das Zustandsspeicherelement 100, 110 umfasst einen ersten Inverter 100 und einen zweiten Inverter 110. Ein Ausgang des ersten Inverters 100 ist mit einem Eingang des zweiten Inverters 110 sowie mit dem zweiten Anschluss A2 gekoppelt. Ein Ausgang des zweiten Inverters 110 ist mit einem Eingang des ersten Inverters 100 gekoppelt.
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Die in 2 gezeigte Ausführungsform der Schaltungsanordnung ist beispielsweise jeweils eine Realisierungsmöglichkeit der Zustandsspeicherelemente Z1, Z2 und Z3 aus 1.
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Der erste Anschluss A1 ist zum Verbinden mit einer Bitleitung BL ausgelegt. Die Bitleitung BL kann also beispielsweise mit der ersten Bitleitung BL1 aus 1 verbunden sein. Das Zustandsspeicherelement 100, 110 entspricht dann dem Zustandsspeicherelement Z1 aus 1. Der erste Anschluss A1 ist über die erste und die zweite schaltbare Verbindung L1 und L2 und den ersten oder zweiten schaltbaren Pfad P1 oder P2 mit dem zweiten Anschluss gekoppelt. Die erste schaltbare Verbindung L1 weist einen Schalter 170 auf. Die zweite schaltbare Verbindung L2 weist einen Schalter 180 auf. Der erste schaltbare Pfad P1 umfasst einen Schalter 210, der zweite schaltbare Pfad P2 umfasst einen Schalter 200. Der Schalter 210 des ersten schaltbaren Pfades P1 ist von der ersten schaltbaren Leitung L1 gesteuert. Der Schalter 200 des zweiten schaltbaren Pfades P2 ist von der zweiten schaltbaren Leitung L2 gesteuert. Der Schalter 170 der ersten schaltbaren Leitung L1 sowie der zweite Schalter 180 der zweiten schaltbaren Leitung L2 sind jeweils von einem Ladesignal LS gesteuert.
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Zudem ist die erste schaltbare Leitung L1 über einen von einem invertierten Ladesignal ILS gesteuerten Schalter 220 schaltbar mit dem Bezugspotentialanschluss VSS verbunden. Die zweite schaltbare Leitung L2 ist über einen von dem invertierten Ladesignal ILS gesteuerten Schalter 230 schaltbar mit dem Versorgungspotentialanschluss VPP verbunden.
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Der Eingang des ersten Inverters 100 ist über einen Schalter 120, der von einem Rücksetzsignal RS gesteuert ist, schaltbar mit dem Bezugspotentialanschluss VSS verbunden.
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Der erste Anschluss A1 ist über einen Schalter 140, gesteuert von einem Programmiersignal PRG, mit dem Bezugspotentialanschluss VSS verbunden. Des Weiteren ist der erste Anschluss A1 über einen Schalter 130, gesteuert von einem Schutzsignal PRGBL, mit dem Schreibpotentialanschluss VW verbunden. Ein Eingang des Löschinverters 240 ist mit dem zweiten Anschluss A2 gekoppelt. Ein Ausgang des Löschinverters 240 ist mit dem ersten Anschluss A1 gekoppelt. Ein positiver Versorgungsspannungsanschluss des Löschinverters 240 ist über einen Schalter 160, gesteuert von einem invertierten Löschsignal IERS, mit dem Versorgungspotentialanschluss VPP verbunden. Ein negativer Versorgungsspannungsanschluss des Löschinverters 240 ist über einen Schalter 150, gesteuert von einem Löschsignal ERS, mit dem Schreibpotentialanschluss VW gekoppelt. Der erste Anschluss A1 ist über die dritte schaltbare Verbindung L3 mit einem Lesepotentialanschluss LP verbunden. Die dritte schaltbare Verbindung L3 weist einen Schalter 190 auf, der von einem Auslesesignal ALS gesteuert ist.
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Der im folgenden beschriebene Ablauf, der Rücksetzen, Laden, Programmieren und Löschen sowie anschließendes Rücksetzen umfasst, erfolgt gesteuert von der Kontrolllogik zu vorgegebenen Zeitpunkten.
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Zum Rücksetzen des Zustandsspeicherelements 100, 110 wird bei jedem Einschalten der Versorgungsspannung und nach jedem Schreibvorgang im Speicher mit Hilfe des Rücksetzsignals RS der Schalter 120 geschlossen und das Zustandsspeicherelement 100, 110 vorgesetzt. Der Ausgang des zweiten Inverters 110 wird damit auf das Potential des Bezugspotentialanschlusses VSS geschaltet, der Ausgang des ersten Inverters 100 wird auf das Potential des Versorgungsspannungsanschlusses VDD geschaltet.
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Zum Laden des Zustandsspeicherelements 100, 110 werden die Schalter 120, 130, 140, 150, 160 und 190 mit Hilfe des Programmiersignals PRG, des Schutzsignals PRGBL, des Rücksetzsignals RS, des Löschsignals ERS, des invertierten Löschsignals IERS sowie des Auslesesignals ALS geöffnet. Die Schalter 170 und 180 werden mit Hilfe des Ladesignals LS geschlossen. Die Schalter 220 und 230 werden mit Hilfe des invertierten Ladesignals ILS geöffnet. Somit hat der erste Anschluss A1 über die Bitleitung BL eine Verbindung zum Datentreiber 90 aus 1. Der Versorgungspotentialanschluss VPP ist mit dem Versorgungspotentialanschluss VDD verbunden, so dass die Schaltung beim Laden im Niederspannungsbereich betrieben wird.
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Soll eine logische 1 in das Zustandsspeicherelement 100, 110 geschrieben werden, so geht die Ausgangsstufe des Datentreibers 90 auf das Potential des Versorgungspotentialanschlusses VDD. Das Potential der Bitleitung BL wird ebenfalls auf das Potential des Versorgungspotentialanschlusses VDD gezogen und schaltet über den Schalter 210 den ersten schaltbaren Pfad P1 ein. Der zweite schaltbare Pfad P2 bleibt aufgrund des geöffneten Schalters 200 augeschaltet. Der Ausgang des ersten Inverters 100 wird somit auf den Bezugspotentialanschluss VSS geschaltet. Bei Erreichen einer Schaltschwelle des zweiten Inverters 110 schaltet der Ausgang des zweiten Inverters 110 auf das Potential des Versorgungspotentialanschlusses VDD. Das Zustandsspeicherelement 100, 110 rastet ein. Dieser Zustand wird gehalten, solange das Potential der Bitleitung BL nicht wieder unter den Schaltpunkt der Schalter 200 und 210 gezogen wird.
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Soll eine logische 0 im Zustandsspeicherelement 100, 110 abgelegt werden, so wird der Ausgang des Datentreibers 90 auf den Bezugspotentialanschluss VSS geschaltet. Dadurch wird der Schalter 200 geschlossen, der Schalter 210 bleibt geöffnet.
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Der Ausgang des ersten Inverters 100 wird auf das Potential des Versorgungspotentialanschlusses VPP geschaltet. Sobald die Schaltschwelle des zweiten Inverters 100 überschritten wird, schaltet der Ausgang des zweiten Inverters 110 auf das Potential des Bezugspotentialanschlusses VSS und das Zustandsspeicherelement 100, 110 rastet ein.
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Nach Beendigung des Ladens, also wenn das Zustandsspeicherelement 100, 110 eingerastet ist, werden die Schalter 170 und 180 mit Hilfe des Ladesignals LS geöffnet. Die Schalter 220 und 230 werden mit Hilfe des invertierten Ladesignals ILS geschlossen. Dies führt zum Öffnen der Schalter 200 und 210. Damit wird der letztgültige Zustand des Datentreibers 90 im Zustandsspeicherelement 100, 110 gespeichert.
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Zum Programmieren einer Speicherzelle werden zuerst die Daten und die Adresse dieser Speicherzelle an die Speichermatrix M angelegt. Der X-Decoder 80 und der Y-Decoder DY selektieren die zu schreibende Adresse. Die Hochvolt-Transmission-Gates werden geschlossen, so dass die Daten des Datentreibers 90 über die Datenleitung DL in das Zustandsspeicherelement geladen werden. Ein Programmieren einer Speicherzelle erfolgt nach Beendigung des Ladens des Zustandsspeicherelements. Das Programmieren umfasst jeweils einen Programmier- und einen anschließenden Löschzyklus. Hierzu wird eine Spannung im Bereich von 14 V benötigt. Die Ladungspumpe L des Speichers erzeugt diese Spannung. Um die richtigen Potentiale für den Programmier- beziehungsweise Löschzyklus an die Speicherzelle zu bringen, wird die Versorgungsspannung der Inverter 100 und 110 auf die von der Ladungspumpe L erzeugte Hochspannung geschaltet. Zusätzlich wird der Versorgungspotentialanschluss VPP vom Versorgungspotentialanschluss VDD getrennt, so dass die Schaltung im Hochspannungsbereich betrieben wird. Abhängig vom Zustand, der im Zustandsspeicherelement gespeichert ist, wird bei einer gespeicherten logischen 1 der Ausgang des zweiten Inverters auf das Potential der Hochspannung, der Ausgang des ersten Inverters 100 auf Bezugspotential geschaltet. Ist eine logische 0 im Zustandsspeicherelement 100, 110 abgelegt, so wird das Potential am Ausgang des zweiten Inverters 110 auf Bezugspotential und das Potential am Ausgang des ersten Inverters 100 auf die Hochspannung geschaltet. Während des Programmier- und Löschzyklusses wird die schaltbare Verbindung zwischen Ausleseeinheit AE und Datentreiber 90 durch Öffnen der Hochvolt-Transmission-Gates gelöst, um die Niedervolttransistoren dieser Einheiten vor der Hochspannung zu schützen. Die Auswahltransistoren 10, 12 und 14 aus 1 werden über die Steuerleitung SL geöffnet, um einen Drain/Source-Strom während eines Programmier- und Löschzyklusses zu unterbinden.
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Zum Beschreiben beispielsweise des Transistors 32 der Speichermatrix M aus 1 mit einer logischen 0 wird das Zustandsspeicherelement Z2 mit einer 1 geladen. Im Programmierzyklus wird die zweite Wortleitung WL2 auf die positive Versorgungsspannung, die erste und die dritte Wortleitung WL1 und WL3 werden jeweils auf das Bezugspotential geschaltet. Der zweite Wannenanschluss W2 liegt auf Bezugspotential, der erste und der dritte Wannenanschluss W1 und W3 liegen auf Versorgungspotential. Die Zustandsspeicherelemente Z1 und Z3 aus 1 sind mit einer logischen 0 vorgeladen, erzeugt durch das Rücksetzsignal RS. Mit Hilfe der Ladungspumpe L wird die positive Versorgungsspannung auf das Potential der Hochspannung gezogen. Mit Hilfe des Programmiersignals PRG wird der Schalter 140 eingeschaltet und das Potential der Bitleitung BL wird auf das Bezugspotential geschaltet. Um die Transistoren 20, 40, 24 und 44 vor einem ungewollten Programmieren zu schützen, werden die Zustandsspeicherelemente Z1 und Z3 aus 1 mit Hilfe des Schutzsignals PRGBL über das Schließen des Schalters 130 am ersten Anschluss A1 auf das Potential des Schreibpotentialanschlusses VW gezogen. Der Transistor 32 wird unabhängig vom Inhalt des Zustandsspeicherelements Z2 programmiert, alle anderen Transistoren sind so geschaltet, dass sich ihr Zustand nicht ändert.
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Der anschließende Löschzyklus erfolgt datenabhängig, also abhängig vom Wert der in dem Zustandsspeicherelement abgelegt wurde. Bei Beschreiben des Transistors 32 mit einer logischen 0 ist das Zustandsspeicherelement Z2 mit einer logischen 1 geladen. Somit schaltet der Ausgang des Löschinverters 240 den ersten Anschluss auf das Potential der ersten Versorgungsspannung. Der Kanal des Transistors 32 wird ebenfalls auf das Hochspannungspotential gezogen und die Elektronen werden von dem Floating Gate des Transistors 32 gezogen. Damit wird die Speicherzelle gelöscht.
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Um den Transistor 32 mit einer logischen 1 zu beschreiben, wird das Zustandsspeicherelement Z2 mit einer logischen 0 vorgeladen. Somit wird nach dem Programmierzyklus der anschließende Löschzyklus unterdrückt.
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Während des Löschzyklusses schaltet der Löschinverter 240 die Bitleitung BL auf das Potential des Schreibpotentialanschlusses VW. Das Potential der zweiten Wortleitung WL2 ist auf Bezugspotential. Die erste Wortleitung WL1, die dritte Wortleitung WL3, der erste, der zweite und der dritte Wannenanschluss W1, W2 und W3 und die Bitleitungen BL1 und BL3 der Zustandsspeicherelemente Z1 und Z3 sind auf dem Potential der Hochspannung. Der Transistor 32 ist damit eingeschaltet und bildet einen Kanal. Die zugehörige zweite Bitleitung BL2 wird mit Hilfe des Zustandsspeicherelements Z2 auf das Potential des Schreibpotentialanschlusses VW gezogen. Damit ist das Potential am Kanal des Transistors 32 vorgegeben. Die Spannungsdifferenz zwischen der zweiten Wortleitung WL2, die sich auf Bezugspotential befindet und dem Schreibpotentialanschluss VW ist in diesem Fall zu gering, so dass die Elektronen vom Floating Gate des Transistors 32 nicht abgezogen werden. Die logische 1 bleibt im Transistor 32 gespeichert.
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Um Daten aus dem Speicher mit Hilfe der Ausleseeinheit AE auslesen zu können, wird die entsprechende Bitleitung BL am Beginn der Auslesephase abhängig von der implementierten Technologie der Ausleseeinheit AE vorgeladen. Wird ein Auslesezyklus gestartet, so werden die jeweiligen Bitleitungen BL für eine bestimmte Zeitspanne auf eine definierte Spannung vorgeladen. Mit Hilfe des Auslesesignals ALS wird der Schalter 190 geschlossen. Der erste Anschluss A1 wird mit dem Lesepotentialanschluss LP verbunden. Damit wird das Potential der Bitleitung BL aktiv auf das Potential des Lesepotentialanschlusses LP vorgeladen. Dies trägt beim Auslesevorgang vorteilhafterweise zur Beschleunigung bei.
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3 zeigt beispielhafte Zeitdiagramme für die Ausführungsform von 2. Pro Zeile ist jeweils der Verlauf eines Signals über der Zeit t dargestellt. Von oben nach unten gelesen sind dies das Rücksetzsignal RS, das Signal auf der Bitleitung BL, das Ladesignal LS, das invertierte Ladesignal ILS, das Programmiersignal PRG, das Schutzsignal PRGBL, das Löschsignal ERS, das invertierte Löschsignal IERS, der Verlauf des Signals am Schreibpotentialanschluss VW, das Auslesesignal ALS, der Verlauf des Potentials am Lesepotentialanschluss LP, der Verlauf eines Ausgangssignals V2 am Ausgang des zweiten Inverters 110 und der Verlauf eines Ausgangssignals V1 am Ausgang des ersten Inverters 100. Die digitalen Signalverläufe können den Wert des Versorgungspotentialanschlusses VPP, des Versorgungspotentialanschlusses VDD oder den Wert des Bezugspotentialanschlusses VSS annehmen.
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Zu einem Zeitpunkt t1 wird die Schaltungsanordnung von 2 mit dem Rücksetzsignal RS zurückgesetzt. Zu einem Zeitpunkt t2 wird mit Hilfe des Ladesignals LS und des invertierten Ladesignals ILS eine Ladephase gestartet. Das Ausgangssignal V2 am Ausgang des zweiten Inverters 110 folgt somit dem Signal auf der Bitleitung BL. Das Ausgangssignal V1 am Ausgang des ersten Inverters 100 nimmt einen hierzu invertierten Verlauf. Gegen Ende der Ladephase wird zu einem Zeitpunkt t2' die Versorgungsspannung des Zustandsspeicherelements von Niederspannung auf Hochspannung, also vom Wert des Versorgungspotentialanschlusses VDD auf den Wert des Versorgungspotentialanschlusses VPP und somit in den Hochvoltbetrieb umgeschaltet. Zu einem Zeitpunkt t3 beginnt der Programmierzyklus durch Einschalten des Programmiersignals PRG. Dazu wird die Bitleitung BL auf Bezugspotential geschaltet. Der Programmierzyklus erfolgt datenunabhängig. Zu einem Zeitpunkt t4 schließt sich der Löschzyklus an. Da der letzte im Zustandsspeicherelement gespeicherte Wert eine logische 1 ist, wie aus dem Ausgangssignal V2 ersichtlich, wird die an die Bitleitung BL angeschlossene Speicherzelle gesteuert von dem Löschsignals ERS und dem invertierten Löschsignals IERS gelöscht. Zu einem Zeitpunkt t5 erfolgt ein erneutes Rücksetzen der Schaltungsanordnung. Zu einem Zeitpunkt t6 wird mit Hilfe des Auslesesignals ALS ein Auslesezyklus gestartet. Das Potential auf der Bitleitung BL wird auf den Wert des Bezugspotentialanschlusses VSS gezogen.
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4 zeigt ein zweites Ausführungsbeispiel eines nichtflüchtigen Speichers. Dieses Ausführungsbeispiel entspricht dem Ausführungsbeispiel eines nichtflüchtigen Speichers aus 1, wobei die Speichermatrix M differentiell ausgeführt ist. Dabei ist jedes Datenbit durch zwei Speicherzellen, also durch zwei Transistoren realisiert. Somit sind zusätzlich die Transistoren 21, 31, 41, 23, 33, 43, 25, 35 und 45 vorgesehen. Ein jeder Steuereingang der Transistoren 21, 23 und 25 ist mit der ersten Wortleitung WL1 verbunden. Ein jeder Steuereingang der Transistoren 31, 33 und 35 ist mit der zweiten Wortleitung WL2 verknüpft. Ein jeder Steuereingang der Transistoren 41, 43 und 45 ist jeweils mit der dritten Wortleitung WL3 verbunden. Ein jeder Wannenanschluss der Transistoren 21, 31 und 41 ist jeweils an den ersten Wannenanschluss W1 angeschlossen. Ein jeder Wannenanschluss der Transistoren 23, 33 und 43 ist jeweils mit dem zweiten Wannenanschluss W2 verbunden. Ein jeder Wannenanschluss der Transistoren 25, 35 und 45 ist jeweils mit dem dritten Wannenanschluss W3 gekoppelt. Ein jeder Sourceanschluss der Transistoren 21, 31 und 41 ist mit der ersten Auswahlleitung SL1 verknüpft. Ein jeder Sourceanschluss der Transistoren 23, 33 und 43 ist an die zweite Auswahlleitung SL2 angeschlossen. Ein jeder Sourceanschluss der Transistoren 25, 35 und 45 ist mit der dritten Auswahlleitung SL3 verbunden. Ein jeder Drainanschluss der Transistoren 21, 31 und 41 ist jeweils an eine erste invertierte Bitleitung IBL1 angeschlossen. Ein jeder Drainanschluss der Transistoren 23, 33 und 43 ist jeweils an eine zweite invertierte Bitleitung IBL2 gekoppelt. Ein jeder Drainanschluss der Transistoren 25, 35 und 45 ist jeweils an eine dritte invertierte Bitleitung IBL3 angeschlossen. Die erste, die zweite und die dritte invertierte Bitleitung IBL1, IBL2 und IBL3 sind jeweils schaltbar mit dem Ausgang Y des Y-Decoders DY gekoppelt. Des Weiteren sind die invertierten Bitleitungen IBL1, IBL2 und IBL3 jeweils schaltbar mit einer invertierten Datenleitung IDL am Ausgang des Datentreibers 90 verbunden. Die invertierte Datenleitung IDL ist zusätzlich mit der Ausleseeinheit AE gekoppelt.
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Des Weiteren sind Zustandsspeicherelemente Z4, Z5 und Z6 dargestellt. Das Zustandsspeicherelement Z4 ist über die erste Bitleitung BL1 sowie über die erste invertierte Bitleitung IBL1 mit der Speichermatrix M verbunden. Das Zustandsspeicherelement Z5 ist über die zweite Bitleitung BL2 sowie über die invertierte zweite Bitleitung IBL2 mit der Speichermatrix M gekoppelt. Das Zustandsspeicherelement Z6 ist über die dritte Bitleitung BL3 und die dritte invertierte Bitleitung IBL3 mit der Speichermatrix M verknüpft.
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5 zeigt eine zweite beispielhafte Ausführungsform einer Schaltungsanordnung nach dem vorgeschlagenen Prinzip. Diese Ausführungsform ist zur Verwendung mit einem differentiell ausgeführten nichtflüchtigen Speicher, wie beispielsweise unter 4 beschrieben, ausgelegt. Diese Ausführungsform entspricht also einem der Zustandselemente Z4, Z5 oder Z6. Die gezeigte Ausführungsform des Zustandsspeicherelements 100, 110 stimmt mit derjenigen von 2 überein, wobei zusätzliche Elemente für den Betrieb mit einem differentiellen nichtflüchtigen Speicher vorgesehen sind. Zusätzlich zur 2 umfasst diese Ausführungsform einen dritten Anschluss A3, einen weiteren Inverter 330, diverse Schalter sowie Signaleingänge.
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Der dritte Anschluss A3 ist zum Verbinden mit einer invertierten Bitleitung IBL ausgelegt. Die invertierte Bitleitung IBL kann also an die erste, zweite oder dritte invertierte Bitleitung IBL1, IBL2, IBL3 von 4 angeschlossen sein.
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Der dritte Anschluss A3 ist über einen Schalter 310, gesteuert von dem Auslesesignal ALS, schaltbar mit dem ersten Anschluss A1 verbunden. Ferner ist der dritte Anschluss A3 über einen Schalter 320, gesteuert von dem Programmiersignal PRG, schaltbar mit dem Bezugspotentialanschluss VSS verbunden. Des Weiteren ist der dritte Anschluss A3 über einen Schalter 280, gesteuert vom Auslesesignal ALS, mit dem Lesepotentialanschluss LP gekoppelt. Mit Hilfe eines Schalters 250 ist der dritte Anschluss A3, gesteuert von dem Schutzsignal PRGBL, mit dem Schreibpotentialanschluss VW verbunden. Über einen Schalter 290 ist der dritte Anschluss A3, gesteuert von einem Löschtestsignal LTS, schaltbar an den Versorgungspotentialanschluss VPP angeschlossen. Auch der erste Anschluss A1 ist zusätzlich über einen Schalter 300, gesteuert von dem Löschtestsignal LTS, an den Versorgungspotentialanschluss VPP angeschlossen.
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Ein Eingang des weiteren Inverters 330 ist mit einem Ausgang des zweiten Inverters 110 gekoppelt. Ein Ausgang des weiteren Inverters 330 ist mit dem dritten Anschluss A3 verbunden. Ein positiver Versorgungsspannungsanschluss des weiteren Inverters 330 ist schaltbar in Abhängigkeit des invertierten Löschsignals IERS über einen Schalter 260 mit dem Versorgungspotentialanschluss VPP verbunden. Ein negativer Versorgungsspannungsanschluss des weiteren Inverters 330 ist über einen Schalter 270 gesteuert von dem Löschsignal ERS mit dem Schreibpotentialanschluss VW gekoppelt.
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Die Funktion des Zustandsspeicherelements 100, 110 wird beispielhaft in Verbindung mit dem nichtflüchtigen Speicher von 4 beschrieben. Es soll ein Datenbit 50 aus 4, das von den Transistoren 32 und 33 gebildet ist, programmiert werden. Zum Programmieren mit einer logischen 1 wird im Programmierzyklus die zweite Wortleitung WL2 auf das Potential des Versorgungspotentialanschlusses VPP geschaltet. Der zweite Wannenanschluss W2 wird auf den Bezugspotentialanschluss VSS geschaltet. Dadurch werden auf den Floating-Gates der beiden selektierten Transistoren 32 und 33 Elektronen gespeichert. Das Potential der beiden zugehörigen Bitleitungen BL2 und IBL2 ist in diesem Fall auf dem Potential des Bezugspotentialanschlusses VSS. Beim anschließenden Löschzyklus wird die zweite Wortleitung WL2 auf den Bezugspotentialanschluss VSS und der zweite Wannenanschluss W2 auf den Versorgungspotentialanschluss VPP geschaltet. Beide Transistoren 32 und 33 befinden sich in Löschkonfiguration. Der Transistor 32 wird nicht gelöscht, da die zugehörige zweite Bitleitung BL2 mit dem Schreibpotentialanschluss VW verbunden ist. Der Transistor 33 wird gelöscht, da die zweite invertierte Bitleitung IBL2 mit dem Versorgungspotentialanschluss VPP verbunden ist.
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Zum Ablegen einer logischen 0 im Datenbit 50 wird während des Löschzyklusses der Transistor 32 gelöscht und der Transistor 33 bleibt unverändert. Es ist jeweils einer der beiden Transistoren gelöscht, der andere ist programmiert. Alle anderen Transistoren der Speichermatrix M werden dabei mit Hilfe des Schutzsignals PRGBL vor einem ungewollten Programmieren und Löschen geschützt.
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Wie aus 5 ersichtlich, wird das eigentliche Zustandsspeicherelement 100, 110 nicht dupliziert. Die zusätzlichen, oben beschriebenen Schaltungskomponenten generieren die notwendigen Potentiale für die verschiedenen Betriebszustände auf der invertierten Bitleitung IBL. Die Schalter 280 und 310 sind zur Beschleunigung des Auslesens vorgesehen. Bei Vorliegen des Auslesesignals ALS werden also die Schalter 190, 310 und 280 geschlossen. Somit werden sowohl die Bitleitung BL als auch die invertierte Bitleitung IBL kurzgeschlossen und mit dem Lesepotentialanschluss LP verbunden. Die Potentiale der Bitleitung BL und der invertierten Bitleitung IBL werden dadurch vorteilhafterweise beschleunigt auf das Potential des Bezugspotentialanschlusses VSS beziehungsweise auf das Potential des Versorgungspotentialanschlusses VDD gezogen.
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Um die Datenhaltungsfähigkeit der Speicherzellen des differentiellen Speichers von 4 überprüfen zu können, sind das Löschtestsignal LTS sowie die Schalter 290 und 300 vorgesehen. Da der differentielle Speicher aus 4 zwei Speicherelemente, also zwei Transistoren für jeweils ein Datenbit verwendet, können zwar beide Speicherelemente programmiert werden, aber nur ein Speicherelement kann abhängig von dem Datum im Zustandsspeicherelement gelöscht werden. Um die Datenhaltungsfähigkeit überprüfen zu können, ist es notwendig, beide Speicherzellen unabhängig vom Speicherinhalt des Zustandsspeicherelements zu löschen. Zum Löschen beider Speicherzellen wird sowohl die Bitleitung BL als auch die invertierte Bitleitung IBL mit Hilfe des Löschtestsignals LTS auf das Potential des Versorgungspotentialanschlusses VPP gezogen. In diesem speziellen Löschmodus werden sowohl das Löschsignal ERS als auch das invertierte Löschsignal IERS unterdrückt. Dadurch sind die Ausgänge des Löschinverters 240 und des weiteren Inverters 330 hochohmig.
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Um die Datenhaltungsfähigkeit der Speicherzellen zu überprüfen, wird die unversorgte Schaltung für einen definierten Zeitraum bei einer sehr hohen Temperatur in einem Klimaschrank künstlich gealtert. Durch die hohe Temperatur wird die Isolation der Floating-Gates der Transistoren der Speichermatrix M getestet. Bei hoher Temperatur nehmen die Ladungsträger am Floating-Gate Energie auf und können leichter über Schwachstellen der Isolierung das Floating-Gate verlassen. Wenn das Floating-Gate zu viele Ladungsträger verliert, kann die Ausleseeinheit AE nicht mehr korrekt entscheiden, ob das Speicherelement gelöscht oder programmiert war. Abhängig von der verwendeten Speicherzellentechnologie sind entweder programmierte oder gelöschte Speicherzellen anfälliger für den Test der Datenhaltungsfähigkeit. In diesem Beispiel wird der Test mit gelöschten Speicherzellen durchgeführt. Der Test ist gleichermaßen geeignet zum Testen zweier programmierter Speicherzellen.
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6 zeigt beispielhafte Zeitdiagramme für die Ausführungsform von 5. Entsprechend 3 sind die Verläufe der Signale bezogen auf die Zeit t zeilenweise untereinander dargestellt. Zusätzlich zur 3 sind der Verlauf des Löschtestsignals LTS sowie der Signalverlauf auf der invertierten Bitleitung IBL dargestellt. Der Ablauf entspricht dem unter 3 beschriebenen Ablauf. Zum Zeitpunkt t1 wird das Zustandsspeicherelement mittels Rücksetzsignal RS rückgesetzt. Zum Zeitpunkt t2 wird, ausgelöst vom Ladesignal LS und vom invertierten Ladesignal ILS, das Zustandsspeicherelement geladen. Zum Zeitpunkt t2' wird mit Hilfe der Ladungspumpe L vom Niederspannungsbereich in den Hochspannungsbereich umgeschaltet. Dies betrifft eine jeweilige Versorgungsspannung des ersten und zweiten Inverters 100, 110 sowie des Löschinverters 240 und des weiteren Inverters 330. Der datenunabhängige Programmierzyklus beginnt zum Zeitpunkt t3. Zum Zeitpunkt t4 schließt sich der datenabhängige Löschzyklus an. Zum Zeitpunkt t5 erfolgt ein erneutes Rücksetzen mit Hilfe des Rücksetzsignals RS. Ein Auslesevorgang wird zum Zeitpunkt t6 mit Hilfe des Auslesesignals ALS gestartet.
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Bezugszeichenliste
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- 10, 12, 14
- Auswahltransistor
- 20–25, 30–35, 40–45
- Transistor
- 50
- Datenbit
- 60
- Lesepotentialgenerator
- 80
- X-Decoder
- 90
- Datentreiber
- 100, 110, 240, 330
- Inverter
- 130, 140, 150, 160, 170, 180, 190, 200, 210, 220, 230
- Schalter
- 250, 260, 270, 280, 290, 300, 310, 320
- Schalter
- A1, A2, A3
- Anschluss
- AE
- Ausleseeinheit
- ALS
- Auslesesignal
- BL, BL1, BL2, BL3
- Bitleitung
- DL
- Datenleitung
- DY
- Y-Decoder
- ERS
- Löschsignal
- IBL, IBL1, IBL2, IBL3
- invertierte Bitleitung
- IDL
- invertierte Datenleitung
- IERS
- invertiertes Löschsignal
- ILS
- invertiertes Ladesignal
- K
- Kontrolllogik
- L
- Ladungspumpe
- L1, L2, L3
- schaltbare Verbindung
- LP
- Lesepotentialanschluss
- LS
- Ladesignal
- LTS
- Löschtestsignal
- M
- Speichermatrix
- P1, P2
- schaltbarer Pfad
- PRG
- Programmiersignal
- PRGBL
- Schutzsignal
- RS
- Rücksetzsignal
- SL
- Steuerleitung
- SL1, SL2, SL3
- Auswahlleitung
- t1 bis t6
- Zeitpunkt
- V1, V2
- Ausgangssignal
- VPP, VDD
- Versorgungspotentialanschluss
- VSS
- Bezugspotentialanschluss
- VW
- Schreibpotentialanschluss
- W1, W2, W3
- Wannenanschluss
- WL1, WL2, WL3
- Wortleitung
- Y
- Ausgang
- Z1, Z2, Z3, Z4, Z5, Z6
- Zustandsspeicherelement