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DE102009006801B4 - Verfahren zur Herstellung eines Feldeffekt-Kurzkanaltransistors mit geringerer Längenfluktuation durch Verwenden eines amorphen Elektrodenmaterials während der Implantation - Google Patents

Verfahren zur Herstellung eines Feldeffekt-Kurzkanaltransistors mit geringerer Längenfluktuation durch Verwenden eines amorphen Elektrodenmaterials während der Implantation Download PDF

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DE102009006801B4
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GlobalFoundries Inc
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GlobalFoundries Inc
AMD Fab 36 LLC
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Abstract

Verfahren mit:
Bilden einer Gateelektrodenstruktur (210) eines Transistors (200) über einer Halbleiterschicht, wobei die Gateelektrodenstruktur (210) ein Gatematerial (212) in einem amorphen Zustand aufweist, das über einer Gateisolationsschicht (211) gebildet ist;
Bilden eines Teils von Drain- und Sourcegebieten des Transistors (200) unter Verwendung des Gatematerials (212) im amorphen Zustand als eine Implantationsmaske;
Bilden einer Beschichtung (213) auf freiliegenden Seitenwänden des amorphen Materials und an den freiliegenden Seitenwänden des leitenden Barrierenmaterials und des dielektrischen Materials mit großem ε, wobei der amorphe Zustand des Gatematerials (212) beibehalten wird; und
Ausführen eines oder mehrerer Prozesse, um den Transistor (200) fertig zu stellen.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung moderne integrierte Schaltungen mit Kurzkanaltransistorelementen, die hochkapazitive Gatestrukturen auf der Grundlage eines metallenthaltenden Elektrodenmaterials und eines Gatedielektrikums mit großem ε und mit erhöhter Permittivität im Vergleich zu konventionellen Gatedielektrika, etwa Siliziumdioxid und Siliziumnitrid, aufweisen.
  • Beschreibung des Stands der Technik
  • Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifische integrierte Schaltungen) und dergleichen, erfordert das Herstellen einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die wesentlich das Leistungsverhalten der integrierten Schaltungen bestimmen. Es werden aktuell eine Vielzahl von Messtechnologien eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die MOS-Technologie eine der vielversprechendsten Vorgehensweisen ist auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, mit eine leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das zwischen den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor wird die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an der Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit beeinflusst in Verbindung mit der Fähigkeit, schnell einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten von MOS-Transistoren. Da die Geschwindigkeit des Erzeugens des Kanals, die von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand wesentlich die Transistoreigenschaften beeinflussen, ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Gegenwärtig wird der überwiegende Anteil integrierter Schaltungen auf der Grundlage von Silizium hergestellt auf Grund der nahezu unbegrenzten Verfügbarkeit, den gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und auf Grund der Erfahrung, die während der letzten 50 Jahre gemacht wurde. Daher bleibt Silizium mit großer Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die für Nassprodukte vorgesehen sind. Ein Grund für die überragende Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen liegt in den guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolation unterschiedlicher Gebiete ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei höheren Temperaturen stabil und ermöglicht damit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise für Ausheizsequenzen erforderlich sind, um Dotierstoffe zu aktivieren und um Kristallschäden auszuheilen, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
  • Aus den zuvor genannten Gründen wird Siliziumdioxid vorzugsweise als Gateisolationsschicht in Feldeffekttransistoren verwendet, die die Gateelektrode, die häufig aus Polysilizium oder anderen metallenthaltenden Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim stetigen Verbessern des Bauteilverhaltens von Feldeffekttransistoren wird die Länge des Kanalgebiets stets verringert, um die Schaltgeschwindigkeit und den Durchlassstrom zu erhöhen. Da das Transistorverhalten durch die Spannung gesteuert wird, die der Gateelektrode zum Invertieren der Oberfläche des Kanalgebiets auf eine ausreichend hohe Ladungsträgerdichte zugeführt wird, um den gewünschten Durchlassstrom bei einer vorgegebenen Versorgungsspannung zu liefern, muss ein gewisses Maß an kapazitiver Kopplung beibehalten werden, die durch den Kondensator erreicht wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es erweist sich jedoch, dass die Verringerung der Kanallänge eine größere kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer ausgeprägten Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit mit einer reduzierten Schwellwertspannung weisen einen exponentiellen Anstieg des Leckstromes auf, wobei auch eine höhere kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Somit muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu erzeugen. Beispielsweise erfordert eine Kanallänge von ungefähr 0,08 μm ein Gatedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. Obwohl im Allgemeinen die Verwendung von Hochgeschwindigkeitstransistoren mit einem extrem kurzen Kanal vorzugsweise auf Hochgeschwindigkeitssignalwege beschränkt ist, wohingegen Transistorelemente mit einem längeren Kanal für weniger kritische Schaltungsbereiche eingesetzt werden, etwa als Speichertransistoren, erreicht der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxidgateisolationsschicht hervorgerufen wird, dennoch Werte bei einer Oxiddicke im Bereich von 1 bis 2 nm, die nicht mit den Erfordernissen in Bezug auf die thermische Verlustleistung für Hochgeschwindigkeitsschaltungen kompatibel sind.
  • Daher wurde der Austausch von Siliziumdioxid als Material für Gateisolationsschichten in Betracht gezogen, insbesondere für extrem dünne Siliziumdioxidgateschichten. Mögliche alternative Materialien sind solche, die eine deutlich höhere Permittivität aufweisen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Gateisolationsschicht eine kapazitive Kopplung ermöglicht, die durch eine extrem dünne Siliziumdioxidschicht erreicht würde. Es wurde daher vorgeschlagen, Siliziumdioxid durch Materialien mit hoher Permittivität zu ersetzen, etwa Tantaloxid (TA2O5) mit einem ε von ungefähr 25, Strontiumtitanoxid (SrTiO3) mit einem ε von ungefähr 150, Hafniumoxid (HfO2), HfSiO, Zirkonoxid (ZrO2), und dergleichen.
  • Des weiteren kann die Transistorleistung verbessert werden, indem ein geeignetes leitendes Material für die Gateelektrode vorgesehen wird, um damit das für gewöhnlich verwendete Polysiliziummaterial zu ersetzen, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zu dem Gatedielektrikum aufweist, wodurch die effektive Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Daher wurde ein Gatestapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε eine höhere Kapazität auf der Grundlage der gleichen oder einer größeren Dicke als einer Siliziumdioxidschicht erzeugt, während zusätzlich die Leckströme auf akzeptablen Niveau bleiben. Andererseits wird das nicht-Polysiliziummaterial, etwa Titannitrid, und dergleichen, in Verbindung mit anderen Materialien, etwa Titan, Aluminium, und dergleichen, hergestellt, so dass dieses mit dem dielektrischen Material mit großem ε in Verbindung steht, wodurch das Vorhandensein einer Verarmungszone im Wesentlichen vermieden wird.
  • Da typischerweise eine geringe Schwellwertspannung des Transistors, d. h. die Spannung, bei der sich ein leitender Kanal in dem Kanalgebiet ausbildet, gewünscht ist, um hohe Durchlassströme zu erreichen, erfordert die Steuerbarkeit des entsprechenden Kanals typischerweise ausgeprägte laterale Dotierstoffprofile und Dotierstoffgradienten zumindest in der Nähe der pn-Übergänge. Daher werden sogenannte Halo-Gebiete üblicherweise durch Ionenimplantation hergestellt, um eine Dotierstoffsorte einzuführen, deren Leitfähigkeitsart der Leitfähigkeitsart des verbleidenden Kanalgebiets und Halbleitergebiets entspricht, um damit den resultierenden Dotierstoffgradienten am pn-Übergang durch diese Gegendotierung in Verbindung mit jeweiligen Erweiterungsgebieten und tiefen Drain- und Sourcegebieten zu vergrößern. Auf diese Weise ist die Schwellwertspannung des Transistors wesentlich für die Steuerbarkeit des Kanals, wobei eine ausgeprägte Variabilität der Schwellwertspannung für geringere Gatelängen beobachtet werden kann. Durch das Bereitstellen eines präzise positionierten Halo-Gebiets oder gegendotierten Implantationsgebiets in Verbindung mit gut gesteuerten Erweiterungsgebieten kann somit die Steuerbarkeit des Kanals verbessert werden, wobei auch die Variabilität der Schwellwertspannung verringert wird, die ansonsten auch als Schwellwertvariabilität bezeichnet wird, und wodurch auch ausgeprägte Fluktuationen des Transistorleistungsverhaltens in Abhängigkeit einer Schwankung der Gatelänge deutlich verringert werden können.
  • Bei der weiteren Verringerung der Gatelänge, beispielsweise für Transistorelemente mit einer Gatelänge von ungefähr 40 nm und weniger, kann jedoch eine ausgeprägte Variabilität der Transistoreigenschaften beobachtet werden und diese kann teilweise durch eine entsprechende Variabilität des Dotierstoffprofils von Drain- und Sourceerweiterungsgebieten und den entsprechenden gegendotierten Gebieten hervorgerufen sein. Eine entsprechende ausgeprägte Fluktuation kann durch die Materialeigenschaften des Polysiliziummaterials hervorgerufen werden, das als eine Implantationsmaske während der aufwendigen Implantationssequenz dient, wie dies nachfolgend detaillierter mit Bezug zu den 1a bis 1d beschrieben ist.
  • 1a zeigt schematisch eine perspektivische Ansicht eines Transistorelements in einer Fertigungsphase vor dem Herstellen eines komplexen Dotierstoffprofils, wobei die Implantation einer gegendotierenden Sorte und einer Dotierstoffsorte für Drain- und Sourceerweiterungsgebiete enthalten ist, wie dies zuvor erläutert ist. Wie gezeigt, umfasst der Transistor 100 ein aktives Gebiet 102, das einen Teil einer Halbleiterschicht repräsentiert, etwa einer Siliziumschicht, der ein geeignetes Dotierstoffkonzentrationsprofil erhält, um damit das gewünschte Transistorverhalten zu erreichen. Das aktive Gebiet oder Halbleitergebiet 102 ist über einem Substrat 101 vorgesehen, das ein kristallines Halbleitermaterial, ein isolierendes Material und dergleichen repräsentieren kann. Ferner ist eine Gateelektrodenstruktur 110 auf dem aktiven Gebiet 102 den speziellen Entwurfsabmessungen gebildet, d. h. die Gateelektrodenstruktur 100 besitzt eine mittlere Gatelänge, wie dies durch die Entwurfsregeln vorgegeben ist, wobei die Länge ungefähr 40 nm oder weniger ist extrem skalierten Halbleiterbauelementen betragen kann. Die Gateelektrodenstruktur 110 umfasst eine Gateisolationsschicht 111, die in konventionelles dielektrisches Material, etwa Siliziumdioxid und dergleichen repräsentieren kann, während in anderen Fällen aufwendige dielektrische Materialien mit großem ε verwendet werden, wie dies nachfolgend detaillierter beschrieben ist. Des weiteren ist ein Polysiliziumelektrodenmaterial 112 auf der Gateisolationsschicht 111 gemäß gut etablierter Fertigungsstrategien vorgesehen. Wie gezeigt, enthält das Polysiliziummaterial 112 eine Vielzahl an kristallinen Bereichen oder Kornbereichen 112a, 112n, die eine unterschiedliche Kristallorientierung auf Grund der polykristallinen Natur des Materials 112 besitzen. Auf Grund der unterschiedlichen Kristallorientierungen der diversen Kornbereiche 112a, 112n wird auch eine ausgeprägte „Rauhigkeit” von Seitenwänden 112s des Materials 112 während der Strukturierung des Materials 112 hervorgerufen, was durch das unterschiedliche Ätzverhalten bewirkt wird, da typischerweise entsprechende Korngrenzen effizienter geätzt werden können im Vergleich zu korninternen Bereichen. Die entsprechende Rauhigkeit der Seitenwand 112s ist weniger kritisch bei größeren Bauteilabmessungen und wird zunehmend dick bei einer fortschreitenden Verringerung der Größe der Bauelemente, da die intrinsische Rauhigkeit des Materials 112 zu einer entsprechenden Variabilität der komplexen Dotierstoffprofile führen kann.
  • D. h., das Herstellen der Gateelektrodenstruktur 110 wird bewerkstelligt durch gut etablierte Fertigungstechniken zum Abscheiden der Gateisolationsschicht 111 oder zum anderweitigen Aufbringen dieser Schicht und zum Abscheiden des Polysiliziummaterials 112, beispielsweise auf der Grundlage von CVD (chemische Dampfabcheide-Techniken) bei geringem Druck, um den polykristallinen Zustand des Materials 112 zu erhalten, was vorteilhaft ist im Hinblick auf die Leitfähigkeit des Materials 112. Daraufhin werden aufwendige Lithographietechniken eingesetzt, um eine geeignete Ätzmaske bereitzustellen, auf deren Grundlage eine geeignete aufwendige Ätzsequenz ausgeführt wird, um das Gateelektrodenmaterial 112 zu strukturieren, wodurch die in 1a gezeigte Konfiguration erhalten wird.
  • 1b zeigt schematisch den Transistor 100 während einer komplexen Implantationssequenz 103, während welcher Drain- und Sourceerweiterungsgebiete 104 erzeugt werden, indem eine geeignete Dotierstoffsorte eingebaut wird, wobei das Gateelektrodenmaterial 112 als Implantationsmaske dient. Die Sequenz 103 kann ferner einen oder mehrere Implantationsschritte zum Einbau einer gegendotierenden Sorte umfassen, um gegendotierte Gebiete oder Halo-Gebiete 105 zu erzeugen, die in Verbindung mit den Gebieten 104 einen Bereich mit pn-Übergang zu bilden und damit einen wesentlichen Einfluss auf das gesamte Leistungsverhalten des Transistors 100 ausüben, wie dies zuvor erläutert ist. Zu diesem Zweck enthält typischerweise die Implantationssequenz 103 Implantationsschritte, die auf der Grundlage eines Neigungswinkels ausgeführt werden, d. h. eines Winkels ungleich Null in Bezug auf die Oberflächennormale des aktiven Gebiets 102, so dass eine geeignete Ionensorte auch unter der Gateelektrode in dem aktiven Gebiet 102 angeordnet werden kann. Es sollte ferner beachtet werden, dass auch die Gebiete 104 auf der Grundlage eines geneigten Implantationsprozesses hergestellt werden können, falls dies erforderlich ist, beispielsweise, wenn eine asymmetrische Konfiguration für die Erweiterungsgebiete 104 bereitzustellen ist, und dergleichen. Während der Sequenz 103 kann folglich das Elektrodenmaterial 112 einen Teil des aktiven Gebiets 102 „abschatten”, wobei eine entsprechende Rauhigkeit der Seitenwände 112s in einer mehr oder weniger diffusen Arten in ein entsprechendes Implantationsprofil „abgebildet” wird.
  • 1c zeigt schematisch einen entsprechenden Effekt der Innenrauhigkeit des Materials 112 entlang der Transistorbreitenrichtung, die als W angegeben ist. Es sollte beachtet werden, dass der Einfachheit halber das Gateelektrodenmaterial 112 in 1c nicht gezeigt ist. Zusätzlich zur Variabilität der Dotierstoffprofile entlang der Transistorbreitenrichtung, die durch die anfängliche Rauhigkeit des Materials 112 hervorgerufen wird, wird ein zusätzlicher Beitrag zur Dotierstoffvariabilität durch die polykristalline Natur des Materials 112 hervorgerufen. D. h., es kann ein unterschiedlicher Grad an Kanalwirkung während der vorhergehenden Implantationssequenz auftreten, insbesondere während der vorhergehenden geneigten Implantationsschritte. D. h., wenn die Richtung eines auf einem Material treffenden Ionenstrahls in unmittelbarer Nähe zu einer Hauptkristallachse des Materials liegt, unterscheidet sich das Eindringverhalten deutlich von dem Eindringen in ein ungeordnetes Material, da die positive Ionen, wenn sie auf ein entsprechendes Potential, das durch eine Kristallachse geschaffen wird, zu treffen, einen deutlich geringeren Grad an Wechselwirkung erleben, wodurch diese weiter in die Tiefe des Materials eindringen. Auf Grund des Vorhandenseins der Vielzahl unterschiedlicher Kristallorientierungen der diversen Kornbereiche 112a, ..., 112n (siehe 1a) kann auch die Kanalwirkung entlang der Transistorbreitenrichtung variieren, wodurch zu entsprechenden Variabilität des Dotierstoffprofils auf Grund einer variierenden lateralen und vertikalen Eindringtiefe noch weiter beigetragen wird.
  • 1d zeigt schematisch die Wirkung eines variierenden Kanalverhaltens.
  • Da beide Effekte, d. h. die anfänglich erzeugte Linienrauhigkeit und der unterschiedliche Kanaleffekt, unabhängig voneinander sind, können beide Effekte zu einer noch ausgeprägteren Dotierstoffvariabilität führen, die somit das resultierende Transistorleistungsverhalten wesentliche beeinflussen kann, wie dies zuvor erläutert ist.
  • Bei der weiteren Verringerung der Gatelänge von Transistorelementen kann somit dieser Effekt noch ausgeprägter werden und kann einen wesentlichen Einfluss auf Transistorelemente ausüben, in denen zusätzlich leistungssteigernde Mechanismen eingerichtet sind, etwa eine komplexe Gateelektrodenstruktur, möglicherweise in Verbindung mit verformungsinduzierenden Mechanismen, wie dies detaillierter mit Bezug zu den 1e bis 1n beschrieben ist.
  • 1e zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 150 mit einem n-Kanaltransistor 100n und einem p-Kanaltransistor 100p in einer frühen Fertigungsphase. In dieser Herstellungsphase ist ein komplexer Schichtstapel über der Halbleiterschicht 102 gebildet, die wiederum geeignete aktive Gebiete 102a, 102b für die Transistoren 100a, 100b aufweist. Der Schichtstapel umfasst eine Gateisolationsschicht 111 mit einem dielektrischen Material mit großem ε, das eine oder mehrere der vorgenannten Materialien sein kann, möglicherweise in Verbindung mit einem konventionellen dielektrischen Material, etwa Siliziumdioxid und dergleichen. Des weiteren ist ein metallenthaltendes Material auf der Gateisolationsschicht 111 gebildet, das ein beliebiges geeignetes metallenthaltendes Material oder Kombinationen unterschiedlicher Metallsorten aufweisen kann, um damit eine geeignete Austrittsarbeit für den Transistor 100a zu erhalten, wobei dies wichtig ist, um die Transistoreigenschaften, etwa die Schwellwertspannund, die Verbindung mit einem ausgeprägten Dotierstoffprofil einzustellen, wie dies zuvor erläutert ist. Ferner ist ein leitendes Barrierenmaterial 112p, etwa Titannitrid und dergleichen auf einem Elektrodenmaterial 112o gebildet. Ein siliziumbasiertes Elektrodenmaterial 112q ist auf dem Barrierenmaterial 112p gebildet. Des weiteren ist eine Ätzmaske 106 über den aktiven Gebieten 102a, 102b vorgesehen, um die laterale Position und Größe einer Gateelektrodenstruktur zu definieren, die noch auf der Grundlage der darunter liegenden Materialien herzustellen ist. Es sollte beachtet werden, dass das Halbleiterbauelement 150 gemäß 1e das Ergebnis einer komplexen Fertigungsstrategie repräsentiert, um eine Metallgatestruktur mit großem ε während einer frühen Fertigungsphase bereitzustellen, wobei die Struktur auf der Grundlage der Maske 106 strukturiert wird und keinen weiteren Materialaustausch in einer späteren Fertigungsphase erfordert. In diesem Falle ist die Austrittsarbeit, die durch das Elektodenmaterial 112o festgelegt ist, ggf. nicht für den Transistor 100b geeignet und somit kann eine entsprechende Halbleiterlegierung 102c auf dem aktiven Gebiet 102b gebildet werden, um damit eine gewünschte Bandlückenverschiebung zu schaffen, um somit eine geeignete Schwellwertspannung in Verbindung mit dem Material 112o zu erhalten. Beispielsweise kann eine Silizium/Germanium-Legierung mit einer spezifizierten Dicke und Germaniumkonzentration verwendet werden.
  • Das in 1e gezeigte Halbleiterbauelement 150 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, d. h. die Halbleiterschicht 102c kann auf der Grundlage epitaktischer Wachstumstechniken hergestellt werden, wobei ein entsprechendes Wachstum auf dem Gebiet 102a durch Vorsehen einer geeigneten Aufwachsmaske vermieden wird. Daraufhin wird die Gateisolationsschicht 111 durch Abscheidung und dergleichen hergestellt, woran sich das Abscheiden des Elektrodenmaterials 112o anschließt, wobei mehrere separate Abscheideschritte enthalten sein können, abhängig von der Komplexität des Materials 112o. Daraufhin wird die Barrierenschicht 112p gebildet, beispielsweise durch Sputter-Abscheidung, CVD und dergleichen, woran sich das Abscheiden des Materials 112q in Form eines Siliziummaterials anschließt, das in Form eines amorphen Siliziummaterials auf Grund seiner geringeren Dicke und auf Grund der moderat geringen Abscheidetemperaturen vorgesehen werden kann. Daraufhin wird die Ätzmaske 106 gebildet auf der Grundlage gut etablierter Lithographietechniken.
  • 1f zeigt schematisch das Halbleiterbauelement 150 gemäß einer weiteren alternativen Fertigungsstrategie, in der ein dielektrisches Material mit großem ε in einer frühen Fertigungsphase vorgesehen wird, während ein metallenthaltendes Material nach der Fertigstellung der grundlegenden Transistorstruktur gebildet wird. In diesem Falle besitzen die Transistoren 100a, 100b im Wesentlichen den gleichen Aufbau mit Ausnahme der Leitfähigkeitsart der aktiven Gebiete 102a, 102b. D. h., die Gateisolationsschicht 111 mit dem dielektrischen Material mit großem ε kann auf dem aktiven Gebiet 102a, 102b gebildet werden, woran sich ein metallenthaltendes Barrierenmaterial anschließen kann, etwa Titannitrid und dergleichen, das als 111p gekennzeichnet ist, das auch in dem Bauelement 105 aus 1e verwendet werden kann. Des weiteren wird das Siliziummaterial 112, das in einer späteren Fertigungsphase ersetzt wird, in einem polykristallinen Zustand gemäß gut etablierter Fertigungstechniken bereitgestellt.
  • 1g und 1h zeigen schematisch das Halbleiterbauelement 150 der 1e bzw. der 1f in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfasst das Bauelement 150 aus 1d Gateelektrodenstruktur 110a, 110b, die den komplexen Schichtstapel enthalten, wie er zuvor mit Bezug zu 1e beschrieben ist, wobei insbesondere das amorphe Material 112q vorhanden ist. In ähnlicher Weise enthalten die Gateelektrodenstrukturen 110a, 110b des Bauelements 150 aus 1h das Polysiliziummaterial 112 aus der entsprechenden Strukturierungssequenz.
  • 1i und 1j zeigen schematisch die Halbleiterbauelemente 150 der 1g und 1h in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, ist ein Seitenwandbeschichtungsmaterial 113 an Seitenwänden der Gateelektrodenstruktur 110a, 110b gebildet, um damit für die Integrität der empfindlichen Gateisolationsschichten mit großem ε 111 während der weiteren Bearbeitung zu sorgen. Bekanntlich müssen während der Herstellung komplexer Halbleiterbauelemente ein Vielzahl nasschemischer Ätzschritte ausgeführt werden, beispielsweise zum Reinigen von Oberflächenbereichen, zum Entfernen von Lackmaterial und dergleichen. Häufig werden gut etablierte chemische Mittel, etwa wässrige Flusssäure (HF) und dergleichen verwendet, um Kontaminationsstoffe und siliziumbasiertes Material mit hoher Effizienz zu entfernen. In ähnlicher Weise wird häufig eine Mischung aus Schwefelsäure und Wasserstoffperoxid zum Entfernen von Lackmaterialien eingesetzt. Diese gut bewährten chemischen Mittel führen jedoch zu einer deutlichen Materialerosion der Materialien mit großem ε, so dass ein entsprechender Schutz freiliegender Oberflächenbereiche erforderlich ist. Zu diesem Zweck wird typischerweise das Beschichtungsmaterial 113 auf der Grundlage von Siliziumnitrid mit einer Dicke von 1 bis mehrere Nanometer gebildet, was auf der Grundlage komplexer thermischer aktivierter CVD-Techniken bei einer Temperatur von 600 Grad C und weniger bewerkstelligt werden kann, woran sich ein anisotroper Ätzschritt anschließt, um das Material von horizontalen Bauteilbereichen zu entfernen.
  • 1k und 1l zeigen schematisch das Halbleiterbauelement 150 der 1i bzw. 1j in einer weiter fortgeschrittenen Fertigungsphase, in der ein verformungsinduzierender Mechanismus zumindest in einem der Transistoren 100a, 100b gemäß gut etablierter Strategien eingerichtet wird. Wie gezeigt, sind die Transistoren 100a in den 1k und 1l von einer Abstandshalterschicht 107 bedeckt, etwa einer Siliziumnitridschicht, während die Transistoren 100b ein entsprechendes Seitenwandabstandshalterelement 107b an Seitenwänden der Gateelektrodenstrukturen 110b aufweisen. Ferner ist eine Silizium/Germanium-Legierung 108 in den aktiven Gebieten 102b in den 1k und 1l vorgesehen, um eine gewünschte Art an Verformung, etwa eine kompressive Verformung, unter den Gateelektrodenstrukturen 110b zu erzeugen. Bekanntlich modifiziert eine gewisse Art an Verformung deutlich die Ladungsträgerbeweglichkeit eines siliziumbasierten Halbleitermaterials, so dass bei geeigneter Auswahl einer Verformungskomponente das gesamte Transistorverhalten verbessert werden kann. In dem gezeigten Beispiel erlangen die p-Kanaltransistoren 110b eine höhere Ladungsträgerbeweglichkeit und somit einen erhöhten Durchlassstrom beim Erzeugen einer kompressiven Verformung unter den Gateelektrodenstrukturen 110b.
  • Die Halbleiterbauelemente 150 der 1k und 1l können auf der Grundlage der folgenden Prozesse hergestellt werden. Zunächst wird die Abstandshalterschicht 107 durch gut etablierte thermisch aktivierte CVD-Techniken aufgebracht, in denen typischerweise eine moderat hohe Temperatur von über 600 Grad C anzuwenden ist, um damit eine gewünschte hohe Materialdichte zu erhalten, so dass dieses einen Ätzangriff einer Ätzchemie übersteht, die zur Herstellung entsprechender Hohlräume in den Transistoren 100b in einer weiter fortgeschrittenen Fertigungsphase verwendet wird. Während dieses Abscheideprozesses, der auf der Grundlage erhöhter Temperaturen ausgeführt wird, wird somit das Material 112q (siehe 1i) in ein Polysiliziummaterial umgewandelt, das als 112 im Bauteil 150 der 1k bezeichnet ist. Wie zuvor erläutert ist, wird auf Grund der polykristallinen Natur eine entsprechende ausgeprägte Linienrandrauhigkeit erzeugt. Nach dem Abscheiden der Abstandshalterschicht 107 werden die Transistoren 100a mittels eines Lackmaterials maskiert und es wird ein anisotroper Ätzprozess ausgeführt, um die Abstandshalterelemente 107b in den Transistoren 100b zu schaffen. Nach dem Entfernen der Lackmaske werden Aussparungen (nicht gezeigt) in den Transistoren 100b hergestellt, während die Maske 107 und die Abstandshalter 107b möglicherweise in Verbindung mit dem Maskenmaterial, das auf dem Material 112 (nicht gezeigt) gebildet ist, als eine Ätzmaske dienen. In anderen Fällen wird das Material des Gateelektrodenmaterials 112 während des entsprechenden Ätzprozesses abgetragen. Als nächstes wird ein selektiver epitaktischer Aufwachsprozess ausgeführt, wodurch die Silizium/Germanium-Legierung 108 in einem verformten Zustand aufgebracht wird.
  • 1m und in zeigen schematisch das Halbleiterbauelement 150 der 1k und 1l in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, wird an dem Bauelement 150 eine Implantationssequenz 103 ausgeführt, um jeweilige Erweiterungsgebiete 104a, 104b und Halo-Gebiete 105a, 105b zu erzeugen. Es sollte beachtet werden, dass die Implantationssequenz 103 ein geeignetes Maskierungsschema enthält, um in separater Weise eine geeignete Dotierstoffsorte und eine Gegendotierstoffsorte in die aktiven Gebiete 102a, 102b einzuführen.
  • Wie zuvor mit Bezug zu den 1a bis 1d erläutert ist, führt die polykristalline Natur des Materials 112 ggf. zu einer ausgeprägten Schwankung des Dotierstoffprofils entlang der Transistorbreitenrichtung. Zu diesem Zweck wird häufig ein Versatzabstandshalter 109 an Seitenwänden der Gateelektrodenstruktur 110a, 110b nach dem Entfernen der Abstandshalterschicht 107 und des Abstandshalterelements 107b (siehe 1k, 1l) hergestellt. Die Versatzabstandshalterelemente 109, etwa Siliziumdioxidabstandshalter und dergleichen, werden mit einer geeigneten Dicke abgeschieden, um damit deutlich die Kanalwirkung zu verringern, die durch das polykristalline Material hervorgerufen wird, wobei durch eine spezielle Dicke der Abstandshalterelemente 109 erforderlich ist. Andererseits kann die ausgeprägte Variabilität der Dicke, d. h. die zuvor erläuterte Linienrandrauhigkeit noch weiter verstärkt werden durch die zusätzlichen Dickenschwankungen während des Abscheidens eines entsprechenden Abstandshaltermaterials für die Seitenwandabstandshalter 109. Obwohl der Grad an Kanalwirkung verringert werden kann, jedoch auf Kosten einer zusätzlichen Aufweitung des auftreffenden Ionenstrahls, kann eine weitere ausgeprägte Variabilität der resultierenden Dotierstoffprofile in den Erweiterungsgebieten 104a, 104b und in den gegendotierten Gebieten 105a, 105b hervorgerufen werden.
  • Bei der weiteren Bearbeitung des Bauelements 150 kann daher eine entsprechende Variabilität der Transistoreigenschaften in den fertiggestellten Transistoren 100a, 100b hervorgerufen werden, unabhängig davon, ob die aufwendigen Gateelektrodenstrukturen 110a, 110b auf der Basis des komplexen Schichtstapels aus 1e hergestellt werden, oder auf der Basis des Ersetzens des Materials 112 in einer sehr fortgeschrittenen Fertigungsphase.
  • In der US 6 096 614 A wird ein Verfahren zur Herstellung tiefer CMOSFETs beschrieben, in dem ein gestapelter amorpher Siliziumfilm auf einer Gateoxidschicht ausgebildet wird. Darauf wird eine gestapelte amorphe Siliziumschicht in polykristalliner Phase gebildet und als Maske für eine Ionenimplantation verwendet.
  • In der US 6 248 675 B1 wird die Herstellung eines FET mit dualen Gates unter Verwendung eines Opfergates und einer Barrierenschicht beschrieben.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Techniken und Halbleiterbauelemente, in denen komplexe Gateelektrodenstrukturen von Transistoren mit geringer Gatelänge hergestellt werden, während eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
  • Überblick über die vorliegende Erfindung
  • Im Allgemeinen stellt die vorliegende Erfindung Verfahren zur Herstellung von Halbleiterbauelementen bereit, in denen die Transistorvariabilität die durch eine Dickenschwankung entlang einer Transistorbreitenrichtung hervorgerufen wird, deutlich verringert wird, indem ein Gatematerial in einem amorphen Zustand bereitgestellt wird, der während der nachfolgenden Implantationssequenzen zur Bildung von Drain- und Sourceerweiterungsgebieten und gegendotierten Gebieten beibehalten wird. Der amorphe Zustand des Gatematerials, das ein tatsächliches Elektrodenmaterial oder ein Platzhaltermaterial repräsentieren kann, das durch ein metallenthaltendes Elektrodenmaterial in einer späteren Fertigungsphase ersetzt wird, führt zu deutlich verbesserten Bedingungen während des Strukturierens der Gateelektrodenstruktur und auch während des nachfolgenden Implantationsprozesses, in welchem Kanalwirkungen unterdrückt werden, ohne dass spezielle Versatzabstandshalter für den Implantationsprozess erforderlich sind. Des weiteren kann die Linienrandrauhigkeit deutlich weniger ausgeprägt sein auf Grund des amorphen Zustands des Gatematerials im Vergleich zu einem Polysiliziummaterial, wie es in konventionellen Strategien eingesetzt wird, wodurch ebenfalls zu einer geringeren Variabilität entlang der Transistorbreitenrichtung beigetragen wird. In einigen anschaulichen hierin offenbarten Aspekten wird das Konzept der Verwendung eines amorphen Gatematerials während der Strukturierung der grundlegenden Gateelektrodenstruktur und während der nachfolgenden Implantation zur Herstellung von Drain- und Sourceerweiterungsgebieten und gegendotierten Gebieten auf komplexe Elektronenstrukturen angewendet, in denen dielektrische Materialien mit großem ε in Verbindung mit metallenthaltenden Elektrodenmaterialien eingesetzt werden. In anderen anschaulichen hierin offenbarten Aspekten wird eine weitere Verbesserung des maskierenden Effekts eines Gatematerials erreicht, indem eine Abstandshalterbeschichtung weggelassen wird, die konventioneller Weise zum Beibehalten der Integrität eines komplexen dielektrischen Materials mit großem ε möglich ist, das jedoch konventioneller Weise ebenfalls zu einer weiteren Zunahme einer gesamten Linienrandrauhigkeit beitragen kann.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Gateelektrodenstruktur eines Transistors über einer Halbleiterschicht, wobei die Gateelektrodenstruktur ein Gatematerial in einem amorphen. Zustand aufweist, das über einer Gateisolationsschicht gebildet ist. Das Verfahren umfasst ferner das Bilden eines Teils von Drain- und Sourcegebieten des Transistors unter Anwendung des Gatematerials in dem amorphen Zustand als Implantationsmaske und das Bilden einer Beschichtung auf freiliegenden Seitenwänden des amorphen Materials und an den freiliegenden Seitenwänden des leitenden Barrierenmaterials und des dielektrischen Materials mit großem ε, wobei der amorphe Zustand des Gatematerials beibehalten wird. Schließlich werden ein oder mehrere Prozesse ausgeführt, um den Transistor fertigzustellen.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1d schematisch perspektivische Ansichten eines Transistorbauelements während diverser Fertigungsphasen zeigen, um Drain- und Sourceerweiterungsgebiete auf der Grundlage konventioneller Prozessstrategien herzustellen;
  • 1e, 1g, 1i, 1k, 1m schematisch ein Halbleiterbauelement während diverser Fertigungsphasen zeigen, um Transistorelemente mit einer komplexen Metallgatestruktur mit großem ε zu bilden, die in einer frühen Fertigungsphase gemäß konventioneller Strategien hergestellt wird;
  • 1f, 1h, 1j, 1l und 1n schematisch das Halbleiterbauelement in diversen Fertigungsphasen zeigen, um eine Metallgatestruktur mit großem ε gemäß einer Austausch-Gate-Ansatz entsprechend konventioneller Techniken zu bilden;
  • 2a bis 2c schematisch perspektivische Ansichten eines Transistorbauelements während diverser Fertigungsphasen zeigen, um Drain- und Sourceerweiterungsgebiete und gegendotierte Gebiete auf der Grundlage eines Gatematerials zu bilden, das einen amorphen Zustand zum Verringern der Linienrandrauhigkeit und zum Verringern von Kanalwirkungen gemäß anschaulicher Ausführungsformen besitzt;
  • 2d, 2f, 2h und 2j schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, um eine Metallgatestruktur mit großem ε in einer frühen Fertigungsphase auf der Grundlage eines amorphen Gatematerials gemäß anschaulicher Ausführungsformen zu bilden;
  • 2e, 2g, 2i und 2k schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen zeigen, um eine Metallgatestruktur mit großem ε gemäß einem Austausch-Gate-Ansatz auf der Grundlage eines amorphen Gatematerials gemäß noch weiterer anschaulicher Ausführungsformen herzustellen;
  • 2l, 2n, 2p, 2r und 2t schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen zeigen, in denen Metallgatestruktur mit großem ε auf der Grundlage eines amorphen Gatematerials gebildet wird, ohne dass eine Seitenwandbeschichtung gemäß noch weiterer anschaulicher Ausführungsformen erforderlich ist; und
  • 2m, 2o, 2q, 2s und 2u schematisch das Halbleiterbauelement während diverser Fertigungsphasen zeigen, in denen das Konzept des Vermeidens der Seitenwandbeschichtung auf einen Austausch-Gate-Ansatz gemäß noch weiterer anschaulicher Ausführungsformen angewendet wird.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung stellt Halbleiterbauelemente mit Transistorelementen mit erhöhter Leistungsfähigkeit bereit, was erreicht werden kann, indem die Transistorvariabilität deutlich reduziert wird, wodurch eine Linienrandrauhigkeit durch Kanalwirkungen eines Gatematerials hervorgerufen wird. Zu diesem Zweck wird in einigen anschaulichen Aspekten ein amorphes Gatematerial anfänglich vorgesehen und wird so strukturiert, dass die gewünschte Gatelänge erreicht wird, zumindest für einen gewissen Bereich des Gatematerials, der dann als eine Implantrationsmaske zum Erzeugen komplexer Dotierstoffprofile verwendet werden kann, ohne dass spezielle Versatzabstandshalter für die Implantationssequenz erforderlich sind. Auf Grund des amorphen Zustands des anfänglichen Gatematerials kann die Linienrandrauhigkeit nach dem Strukturieren des Gatematerials sowie die Kanalwirkung deutlich verringert werden, wobei auch die Möglichkeit zur Vermeidung des Versatzabstandshalters zu den Implantationsprozess zu einer gesamten Steigerung des Transistorleistungsverhaltens beiträgt. In anderen hierin offenbarten Ausführungsform wird das Konzept zur Verwendung eines amorphen Gatematerials während der Strukturierung und der Implantation von Drain- und Sourcegebieten und Halo-Gebieten auch auf komplexe Metallgatestrukturen mit großem ε angewendet, in denen Hochtemperaturprozesse nach dem Erzeugen der Drain- und Sourcegebiete auf der Grundlage des amorphen Gatematerials ausgeführt werden.
  • Mit Bezug zu den 2a bis 2q werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch auf die 1a bis 1n Bezug genommen wird, spezielle Fertigungsprozesse und Strategien bei Bedarf nicht unnötig zu wiederholen.
  • 2a zeigt schematisch eine perspektivische Ansicht des Transistorbauelements 200 in einer Fertigungsphase, in der eine Gateelektrodenstruktur 210 über einem aktiven Gebiet 202, d. h. einem Gebiet, das einen Teil einer Halbleiterschicht repräsentiert, etwa eine Siliziumschicht und dergleichen, wobei die Halbleiterschicht wiederum über einem geeigneten Trägermaterial 201 gebildet ist. Es sollte beachtet werden, dass das Trägermaterial 201 in Verbindung mit dem Halbleitergebiet 202 eine Vollsubstratkonfiguration repräsentieren kann, d. h., das Halbleitergebiet 202 erstreckt sich in das Substratmaterial 201, das ebenfalls in Form eines im Wesentlichen kristallinen Materials vorgesehen ist. In anderen Fällen wird eine SOI-(Silizium-auf-Isolator-)Konfiguration durch das Substrat 201 und das Gebiet 202 gebildet wird, wenn ein vergrabenes isolierendes Material (nicht gezeigt) zwischen diesen beiden Komponenten angeordnet ist. Die Gateelektrodenstruktur 210 umfasst eine Gateisolationsschicht 211, die ein dielektrisches Material mit großem ε aufweisen kann, wie dies nachfolgend detaillierter beschrieben ist, oder auch mit Bezug zu dem Bauelement 150 erläutert ist. Des weiteren ist ein Elektrodenmaterial oder Gatematerial 212 auf der Gateisolationsschicht 211 ausgebildet, wobei das Material 212 mehrere unterschiedliche Materialschichten aufweisen, wie dies nachfolgend beschrieben ist, wobei zumindest ein wesentlicher Bereich davon in Form eines amorphen Materials vorgesehen wird, das als ein Material zu verstehen ist, das eine Kristallstruktur aufweist, die im Wesentlichen ausgeprägte Kanalwirkungen vermeidet, selbst in geringem Maßstabe, d. h., selbst innerhalb einer Breite der Gateelektrodenstruktur. D. h., das Gatematerial 212 reagiert auf einen eintreffenden parallelen Ionenstrahl derart, dass ein gleichmäßiges Eindringverhalten innerhalb einer Ausdehnung von 100 nm oder weniger erreicht. Es sollte jedoch beachtet werden, dass ein hoher Grad an Gleichmäßigkeit noch über die gesamte Breite der Elektrodenstruktur 210 erreicht werden kann, die sich über 100 nm in komplexen Bauelementen erstrecken kann, während eine Länge, die als L bezeichnet ist, ungefähr 40 nm oder mehr beträgt. Es sollte ferner beachtet werden, dass die Materialien 212 „Korngrenzen” besitzen, in denen Segmente mit leicht unterschiedlichen Verhalten aneinandergrenzen, wobei entsprechende Segmente 212a, 212b ... eine deutlich größere Abmessung entlang der Transistorbreite W im Vergleich zu einem polykristallinen Material aufweisen können, wie dies beispielsweise in 1a gezeigt ist. Auf Grund der deutlich größeren Abschnitte 212a, ..., die an sich ein sehr gleichmäßiges Verhalten während es entsprechenden Strukturierungsprozesses besitzen, kann somit ein deutlicher geringerer Grad an Linienrandrauhigkeit erreicht werden im Vergleich zu einem polykristallinen Material, etwa polykristallinem Silizium, wie dies auch zuvor mit Bezug zu den 1a bis 1d erläutert ist. Somit besitzen entsprechende Seitenwände 121s des Gatematerials 212 eine geringere Variabilität.
  • Das in 2a gezeigte Transistorbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach der Herstellung der Gateisolationsschicht 211, beispielsweise durch Oxidation und/oder durch Abscheidetechniken, wobei dies von der Materialzusammensetzung der Schicht 211 abhängt, wird das Material 212 aufgebracht, wobei ein beliebiger geeigneter Abscheideprozess angewendet wird der geeignet ist, ein amorphes Material in den oben definierten Sinne bereitzustellen. Beispielsweise wird in einigen anschaulichen Ausführungsformen das Material 212 in Form eines Polysiliziummaterials vorgesehen, was bewerkstelligt werden kann, indem thermisch aktivierte CVD-Techniken eingesetzt werden können. Wie nachfolgend detaillierter beschrieben ist, kann das Material 212 in ein polykristallines Material, etwa ein polykristallines Silizium in einer späteren Fertigungsphase umgewandelt werden, wodurch die gewünschte höhere Leitfähigkeit erreicht wird, wenn das Material 212 tatsächlich als ein Elektrodenmaterial dient. In anderen anschaulichen Ausführungsformen wird ein anderes amorphes Material verwendet, beispielsweise wenn das Gatematerial 212 durch ein metallenthaltendes Elektrodenmaterial in einer späteren Fertigungsphase zu ersetzen ist, wie dies auch nachfolgend beschrieben ist. Daraufhin wird der entsprechende Strukturierungsprozess ausgeführt, wie dies auch zuvor mit Bezug zu dem Transistor 100 und/oder die Transistoren 100a, 100b beschrieben ist.
  • 2b zeigt schematisch den Transistor 200 während einer Implantationssequenz 230, die geneigte und nicht geneigte Implantationsschritte enthalten kann, wie dies zuvor erläutert ist. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen die Implantationssequenz 230 ohne dass Ausbilden von Versatzabstandshalter an dem Gatematerial 212 ausgeführt wird, d. h., ohne dass ein Abstandshaltermaterial abgeschieden wird und/oder ohne dass ein Oxidationsprozess ausgeführt wird, der konventioneller Weise zu einer zusätzlichen Variabilität beiträgt. Obwohl eine künstliche Oberflächentopographie an den Seitenwänden 212s auf Grund der besseren Oberflächentopographie der Seitenwände 212 verhindert das Weglassen des zusätzlichen Versatzabstandshalters eine weitere Längenvariation des Materials 212, die Prozesse, Oxidation, Abscheiden und dergleichen, hervorgerufen würde, die konventioneller Weise zur Herstellung eines Versatzabstandshalterelements erforderlich sind. Auf Grund der amorphen Natur des Materials 212 können auch Kanalwirkungen verringert oder im Wesentlichen vollständig vermieden werden. Somit werden entsprechende Drain- und Sourceerweiterungsgebiete 204 und gegendotierte Gebiete oder Halo-Gebiete 205 mit einem geringeren Grad an Variabilität im Vergleich zu konventionellen Vorgehensweisen erhalten.
  • 2c zeigt schematisch den Transistor 200 nach der zuvor beschriebenen Prozesssequenz, wobei der Einfachheit halber die Gateelektrodenstruktur 210 in 2c nicht gezeigt ist. Wie dargestellt, weist das Implantationsprofil der Gebiete 204, 205 eine deutlich geringere Variabilität auf, wodurch zu besseren Transistorleistungen beigetragen wird, wie dies auch zuvor erläutert ist. Folglich kann die weitere Bearbeitung fortgesetzt werden, beispielsweise in dem zusätzliche leistungssteigernde Mechanismen vorgesehen werden, das Vorsehen einer eingebetteten verformungsinduzierenden Halbleiterlegierung, wie dies auch nachfolgend detaillierter beschrieben ist, und durch Bilden von Drain- und Sourcegebieten, wobei zusätzliche Hochtemperaturprozesse zu einer Umwandlung des amorphen Materials 212 in ein polykristallines Material führen, etwa in polykristallines Siliziummaterial, wodurch ein hohes Maß an Kompatibilität zu konventionellen Strategien erreicht wird, wenn die polykristalline Natur des Materials 212 einen wesentlichen Einfluss auf das gesamte Bauteilverhalten ausübt.
  • Mit Bezug zu den 2d bis 2u werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen Metallgateelektrodenstrukturen mit großem ε auf der Grundlage eines amorphen Gatematerials gebildet werden, ohne dass spezielle Implantationsabstandshalterelemente erforderlich sind, während in einigen anschaulichen Ausführungsformen sogar eine Seitenbeschichtung weggelassen werden kann, die konventioneller Weise zum Sicherstellen der Integrität eines dielektrischen Materials mit großem ε erforderlich ist.
  • 2d und 2e zeigen schematisch ein Halbleiterbauelement 250 in Querschnittsansicht gemäß einer speziellen Fertigungsphase, wobei eine Metallgatestruktur mit großem ε für zwei unterschiedliche Transistoren auf der Grundlage einer Vorgehensweise zu bilden ist, in der ein metallenthaltendes Elektrodenmaterial in einem anfänglichen Stadium (2d) vorgesehen wird, und gemäß einem Ansatz, in welchem Gatematerial in einer späteren Fertigungsphase ersetzt wird (2e). In dieser Fertigungsphase umfasst das Halbleiterbauelement 250 der 2d folglich einen ersten Transistor 200a und einen zweiten Transistor 200b, die in und über entsprechenden Gebieten 202a, 202b gebildet sind. In einer anschaulichen Ausführungsform repräsentiert der Transistor 200a einen n-Kanaltransistor, während der Transistor 200b einen p-Kanaltransistor repräsentiert. Des weiteren umfasst eine Gateelektrodenstuktur 210a die Gateisolationsschicht 211, die ein dielektrisches Material mit großem ε aufweist, wie dies zuvor erläutert ist, möglicherweise in Verbindung mit einem „konventionellen” dielektrischen Material, etwa Siliziumdioxid und dergleichen. Ferner ist ein metallenthaltendes Elektrodenmaterial 212o auf der Gateisolationsschicht mit großem ε 211 gebildet und besitzt eine geeignete Materialzusammensetzung, um eine geeignete Austrittsarbeit für die Gatestruktur 210a zu definieren. Des weiteren ist ein leitendes Barrierenmaterial 212p, beispielsweise in Form von Titannitridmaterial und dergleichen, vorgesehen, woran sich das amorphe Gatematerial 212q anschließt, das in einigen anschaulichen Ausführungsformen in form eines amorphen Siliziummaterials vorgesehen wird. In ähnlicher Weise besitzt eine Gateelektrodenstruktur 210b des Transistors 200b im Wesentlichen den gleichen Aufbau, wobei zusätzlich ein Kanalhalbleiterlegierungsmaterial 202c vorgesehen ist, um den erforderlichen Bandlückenabstand einzustellen, wie dies auch zuvor erläutert ist. In einigen anschaulichen Ausführungsformen enthalten die Gateelektrodenstrukturen 210a, 210b ein Deckmaterial 214, etwa ein Siliziumnitridmaterial und dergleichen, wobei dies von der gesamten Prozessstrategie abhängt.
  • In ähnlicher Weise umfasst das Halbleiterbauelement 250 der 2i Gateelektrodenstrukturen 210a, 202 in einer geeigneten Konfiguration, um das Entfernen des Gatematerials 212q in einer späteren Fertigungsphase zu ermöglichen, wobei die Gateisolationsschicht mit großem ε 211 durch das metallenthaltende leitende Barrierenmaterial 212p geschützt wird, wie dies zuvor mit Bezug zu dem Halbleiterbauelement 150 erläutert ist. In der gezeigten Fertigungsphase weisen die Gateelektrodenstruktur 210a, 210b der 2e und 2d an ihren Seitenwänden eine Seitenwandbeschichtung 213 auf, die in Verbindung mit den Materialien 212o und/oder 212p für den Einschluss der Gateisolationsschicht mit großem ε 211 sorgen, wodurch die Integrität während nachfolgender nasschemischer Ätzprozesse sichergestellt ist.
  • Das Halbleiterbauelement 250 der 2d und 2e kann auf der Grundlage ähnlicher Prozesstechniken hergestellt werden, wie sie zuvor beschrieben sind, wobei jedoch das Material 212q in einem amorphen Zustand bereitgestellt wird, unabhängig von der restlichen Konfiguration der Gateelektrodenstrukturen 210a, 210b. Bei Bedarf wird die Deckschicht 214 bereitgestellt durch Abscheiden einer geeigneten Materialschicht, etwa einer Siliziumnitridschicht auf der Oberseite des Materials 212q und durch Strukturieren des Schicht 214 auf Basis entsprechender Techniken, wie sie zuvor beschrieben sind. Somit weist in jedem Falle das Gatematerial 212q eine bessere Struktur im Hinblick auf die Linienrandrauhigkeit auf, wie dies auch zuvor erläutert ist, wodurch ebenfalls Prozessbedingungen während des Abscheidens einer entsprechenden Materialschicht für die Beschichtung 213 verbessert werden, so dass die Beschichtung 213 nicht in übermäßiger Weise zu einer größeren Linienrandrauhigkeit beiträgt.
  • 2f und 2g zeigen schematisch das Halbleiterbauelement 250 in einer weiteren fortgeschrittenen Fertigungsphase. Wie gezeigt, unterliegt das Bauelement 250 der Ionenimplantationssequenz 203, die auf der Grundlage geeignet ausgewählter Prozessparameter ausgeführt wird, die die Konfiguration der Struktur 210a, 210b berücksichtigen. D. h., im Gegensatz zu konventionellen Lösungen werden keine speziell gestalteten Versatzhalter vorgesehen, wodurch das Gesamtverhalten der diversen Implantationsschritte während der Sequenz 203 verbessert wird. Des weiteren ist das Material 212q noch in einem amorphen Zustand, wodurch Kanalwirkungen verringert werden, wodurch ebenfalls zu besserer Gleichmäßigkeit entsprechender Drain- und Sourceerweiterungsgebiete 204a, 204b und Halo-Gebiete 205a, 205b beigetragen wird. Es sollte beachtet werden, dass die Sequenz 203 mehrere Maskierungsschritte enthalten kann, die somit das Vorsehen von Lackmasken und deren Entfernung erforderlich machen, was möglicherweise auf der Grundlage spezieller nasschemischer Ätzrezepte erfolgt, während welchem die Beschichtung 213 in zuverlässiger Weise die empfindliche Isolationsschicht mit großem ε 211 schützt. Es sollte ferner beachtet werden, dass eine geeignete Anpassung von Implantationsparametern für die Transistoren 210p das nachfolgende Entfernen von Material der jeweiligen aktiven Gebiete 202b berücksichtigen kann, wenn eine eingebettete Halbleiterlegierung im Hinblick auf eine weitere Steigerung des gesamten Transistorleistungsverhaltens vorzusehen ist.
  • 2h und 2i zeigen schematisch das Halbleiterbauelement 250 in einem weiter fortgeschrittenen Fertigungsstadium entsprechend den 2f bzw. 2g. Wie gezeigt, ist eine Maskenschicht 207 über den Transistoren 210a gebildet, während ein entsprechendes Abstandshalterelement 207 an Seitenwänden der Gateelektrodenstrukturen 210 ausgebildet ist, d. h. an den entsprechenden Seitenwandbeschichtungen 213. Die Maskenschicht 207 und der Abstandshalter 207b sind aus einem beliebigen geeigneten Material aufgebaut, etwa Siliziumnitrid und dergleichen. Ferner ist eine verformungsinduzierende Halbleiterlegierung 208 ggf. in den aktiven Gebieten 202b gebildet, um damit eine geeignete Verformungskomponente zu erzeugen, wie dies auch zuvor mit Bezug zu dem Bauelement 150 erläutert ist.
  • Das in den 2h und 2i gezeigte Bauelement 250 kann hergestellt werden, indem die Maskenschicht 207 abgeschieden und diese auf der Grundlage einer geeigneten Lackmaske oder einer anderen Ätzmaske strukturiert wird, um das Abstandshalterelement 207b zu erzeugen, während die Maskenschicht 207 über dem Transistor 200a beibehalten wird. Zu diesem Zweck können etwa geeignete Abscheide- und Strukturierungstechniken eingesetzt werden, wie dies auch zuvor mit Bezug zu den Komponenten 107a, 107a (siehe 1k) beschrieben ist. Es sollte beachtet werden, dass eine hohe Temperatur während der entsprechenden Fertigungssequenz des Materials 212q (siehe 2f und 2g) in ein polykristallines Material umwandelt, das nunmehr als Material 212 bezeichnet ist. Daraufhin wird ein Ätzprozess für Aussparungen ausgeführt, um Material der aktiven Gebiete 202b abzutragen, wobei die Maskenschicht 207 und das Abstandshalterelement 207b möglicherweise in Verbindung mit der Deckschicht 214 als eine Ätzmaske dienen. Daraufhin wird ein selektiver epitaktischer Aufwachsprozess ausgeführt, um die zuvor gebildeten Aussparungen mit der Halbleiterlegierung 208 zu bilden, was auf Grundlage gut etablierter Prozesstechniken bewerkstelligt werden kann. Danach werden die Maskenschicht 207 und das Abstandshalterelement 207b entfernt und die weitere Bearbeitung wird fortgesetzt, indem Drain- und Sourcgebiete hergestellt werden.
  • 2j zeigt schematisch das Halbleiterbauelement 250 in einer weiter fortgeschrittenen Fertigungsphase beginnend mit der in 2h gezeigten Phase. In diesem Fertigungsstadium sind Drain- und Sourcegebiete 209 vorgesehen und können in Verbindung mit den Erweiterungsgebieten 204 lateral ein Kanalgebiet 210 einschließen. Des weiteren ist eine Abstandshalterstruktur 220 an Seitenwänden der Gateelektrodenstrukturen 210a, 210b vorgesehen, wobei abhängig von der Komplexität des lateralen und vertikalen Dotierstoffprofils der Drain- und Sourcegebiete 209 ein oder mehrere Abstandshalterelemente 221 in Verbindung mit einem Ätzstoppbeschichtungsmaterial 222 bereitgestellt werden können. Z. B. ist das Abstandshalterelement 221 aus Siliziumnitrid aufgebaut, während die Beschichtung 222 aus Siliziumdioxid aufgebaut ist, wobei jedoch auch andere Materialzusammensetzungen eingesetzt werden können, somit weist die Gateelektrodenstruktur 210a eine Isolationsschicht 211, das metallenthaltende Elektrodenmaterial 212o, das leitende Barrierenmaterial 212p und das polykristalline Gatematerial 212 auf. Ferner stellt der Transistor 200b die Kanalhalbleiterlegierung 202c eine geeignete Anpassung der Bandlücke des Kanalgebiets 219 an die Austrittsarbeit des Kanals 212o sicher. Das Halbleiterbauelement 250 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, indem beispielsweise die Abstandshalterstruktur 220 gebildet wird und entsprechende Implantationsprozesse ausgeführt werden, um das gewünschte Dotierstoffprofil für die Drain- und Sourcegebiete 209 zu erzeugen. Daraufhin werden Ausheizzyklen ausgeführt, um Dotierstoffe zu aktivieren und durch Implantation hervorgerufene Schäden zu rekristallisieren. Die weitere Bearbeitung des Bauelements 250 werden dann fortgesetzt, indem beispielsweise Metallsilizidgebiete in den Drain- und Sourcegebieten 209 und möglicherweise in dem Gatematerial 212 hergestellt werden, woran sich das Abscheiden eines dielektrischen Zwischenschichtmaterials und dessen Strukturierung gemäß den Bauteil- und Prozesserfordernissen anschließen.
  • 2k zeigt schematisch das Halbleiterbauelement 250 in einer weiter fortgeschrittenen Fertigungsphase auf der Grundlage der in 2i gezeigten Konfiguration. Wie dargestellt, umfasst der Transistor 200b die Gateelektrodenstruktur 210b mit einem Gatematerial 212, das durch ein metallenthaltendes Gateelektrodenmaterial 216b ersetzt wird, das eine geeignete Austrittsarbeit für den Transistor 200b liefert. Zu diesem Zweck können Titan, Aluminium und Kombinationen davon mit entsprechenden Legierungen angewendet werden, um die gewünschte Austrittsarbeit und damit die gewünschte Schwellwerteinstellung für den Transistor 200b zu erreichen. Des weiteren ist eine dielektrische Schicht 230b, etwa in Form von Siliziumnitridmaterial, einem stickstoffenthaltendem Siliziumkarbidmaterial und dergleichen, vorgesehen, möglicherweise in einem stark verspannten Zustand, um das Leistungsverhalten des Transistors 200b weiter zu verbessern. Ein weiteres dielektrisches Material 231, etwa ein Siliziumdioxidmaterial, kann hergestellt werden, um die Gateelektrodenstruktur 210 lateral einzuschließen. Andererseits enthält die Gateelektrodenstruktur 210a des Transistors 200a eine Öffnung 215, die sich hinab zu dem leitenden Barrierenmaterial 212p erstreckt. Zu diesem Zweck wird eine geeignete Ätzmaske 223, etwa eine Lackmaske vorgesehen, auf deren Grundlage das Material 212 (siehe 2i) selektiv zu den Materialien 213 und 212p entfernt wird. Für diesen Zweck sind gut etablierte plasmaunterstützte nasschemische Ätzrezepte verfügbar.
  • Es sollte beachtet werden, dass eine entsprechende Öffnung auch wie zuvor in der Gateelektrodenstruktur 210 gebildet werden kann und nachfolgend gefüllt wird, indem das Elektrodenmaterial 212b unter Anwendung einer geeigneten Abscheidetechnik aufgebracht wird. Daraufhin wird überschüssiges Material ggf. entfernt, beispielsweise durch CMP (chemisch-mechanisches Polieren) und dergleichen, wodurch eine im Wesentlichen ebene Oberflächentopographie zur Herstellung der Ätzmaske 223 geschaffen wird. Es ist zu beachten, dass die Materialien 230b möglicherweise in Verbindung mit einem speziellen dielektrischen Material 230a, das in einem stark verspannten Zustand aufgebracht werden kann zur Verbesserung der Leistungsfähigkeit des Transistors 200a, und das dielektrische Material 231 gemäß gut etablierter Prozesstechniken hergestellt werden können. Nach dem Entfernen der Ätzmaske 223 wird somit ein geeignetes metallenthaltendes Elektrodenmaterial in die Öffnung 215 eingefüllt, um eine gewünschte Austrittsarbeit für die Elektronenstrukturen 215a zu erreichen. Daraufhin wird überschüssiges Material entfernt, beispielsweise durch CMP und dergleichen, und die weitere Bearbeitung wird fortgesetzt, indem ein weiteres dielektrisches Material abgeschieden und strukturiert wird, um entsprechende Kontaktelemente zu bilden. Es sollte beachtet werden, dass vor dem Herstellen der dielektrischen Materialien 230a, 230b und 231 entsprechende Metallsilizidgebiete (nicht gezeigt) bei Bedarf hergestellt werden können.
  • Folglich wird ein sehr effizienter Fertigungsablauf sowohl für die Vorgehensweise mit einem frühen Bereitstellen eines Metalls in einem Elektrodenmaterial als auch für den Austausch (Gateansatz) auf der Grundlage eines amorphen Gatematerials erreicht, dessen amorpher Zustand zumindest während einer Implantationssequenz zur Herstellung der Drain- und Sourceerweiterungsgebiete in Verbindung mit den Halo-Gebieten beibehalten wird. Somit kann ein besseres Transistorleistungsverhalten auf Grund einer geringeren Profilvariabilität eines komplexen Dotierstoffprofils erreicht werden.
  • Mit Bezug zu den 2l bis 2u werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen die Profilvariabilität weiter verringert wird, indem eine Seitenwandbeschichtung weggelassen wird, die zum Beibehalten der Integrität eines empfindlichen dielektrischen Materials mit großem ε ansonsten vorgesehen wird.
  • 2l und 2m zeigen schematisch das Halbleiterbauelement 250, wenn es der Einwirkung eines Ätzprozesses 224 ausgesetzt ist, der so gestaltet ist, das Material des Gatematerials 212q selektiv zu dem leitenden Barrierenmaterial 212p geätzt wird. Somit wird, wie gezeigt ist, eine Ätzmaske 206 vorgesehen, um die laterale Größe und Lage der Gateelektrodenstrukturen 210a, 210p definieren, wie dies auch zuvor mit Bezug zu dem Bauelement 150 erläutert ist, wenn auf die 1e und 1f verwiesen wird. Während des Ätzprozesses 224 wird das metallenthaltende Barrierenmaterial 212p als eine Ätzstoppschicht verwendet, wodurch die Integrität des Metallgateelektrodenmaterials 212o gemäß 2l vorbehalten wird, wodurch die Integritätsisolationsschicht 211 gemäß den in 2m gezeigten Ausführungsform bewahrt wird. Nach dem Ätzprozess 224 wird die Ätzmaske 206 entfernt, wobei, wie zuvor angegeben ist, insbesondere die Gateisolationsschicht 211 im Hinblick auf ein nasschemisches Ätzrezept zumindest von der Schicht 212p geschützt wird.
  • 2n und 2o zeigen schematisch das Halbleiterbauelement 250 in einer weiter fortgeschrittenen Fertigungsphase, in der die Implantationssequenz ausgeführt wird unter Anwendung des strukturierten Gatematerials 212q als Implantationsmaske, das nach wie vor in einem amorphen Zustand vorliegt. Folglich werden in dem in 2n gezeigten Halbleiterbauelement 250 entsprechende Implantationsparameter, etwa Energie und Dosis, somit angepasst, um eine entsprechende Implantationssorte durch die Schichten 211, 2120, 212p zu bringen, um somit das erforderliche Profil für die Drain- und Sourceerweiterungsgebiete 204a, 204b und die gegendotierten Gebiete 205a, 205b zu erhalten. Eine entsprechende Anpassung kann effizient auf der Grundlage von Simulationsberechnungen und/oder Experimenten ausgehend von konventionellen Implantationsrezepten ermittelt werden. Da die Schichten 211, 212o, 212p einige von insgesamt mehreren Nanometern besitzen, erfordert eine entsprechende Anpassung keine wesentlichen Änderungen an konventionellen Rezepten. In ähnlicher Weise wird in dem Bauelement 250 aus 2o während der Implantationssequenz 203 die Implantationssorte durch die Schichten 212p und 211 eingebracht, ebenfalls auf der Grundlage der geeigneten Anpassung bewerkstelligt wird. Auch in diesem Falle kann somit ein besseres Verhalten der Implantationsprozesse und damit eine Verbesserung der resultierenden Dotierstoffprofile auf Grund der besseren Eigenschaften des Materials 212q, das als Implantationsmaske dient, erreicht werden. Es sollte ferner beachtet werden, dass während der entsprechenden Maskierungssequenz zur Herstellung und zum Entfernen jeweiliger Implantationsmasken die Integrität der dielektrischen Schicht mit großem ε 211 zumindest durch die Schicht 212p bewahrt wird.
  • 2p und 2q zeigen schematisch das Halbleiterbauelement 250 entsprechend den Bauelementen der 2n und 2o, jedoch in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, wird das Bauelement 250 der Einwirkung einer weiteren Ätzumgebung 225 ausgesetzt, während welcher die Schichten 212p, 212o und 211 des Bauelements 250 der 2p strukturiert werden, wobei das Material 212q als eine Ätzmaske dient. In ähnlicher Weise kann in dem Bauelement 250 der 2q die Schicht 212p und die Schicht 211 unter Anwendung des Materials 211q als eine Ätzmaske strukturiert werden. Der Ätzprozess 225 wird auf der Grundlage eines beliebigen geeigneten Ätzrezepts ausgeführt, beispielsweise unter Anwendung gut etablierter Techniken, in denen ein entsprechender Stapel aus Schichten in komplexen Vorgehensweisen zu strukturieren ist, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 150 beschrieben ist. Daraufhin wird die weitere Bearbeitung fortgesetzt, ohne dass kritische nasschemische Reinigungsprozesse erforderlich sind, so dass die Integrität eines freiliegenden Seitenwandbereichs 211s des dielektrischen Materials mit großem ε nicht gefährdet ist.
  • 2r und 2s zeigen schematisch das Bauelement 250 in einer weiteren fortgeschrittenen Fertigungsphase. Wie gezeigt, sind die Maskenschicht 207 und das Abstandshalterelement 207b vorgesehen, etwa auf der Grundlage von Fertigungstechniken, wie sie zuvor erläutert sind. Somit kann durch das Bereitstellen der Maskenschicht 207 und des Abstandshalterelements 207b die Schicht 211 eingeschlossen werden, wodurch deren Integrität während der weiteren Bearbeitung bewahrt wird. Somit ist eine spezielle Abscheidung eines Seitenwandbeschichtungsmaterials, etwa der Beschichtungen 213, wie sie zuvor beschrieben sind, nicht erforderlich, wodurch zu einer besseren Gleichmäßigkeit während der Strukturierung der Drain- und Sourceerweiterungsgebiete 204a, 204b und der Halo-Gebiete 205a, 205b (siehe 2o) beigetragen wird, da durch Abscheidung und Strukturierung hervorgerufene Ungleichmäßigkeiten zur Herstellung der entsprechenden Seitenwandbeschichtung vermieden werden. Es sollte beachtet werden, dass bei Bedarf der Abstandshalter 207b der weiteren Bearbeitung beibehalten werden kann, in welchem Falle ein selektiver anisotroper Ätzprozess ausgeführt wird, um damit auch ein entsprechendes Abstandshalterelement für die Gateelektrodenstrukturen 210a zu bilden. In anderen Fällen werden die Maskenschicht 207 der Abstandshalter 207b entfernt, was durch unkritische Ätzrezepte bewerkstelligt werden kann und danach wird die weitere Bearbeitung fortgesetzt, indem eine Seitenwandabstandshalterstruktur hergestellt wird und diese für weiterer Implantationsprozesse eingesetzt wird, wodurch ebenfalls die empfindlichen Materialschichten 211 eingeschlossen werden. Daraufhin wird die weitere Bearbeitung fortgesetzt auf der Grundlänge ähnlicher Prozesstechniken, wie sie zuvor beschrieben sind.
  • 2t zeigt schematisch das Halbleiterbauelement 250 in einer Phase, in der die Drain- und Sourcegebiete 209 fertig gestellt sind, möglicherweise in Verbindung mit Metallsilizidgebieten (nicht gezeigt). Ferner enthalten die Gateelektrodenstrukturen 210a das Material 212 in einem im Wesentlichen polykristallinen Zustand auf Grund von Temperaturbehandlungen, etwa während des Abscheidens der Maskenschicht 207 (2r, 2s) oder während nachfolgender Ausheizprozesse zur Herstellung der Drain- und Sourcegebiete 209 angewendet wurden. Die Abstandshalterstruktur 220, die die Ätzstoppbeschichtung 222 enthalten kann, kann an Seitenwänden der Elektrodenstrukturen 210a, 210b ausgebildet sein, wobei auf Grund des Weglassens der Seitenwandbeschichtung, etwa der Beschichtungen 113, 213, wie sie zuvor erläutert sind, diese direkt auf dem Material 212 und auf der Seitenwand 211s der Gateisolationsschicht 211 gebildet ist.
  • 2u zeigt das Bauelement 250 gemäß dem Austausch-Gate-Ansatz, in welchem geeignete metallenthaltende Elektrodenmaterialien 216b, 216a in den Strukturen 210b, 210a bereitgestellt werden, beispielsweise auf der Grundlage einer Prozesstechnik, wie sie zuvor mit Bezug zu 2k beschrieben ist. Auch in diesem Falle kann die Ätzstoppbeschichtung 222 direkt auf den Materialien 216b, 216a gebildet sein und ist auch direkt in Verbindung mit der Seitenwand 211s der Gateisolationsschicht 211.
  • Es gilt also: Die vorliegende Erfindung stellt Halbleiterbauelemente und entsprechende Fertigungstechniken bereit, in denen die Dotierstoffprofilvariabilität deutlich verringert wird, indem ein amorphes Gatematerial bereitgestellt wird, das als eine effiziente Implantationsmaske dient, wodurch die Möglichkeit geschaffen wird, spezielle Abstandshalterelemente wegzulassen, die konventioneller Weise zu einer ausgeprägten Linienrauhigkeit beitragen. Zusätzlich kann in einigen anschaulichen Ausführungsformen eine weitere Verbesserung der Gategleichmäßigkeit erreicht werden, indem eine Seitenwandbeschichtung weggelassen wird und die Integrität des empfindlichen dielektrischen Materials mit großem ε auf der Grundlage einer geeignet gestalteten Strukturierungssequenz sichergestellt wird, in der ein Teil des Gatematerials als eine Implantationsmaske verwendet wird, während die Integrität des dielektrischen Materials mit großem ε bewahrt wird, das in einer weiteren Ätzsequenz nach dem Ausführen der kritischen Implantationssequenz strukturiert wird.

Claims (12)

  1. Verfahren mit: Bilden einer Gateelektrodenstruktur (210) eines Transistors (200) über einer Halbleiterschicht, wobei die Gateelektrodenstruktur (210) ein Gatematerial (212) in einem amorphen Zustand aufweist, das über einer Gateisolationsschicht (211) gebildet ist; Bilden eines Teils von Drain- und Sourcegebieten des Transistors (200) unter Verwendung des Gatematerials (212) im amorphen Zustand als eine Implantationsmaske; Bilden einer Beschichtung (213) auf freiliegenden Seitenwänden des amorphen Materials und an den freiliegenden Seitenwänden des leitenden Barrierenmaterials und des dielektrischen Materials mit großem ε, wobei der amorphe Zustand des Gatematerials (212) beibehalten wird; und Ausführen eines oder mehrerer Prozesse, um den Transistor (200) fertig zu stellen.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer eingebetteten Halbleiterlegierung in der Halbleiterschicht durch Ausführen eines epitaktischen Aufwachsprozesses nach dem Bilden des Teils der Drain- und Sourcegebiete.
  3. Verfahren nach Anspruch 1, wobei Bilden der Gateelektrodenstruktur (210) umfasst: Bilden eines dielektrischen Materials mit großem ε über der Halbleiterschicht und Bilden eines leitenden Barrierenmaterials über dem dielektrischen Material mit großem ε.
  4. Verfahren nach Anspruch 3, wobei Bilden der Gateelektrodenstruktur (210) ferner umfasst: Bilden einer Ätzmaske über einer Schicht des Gateelektrodenmaterials und Ätzen der Schicht des Gatematerials (212) auf der Grundlage der Ätzmaske und Verwenden des leitenden Barrierenmaterials als ein Ätzstoppmaterial.
  5. Verfahren nach Anspruch 4, wobei Bilden des Teils der Drain- und Sourcegebiete umfasst: Ausführen einer Sequenz aus Implantationsprozessen, um ein oder mehrere Dotierstoffsorten in die Halbleiterschicht durch das leitende Barrierenmaterial und das dielektrische Material mit großem ε einzuführen.
  6. Verfahren nach Anspruch 5, das ferner umfasst: Strukturieren des leitenden Barrierenmaterials und des dielektrischen Materials mit großem ε durch Ausführen des Ätzprozesses unter Verwendung des Gatematerials (212) als eine Ätzmaske, und Bilden eines Seitenwandabstandshalters an der Gateelektrodenstruktur (210).
  7. Verfahren nach Anspruch 6, das ferner umfasst: Bilden einer eingebetteten Halbleiterlegierung in der Halbleiterschicht auf der Grundlage des Seitenwandabstandshalters.
  8. Verfahren nach Anspruch 2, das ferner umfasst: Ersetzen des Gatematerials (212) durch ein metallenthaltendes Elektrodenmaterial.
  9. Verfahren nach Anspruch 3, das ferner umfasst: Bilden mindestens einer metallenthaltenden Elektrodenmaterialschicht über dem dielektrischen Material mit großem ε und Bilden des leitenden Barrierenmaterials auf der mindestens einen metallenthaltenden Elektrodenmaterialschicht.
  10. Verfahren nach Anspruch 9, das ferner umfasst: Bilden eines schwellwerteinstellenden Halbleitermaterials auf der Halbleiterschicht vor dem Bilden des dielektrischen Materials mit großem ε.
  11. Verfahren nach Anspruch 1, wobei das Gatematerial (212) Silizium aufweist.
  12. Verfahren nach Anspruch 11, das ferner umfasst: Umwandeln des amorphen Zustands des Gatematerials (212) in einen polykristallinen Zustand, wenn der ein oder die mehren Prozesse zum Fertigstellen des Transistors (200) ausgeführt werden.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010038737B4 (de) 2010-07-30 2017-05-11 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen und eingebetteten verformungsinduzierenden Halbleiterlegierungen
US9064808B2 (en) 2011-07-25 2015-06-23 Synopsys, Inc. Integrated circuit devices having features with reduced edge curvature and methods for manufacturing the same
US8609550B2 (en) 2011-09-08 2013-12-17 Synopsys, Inc. Methods for manufacturing integrated circuit devices having features with reduced edge curvature
EP2750167A1 (de) * 2012-12-31 2014-07-02 Imec Verfahren zum Feineinstellen der wirksamen Arbeitsfunktion einer Gatestruktur in einer Halbleitervorrichtung
US9012956B2 (en) * 2013-03-04 2015-04-21 Globalfoundries Inc. Channel SiGe removal from PFET source/drain region for improved silicide formation in HKMG technologies without embedded SiGe
US9023708B2 (en) * 2013-04-19 2015-05-05 United Microelectronics Corp. Method of forming semiconductor device
FR3051598B1 (fr) * 2016-05-20 2018-10-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation sur un meme substrat de transistors presentant des caracteristiques differentes
US11139402B2 (en) 2018-05-14 2021-10-05 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US11264458B2 (en) 2019-05-20 2022-03-01 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
CN112382564B (zh) * 2020-11-02 2024-01-19 上海华力集成电路制造有限公司 栅极的制造方法
US20240282569A1 (en) * 2023-02-20 2024-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Methods of Forming the Same
CN116525614B (zh) * 2023-06-26 2023-10-13 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6096614A (en) * 1998-02-06 2000-08-01 Texas Instruments - Acer Incorporated Method to fabricate deep sub-μm CMOSFETS
US6248675B1 (en) * 1999-08-05 2001-06-19 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant using lowered temperatures

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4479831A (en) * 1980-09-15 1984-10-30 Burroughs Corporation Method of making low resistance polysilicon gate transistors and low resistance interconnections therefor via gas deposited in-situ doped amorphous layer and heat-treatment
US5614428A (en) * 1995-10-23 1997-03-25 Lsi Logic Corporation Process and structure for reduction of channeling during implantation of source and drain regions in formation of MOS integrated circuit structures
KR20000009251A (ko) * 1998-07-22 2000-02-15 윤종용 반도체 장치의 게이트 전극 구조 및 그 제조방법
US6518113B1 (en) * 2001-02-06 2003-02-11 Advanced Micro Devices, Inc. Doping of thin amorphous silicon work function control layers of MOS gate electrodes
US6884672B1 (en) * 2003-11-04 2005-04-26 International Business Machines Corporation Method for forming an electronic device
TWI267926B (en) * 2005-09-23 2006-12-01 Ind Tech Res Inst A new method for high mobility enhancement strained channel CMOS with single workfunction metal-gate
JP2008016538A (ja) * 2006-07-04 2008-01-24 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
DE102006035646B3 (de) * 2006-07-31 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung verformter Transistoren durch Verspannungskonservierung auf der Grundlage einer verspannten Implantationsmaske
US20080076216A1 (en) * 2006-09-25 2008-03-27 Sangwoo Pae Method to fabricate high-k/metal gate transistors using a double capping layer process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6096614A (en) * 1998-02-06 2000-08-01 Texas Instruments - Acer Incorporated Method to fabricate deep sub-μm CMOSFETS
US6248675B1 (en) * 1999-08-05 2001-06-19 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant using lowered temperatures

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