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Gebiet der vorliegenden Offenbarung
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Im
Allgemeinen betrifft die vorliegende Offenbarung komplexe integrierte
Schaltungen mit modernen Transistorelementen, die hochkapazitive Gate-Strukturen
mit einer Metall enthaltenden Elektrode und einem Gate-Dielektrikum
mit großem ε mit erhöhter Permitivität aufweisen
im Vergleich zu Gate-Dielektrika, etwa Siliziumdioxid und Siliziumnitrid.
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Beschreibung des Stands der
Technik
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Die
Herstellung moderner integrierter Schaltungen, etwa von CPUs, Speicherbauelementen, ASICs
(anwendungsspezifischen integrierten Schaltungen) und dergleichen,
erfordert, dass eine große Anzahl
an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem
spezifizierten Schaltungsaufbau hergestellt wird, wobei Feldeffekttransistoren
eine wichtige Art an Schaltungselementen repräsentieren, die im Wesentlichen
das Leistungsverhalten der integrierten Schaltungen bestimmen. Im
Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell
eingesetzt, wobei für
viele Arten komplexer Schaltungen mit Feldeffekttransistoren die
MOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen
aufgrund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit
und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der
Herstellung komplexer integrierter Schaltungen unter Anwendung von
beispielsweise der MOS-Technologie werden Millionen von Transistoren,
etwa n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem
Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist.
Ein Feldeffekttransistor enthält,
unabhängig
davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet
wird, sogenannte pn-Übergänge, die
durch eine Grenzfläche
stark dotierter Gebiete, die als Drain- und Source-Gebiete bezeichnet
werden, mit einem leicht dotierten oder nicht dotierten Gebiet, etwa
einem Kanalgebiet, gebildet sind, das benachbart zu den stark dotierten
Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit
des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals,
durch eine Gate-Elektrode
gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch
eine dünne
isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim
Aufbau eines leitenden Kanals aufgrund des Anlegens einer geeigneten
Steuerspannung an die Gate-Elektrode hängt von der Dotierstoffkonzentration,
der Beweglichkeit der Ladungsträger
und – für eine vorgegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Source-Gebiet und dem Drain-Gebiet ab, der
auch als Kanallänge
bezeichnet wird. Somit beeinflusst in Kombination mit der Fähigkeit,
rasch einen leitenden Kanal unter der isolierenden Schicht beim
Anlegen der Steuerspannung an die Gate-Elektrode aufzubauen, die
Leitfähigkeit
des Kanalgebiets wesentlich das Leistungsverhalten von MOS-Transistoren.
Da somit die Geschwindigkeit des Aufbaus des Kanals, die von der
Leitfähigkeit
der Gate-Elektrode abhängt,
und der Kanalwiderstand im Wesentlichen die Transistoreigenschaften
bestimmt, ist die Verringerung der Kanallänge – und damit verknüpft die
Verringerung des Kanalwiderstands und die Verringerung des Gate-Widerstands – ein wichtiges
Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter
Schaltungen zu erreichen.
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Gegenwärtig wird
der größte Teil
der integrierten Schaltungen auf Grundlage von Silizium aufgrund
von dessen nahezu unbegrenzter Verfügbarkeit, den gut verstandenen
Eigenschaften des Siliziums und damit in Beziehung stehenden Materialien und
Prozesse und der Erfahrung, die über
die letzten 50 Jahre gewonnen wurde, hergestellt. Daher bleibt in
der absehbaren Zukunft Silizium das Material der Wahl für Schaltungsgenerationen,
die für
Massenprodukte vorgesehen sind. Ein Grund für die Bedeutung des Siliziums
bei der Herstellung von Halbleiterbauelementen besteht in den guten
Eigenschaften einer Silizium/Siliziumdioxid-Grenzfläche, die
eine zuverlässige
elektrische Integrierung unterschiedlicher Gebiete ermöglicht.
Die Silizium/Siliziumdioxid-Grenzfläche ist bei hohen Temperaturen
stabil und ermöglicht
damit das Ausführen
nachfolgender Hochtemperaturprozesse, wie sie beispielsweise für Ausheizprozesse
zur Aktivierung der Dotierstoffe und zum Ausheilen von Kristallschäden erforderlich
sind, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
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Aus
den zuvor genannten Gründen
wird Siliziumdioxid vorzugsweise als eine Gate-Isolationsschicht
in Feldeffekttransistoren eingesetzt, die die Gate-Elektrode, wie
häufig
aus Polysilizium oder andere Metall enthaltende Materialien aufgebaut
ist, von dem Siliziumkanalgebiet trennt. Beim ständigen Verbessern des Bauteilleitungsverhaltens
von Feldeffekttransistoren wurde die Länge des Kanalgebiets kontinuierlich
verringert, um damit die Schaltgeschwindigkeit und den Durchlassstrom
zu verbessern. Da das Transistorleistungsverhalten durch die Spannung
gesteuert wird, die der Gate-Elektrode zur Invertierung der Oberfläche des
Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zugeführt wird,
um den gewünschten
Durchlassstrom bei einer vorgegebenen Versorgungsspannung zu erreichen, ist
ein gewisser Grad an kapazitiver Kopplung beizubehalten, die durch
den Kondensator hervorgerufen wird, der durch die Gate-Elektrode,
das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet
ist. Es zeigt sich jedoch, dass das Verringern der Kanallänge eine
erhöhte
kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten
während
des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann
zu einem erhöhten
Leckstrom und zu einer ausgeprägten
Abhängigkeit
der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente
mit einer relativ geringen Versorgungsspannung und damit einer geringeren
Schwellwertspannung weisen eine exponente Zunahme des Leckstromes
auf, wobei auch gleichzeitig eine höhere kapazitive Kopplung der
Gate-Elektrode an das Kanalgebiet erforderlich ist. Somit muss die
Dicke der Siliziumdioxid-Schicht entsprechend verändert werden,
um die erforderliche Kapazität
zwischen dem Gate- und dem Kanalgebiet zu schaffen. Beispielsweise
erfordert eine Kanallänge
von ungefähr
0,08 μm
eine Gate-Dielektrikum aus Siliziumdioxid, das eine Dicke von ungefähr 1,2 nm aufweist.
Obwohl im Allgemeinen die Verwendung von Hochgeschwindigkeitstransistorelementen
mit einem äußerst kurzen
Kanal auf Hochgeschwindigkeitsanwendungen beschränkt ist, wohingegen Transistorelemente
mit einem längeren
Kanal für
weniger kritische Anwendungen eingesetzt werden, etwa als Speichertransistoren,
kann der relativ hohe Leckstrom, der durch direkte Tunneln von Ladungsträgern durch
eine sehr dünne
Siliziumdioxid-Isolationsschicht hervorgerufen wird, Werte für eine Oxiddicke im
Bereich von 1–2
nm erreichen, die nicht mehr mit den Erfordernissen für modernste
Schaltungen kompatibel sind.
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Daher
wurde das Ersetzen des Siliziumdioxids oder zumindest eines Teils
davon als Material für Gate-Isolationsschichten
insbesondere für
sehr dünne
Siliziumdioxid-Gate-Schichten, vorgeschlagen. Mögliche alternative Dielektrika
sind Materialien, die eine deutlich höhere Permittivität aufweisen,
so dass eine physikalische Größe der Dicke
einer entsprechend gebildeten Gate-Isolationsschicht dennoch eine
kapazitive Kopplung ergibt, die durch eine sehr dünne Siliziumdioxid-Schicht
erreicht würde. Üblicherweise
wird eine Dicke, die zum Erreichen einer spezifizierten kapazitiven
Kopplung mittels Siliziumdioxid erreicht wird, als eine Kapazitäts-Äquivalenz-Dicke
(CET) bezeichnet. Somit erscheint es auf den ersten Blick einfach,
das Siliziumdioxid durch Materialien mit großem ε zu ersetzen, um damit eine Kapazitäts-Äquivalenz-Dicke
im Bereich von 1 nm oder weniger zu erhalten.
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Es
wurde daher vorgeschlagen, Siliziumdioxid durch Materialien mit
hoher Permittivität,
etwa Tantaloxid (Ta2O5)
mit einem E von ungefähr
25, durch Strontiumtitanoxid (SrTiO3) mit
einem E von ungefähr
150, durch Hafniumoxid (HfO2), durch HfSiO,
durch Zirkonoxid (ZrO2) und dergleichen
zu ersetzen.
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Beim Übergang
zu einer komplexen Gate-Architektur auf der Grundlage Dielektrika
mit großem ε kann das
Transistorleistungsverhalten auch erhöht werden, indem ein geeignetes
leitendes Material für
die Gate-Elektrode vorgesehen wird, um damit das für gewöhnlich verwendete
Polysiliziummaterial zu ersetzen, da Polysilizium eine Ladungsträgerverarmung
in der Nähe
der Grenzfläche
zu dem Gate-Dielektrikum aufweist, wodurch die effektive Kapazität zwischen
dem Kanalgebiet und der Gate-Elektrode verringert wird. Es wurde
daher ein Gate-Stapel vorgeschlagen, in welchem ein dielektrisches
Material mit großem ε für eine erhöhte Kapazität selbst
einer weniger kritischen Dicke im Vergleich zu einer Siliziumdioxidschicht
sorgt, während
zusätzlich
Leckströme
auf einem akzeptablem Niveau gehalten werden. Andererseits wird
ein Metall enthaltendes Nicht-Polysiliziummaterial, etwa Titannitrid, Aluminiumoxid
und dergleichen, so hergestellt, dass dieses direkt mit dem dielektrischen
Material mit großem ε in Kontakt
ist, wodurch die Anwesenheit einer Verarmungszone im Wesentlichen
vermieden wird. Da typischerweise eine geringe Schwellwertspannung
des Transistors, die die Spannung repräsentiert, bei der sich ein
leitender Kanal in dem Kanalgebiet ausbildet, wünschenswert ist, um hohe Durchlassströme zu erreichen,
erfordert üblicherweise
die Steuerbarkeit des entsprechenden Kanals aufwändige laterale Dotierstoffprofile
und Dotierstoffgradienten zumindest in der Nähe der pn-Übergänge. Daher werden sogenannte
Halo-Gebiete für
gewöhnlich durch
Ionenimplantation hergestellt, um eine Dotierstoffsorte einzuführen, deren
Leitfähigkeitsart
der Leitfähigkeitsart
des verbleibenden Kanalgebiets und des Halbleitergebiets entspricht,
um damit den resultierenden pn-Übergangsdotierstoffgradienten
nach Herstellung entsprechender Erweiterungsgebiete und tiefer Drain-
und Source-Gebiete zu „verstärken”. Auf diese
Weise bestimmt die Schwellwertspannung des Transistors wesentlich
die Steuerbarkeit des Kanals, wobei eine ausgeprägte Variabilität der Schwellwertspannung
bei geringeren Gate-Längen
beobachtet werden kann. Durch das Vorsehen eines geeigneten Halo-Implantationsgebiets
kann somit die Steuerbarkeit des Kanals verbessert werden, wodurch
auch die Variabilität
der Schwellwertspannung, was auch als Schwellwertvariabilität bezeichnet
wird, verringert wird und wodurch auch ausgeprägte Fluktuationen des Transistorleistungsverhaltens
mit einer Änderung
der Gate-Länge
verringert werden. Da die Schwellwertspannung der Transistoren we sentlich durch
die Austrittsarbeit des Gate-Materials beeinflusst ist, das mit
dem Gate-Dielektrikumsmaterial in Kontakt ist, muss eine geeignete
Einstellung der effektiven Austrittsarbeit in Bezug auf die Leitfähigkeitsart
des betrachteten Transistors sichergestellt sein.
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Beispielsweise
werden geeignete Metall enthaltende Gate-Elektrodenmaterialien,
etwa Titannitrid, Aluminiumoxid und dergleichen, häufig eingesetzt,
wobei die entsprechende Auftrittarbeit so eingestellt wird, dass
diese für
eine Art an Transistor geeignet ist, etwa für n-Kanaltransistoren, während p-Kanaltransistoren eine
andere Austrittsarbeit und damit ein unterschiedlich behandeltes
Metall enthaltendes Elektrodenmaterial erfordern, um die gewünschte Schwellwertspannung
zu erreichen. In diesem Falle sind komplexe und aufwändige Fertigungsschemata
erforderlich, um unterschiedliche Gate-Elektrodenmaterialien vorzusehen,
um damit den Erfordernissen der unterschiedlichen Transistorarten
Rechnung zu tragen. Aus diesem Grunde wurde auch vorgeschlagen,
die Schwellwertspannung der Transistorbauelemente in geeigneter
Weise einzustellen, indem speziell gesteuertes Halbleitermaterial
an der Grenzfläche
zwischen dem dielektrischen Material mit großem E und dem Kanalgebiet des
Transistorbauelements vorgesehen wird, um damit in geeigneter Weise
die Bandlücke
des speziell gestalteten Halbleitermaterials an die Austrittsarbeit des
Metall enthaltenden Gate-Elektrodenmaterials „anzupassen”, wodurch
die gewünschte
geringe Schwellwertspannung des betrachteten Transistors erreicht
wird. Typischerweise wird ein entsprechend speziell gestaltetes
Halbleitermaterial, etwa Silizium/Germanium und dergleichen, durch
eine epitaktische Aufwachstechnik vorgesehen, die ebenfalls einen
zusätzlichen
komplexen Prozessschritt repräsentiert,
die durch für
insgesamt eine geringere Prozesskomplexität im Vergleich zu dem Vorsehen
der unterschiedlichen Metall enthaltenden Gate-Elektrodenmaterialien
sorgt, oder die eine höhere
Flexibilität beim
Einstellen geeigneter Transistoreigenschaften ermöglicht.
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Es
zeigt sich jedoch, dass die Fertigungssequenz zum Vorsehen der Schwellwerteinstellung
der Halbleiterlegierung deutlich die Schwellwertvariabilität über das
Halbleiterchipgebiet hinweg oder über Substrate hinweg beeinflusst,
wie dies detaillierter mit Bezug zu den 1A bis 1D erläutert ist.
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1A zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit
einem Substrat 101, über
welchem ein Silizium-enthaltendes Halbleitermaterial 103 mit
einer geeigneten Dicke gebildet ist, um darin und darüber Transistorelemente
herzustellen. In dem gezeigten Beispiel ist eine vergrabene isolierende
Schicht 102, beispielsweise in Form eines Siliziumdioxidmaterials,
zwischen dem Substrat 101 und der Silizium-enthaltenden Halbleiterschicht 103 angeordnet.
Ferner ist eine Isolationsstruktur 104, etwa eine flache
Grabenisolation, in der Halbleiterschicht 103 so ausgebildet,
dass ein erstes kristallines „aktives” Gebiet 103A und
ein zweites aktives Gebiet 103B gebildet sind. In diesem Zusammenhang
ist ein aktives Gebiet als ein Halbleitermaterial zu verstehen,
in welchem ein geeignetes Durchflussprofil erzeugt wird, um pn-Übergänge für ein oder
mehrere Transistorelemente zu bilden. In dem gezeigten Beispiel
entspricht etwa das erste aktive Gebiet 103A einem p-Kanaltransistor,
während das
zweite aktive Gebiet 103B einem n-Kanaltransistor entspricht.
Des Weiteren ist eine Maskenschicht 105, etwa in Form eines
Siliziumdioxidmaterials und dergleichen, so gebildet, dass diese
zumindest das erste und das zweite aktive Gebiet 103A, 103B abdeckt,
während
die Isolationsstruktur 104 abhängig von dem Vorgang zur Herstellung
der Maskenschicht 105 freiliegen kann. Des Weiteren ist
eine Ätzmaske 106 vorgesehen,
etwa in Form einer Lackmaske, die das zweite aktive Gebiet 103B abdeckt
und das erste aktive Gebiet 103A freilässt.
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Das
in 1A gezeigte Halbleiterbauelement 100 wird
typischerweise auf der Grundlage der folgenden Prozesstechniken
hergestellt. Zunächst wird
die Isolationsstruktur 104 auf der Grundlage gut etablierter
Lithografie-, Ätz-,
Abscheide-, Einebnungs- und Ausheiztechniken hergestellt, in denen beispielsweise
ein Graben in der Halbleiterschicht 103 auf der Grundlage
eines Lithografieprozesses hergestellt wird, der nachfolgend mit
einem geeigneten isolierenden Material, etwa Siliziumdioxid, Siliziumnitrid
und dergleichen aufgefüllt
wird. Nach dem Abtragen von überschüssigem Material
und dem Einebnen der Oberflächentopografie
wird die weitere Bearbeitung typischerweise fortgesetzt, indem Implantationssequenzen
unter Anwendung eines geeigneten Maskierungsschemas ausgeführt werden,
um damit die entsprechende Dotierstoffsorte zu erzeugen der grundlegenden
Dotierstoffkonzentration in den aktiven Gebieten 103A, 103B entsprechend
der Art der darin und darüber
zu bildenden Transistoren zu erzeugen. Nach dem Aktivieren der Dotierstoffsorte
und dem Rekristallisieren der durch Implantation hervorgerufenen
Schäden
kann die weitere Bearbeitung fortgesetzt werden, indem die Maskenschicht 105 etwa
auf der Grundlage eines Oxidationsprozesses und dergleichen hergestellt
wird. Als nächstes wird
die Lackmaske 106 unter Anwendung von Lithografietechniken
gebildet, um einen Teil der Maskenschicht 105 freizulegen,
der während
des Ätzprozesses 107 zu
entfernen ist, der als ein Maskenmischätzschritt unter Anwendung von
beispielsweise Flusssäure
(HF) ausgeführt
werden kann, wenn die Maskenschicht 105 aus Siliziumdioxid
aufgebaut ist. Nach dem Entfernen der Ätzmaske 106 wird die
freiliegende Oberfläche
behandelt, um das erste aktive Gebiet 103A für die selektive
Abscheidung einer Silizium/Germaniumlegierung vorzubereiten, die geeignet
gestaltet ist, um die Schwellwertspannung oder die Bandlückenenergie
in Verbindung mit einem Metall enthaltenden Elektrodenmaterial einzustellen, das
in einer späteren
Fertigungsphase hergestellt wird.
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1B zeigt
schematisch das Halbleiterbauelement 100 während eines
selektiven epitaktischen Aufwachsprozesses 108, in welchem
Prozessparameter eines gut etablierten Rezepten so gewählt sind,
dass eine wesentliche Materialabscheidung auf das freigelegte aktive
Gebiet 103A beschränkt
ist, während
eine Materialabscheidung auf dielektrischen Oberflächenbereichen
vernachlässigbar
ist. Während
des selektiven epitaktischen Aufwachsprozesses 108 wird
folglich eine Silizium/Germanium-Legierung 109 selektiv
auf dem aktiven Gebiet 103A hergestellt, während eine
Abscheidung davon auf der Isolationsstruktur 104 und auf
der Maskenschicht 105 durchgeführt wird. In aufwändigen Anwendungen
wird beispielsweise die Silizium/Germanium-Legierung 109 mit
einer Dicke von ungefähr 10
nm und weniger vorgesehen, während
eine Germanium-Konzentration ungefähr 25 Atom% beträgt. Es sollte
beachtet werden, dass die Materialzusammensetzung der Silizium/Germanium-Legierung 109 sowie
deren Dicke einen wesentlichen Einfluss auf die schließlich erreichte
Schwellwertspannung und damit auf die schließlich erhaltenen Transistoreigenschaften
ausüben.
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1C zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium. Wie gezeigt, ist das Bauelement 100 der
Einwirkung einer Ätzumgebung 110 ausgesetzt,
die beispielsweise in Form einer nasschemischen Ätzumgebung vorgesehen wird,
in der die Maskenschicht 105 (siehe 1B) selektiv
in Bezug auf Material des aktiven Gebiets 103B und in Bezug
auf die zuvor abgeschiedene Silizium/Germanium-Legierung 109 abgetragen wird.
Beispielsweise wird der Ätzprozess 110 auf
der Grundlage von Flusssäure
ausgeführt,
die Siliziumdioxidmaterial mit einem Grad an Selektivität in Bezug
auf die Materialien 103B und 109 entfernt. Danach
kann die weitere Bearbeitung fortgesetzt werden, indem Gate-Elektrodenstrukturen
gebildet werden und in dem die grundlegende Transistorstruktur fertig
gestellt wird.
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1D zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Fertigungsphase. In dieser Phase ist ein p-Kanaltransistor 150A in
und über
dem aktiven Gebiet 103A gebildet und ein n-Kanaltransistor 150B ist
in und über dem
aktiven Gebiet 103B hergestellt. Die Transistoren 150A, 150B enthalten
jeweils eine Elektrodenstruktur 151 mit einer Gate-Isolationsschicht 151B, die
ein dielektrisches Material mit großem ε aufweist, wie dies auch zuvor
erläutert
ist. Des Weiteren ist ein Metall enthaltendes Elektro denmaterial,
etwa Aluminiumoxid, Titannitrid und dergleichen, auf der Gate-Isolationsschicht 151B ausgebildet,
woran sich ein weiteres Elektrodenmaterial, etwa Polysilizium 151C,
anschließt.
Wie gezeigt, ist in dem p-Kanaltransistor 150A die Gate-Isolationsschicht 151B auf der
Silizium/Germanium-Legierung 109 gebildet, so dass eine
Schwellwertspannung des Transistors 150A, d. h. die Spannung,
bei der sich ein leitender Kanal in einem Kanalgebiet 153 bildet,
durch die Eigenschaften der Legierung 109 und der Materialien 151B und 151A in
Verbindung mit den jeweiligen Eigenschaften von Drain- und Source-Gebieten 154 bestimmt
ist, die ebenfalls auf der Grundlage aufwändiger Dotierstoffprofile hergestellt
sind, wie dies zuvor erläutert
ist. Anderseits ist die Bandlückenstruktur des
Kanalgebiets 153 des Transistors 150B für die Materialien 151B, 151A geeignet.
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Die
Transistoren 150A, 150B können auf der Grundlage gut
etablierter Fertigungstechniken hergestellt werden, zu denen das
Abscheiden der Gate-Isolationsschichten 151B, der Elektrodenmaterialien 151A und
des Polysiliziummaterials 151C und deren Strukturierung
unter Anwendung aufwändiger Lithografie-
und Ätztechniken
gehören.
Anschließend werden
entsprechende Implantationssequenzen in Verbindung mit einer Fertigungssequenz
zur Herstellung einer Abstandshalterstruktur 152 ausgeführt, um das
vertikale und laterale Dotierstoffprofil für die Drain- und Source-Gebiete 154 in
geeigneter Weise zu erzeugen. Nach entsprechenden Ausheizprozessen
zum Aktivieren der Dotierstoffe und zum Rekristallisieren der durch
Implantation hervorgerufenen Schäden
wird die grundlegende Transistorstruktur vervollständigt, indem
bei Bedarf Metallsilizidgebiete (nicht gezeigt) in den Drain- und Source-Gebieten 154 und
in dem Polysiliziummaterial 151C hergestellt werden.
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Obwohl
die Schwellwertspannung des p-Kanaltransistors 150A effizient
durch das Vorsehen der Silizium/Germanium-Legierung 109 eingestellt
werden kann, wird dennoch eine ausgeprägte Variabilität der Schwellwertspannungen
von p-Kanaltransistoren beobachtet, wobei insbesondere eine markante
Abweichung der Schwellwertspannung von p-Kanaltransistoren in dicht
gepackten Bauteilgebieten beobachtet werden kann. Folglich ist für aufwändige Anwendungen,
in denen extrem kleine Transistorelemente mit einer Gate-Länge von
50 nm und weniger erforderlich sind, die konventionelle Strategie
zum Einstellen der Schwellwertspannung von Transistoren, die eine
komplexe Metall-Gate-Elektrodenstruktur mit großem ε besitzen, weniger aussichtsreich aufgrund
der hohen Schwellwertvariabilität,
die in dem konventionellen Prozessablauf hervorgerufen wird.
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Angesichts
der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung
Fertigungstechniken und Halbleiterbauelemente, in denen eine effiziente
Schwellwerteinstellung auf der Grundlage einer Halbleiterlegierung
erreicht wird, die in dem Kanalgebiet vorgesehen wird, wobei eines
oder mehrere der oben erkannten Probleme vermieden oder zumindest
in der Auswirkung reduziert wird.
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Überblick über die vorliegende Offenbarung
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Im
Allgemeinen stellt die vorliegende Offenbarung Halbleiterbauelemente
und Fertigungstechniken bereit, in denen die Schwellwertvariabilität von Transistoren,
die eine Schwellwerteinstellung des Halbleiterlegierungsmaterials
aufweisen, deutlich verringert wird, indem Prozessungleichmäßigkeiten während des
Abscheidens des Schwellwert-einstellenden Halbleitermaterials reduziert
werden. Zu diesem Zweck wird der Grad an „Strukturmuster” während des
epitaktischen Aufwachsprozesses zum Abscheiden des Schwellwert-einstellenden
Halbleitermaterials verringert, wodurch ein hohes Maß an Gleichmäßigkeit über einzelne
Halbleiterchipgebiete hinweg und auch über gesamte Substrate hinweg
erreicht wird. In dieser Hinsicht ist der Begriff „Strukturmusterbeeinflussung” als die
Wirkung der Variabilität der
Schichtdicke und/oder Materialzusammensetzung während eines Abscheideprozesses
in Abhängigkeit
der „Nachbarschaft” des Bereiches
zu verstehen, auf welchem das entsprechende Material abzuscheiden
ist. Das heißt,
typischerweise hängt
das Abscheideverhalten von den lokalen Abscheidebedingungen ab,
die wiederum durch die Nachbarschaft des Abscheidebereiches bestimmt
sind, wobei insbesondere ein ausgeprägter Unterschied zwischen dicht
gepackten Bauteilgebieten und nicht-dicht gepackten Bauteilgebieten
beobachtet wird. Die nächsten
hierin offenbarten Prinzipien können
somit die entsprechenden lokalen Abscheidebedingungen gleichmäßiger gestaltet
werden, indem das Schwellwerteinstellende Material in einer mehr „globalen” Weise
abgeschieden wird und dieses in einer nachfolgenden gleichmäßigen gut
steuerbaren Strukturierungssequenz strukturiert wird.
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Ein
anschauliches hierin offenbartes Verfahren umfasst das Bilden einer
Schicht aus einer Silizium-enthaltenden Halbleiterlegierung auf
einem ersten Silizium-enthaltenden kristallinen Halbleitergebiet und
einem zweiten Silizium-enthaltenden kristallinen Halbleitergebiet.
Das Verfahren umfasst ferner das Entfernen der Schicht aus Silizium-enthaltender Halbleiterlegierung
selektiv von dem zweiten Silizium-enthaltenden kristallinen Halbleitergebiet.
Des Weiteren umfasst das Verfahren das Bilden einer ersten Gate-Elektrodenstruktur
eines ersten Transistors auf der Schicht aus Silizium-enthaltender
Halbleiterlegierung, wobei die erste Gate-Elektrodenstruktur eine
Gate-Isolationsschicht mit einem Dielektrikum mit großem ε und ein
Metall-enthaltendes Gate-Elektrodenmaterial aufweist, das auf der
Gate- Isolationsschicht
mit einem Dielektrikum mit großem ε gebildet ist.
Schließlich
umfasst das Verfahren das Bilden einer zweiten Gate-Elektrodenstruktur
eines zweiten Transistors über
dem zweiten Silizium-enthaltenden kristallinen Halbleitergebiet,
wobei die zweite Gate-Elektrodenstruktur
eine Gate-Isolationsschicht mit einem Dielektrikum mit großem ε und ein
darauf ausgebildetes Metall-enthaltendes Gate-Elektrodenmaterial
aufweist.
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Ein
weiteres anschauliches hierin offenbartes Verfahren umfasst das
Bilden eines Schwellwert-einstellenden Halbleitermaterials auf einem
ersten und einem zweiten Silizium-enthaltenden Halbleitergebiet.
Des Weiteren wird eine Dotierstoffsorte in das zweite Silizium-enthaltende
Halbleitergebiet unter Anwendung einer Implantationsmaske eingeführt, die
das erste Silizium-enthaltende Halbleitergebiet abdeckt. Das Verfahren
umfasst ferner das Entfernen des Schwellwert-einstellenden Halbleitermaterials selektiv
von dem zweiten Siliziumenthaltenden Halbleitergebiet auf der Grundlage
der Implantationsmaske. Schließlich
umfasst das Verfahren das Bilden einer ersten Gate-Elektrodenstruktur
eines ersten Transistors auf dem Schwellwert-einstellenden Halbleitermaterial
und das Bilden einer zweiten Gate-Elektrodenstruktur eines zweiten
Transistors auf dem zweiten Silizium-enthaltenden Halbleitergebiet,
wobei die erste und die zweite Gate-Elektrodenstruktur ein dielektrisches
Material mit großem ε und ein
auf dem dielektrischen Material mit großem ε gebildetes Metall-enthaltendes
Elektrodenmaterial aufweisen.
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Ein
anschaulich hierin offenbartes Halbleiterbauelement umfasst ein
erstes Bauteilgebiet mit mehreren dicht gepackten ersten p-Kanaltransistoren,
die einen Abstand von ungefähr
100 nm oder weniger bilden. Jeder ersten p-Kanaltransistoren ist in
und über
einem ersten Silizium-enthaltenden Halbleitergebiet gebildet und
umfasst eine erste Schicht einer Schwellwert-einstellenden Halbleiterlegierung in
einem Kanalgebiet jedes ersten p-Kanaltransistors. Das Halbleiterbauelement
umfasst ferner ein zweites Bauteilgebiet mit mehreren zweiten p-Kanaltransistoren,
die in einem Abstand von mehr als 100 nm definieren, wobei jeder
der zweiten p-Kanaltransistoren in und über einem zweiten Silizium-enthaltenden
Halbleitergebiet gebildet ist und eine zweite Schicht der Schwellwert-einstellenden
Halbleiterlegierung in einem Kanalgebiet jedes zweiten p-Kanaltransistors
aufweist. Ferner ist ein Grad an Gleichmäßigkeit einer Materialzusammensetzung
und/oder einer Schichtdicke der ersten und der zweiten Schicht der
Schwellwert-einstellenden Halbleiterlegierung ungefähr ±2%.
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Kurze Beschreibung der Zeichnungen
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Weitere
Ausführungsformen
der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert
und gehen dort aus der folgenden detaillierten Beschreibung hervor,
wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in
denen:
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1A bis 1D schematisch
Querschnittsansichten eines komplexen Halbleiterbauelements mit
einem p-Kanaltransistor und einem n-Kanaltransistor während diverser
Fertigungsphasen beim Vorsehen einer Schwellwert-einstellenden Silizium/Germanium-Legierung
gemäß konventioneller Strategien
zeigen;
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2A bis 2E schematisch
Querschnittsansichten eines Halbleiterbauelements während diverser
Fertigungsphasen beim selektiven Herstellen einer Schwellwerteinstellenden
Halbleiterlegierung über
einem entsprechenden Halbleitergebiet mit besserer Gleichmäßigkeit
gemäß anschaulicher Ausführungsformen
zeigen;
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2F schematisch
eine Querschnittsansicht des Halbleiterbauelements zeigt, wobei
eine Schwellwert-einstellende Halbleiterlegierung vor der Herstellung
entsprechender Isolationsstrukturen noch weiterer anschaulicher
Ausführungsformen
gebildet wird;
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2G bis 2K schematisch
Querschnittsansichten eines Halbleiterbauelements während diverser
Fertigungsphasen zeigt, in denen Schwellwert-einstellende Halbleiterlegierung
auf der Grundlage einer Isolationsmaske hergestellt wird, die zum
Erzeugen der grundlegenden Dotierung in einem aktiven Gebiet gemäß anschaulicher
Ausführungsformen
angewendet wird;
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2L schematisch
das Halbleiterbauelement gemäß einer
anschaulichen Ausführungsform zeigt,
in der eine Isolationsstruktur nach dem Vorsehen des Schwellwert-einstellenden
Halbleiterlegierungsmaterials gebildet wird; und
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2M schematisch
eine Querschnittsansicht des Halbleiterbauelements in einer weiter
fortgeschrittenen Fertigungsphase zeigt, in der mehrere p-Kanaitransistoren
eine Schwellwert-einstellende Halbleiterlegierung mit einem geringeren
Grad an Variabilität
in Bezug auf die Materialzusammensetzung und/oder Schichtdicke gemäß anschaulicher
Ausführungsformen
aufweisen.
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Detaillierte Beschreibung
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Obwohl
die vorliegende Offenbarung mit Bezug zu den Ausführungsformen
beschrieben ist, wie sie in der folgenden detaillierten Beschreibung
sowie den Zeichnungen dargestellt sind, sollte beachtet werden,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
beabsichtigen, den hierin offenbarten Gegenstand auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen Ausführungsformen stellen
lediglich beispielhaft die diversen Aspekte der vorliegenden Offenbarung
dar, deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Im
Allgemeinen stellt die vorliegende Offenbarung Halbleiterbauelemente
und Techniken bereit, in denen komplexe Gate-Elektrodenstrukturen
in einer frühen
Fertigungsphase auf der Grundlage eines dielektrischen Materials
mit großem ε und einem
Metall-enthaltenden Elektrodenmaterial hergestellt werden. In diesem
Falle kann die Schwellwertspannung eine Art an Transistoren eingestellt
werden, indem ein geeignetes Halbleitermaterial in dem Kanalgebiet des
jeweiligen Transistors vorgesehen wird, was auf der Grundlage eines
Fertigungsprozesses mit besserer Gleichmäßigkeit bewerkstelligt werden
kann, wodurch die Schwellwertvariabilität verringert wird, die selbst
durch geringe Abweichungen in der Schichtdicke und/oder Materialzusammensetzung
von ungefähr ±5% hervorgerufen
wird. Das heißt,
wie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist,
kann den konventionellen Fertigungsstrategien das Vorsehen der Silizium/Germanium-Legierung
mit einer Variabilität
von ungefähr
5% in Bezug auf die Schichtdicke und/oder die Germaniumkonzentration bezüglich eines
entsprechenden Sollwertes zu ausgeprägten Schwellwertvariationen
führen,
die mit den Erfordernissen für
modernste integrierte Schaltungen nicht verträglich sind, in denen Transistoren
auf der Grundlage kritischer Abmessungen von ungefähr 50 nm
und weniger hergestellt werden. Es wurde erkannt, dass strukturabhängige Ungleichmäßigkeiten während des
Abscheideprozesses zur Herstellung der Schwellwert-einstellenden
Halbleiterlegierung einen wesentlichen Einfluss auf die resultierende Schwellwertvariabilität besitzen,
insbesondere im Hinblick auf Bauteilbereiche, die dicht liegende
Transistorelemente enthalten, und Bauteilbereiche mit einer geringeren
Packungsdichte. Gemäß einigen
anschaulichen Ausführungsformen
wird somit der kritische epitaktische Abscheideprozess zur Bildung
der Schwellwert-einstellenden Halbleiterlegierung auf der Grundlage
besserer Oberflächenbedingungen ausgeführt, d.
h. mit einem verbesserten Grad an Gleichmäßigkeit bezüglich Abscheideoberflächenbereiche
und Bereiche ohne Abscheidung, so dass der resultierende Grad an
Gleichmäßigkeit
der Halbleiterlegierung verbessert wird. In dieser Hinsicht ist
ein Grad an Gleichmäßigkeit
als eine Abweichung von ungefähr ±3% von
einem gegebenen Sollwert der entsprechenden Parameter zu verstehen.
Beispielsweise kann die Materialzusammensetzung des Schwellwert-einstellenden
Halbleitermaterials um ungefähr
3% oder weniger variieren, d. h. ±3% im Vergleich zu einem
Sollwert, der durch einen Mittelwert definiert, der von einer großen Anzahl
entsprechender Materialproben genommen wird. In anderen Fällen kann
die Schichtdicke um ungefähr ±3% oder weniger
im Hinblick auf die entsprechende Solldicke variieren.
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Der
erhöhte
Grad an Gleichmäßigkeit
wird in einigen anschaulichen Ausführungsformen erreicht, indem
die Schwellwert-einstellende Halbleiterlegierung in einer „nicht-selektiven” Weise
abgeschieden wird, wobei die Halbleiterlegierung auf aktiven Gebieten
jede Art an Transistor abgeschieden wird und nachfolgend von einer
Art an Transistoren, etwa von n-Kanaitransistoren,
auf der Grundlage eines gut steuerbaren Ätzprozesses abgetragen wird.
Es sollte beachtet werden, dass der Begriff „nicht-selektive” Abscheidung
auch auf Fälle
zutrifft, in denen dennoch ein Grad an Flexibilität zwischen
kristallinen Halbleiteroberflächen
und dielektrischen Oberflächenbereichen
erreicht wird, die etwa in Form von Isolationsstrukturen und dergleichen
vorgesehen sind. Selbst wenn eine Abscheidung der Halbleiterlegierung
auf kristalline Halbleiteroberflächen
beschränkt
wird, können
somit deutlich bessere Abscheidebedingungen über den gesamten Halbleiterchip
hinweg oder das Substrat hinweg, das eine Vielzahl von Halbleiterchips
aufweisen kann, erreicht, da auf lokalem Maßstab sehr ähnliche Abscheidebedingungen
erreicht werden, da typischerweise beide Transistorarten in unmittelbarer
Nähe zueinander
positioniert sind, unabhängig
davon, ob dicht gepackte oder nicht-dicht gepackte Bauteilgebiete
betrachtet werden. In anderen anschaulichen Ausführungsform werden die Isolationsstrukturen
hergestellt, nachdem die Halbleiterlegierung in einer sehr nicht-selektiven Weise
abgeschieden wird, wodurch die Gleichmäßigkeit der Abscheidebedingungen
noch weiter verbessert wird. In einigen anschaulichen hierin offenbarten Ausführungsformen
wird die Strukturierung der Halbleiterlegierung bewerkstelligt,
ohne dass ein zusätzlicher
Lithografieschritt erforderlich ist, wodurch für einen effizienten gesamten
Fertigungsablauf gesorgt wird.
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Mit
Bezug zu den 2A bis 2N werden nunmehr
weitere anschauliche Ausführungsformen detaillierter
beschrieben, wobei auch bei Bedarf auf die 1A bis 1D verwiesen
wird.
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2A zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit
einem Substrat 201 und eines Silizium-enthaltenden Halbleiterschicht 203.
Ferner enthält
in einigen anschaulichen Ausführungsformen,
wie dies beispielsweise in 2A gezeigt
ist, zumindest einen Teil des Bauelements 200 eine SOI-Architektur,
in der eine vergrabene isolierende Schicht 202 zwischen
dem Substrat 201 und der Silizium-enthaltenden Halbleiterschicht 203 angeordnet
ist. Es sollte jedoch beachtet werden, dass die hierin offenbarten
Prinzipien auch effizient auf „Vollsubstratkonfigurationen” angewendet werden
können,
in denen die vergrabene isolierende Schicht 202 zumindest
in einigen Bauteilbereichen des Bauelements 200 weggelassen
ist. Eine Isolationsstruktur 204, etwa eine flache Grabenisolation,
ist in der Halbleiterschicht 203 vorgesehen, wodurch ein erstes
aktives Gebiet 203A und ein zweites aktives Gebiet 203B gebildet
wird. In der gezeigten Ausführungsform
enthalten die aktiven Gebiete 203A, 203B eine
grundlegende Dotierung zum Festlegen der Leitfähigkeitsart entsprechender
Transistoren, die noch in und über
den aktiven Gebieten 203A, 203B herzustellen sind.
In einer anschaulichen Ausführungsform
repräsentiert
das aktive Gebiet 203A ein n-dotiertes Gebiet, um einen
p-Kanaltransistor zu bilden. In ähnlicher
Weise kann das aktive Gebiet 203B das aktive Gebiet eines
n-Kanaltransistors repräsentieren.
Im Folgenden wird eine Fertigungssequenz erläutert, in der eine Schwellwerteinstellende
Halbleiterlegierung selektiv auf dem aktiven Gebiet 203A gebildet
wird, um eine entsprechende Schwellwertspannung für den darin
zu bildenden Transistor zu erzeugen. Es sollte jedoch beachtet werden,
dass auch entsprechende Mechanismen zum Einstellen der Schwellwertspannung
auf dem Transistor angewendet werden können, der in dem aktiven Gebiet 203B zu
bilden ist, oder diese können
auch beide Transistoren abhängig
von den gesamten Bauteil- und Prozesserfordernissen angewendet werden.
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Im
Hinblick auf die bislang beschriebenen Komponenten und in Bezug
auf entsprechende Fertigungstechniken zur Herstellung dieser Komponenten
gelten die gleichen Kriterien, wie zuvor mit Bezug zu dem Halbleiterbauelement 100,
erläutert
sind. In der gezeigten Ausführungsform
wird nach der Herstellung der Isolationsstruktur 204 und
nach dem Erzeugen der grundlegenden Dotierung in den aktiven Gebieten 203A, 203B das
Bauelement 200 einem Reinigungsprozess 211 unterzogen,
der auf der Grundlage gut etablierter nasschemischer Rezepte ausgeführt wird.
Beispielsweise kann ein natürliches Oxid
entfernt werden, das sich während
der vorhergehenden Fertigungsschritte gebildet haben kann.
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2B zeigt
schematisch das Halbleiterbauelement 200 während eines
epitaktischen Aufwachsprozesses 208, in welchem eine Halbleiterlegierung 209,
etwa in Form eines Silizi um/Germaniummaterials und dergleichen,
auf der Grundlage von Oberflächenbedingungen
mit verbesserter Gleichmäßigkeit
im Vergleich zu konventionellen Strategien abgeschieden wird. Das
heißt,
in einer anschaulichen Ausführungsform
wird der epitaktische Aufwachsprozess 208 auf der Grundlage
gut etablierter Prozessparameter, etwa auf der Grundlage eines „selektiven” Abscheiderezepts,
ausgeführt,
in welchem die Materialhaftung im Wesentlichen auf freiliegenden
kristallinen Oberflächenbereichen,
etwa den Gebieten 203A, 203B, auftritt, während eine
ausgeprägte
Materialabscheidung auf dielektrischen Oberflächenbereichen, etwa der Isolationsstruktur 204, unterdrückt wird.
In diesem Sinne kann der Prozess 208 als ein selektiver
epitaktischer Aufwachsprozess bezeichnet werden, wobei jedoch die
Halbleiterlegierung 209 in einer nicht-selektiven Weise
in Bezug auf die aktiven Gebiete 203A, 203B gebildet
wird. Das heißt,
im Gegensatz zur konventionellen Vorgehensweise ist die Abscheiderate
und/oder das Vorhandensein von Vorstufenmaterialien unmittelbar
an den Oberflächenbereichen
der Gebiete 203A, 203B sehr ähnlich, selbst über das
gesamte Substrat 201 hinweg, da die lokale Nachbarschaft
die Abscheidung auf das aktive Gebiet 203A ähnlich ist,
unabhängig von
der gesamten Packungsdichte in einem entsprechenden Bauteilgebiet,
da typischerweise ein oder mehrere weitere Transistorelemente oder
aktive Gebiete in unmittelbarer Nähe zu dem Gebiet 203A angeordnet
sind, etwa das Gebiet 203B, über welchem eine Abscheidung
des Materials 209 konventionellerweise unterdrückt wird.
Folglich sind die entsprechenden „Randbedingungen” ähnlich für jedes
der aktiven Gebiete entsprechend der Transistorart, für die die
Abscheidung des Materials 209 erforderlich ist. Folglich
besitzt eine Dicke 209T des Materials 209 einen
hohen Grad an Gleichmäßigkeit
und variiert um ungefähr ±3% oder
weniger im Vergleich zu einem entsprechenden repräsentativen
Durchschnittswert, der über
das gesamte Substrat 201 hinweggenommen wird. In anderen
anschaulichen Ausführungsformen
beträgt
die Dickenschwankung lediglich ungefähr 2% und weniger. Beispielsweise
repräsentiert
die Halbleiterlegierung 209 eine Silizium/Germanium-Legierung
mit einer Dicke von ungefähr
10 nm und weniger, beispielsweise 9 nm, während eine Germaniumkonzentration
ungefähr
25 Atom% und weniger beträgt,
wobei dies von dem gewünschten
Bandlückenabstand
abhängt,
der in Verbindung mit einem entsprechenden Metall-enthaltenden Elektrodenmaterial
zu erzeugen ist. Somit kann aufgrund der besseren Gleichmäßigkeit
Gasströmung
während
des Abscheideprozesses 208 auch die Variabilität der Materialzusammensetzung
verbessert werden, d. h. die Variabilität der Anteile der diversen
Komponenten, etwa Silizium, Germanium und dergleichen, abhängig von
der Art der verwendeten Halbleiterlegierung 209 verbessert
werden, und diese kann innerhalb ungefähr ±3% oder weniger im Vergleich
zu einem repräsentativen
Mittelwert oder Sollwert liegen.
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2C zeigt
schematisch eine Querschnittsansicht des Hableiterbauelement 200 in
einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine
Maskenschicht 205 auf der Halbeiterschicht 209 gebildet
und kann aus einem beliebigen geeigneten Material, etwa Siliziumdioxid,
Siliziumnitrid und dergleichen, aufgebaut sein. In einigen anschaulichen Ausführungsformen
wird die Maskenschicht 205 aus einem Oxid des Materials 209 gebildet
und somit können
entsprechende Komponenten auch in der Maskenschicht 205 vorhanden
sein. Die Schicht 205 kann auf der Grundlage gut etablierter
Abscheidetechniken, Plasmaunterstützter CVD (chemische Dampfabscheidung),
thermisch aktivierter CVD und dergleichen hergestellt werden. In
anderen Fällen wird
ein Oxidationsprozess ausgeführt,
beispielsweise eine thermische Oxidation, eine Plasma-unterstützte Oxidation,
eine nasschemische Oxidation und dergleichen, wobei ein hoher Grad
an Steuerbarkeit des entsprechenden Oxidationsprozesses eine präzise Steuerung
des Materialverbrauchs der anfänglichen
Schicht 209 ermöglicht.
Das heißt,
aufgrund der gut bekannten und stabilen Oxidationsraten für eine Vielzahl
von Oxidationsrezepten kann der Anteil an Materialverbrauch im Voraus
festgelegt werden und kann beim Abscheiden der Schicht 209 auf
eine geeignete Anfangsdicke berücksichtigt
werden. Aufgrund des hohen Grades an Gleichmäßigkeit entsprechender Oxidationsprozesse
kann die Oxidation der Maskenschicht 205 auf der Grundlage
dieser Oxidationsprozesse so durchgeführt werden, dass nicht in unerwünschter
Weise zur gesamten Prozessgleichmäßigkeit beigetragen wird.
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2D zeigt
schematisch das Halbleiterbauelement 200 in einer Fertigungsphase,
in der eine Maske 206 so vorgesehen ist, dass diese das
aktive Gebiet 203A und die jeweiligen Materialschichten 209 und 205,
die darüber
gebildet sind, abdeckt, während
das aktive Gebiet 203B und die jeweiligen darauf gebildeten
Materialien der Einwirkung einer Ätzumgebung 207 ausgesetzt
sind, die so gestaltet ist, dass Material zumindest der Maskenschicht 205 abgetragen
wird. In der gezeigten Ausführungsform wird
der Ätzprozess 207 so
ausgeführt,
dass das Material 205 selektiv in Bezug auf das Material 209 abgetragen
wird, was erreicht werden kann auf der Basis von beispielsweise
Flusssäure,
wenn die Maskenschicht 205 aus Siliziumdioxid aufgebaut
ist. In anderen Fällen
wird ein anderes selektives Ätzrezept verwendet,
um in selektiver Weise den freigelegten Bereich der Schicht 205 abzutragen.
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2E zeigt
schematisch das Halbleiterbauelement 200, wenn dieses der
Einwirkung einer weiteren Ätzumgebung 212 ausgesetzt
ist, die auf der Grundlage einer geeigneten Ätzchemie Entfernen der Material
der Schicht 209 selektiv zu zumindest der Maskenschicht 205 eingerichtet
wird. In einer anschaulichen Ausführungsform wird der Ätzprozess 212 als
ein nasschemischer Ätzprozess
auf der Grundlage eines chemischen Mittels ausgeführt, das Abtragen
des Materials 209, etwa einer Silizium/Germanium-Legierung,
selektiv zu der Maskenschicht 205 ermöglicht, die aus Siliziumdioxid,
Siliziumnitrid und dergleichen aufgebaut sein kann. Während des Ätzprozesses 212 werden
Prozessparameter, etwa die Konzentration der chemischen Mittel,
die Prozesszeit und dergleichen, geeignet so gewählt, dass kein unnötiger Materialverlust
des aktiven Gebiets 203B auftritt. In einer anschaulichen
Ausführungsform
wird der Ätzprozess 212 auf
der Grundlage von Tetramethylammoniumhydroxid (TMAH) ausgeführt, das
ein gut bekanntes chemisches Mittel zum Entfernen von Lackmaterial
ist, das jedoch auch in effizienter Weise Silizium-basierte Materialien
entfernt, wenn es in höheren
Konzentrationen und bei erhöhten Temperaturen
bereitgestellt wird. TMAH zeigt ebenfalls eine ausgeprägte Selektivität in Bezug
auf Siliziumdioxid- und Siliziumnitridmaterial. Folglich kann die
Schicht 209 mit dem hohen Grad an Steuerbarkeit abgetragen
werden, so dass die Integrität
der Materialschicht 209 über dem aktiven Gebiet 203A beeinträchtigt wird,
selbst wenn die Lackmaske 206 (siehe 2D)
während
des Ätzprozesses 212 entfernt
wird. In anderen Fällen
wird die Lackmaske vor dem In-Gang-Setzen des Ätzprozesses 212 entfernt, um
die gesamte Prozessgleichmäßigkeit
weiter zu verbessern. Folglich kann die gesamte Integrität des Materials 209 während der
Strukturierungssequenz zum Freilegen des aktiven Gebiets 203B auf
der Grundlage der Maskenschicht 205 beibehalten werden.
Daraufhin wird die Maskenschicht 205 über dem aktiven Gebiet 203A,
wobei ähnliche
Prozesstechniken angewendet werden können, wie sie zuvor mit Bezug
zu dem Halbleiterbauelement 100 beschrieben sind, wenn
auf den Ätzprozess 110 (siehe 1C)
Bezug genommen wird. Nach dem Freilegen der Halbleiterlegierung 209 kann
die weitere Bearbeitung auf der Grundlage gut etablierter Prozesstechniken
zur Herstellung komplexer Gate-Elektrodenstrukturen fortgesetzt
werden, wie dies auch zuvor erläutert
ist.
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2F zeigt
schematisch das Halbleiterbauelement 200 gemäß weiterer
anschaulicher Ausführungsformen,
in denen die grundlegende Dotierung für die Gebiete 203A, 203B vor
dem Bilden einer Isolationsstruktur erzeugt wurde. Des Weiteren
unterliegt das Bauelement 200 dem epitaktischen Aufwachsprozess 208,
um die Hableiterlegierung 209 auf der Grundlage eines geeigneten
Abscheiderezepts zu bilden, wobei noch bessere Abscheide bedingungen
aufgrund der fehlenden Isolationsstrukturen erreicht wird. Folglich
kann auch in diesem Falle das Material 209 mit einem hohen
Grad an Gleichmäßigkeit
in Bezug auf die Materialzusammensetzung und die Schichtdicke vorgesehen
werden, wie dies zuvor erläutert
ist. Nach dem Bilden der Halbleiterlegierung 209 wird die
weitere Bearbeitung fortgesetzt, indem die Schicht 209 strukturiert
wird, und indem Isolationsstrukturen hergestellt werden, wobei geeignete
Fertigungsstrategien zum Beibehalten einer erhöhten Prozessgleichmäßigkeit
nachfolgend mit Bezug zu 2L beschrieben
werden.
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Mit
Bezug zu den 2G bis 2J werden nunmehr
weitere anschauliche Ausführungsformen beschrieben,
in denen die Strukturierung der Schwellwert-einstellenden Halbleiterlegierung
auf der Grundlage einer Implantationsmaske erreicht wird, die zum
Erzeugen der grundlegenden Dotierstoffkonzentration in einem der
aktiven Gebiete verwendet wird.
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2G zeigt
schematisch das Halbleiterbauelement 200 in einer Fertigungsphase,
in der in einer anschaulichen Ausführungsform die Isolationsstruktur 204 so
gebildet ist, dass diese die aktiven Gebiete 203A, 203B trennt,
wobei jedoch ein entsprechender grundlegender Dotierstoffpegel noch nicht
erzeugt ist. In anderen anschaulichen Ausführungsformen ist die Isolationsstruktur
in dieser Fertigungsphase noch nicht gebildet, wie dies durch die gestrichelten
Linien angegeben ist, und diese wird in einer späteren Fertigungsphase hergestellt,
wie dies auch zuvor mit Bezug zu 2F erläutert ist
und wie dies auch detaillierter mit Bezug zu 2L beschrieben
ist. Ferner unterliegt das Bauelement 200 der Einwirkung
einer Abscheideumgebung des Prozesses 208, um damit die
Halbleiterlegierung 209 mit besserer Gleichmäßigkeit
herzustellen, wie dies auch zuvor erläutert ist. Es sollte beachtet
werden, dass die Halbleiterlegierung 209 nicht über der
Isolationsstruktur 204 gebildet wird, falls diese bereits
in dieser Fertigungsphase vorhanden ist.
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2H zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase. Wie gezeigt, ist die Maskenschicht 205 auf
der Halbleiterlegierung 209 gebildet, wobei die Maskenschicht 205 aus
einem beliebigen geeigneten Material aufgebaut ist, wie dies auch
zuvor erläutert
ist. Des Weiteren ist eine Implantationsmaske 214A in Form
einer Lackmaske vorgesehen, um das aktive Gebiet 203A,
d. h. die darauf gebildete Maskenschicht 205, frei zu lassen,
während
das aktive Gebiet 203B abgedeckt ist. Das Bauelement 200 wird
ferner einem Ionenimplantationsprozess 213A unterzogen,
der so gestaltet ist, dass eine Dotierstoffsorte in das aktive Gebiet 203A eingeführt wird, was
auf der Grundlage gut etablierter Implantationsrezepte erreicht
wird, wobei jedoch entsprechende Prozessparameter, etwa die Implantationsenergie und
dergleichen in geeigneter Weise in Bezug auf die Anwesenheit der
Halbleiterlegierung 209 und der Maskenschicht 205 angepasst
werden. Jedoch sind typischerweise beide Materialschichten in einer
moderat geringen Schichtdicke vorzusehen, so dass eine entsprechende
Anpassung effizient auf der Grundlage konventioneller Strategien
erfolgen kann.
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2I zeigt
schematisch das Halbleiterbauelement 200 in einem weiter
fortgeschrittenen Herstellungsstadium, in welchem nach dem Entfernen der
Implantationsmaske 214A (siehe 2H) eine weitere
Implantationsmaske 214B das aktive Gebiet 203B,
d. h. die darauf gebildeten Materialschichten 205, 209 frei
lässt,
während
die entsprechenden über dem
aktiven Gebiet 203A gebildeten Materialschichten abgedeckt
sind. Ferner wird ein Implantationsprozess 213B so ausgeführt, dass
die Dotierstoffsorte in das aktive Gebiet 203B gemäß den gesamten
Bauteilerfordernissen eingeführt
wird.
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2J zeigt
schematisch das Halbleiterbauelement 200, wenn es der Einwirkung
der Ätzumgebung 207 ausgesetzt
ist, die beispielsweise in Form einer nasschemischen Ätzumgebung
bereitgestellt wird, in der die Maskenschicht 205 auf der
Grundlage der Implantationsmaske 214B strukturiert wird.
Folglich können
zusätzliche
Lithografieschritte zur Strukturierung der Maskenschicht 205 weggelassen
werden, wodurch zu einem sehr effizienten Gesamtprozessablauf beigetragen
wird.
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2K zeigt
schematisch das Halbleiterbauelement 200, wenn es der Einwirkung
der Ätzumgebung 212 zum
Entfernen des freiliegenden Bereichs der Halbleiterlegierung 209 oberhalb
des aktiven Gebiets 203B auf der Grundlage der Maskenschicht 205 ausgesetzt
ist. Im Hinblick auf Prozessrezepte für die Ätzprozess 212 gelten
die gleichen Kriterien, wie sie zuvor erläutert sind. Auch in diesem Falle
ist die Halbleiterlegierung 209 mit einem hohen Grad an
Gleichmäßigkeit
auf der Grundlage des sehr effizienten Fertigungsablaufs bereitgestellt,
in welchem keine zusätzlichen
Lithografieschritte erforderlich sind. Nach dem Ätzprozess 212 kann
die weitere Bearbeitung fortgesetzt werden, wie dies zuvor beschrieben
ist, d. h. die Maskenschicht 205 wird entfernt und die
weitere Bearbeitung wird fortgesetzt, indem komplexe Gate-Elektrodenstrukturen
hergestellt werden, wie dies auch zuvor mit Bezug zu den Transistorelementen 150A, 150B (siehe 1D)
erläutert ist.
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2L zeigt
schematisch das Halbleiterbauelement 200 gemäß weiterer
anschaulicher Ausführungsformen,
in denen die Isolationsstruktur 204 nach der Strukturierung
der Halbleiterschicht 209 hergestellt wird. Beispielsweise
wird in der mit Bezug zu den 2G bis 2K beschriebenen
Prozesssequenz die Halbleiterlegierung 209 auf der Grundlage
einer Im plantationsmaske strukturiert, bevor die Isolationsstruktur
hergestellt wird, während
in anderen Fällen
die Halbleiterlegierung 209 nach der Herstellung der grundlegenden
Dotierstoffkonzentration in den Gebieten 203A, 203B strukturiert
wird, wie dies mit Bezug zu 2F beschrieben
ist. In jedem dieser Fälle
wird die weitere Bearbeitung auf der Grundlage der verbleibenden
Bereiche der Halbleiterlegierung 209 und der Maskenschicht 205 fortgesetzt
werden, beibehalten wird, um damit die Integrität des Materials 209 zu
erhöhen,
um Prozessungleichmäßigkeiten
zu verringern, während
der Fertigungssequenz zum Vorsehen der Isolationsstruktur 204 auftreten
können.
In einer anschaulichen Ausführungsform,
wie dies in 2L gezeigt ist, wird eine Stoppschicht 215,
d. h. ein Ätzstoppmaterial und/oder
ein CM(chemisch-mechanisches Polier)-Stoppmaterial gebildet, etwa
als ein Siliziumnitridmaterial, das auf der Grundlage einer beliebigen geeigneten
Abscheidetechnik aufgebracht werden kann. Abhängig von der gesamten Prozessstrategie kann
die Oberflächentopografie
des Bauelements 200 bei Bedarf eingeebnet werden, während in
anderen Fällen
die weitere Bearbeitung fortgesetzt wird auf der Grundlage der Schicht 215,
ohne dass eine weitere Oberflächenbehandlung
erfolgt. Folglich kann die Schicht 215 als eine Plattform
für die
weitere Bearbeitung verwendet werden, d. h. eine Sequenz zum Bilden
einer Ätzmaske
und zum Ätzen
eines Grabens in die Halbleiterschicht 203 und zum Füllen des
Grabens auf der Grundlage gut etablierter Abscheiderezepte. Daraufhin
wird überschüssiges Material
entfernt, beispielsweise durch CMP, wobei die Schicht 215 als
eine Stoppschicht dient. Daraufhin werden Reste der Schicht 215 entfernt,
wobei die Maskenschicht 205 weiterhin die Unversehrtheit
des Halbleiterlegierungsmaterials 209 sicherstellt. Im Weiteren
wird die Maskenschicht 205 entfernt, beispielsweise auf
der Grundlage von Prozesstechniken, wie sie zuvor beschrieben sind,
und daraufhin wird die weitere Bearbeitung mit dem Herstellen aufwändiger Gate-Elektrodenstrukturen
fortgesetzt.
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2M zeigt
schematisch das Halbleiterbauelement 200 in einem fortgeschrittenen
Herstellungsstadium. Wie gezeigt, umfasst das Bauelement 200 ein
erstes Bauteilgebiet 270A mit mehreren ersten Transistoren 250A,
etwa p-Kanaltransistoren, und mit einem oder mehreren n-Kanaltransistoren 250B.
Des Weiteren ist ein zweites Bauteilgebiet 270B vorgesehen,
in welchem mehrere dritte Transistoren 250C, etwa p-Kanaltransistoren,
gebildet sind, möglicherweise
in Verbindung mit einem oder mehreren n-Kanaltransistoren (nicht
gezeigt). In der gezeigten Ausführungsform
repräsentieren
die Transistoren 250A, 250C komplexe Transistorelemente, in
denen die Schwellwert-einstellende Halbleiterlegierung 209 vorgesehen
ist, um damit die gewünschten
Transistoreigenschaften zu erzeugen, wie dies zuvor erläutert ist.
Andererseits repräsentiert
der Transistor 250B einen Transistor, für welchen eine entsprechende
Schwellwerteinstellung auf der Grundlage der Halbleiterlegierung
nicht erforderlich ist. Die Transistoren 250A, 250B und 250C enthalten jeweils
eine Gate-Elektrodenstruktur 251, die wiederum eine Gate-Isolationsschicht 251A enthält, die
auf der Grundlage des dielektrischen Materials mit großem ε aufgebaut
ist, wie dies auch zuvor erläutert
ist. Des Weiteren ist ein Metall-enthaltendes Elektrodenmaterial 251A,
etwa Aluminiumoxid, Titannitrid und dergleichen, auf den entsprechenden
Gate-Isolationsschichten 251B gebildet, wobei bei Bedarf
ein zusätzliches
Elektrodenmaterial, etwa Polysiliziummaterial und dergleichen, 251C auf
dem Elektrodenmaterial 251A gebildet ist. Des Weiteren
sind aufwändige
Drain- und Source-Gebiete 254 vorgesehen, um damit die
gewünschten
gesamten Transistoreigenschaften zu erhalten, wie dies auch zuvor
erläutert ist.
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Die
Transistoren 250A, 250B und 250C können auf
der Grundlage einer beliebigen geeigneten Fertigungsstrategie hergestellt
werden, wie dies auch beispielsweise zuvor beschrieben ist, wobei
die verbesserte Gleichmäßigkeit
der Halbleiterlegierung 209 in jedem der Transistoren 250A, 250C für eine bessere
Gleichmäßigkeit
der resultierenden Transistoreigenschaften sorgt. Beispielsweise
entspricht in dem Bauteilgebiet 270A ein Abstand 250P zwischen benachbarten
Transistoren 250A einem minimalen kritischen Abstand, um
damit eine gewünschte
hohe Packungsdichte zu erreichen. Zum Beispiel beträgt in anspruchsvollen
Anwendungen der Abstand 250P ungefähr 100 nm und weniger, während eine Gate-Länge, d. h. in 2M die
horizontale Streckung des Gate-Elektrodenmaterials 251A ungefähr 50 nm
und weniger beträgt.
Andererseits ist ein entsprechender Abstand zwischen benachbarten
Transistoren 250C deutlich größer, wobei dies von den gesamten
Bauteilerfordernissen abhängt,
wobei dennoch der erhöhte
Grad an Gleichmäßigkeit
der jeweiligen Halbleiterlegierungen 209 für eine reduzierte Transistorvariabilität sorgt,
unabhängig
von den jeweiligen Abständen 250P, 250Q.
Wie zuvor erläutert ist,
kann dies auf der Grundlage besserer Prozessbedingungen während des
Abscheidens der Halbleiterlegierung 209 erreicht werden,
da in einem lokalen Sinne eine sehr ähnliche Nachbarschaft für jeden
der Transistoren 250A, 250C geschaffen wird. Zum
Beispiel repräsentiert
der Transistor 250B einen „nächsten” Nachbarn für entsprechende
Transistoren 250A, 250C, wodurch eine ähnliche
lokale Nachbarschaft während
des Abscheideprozesses zur Herstellung des Materials 209 geschaffen
wird, wie dies zuvor erläutert
ist.
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Es
gilt also: die vorliegende Offenbarung stellt Halbleiterbauelemente
und Fertigungstechniken bereit, in denen mit der Abscheidung in
Beziehung stehende Ungleichmäßigkeiten
für die
Herstellung einer Schwellwert-einstellenden Halbleiterlegierung
verringert werden, in dem das Material auf aktiven Gebieten für jede Art
von Transistor abgeschieden wird und nachfolgend die Halbleiterlegierung
auf der Grundlage einer gut steuerbaren Strukturierungssequenz strukturiert
wird. Folglich können
aufwändige
Gate-Elektrodenstrukturen mit dielektrischem Material mit großem ε und mit
einem Metall-enthaltenden Elektrodenmaterial in einer frühen Fertigungsphase
hergestellt werden, d. h. vor der Erzeugung der Drain- und Source-Gebiete,
auf der Grundlage einer Schwellwert-einstellenden Halbleiterlegierung, etwa
eines Silizium/Germaniummaterials, wobei die bessere Gleichmäßigkeit
während
der selektiven Herstellung des Schwellwert-einstellenden Materials zu
einer geringeren Schwellwertvariabilität führt, selbst wenn äußerst größenreduzierte
Halbleiterbauelemente betrachtet werden.
-
Weitere
Modifizierungen und Variationen der vorliegenden Offenbarung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der hierin offenbarten Lehre
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten
Ausführungsformen
zu betrachten.