DE102008003168A1

DE102008003168A1 - Speichervorrichtung und Verfahren zum Betreiben derselben

Info

Publication number: DE102008003168A1
Application number: DE102008003168A
Authority: DE
Inventors: Jong Hyun Cheongju Wang; Duck Ju Ichon Kim; Seong Hun Gunsan Park; Chang Won Ichon Yang
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2007-02-22
Filing date: 2008-01-04
Publication date: 2008-08-28
Anticipated expiration: 2028-01-05
Also published as: JP2008204598A; TWI378450B; CN101252021A; KR100923810B1; KR20080078514A; CN101252021B; DE102008003168B4; US7903466B2; TW200845001A; US20080205138A1

Abstract

Eine Speichervorrichtung weist Speicherzellen auf, welche Multi-Level-Zellen (MLCs) sind. Ein Speicherzellenarray besitzt eine Vielzahl von Zellenstrings, wobei jeder String zwischen einer Bitleitung und einer gemeinsamen Sourceleitung vorgesehen ist, wobei eine positive Spannung auf die gemeinsame Sourceleitung zum Zeitpunkt einer Programmierungsnachprüfung aufgebracht wird. Ein Seitenpuffer ist zur Programmierung der MLCs, zum Lesen von Speicherzellen und zur Durchführung einer Programmierungsnachprüfung konfiguriert. Diese Programmierungsnachprüfung wird durchgeführt, indem ein Spannungspegel eines Bitleitung-Auswahlsignals sequentiell angehoben wird, bis dass das Bitleitung-Auswahlsignal ein Spannung erreicht, die ausreichend ist, um einen programmierten Zustand einer ausgewählten Zelle in dem Speicherzellenarray nachzuprüfen.

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft ein Verfahren zum Betreiben einer Speichervorrichtung, und insbesondere eine Speichervorrichtung und ein Verfahren zum Nachprüfen einer Programmierung, bei welchem die Anzahl von Programmierungsnachprüfungen für eine Multi-Level-Zelle (hiernach als „MLC" bezeichnet, MLC = Multi-Level-Cell) reduziert werden kann.
Eine wohlbekannte NAND-Flash-Speichervorrichtung weist ein Speicherzellenarray, einen Zeilendekoder und einen Seitenpuffer auf. Das Speicherzellenarray besitzt eine Vielzahl von Zellensträngen bzw. -strings, die von einer Vielzahl von Wortleitungen, welche sich längs der Zeilen erstrecken, und einer Vielzahl von Bitleitungen, welche sich längs der Spalten erstrecken, durchschnitten werden.
Der mit einer Zellenstrang-Auswahlleitung verbundene Zeilendekoder, die Wortleitungen und eine gemeinsame Sourceleitung sind auf einer Seite des Speicherzellenarrays angeordnet, und der an eine Vielzahl von Bitleitungen angeschlossene Seitenpuffer ist auf der anderen Seite des Speicherzellenarrays platziert.
In den vorausgehenden Jahren wurde mit einer MLC, die zur Speicherung einer Vielzahl von Datenbits in einer Speicherzelle geeignet ist, aktive Forschung betrieben, um die Integrationshöhe eines Flash-Speichers weiter zu vergrößern. Diese Art von Speicherzelle wird als eine MLC bezeichnet. Eine Speicherzelle, die zur Speicherung eines einzelnen Bits konfiguriert ist, wird als Single-Level-Zelle bzw. Einstufen-Zelle bezeichnet (im Weiteren als „SLC" bezeichnet, SLC = Single-Level-Cell).
1a zeigt Zellenverteilungen einer SLC-Speichervorrichtung.
Mit Bezug auf 1a weist die SLC Verteilungen von zwei Zellenzuständen 101 und 102 auf. In der SLC verschiebt sich der Löschungs-Zellenzustand 101 grundsätzlich in den Programmierungs-Zellenzustand 102 entsprechend dem Programmiervorgang (S110). Die SLC erfordert einen Programmiervorgang, wie in 1a illustriert ist, und kann den Nachprüfvorgang durch Ausführung einer Nachprüfung unter Verwendung einer Nachprüfspannung PV vervollständigen.
1b zeigt Zellenverteilungen einer MLC-Speichervorrichtung.
1b illustriert auch Zellenverteilungen einer MLC, welche zur Speicherung von 2-Bit-Daten fähig ist. Die MLC-Speichervorrichtung weist Zellenzustände 111 bis 114 auf, welche jeweils Datenspeicherzustände [11], [10], [00] und [01] darstellen. Die Zellenverteilungen korrespondieren zu Schwellenspannungsverteilungen der MLC.
Weiterhin weist ein Programmieren jeder Zelle ein Durchführen eines Programmierens (S121) eines niedrigstwertigen Bits (LSB = Low Significant Bit) zur Programmierung der Zelle in den Zustand [10] auf, und ein Programmieren eines höchstwertigen Bits (MSB = Most Significant Bit) schließt ein Programmieren des Zustands [10] in den Zustand [00] (S131) oder des Zustands [11] in den Zustand [01] (S132) ein.
Nach einem Programmieren wird ein Nachprüfen durchgeführt. Im Allgemeinen werden, da sich die Anzahl von speicherbaren Datenbits erhöht, Zellenverteilung vergrößert. Somit erhöht sich ebenfalls die Anzahl von Nachprüfungen.
Wie oben erwähnt ist, wird in dem Fall der SLC eine Nachprüfung bei einem Programmier-1-Impuls einmal durchgeführt. In dem Fall der MLC jedoch, die wie in 1b illustriert zur Speicherung von 2-Bit-Daten geeignet ist, sind zwei Nachprüfungen bei einem Programmier-1-Impuls bei der MSB-Programmierung erforderlich. Auf diese Weise erfordert eine 3-Bit-MLC drei Nachprüfungen bei dem Programmierimpuls, und eine 4-Bit-MLC macht vier Nachprüfungen erforderlich.
Aus der folgenden Gleichung 1 ist es ersichtlich, dass sich die Programmierzeit erhöht, wenn die Anzahl von Nachprüfungen ansteigt. Tpgm = (tPGM + tVfy × NVfy) × Npgm (1)wobei T_pgm die Gesamtprogrammierzeit ist, t_PGM die Programmierimpulszeit ist, t_Vfy die Nachprüfungszeit ist, N_Vfy die Anzahl von Nachprüfungen pro Programmierimpuls ist, und N_pgm die Anzahl von aufgebrachten Programmierimpulsen ist.
Wie in Gleichung 1 illustriert ist, wird die Programmierzeit verlängert, wenn sich die Zahl von Nachprüfungen erhöht, wobei die Leistungsfähigkeit einer Speichervorrichtung beeinflusst wird.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung ist auf eine Speichervorrichtung und ein Verfahren zum Betreiben derselben ausgerichtet, in welchen die Programmierzeit gespart werden kann, indem eine Nachprüfungs- oder Lesezeit bei einem Betrieb einer Speichervorrichtung mit einer MLC reduziert wird.
Gemäß einem Aspekt der vorliegenden Erfindung weist eine Speichervorrichtung mit einer MLC ein Speicherzellenarray, eine Vielzahl von Seitenpuffern und eine Nachprüfsteuereinrichtung auf. Das Speicherzellenarray besitzt eine Vielzahl von Zellenstrings, die jeweils mit einer jeden von Bitleitungen und einer gemeinsamen Masseleitung verbunden sind, und ist dazu konfiguriert, auf eine Programmierungsnachprüfung eine positive Spannung an die gemeinsame Masseleitung zu liefern. Die Vielzahl von Seitenpuffern ist für eine Programmierung der MLCs und ein Lesen von in den Speicherzellen gespeicherten Daten durch die jeweiligen Bitleitungen ausgebildet. Zum Zeitpunkt einer Programmierungsnachprüfung oder eines Datenlesevorgangs einer Speicherzelle verbindet die Nachprüfsteuereinrichtung eine Bitleitung und den Seitenpuffer entsprechend einem Spannungspegel, mit dem die Bitleitung vorge laden ist, derart, dass der Seitenpuffer einen programmierten Zustand der Speicherzelle festlegen kann.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Verfahren zum Nachprüfen einer Programmierung einer Speichervorrichtung mit einer MLC folgende Verfahrensschritte auf: Durchführen eines Programmierens von MLCs der Speichervorrichtung; Aufbringen einer Versorgungsspannung auf eine Masseleitung, welche gemeinsam mit Zellenstrings verbunden ist, an welche die MLCs zur Programmierungsnachprüfung angeschlossen werden; Aufbringen einer ersten Spannung auf eine ausgewählte Wortleitung einer Vielzahl von Wortleitungen, welche zur Durchschneidung der Zellenstrings der MLCs verbunden sind, und Aufbringen einer Durchlaufspannung auf nicht ausgewählte Wortleitungen; Vorladen einer jeden von Bitleitungen; aufeinanderfolgendes Aufbringen eines Bitleitung-Auswahlsignals auf ein Gate eines Transistors, der zwischen der Bitleitung und einem Seitenpuffer angeschlossen ist, gemäß einem voreingestellten Spannungspegel und Bestätigen eines Nachprüfsignals des Seitenpuffers, welches gemäß einem jeden Spannungspegel ausgegeben wird; und Festlegen, ob die MLCs programmiert worden sind, gemäß einem Spannungspegel des Bitleitung-Auswahlsignals, auf welchem das Nachprüfsignal auf dem Bestätigungsergebnis basierend ausgegeben wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1a zeigt Zellenverteilungen einer SLC-Speichervorrichtung;
1b zeigt Zellenverteilungen einer MLC-Speichervorrichtung;
2a ist ein Blockdiagramm, welches den Aufbau einer MLC-Speichervorrichtung gemäß einer Ausführung der vorliegenden Erfindung zeigt;
2b ist ein Schaltplan eines Speicherzellenarrays von 2a und eines Seitenpuffers gemäß einer ersten Ausführung;
2c ist ein Schaltplan eines Speicherzellenarrays von 2a und eines Seitenpuffers gemäß einer zweiten Ausführung;
2d ist ein Graph, welcher Eigenschaften einer Umkehreinheit von 2c illustriert;
3 ist ein Graph, welcher Bitleitung-Vorladungspegel bzw. -höhen in Abhängigkeit von einer Änderung in Zellenspannung gemäß einer Ausführung der vorliegenden Erfindung illustriert;
4 ist ein Betriebssteuerdiagramm des Seitenpuffers gemäß der ersten Ausführung der vorliegenden Erfindung; und
5a und 5b sind Betriebssteuerdiagramme des Seitenpuffers gemäß der zweiten Ausführung der vorliegenden Erfindung.
BESCHREIBUNG SPEZIFISCHER AUSFÜHRUNGEN
Eine spezifische Ausführung gemäß dem vorliegenden Patent wird mit Bezugnahme auf die begleitenden Zeichnungen beschrieben.
Mit Bezug auf 2a weist eine MLC-Speichervorrichtung 200 gemäß einer Ausführung der vorliegenden Erfindung Folgendes auf: ein Speicherzellenarray 210 mit MLCs; eine Seitenpuffereinheit 220 mit einer Vielzahl von Seitenpuffern zur Durchführung von Datenprogrammier-, Datenprüf- und -lesevorgängen in dem Speicherzellenarray 210; eine Y-Dekodereinheit 230 zur Auswahl der Vielzahl von Seitenpuffern als Antwort auf eine eingegebene Adresse; eine X-Dekodereinheit 240 zur Auswahl von Wortleitungen des Speicherzellenarrays 210 als Antwort auf eine eingegebene Adresse; und eine Steuereinrichtung 250 zur Steuerung des Betriebs der MLC-Speichervorrichtung 200; und eine Nachprüfsteuereinrichtung 260 zur Steuerung der Seitenpuffer der Seitenpuffereinheit 220 zum Lesen eines Daten zustands entsprechend einem Vorladungsspannungspegels einer mit einer Speicherzelle verbundenen Bitleitung.
Das Speicherzellenarray 210 weist MLCs auf, in welchen Wortleitungen und Bitleitungen festgelegt sind. Die Seitenpuffereinheit 220 umfasst einen oder mehrere Seitenpuffer, wobei jeder Seitenpuffer mit einem Paar von Bitleitungen des Speicherzellenarrays 210 verbunden und dazu konfiguriert ist, Programmier-, Prüf- und Lesevorgänge mit den Speicherzellen durchzuführen.
Die Y-Dekodereinheit 230 und die X-Dekodereinheit 240 werden zur Auswahl von MLCs für einen Programmier- oder Lesevorgang unter der Steuerung der Steuereinrichtung 250 verwendet.
Die Steuereinrichtung 250 steuert einen Spannungspegel bzw. eine Spannungshöhe für einen Programmiernachprüf- oder Lesevorgang und einen Löschvorgang, ein Betriebssignal, usw.
Zu dem Zeitpunkt einer Programmiernachprüfung des Speicherzellenarrays 210 gemäß einer Ausführung der vorliegenden Erfindung bringt die Steuereinrichtung 250 weiterhin eine Spannung VDC, welche auf eine bestimmte Höhe reguliert worden ist, auf eine gemeinsame Sourceleitung auf und steuert den Nachprüfvorgang derart, dass die Anzahl von Nachprüfungen und die Programmierzeit reduziert werden kann.
Die Nachprüfsteuereinrichtung 260 verbindet eine Bitleitung und einen Seitenpuffer entsprechend einem Spannungspegel, mit dem die Bitleitung vorgeladen ist, und einem Spannungspegel eines darauf aufgebrachten Steuersignals unter der Steuerung der Steuereinrichtung 250. So prüft oder liest der Seitenpuffer Daten, welche in der Speicherzelle gespeichert sind.
Dieser Vorgang wird im Detail mit Bezug auf die folgenden Zeichnungen erläutert.
2b ist ein Schaltplan des Speicherzellenarrays von 2a und eines Seitenpuffers gemäß einer ersten Ausführung.
2b ist ein Schaltplan, welcher Folgendes illustriert: einen Zellstring 211 des Speicherzellenarrays 210, den ein Programmiernachprüfvorgang betrifft; einen Abschnitt (261) der Nachprüfsteuereinrichtung 260, welcher zwischen einer mit dem Zellenstring 211 verbundenen Bitleitung BL und der Seitenpuffereinheit 220 angeschlossen ist; einen Seitenpuffer 221 der Seitenpuffereinheit 220; und einen Abschnitt eines Schalterstromkreises SW der in 2a gezeigten MLC-Speichervorrichtung 200.
Mit Bezug auf 2b weist der Zellenstring 211 erste und zweite NMOS-Transistoren N1 und N2 und erste bis (n + 1)te Zellen C0 bis Cn auf. Die Nachprüfsteuereinrichtung 261 besitzt einen dritten NMOS-Transistor N3. Der Seitenpuffer 221 weist Folgendes auf: eine Bitleitung-Auswahleinheit 222; einen vierten NMOS-Transistor N4; erste und zweite PMOS-Transistoren P1 und P2; erste und zweite Inverter IN1 und IN2; und eine Nachprüfungseinheit 223. Der Schalterstromkreis SW ist an eine gemeinsame Sourceleitung GL des Zellenstrings 211 so angeschlossen, dass eine Spannung VDC, welche auf einen bestimmten Pegel bzw. eine bestimmte Höhe einreguliert worden ist, oder eine Massespannung mit der gemeinsamen Sourceleitung GL entsprechend einem Steuersignal verbunden wird.
Das Steuersignal wird von der Steuereinrichtung 250 der MLC-Speichervorrichtung 200 eingegeben. Wenn das Steuersignal bei einer Programmiernachprüfung eingegeben wird, verbindet der Schalterstromkreis SW die Spannung VDC mit der gemeinsamen Sourceleitung GL. Der Schalterstromkreis SW verbindet die Massespannung mit der gemeinsamen Sourceleitung GL, wenn eine Programmiernachprüfung nicht durchgeführt wird.
Der Zellenstring 211 besitzt die Zellen C0 bis Cn, welche zwischen dem ersten NMOS-Transistor N1 und dem zweiten NMOS-Transistor N2 in Reihe verbunden sind. Der erste NMOS-Transistor N1 ist zwischen der (n + 1)ten Zelle Cn und der Bitleitung BL angeschlossen und wird in Reaktion auf ein Drain-Auswahlleitungsignal DSL angesteuert.
Weiterhin ist der zweite NMOS-Transistor N2 zwischen der ersten Zelle C0 und der gemeinsamen Sourceleitung GL angeschlossen und wird in Reaktion auf ein Source-Auswahlleitungsignal SSL angesteuert. Die Zellen C0 bis Cn werden durch Wortleitungen WL1 bis WLn ausgewählt. Der dritten NMOS-Transistor N3 der Nachprüfsteuereinrichtung 261 ist zwischen der Bitleitung BL und einem Fühlerknoten SO angeschlossen und wird in Reaktion auf ein Nachprüfsteuersignal VC angesteuert.
Die Bitleitung-Auswahleinheit 222 der Seitenpuffereinheit 221 wählt eine Bitleitung einschließlich einer Speicherzelle zur Datenprogrammierung oder zum Datenlesen von einer geraden Bitleitung BLe und einer ungeraden Bitleitung Blo aus. In einer Ausführung der vorliegenden Erfindung ist die Nachprüfsteuereinrichtung 221 separat konstruiert. Es ist jedoch anzumerken, dass die in dem Seitenpuffer 221 angeordnete Bitleitung-Auswahleinheit 222 zur Durchführung der gleichen Funktion wie derjenigen der Nachprüfsteuereinrichtung 221 durch Änderung des Spannungspegels eines Bitleitung-Auswahlsignals ausgebildet sein kann.
Weiterhin ist der erste PMOS-Transistor P1 zwischen einer Vorladungsspannung V_PRE und dem Fühlerknoten SO angeschlossen und wird in Reaktion auf ein Vorladungssignal PRECH_N angesteuert.
Der zweite PMOS-Transistor P2 und der vierte NMOS-Transistor N4 sind zwischen einer Versorgungsspannung VDC und einem zweiten Knoten D2 in Reihe verbunden, und das Gate des zweiten PMOS-Transistors P2 ist an dem Fühlerknoten SO angeschlossen. Ferner ist das Gate des vierten NMOS-Transistors N4 mit einem Lesesignal READ verbunden.
Ein erstes Latch L1, das aus den ersten und zweiten Invertern IN1, IN2 besteht, ist zwischen einem ersten Knoten D1 und dem zweiten Knoten D2 verbunden. Der zweite Knoten D2 ist an der Nachprüfungseinheit 223 so angeschlossen, dass festgestellt werden kann, ob eine Programmierung nachgeprüft worden ist. Die Nachprüfungseinheit 223 kann einen Transistor aufweisen, welcher entsprechend einem Spannungspegel des zweiten Knotens D2 ein- oder ausgeschaltet wird. Demgemäß wird ein von der Nachprüfungseinheit 223 ausgegebenes Nachprüfsignal in die Steuereinrichtung 250 eingegeben, und daher kann eine Nachprüfung festgestellt werden.
Eine Programmiernachprüfung des Seitenpuffers gemäß einer ersten Ausführung der vorliegenden Erfindung kann wie folgt durchgeführt werden.
Es wird zunächst angenommen, dass der Programmiervorgang gemäß einem allgemeinen Programmierbetrieb schon durchgeführt worden ist. Ebenfalls wird angenommen, dass in dem Fall einer 2-Bit-MLC Verteilungszustände der Schwellenspannung vier Zustände [11], [10], [00] und [01] einschließen.
Unter der Voraussetzung, dass in dem Zellenstring 211 von 2b eine [00]-Datenprogrammierung an der ersten Zelle C0 durchgeführt und dann nachgeprüft worden ist, wird der erste Knoten D1 des ersten Latch L1 mittels eines Rückstellvorgangs zur Nachprüfung auf einen hohen Pegel zurückgesetzt. In diesem Fall wird der Rückstellvorgang unter Verwendung eines Schaltkreises eines zusätzlichen Seitenpuffers, welcher in 2b nicht illustriert ist, gemäß einer Ausführung der vorliegenden Erfindung ausgeführt.
Weiterhin wird das Vorladungssignal PRECH_N zur Vorladung des Fühlerknotens SO mit einer Vorladungsspannung aufgebracht.
Die Signale DSL und SSL zum Ein- oder Ausschalten der ersten und zweiten NMOS-Transistoren N1 und N2 des Zellenstrings 211 werden dann angelegt. Eine Durchlaufspannung wird auf nicht ausgewählte Wortleitungen WL1 bis WLn aufgebracht, welche nicht nachgeprüft worden sind, wodurch die Zellen eingeschaltet werden.
Eine Spannung zur Nachprüfung, welche höher als die höchste Schwellenspannung einer programmierten Zelle ist, wird auf eine ausgewählte Wortleitung WL0 aufgebracht. Die höchste Schwellenspannung ist mit dem Zustand [01] verknüpft. Dementsprechend ist die auf die ausgewählte Wortleitung WL0 aufgebrachte hohe Spannung höher als die mit dem Zustand [01] verknüpfte Schwellenspannung.
Ausführlicher werden im Allgemeinen zum Beispiel drei Nachprüfspannungen P1, P2 und P3 (P1 < P2 < P3) zur Nachprüfung einer Programmierung von MLCs mit vier Schwel lenspannungsverteilungen [11], [10], [00] und [01] benutzt. Deshalb wird auf die ausgewählte erste Zelle C0 gemäß einer Ausführung der vorliegenden Erfindung eine ausreichend hohe Spannung aufgebracht, so dass die Bitleitung ohne Rücksicht auf einen programmierten Zustand der ersten Zelle C0 vorgeladen werden kann. Wenn die auf die erste Zelle C0 aufgebrachte Spannung nicht ausreichend hoch ist (z. B. niedriger als die höchste Schwellenspannung), kann die erste Zelle C0 nicht einschalten. In einem solchen Fall kann das Vorladen der Bitleitung gemäß einer Ausführung der vorliegenden Erfindung schwierig sein. Deshalb wird, um alle die nachzuprüfenden Zellen einschließlich einer Zelle, die mit [01] programmiert ist (d. h. die höchste Zellenspannungsverteilung), einzuschalten, eine ausreichend hohe Nachprüfspannung an die ausgewählte Wortleitung angelegt.
Indessen wird die Nachprüfspannung mit einem ausreichend hohen Spannungspegel auf eine ausgewählte Wortleitung aufgebracht, und die Durchlaufspannung wird an nicht ausgewählte Wortleitungen angelegt. Außerdem verbindet der Schalterstromkreis SW, welcher das Steuersignal von der Steuereinrichtung 250 gemäß dem Programmiernachprüfvorgang empfangen hat, die gemeinsame Sourceleitung GL mit der Spannung VDC, welche auf eine bestimmte Höhe einreguliert worden ist.
Wenn Spannung wie oben beschrieben auf den Zellenstring 211 aufgebracht wird, wird die Bitleitung BL auf die Versorgungsspannung, die an die gemeinsame Sourceleitung angelegt ist, vorgeladen. In diesem Fall wird die vorgeladene Spannungshöhe gemäß einem programmierten Zustand einer mit einer ausgewählten Wortleitung verbundenen Zelle eingestellt.
Das heißt, dass, wenn die Zelle nicht mit dem Zustand [11] programmiert worden ist, die Zelle mittels der auf das Gate aufgebrachten Spannung eingeschaltet wird, mit Ausnahme der Zellen mit dem niedrigsten Schwellenspannungswert, so dass die meiste Spannung VDC auf die Bitleitung BL aufgebracht wird. Die Zellen jedoch, welche ausgedehnter programmiert worden waren, werden weniger wahrscheinlich eingeschaltet, und deshalb kann eine auf die Bitleitung BL aufgebrachte Spannung niedriger sein als die Versorgungsspannung.
Die erste Zelle C0 gemäß einer Ausführung der vorliegenden Erfindung ist eine mit dem Zustand [00] programmierte Zelle. Somit wird die Zelle durch die auf das Gate aufgebrachte Nachprüfspannung leicht eingeschaltet, derart, dass die Bitleitung BL nun auf eine niedrige Spannung vorgeladen wird.
Nachdem die Bitleitung BL vorgeladen ist, wird der Spannungspegel des auf das Gate des dritten NMOS-Transistors N3 der Nachprüfsteuereinrichtung 261 aufgebrachten Nachprüfsteuersignals VC langsam von einem minimalen Fühlspannungspegel angehoben. Die Bitleitung-Auswahleinheit 222 des Seitenpuffers 221 ist zwischen dem Fühlerknoten SO und einem Anschluss des dritten NMOS-Transistors N3 angeschlossen.
Der Fühlspannungspegel des geänderten Nachprüfsteuersignals VC wird gemäß einer ersten Fühlspannung V_s1 zur Nachprüfung des Zustands [01], einer zweiten Fühlspannung V_s2 zur Nachprüfung des Zustands [00], und einer dritten Fühlspannung V_s3 zur Nachprüfung des Zustands [10] geändert.
Die Zellenzustände mit hohen Schwellenspannungen, z. B. der Zustand [10], werden mit einer obigen niedrigen Fühlspannung beaufschlagt, da der vorgeladene Pegel der Bitleitung zur Absenkung tendiert, wenn die Bitleitung mit den Zellen mit hoher Schwellenspannung verbunden wird.
Daher, wenn die erste Fühlspannung V_s1 als das Nachprüfsteuersignal VC aufgebracht wird, ist die Spannungshöhe der ersten Fühlspannung V_s1 niedriger als die Spannungshöhe der Bitleitung BL, so dass der dritte NMOS-Transistor N3 nicht eingeschaltet wird. Somit behält der Fühlerknoten SO die Vorladungsspannung V_PRE bei, und der zweite PMOS-Transistor P2 bleibt in einem ausgeschalteten Zustand.
Weiterhin, wenn der Spannungspegel des Nachprüfsteuersignals VC höher als derjenige der zweiten Fühlspannung V_S2 ist, ist die Spannung der Bitleitung BL niedriger als die zweite Fühlspannung V_S2, somit wird der dritte NMOS-Transistor N3 eingeschaltet.
Wenn der dritte NMOS-Transistor N3 eingeschaltet wird, wird der vorgeladene Fühlerknoten SO auf Grund der niedrigen Spannung der Bitleitung BL aufgeteilt, und der Spannungspegel wird demgemäß erniedrigt. Wenn die Spannung des Fühlerknotens SO abgesenkt wird, wird der zweite PMOS-Transistor P2 eingeschaltet.
Wenn das Lesesignal READ aufgebracht wird, verschiebt sich der zweite Knoten D2 von einem niedrigen Pegel auf einen hohen Pegel, und der ersten Knoten D1 verschiebt sich von einem hohen Pegel auf einen niedrigen Pegel. Die Nachprüfungseinheit 223, welche mit dem zweiten Knoten D2 verbunden ist, fühlt die Zustandsänderung des zweiten Knotens D2 ab und gibt ein Nachprüfsignal an die Steuereinrichtung aus. Somit kann nachgeprüft werden, dass die erste Zelle C0 mit dem Zustand [00] programmiert worden ist.
Wie oben beschrieben ist, wird die Schwellenspannung einer Zelle gemäß einem programmierten Zustand verändert, und deshalb wird die durch die Bitleitung vorgeladene Fühlspannungshöhe verändert. Dementsprechend kann der programmierte Zustand der Zelle durch Verändern von nur einem Fühlspannungspegel des Nachprüfsteuersignals VC mit Bezug auf einen einmaligen Nachprüfimpuls nachgeprüft werden. Zu diesem Zeitpunkt wird, da der programmierte Zustand der Zelle unter Verwendung eines durch die Bitleitung vorgeladenen Spannungspegels nachgeprüft wird, die Konstruktion des Seitenpuffers 221 verändert. Um das obige Datenlese- und Datennachprüfverfahren anzuwenden, während die Änderung der Schaltung des vorhandenen Seitenpuffers 221 minimalisiert wird, kann in diesem Fall die folgende alternative Ausführung konstruiert werden.
2c ist ein Schaltplan des Speicherzellenarrays von 2a und eines Seitenpuffers gemäß einer zweiten Ausführung.
Mit Bezugnahme auf 2c ist ein Seitenpuffer 224 gemäß einer zweiten Ausführung der vorliegenden Erfindung durch eine Nachprüfsteuereinrichtung 261 mit einem Zellenstring 211 verbunden. Der Zellenstring 211, ein Schalter SW und die Nachprüfsteuereinrichtung 261 weisen den gleichen Aufbau und Betrieb wie diejenigen der ersten Ausführung nach 2b auf und sind ebenfalls mit den gleichen Bezugszeichen versehen, und deshalb wird deren Beschreibung ausgelassen.
Der Seitenpuffer 224 gemäß der vorliegenden Erfindung weist Folgendes auf: eine Bitleitung-Auswahleinheit 222; einen ersten PMOS-Transistor P1; eine Umkehreinheit 225; fünfte bis siebente NMOS-Transistoren N5 bis N7; dritte und vierte Inverter IN3 und IN4; und eine Nachprüfungseinheit 226.
Die Bitleitung-Auswahleinheit 222 und der erste PMOS-Transistor P1 weisen den gleichen Aufbau und Betrieb wie diejenigen der ersten Ausführung nach 2b auf und sind ebenfalls mit den gleichen Bezugszeichen versehen, und daher wird deren Beschreibung ausgelassen.
Die Umkehreinheit 225 invertiert einen Spannungspegel des Fühlerknotens SO und gibt ein invertiertes Signal aus. Der fünfte NMOS-Transistor N5 ist zwischen einem fünften Knoten D5 und einem Masseknoten angeschlossen, und der Ausgang der Umkehreinheit 225 ist mit dem Gate des fünften NMOS-Transistors N5 verbunden.
Die Umkehreinheit 225 wird in Reaktion auf ein Steuersignal CS der Steuereinrichtung 250 angesteuert. In Reaktion auf das Steuersignal CS kann die Umkehreinheit 225 einen Spannungspegel des Fühlerknotens SO invertieren und ein invertiertes Signal ausgeben, oder einfach den Fühlerknoten SO mit dem Gate des fünften NMOS-Transistors N5 verbinden. Mit anderen Worten gesagt, kann die Umkehreinheit 225 bei einer Datennachprüfung oder einem Datenlesen einen Umkehrvorgang durchführen, und bei einem anfänglichen Vorgang kann die Umkehreinheit 225 einen Spannungspegel des Fühlerknotens SO an den fünften NMOS-Transistor N5 liefern, ohne Änderung der Zeit eines Vorgangs, wie beispielsweise ein Vorgang zum Zurücksetzen eines zweiten Latch L2.
Die dritten und vierten Inverter IN3 und IN4 sind zwischen einem dritten Knoten D3 und einem vierten Knoten D4 angeschlossen, wobei sie so das zweite Latch L2 bilden. Der sechste NMOS-Transistor N6 ist zwischen dem Knoten D3 und dem Knoten D5 angeschlossen. Das Gate des sechsten NMOS-Transistors N6 wird mit einem Lesesignal READ beaufschlagt.
Ferner ist der siebente NMOS-Transistor N7 zwischen dem vierten Knoten D4 und dem fünften Knoten D5 angeschlossen, und das Gate des siebenten NMOS-Transistors N7 wird mit einem Leseumkehrsignal READb beaufschlagt. Das Leseumkehrsignal READb ist ein invertiertes Signal des Lesesignals READ.
Die Nachprüfungseinheit 226 gibt ein Nachprüfsignal gemäß einer Änderung eines Spannungspegels des vierten Knotens D4 aus. Das Nachprüfsignal wird an die Steuereinrichtung 250 übertragen, womit so ein programmierter Zustand nachgeprüft werden kann.
Der Seitenpuffer 224 wird wie folgt angesteuert, um Daten einer Speicherzelle nachzuprüfen oder zu lesen. Im Allgemeinen werden bei dem Betrieb einer Flash-Speichervorrichtung ein Nachprüfvorgang und ein Lesevorgang in ähnlicher Weise durchgeführt, und daher wird unten nur der Programmierungsnachprüfvorgang beschrieben.
Damit der Seitenpuffer 224 Daten einer Speicherzelle liest, wird das Vorladungssteuersignal PRECH_N aufgebracht, um den ersten PMOS-Transistor P1 einzuschalten, womit so der Fühlerknoten SO vorgeladen wird.
Signale DSL und SSL zum Ausschalten erster und zweiter NMOS-Transistoren N1 und N2 des Zellenstrings 211 werden dann aufgebracht, und eine Durchlaufspannung wird an nicht ausgewählte Wortleitungen WL1 bis WLn angelegt, auf welchen eine Nachprüfung nicht durchgeführt worden ist, wobei somit Zellen eingeschaltet werden.
Eine Spannung zur Nachprüfung, welche höher ist als die höchste Schwellenspannung einer programmierten Zelle, wird auf eine ausgewählte Wortleitung WL0 aufgebracht. Das bedeutet in dem Fall einer 2-Bit-MLC, dass eine Spannung, mit welcher die Bitleitung auch in dem Fall des Zustands [01], der die höchste Schwellenspannung aufweist, vorgeladen werden kann, aufgebracht wird. Mit anderen Worten, eine Speicherzelle mit dem Zustand [01] wird bis zu einem bestimmten Maß eingeschaltet bzw. aufgesteuert, und deshalb wird die Bitleitung vorgeladen.
Spezifischer zum Beispiel werden drei Nachprüfspannungen P1, P2 und P3 (P1 < P2 < P3) zur Nachprüfung einer Programmierung von MLCs mit vier Schwellenspannungsverteilungen [11], [10], [00] und [01] im Allgemeinen benutzt. So wird eine ausgewählte erste Zelle C0 gemäß einer Ausführung der vorliegenden Erfindung mit einer hohen Spannung bis zu dem Maß beaufschlagt, dass auch unter Verwendung der Spannung P3 nachgeprüfte Zellen eingeschaltet werden können und die Bitleitung dementsprechend vorgeladen werden kann. Der Grund, warum eine solche hohe Spannung an die Wortleitung angelegt wird, besteht darin, dass, wenn ein auf eine ausgewählte Wortleitung aufgebrachter Spannungspegel zu niedrig ist, Zellen mit hohen Schwellenspannungsverteilungen nicht entsprechend der Eigenschaft einer Flash-Speichervorrichtung, bei welcher Programmierung und Nachprüfung auf einer Seitenbasis durchgeführt werden, eingeschaltet werden, und in diesem Fall ist ein Vorladen der Bitleitung gemäß einer Ausführung der vorliegenden Erfindung schwierig. Um alle Zellen einzuschalten, die nachgeprüft werden, einschließlich einer Zelle, die mit dem Zustand [01] mit den höchsten Schwellenspannungsverteilungen programmiert ist, wird eine hohe Nachprüfspannung auf die ausgewählte Wortleitung aufgebracht.
Indessen wird die ausgewählte Wortleitung mit einer Nachprüfspannung mit einem hohen Spannungspegel beaufschlagt (das heißt, eine Spannung, die ausreicht, um Zellen einzuschalten, welche unter Verwendung der Spannung P3 nachgeprüft werden), und nicht ausgewählte Wortleitungen werden an eine Durchlaufspannung angelegt. Weiterhin verbindet ein Schalterstromkreis SW, welcher ein Steuersignal von der Steuereinrichtung 250 gemäß dem Programmiernachprüfvorgang empfangen hat, eine gemeinsame Sourceleitung GL mit der Spannung VDC, welche auf eine bestimmte Höhe einreguliert worden ist.
Wenn Spannung, wie oben beschrieben ist, auf den Zellenstring 211 aufgebracht wird, wird die Bitleitung BL auf die Versorgungsspannung, die an die gemeinsame Sourceleitung angelegt ist, vorgeladen. In diesem Fall kann der vorgeladene Spannungspegel gemäß einem programmierten Zustand einer mit einer ausgewählten Wortleitung verbundenen Zelle geändert werden.
Das heißt, dass, wenn die Zelle nicht mit dem Zustand [11] programmiert worden ist, die Zelle mittels der auf das Gate aufgebrachten Spannung eingeschaltet wird, und fast die gesamte Spannung VDC mit Ausnahme einer minimalen Schwellenspannung wird auf die Bitleitung aufgebracht. Die Zellen jedoch, welche ausgedehnter programmiert worden waren, werden weniger wahrscheinlich eingeschaltet, und deshalb kann die auf die Bitleitung BL aufgebrachte Spannung niedriger sein als die Versorgungsspannung.
Nachdem die Bitleitung BL vorgeladen ist, wird der Spannungspegel des auf das Gate des dritten NMOS-Transistors N3 der Nachprüfsteuereinrichtung 261 aufgebrachten Nachprüfsteuersignals VC langsam von einem minimalen Fühlspannungspegel angehoben. Die Bitleitung-Auswahleinheit 222 des Seitenpuffers 221 ist zwischen dem Fühlerknoten SO und einem Anschluss des dritten NMOS-Transistors N3 angeschlossen.
Der Fühlspannungspegel des geänderten Nachprüfsteuersignals VC wird gemäß einer ersten Fühlspannung V_s1 zur Nachprüfung des Zustands [01], einer zweiten Fühlspannung V_s2 zur Nachprüfung des Zustands [00], und einer dritten Fühlspannung V_s3 zur Nachprüfung des Zustands [10] geändert.
Indessen besteht der Grund, warum ein niedrige Fühlspannung auf eine Zelle mit den obigen hohen Schwellenspannungen aufgebracht wird, darin, dass der auf die Bitleitung vorgeladene Spannungspegel dazu tendiert abzusinken, wenn die Bitleitung BL mit einer Zelle verbunden wird, die eine höhere Schwellenspannung aufweist.
Daher, wenn die erste Fühlspannung V_s1 als das Nachprüfsteuersignal VC aufgebracht wird, ist der Spannungspegel der ersten Fühlspannung V_s1 niedriger als der Spannungspegel der Bitleitung BL, so dass der dritte NMOS-Transistor N3 nicht eingeschaltet wird. Somit behält der Fühlerknoten SO die Vorladungsspannung V_PRE aufrecht. Die Umkehreinheit 225 invertiert den Spannungspegel des Fühlerknotens SO und gibt ein invertiertes Signal in das Gate des fünften NMOS-Transistors N5 ein. Dementsprechend behält der fünfte NMOS-Transistor N5 einen ausgeschalteten Zustand bei.
Weiterhin, wenn der Spannungspegel des Nachprüfsteuersignals VC als zweite Fühlspannung V_S2 aufgebracht wird, wird der Spannungspegel der Bitleitung BL niedriger als die zweite Fühlspannung V_S2, somit wird der dritte NMOS-Transistor N3 eingeschaltet. Ferner wird der vorgeladene Fühlerknoten SO auf Grund der niedrigen Spannung der Bitleitung BL aufgeteilt und weist daher eine niedrige Spannung auf. Die Umkehreinheit 225 invertiert den Spannungspegel des Fühlerknotens SO und gibt ein invertiertes Signal in das Gate des fünften NMOS-Transistors N5 ein, und der fünfte NMOS-Transistor N5 wird dementsprechend eingeschaltet.
Deshalb, wenn das Lesesignal READ aufgebracht wird, verschiebt sich der dritte Knoten D3 von einem hohen Pegel auf einen niedrigen Pegel, und der vierte Knoten D4 verschiebt sich von einem niedrigen Pegel auf einen hohen Pegel. Somit verändert sich der Wert des zweiten Latch L2. Die mit dem vierten Knoten D4 verbundene Nachprüfungseinheit 226 fühlt diese Zustandsänderung ab und liefert somit ein Nachprüfsignal an die Steuereinrichtung 250. Die Steuereinrichtung 250 kann feststellen, dass die erste Zelle C0 mit dem Zustand [00] programmiert worden ist, basierend auf dem Nachprüfsignal.
Wie oben beschrieben ist, wird die Schwellenspannung einer Zelle gemäß einem programmierten Zustand verändert, und deshalb wird die durch die Bitleitung vorgeladene Fühlspannungshöhe verändert. Dementsprechend kann der programmierte Zustand der Zelle nachgeprüft werden, indem nur ein Fühlspannungspegel des Nachprüfsteuersignals VC mit Bezug auf einen einmaligen Nachprüfimpuls geändert wird. Der Seitenpuffer 224 gemäß der zweiten Ausführung weist ferner die Umkehreinheit 225 auf, so dass eine Änderung der vorhandenen Seitenpufferschaltung minimiert werden kann.
Die Umkehreinheit 225 kann Umkehrmittel mit den folgenden Eigenschaften aufweisen.
2d ist ein Graph, welcher Eigenschaften der Umkehreinheit von 2c illustriert.
Mit Bezugnahme auf 2d kann die Umkehreinheit 225 Umkehrmittel mit einer hohen Schwellenspannung umfassen. Die Umkehrmittel besitzen die Eigenschaft, da selbst wenn der Wert des Fühlerknotens SO ein wenig absinkt, wenn der Fühlerknoten SO mit der Bitleitung verbunden wird, wobei sie vorgeladen wird, muss die Umkehreinheit 225 ein solches Absinken abfühlen und ihre Ausgabe ändern.
Präziser gesagt, wenn ein Nachprüfvorgang durchgeführt wird, befindet sich der Fühlerknoten SO in einem Vorladungszustand. Zu diesem Zeitpunkt gibt die Umkehreinheit 225 einen niedrigen Pegel im Gegensatz zu demjenigen des Fühlerknotens SO aus, wobei somit der fünfte NMOS-Transistor N5 ausgeschaltet wird.
In dem Fall, dass eine Speicherzelle, welche nachgeprüft werden soll, programmiert ist, um die niedrigste Schwellenspannung aufzuweisen (zum Beispiel wird die Speicherzelle mit dem Zustand [10] in einer Ausführung der vorliegenden Erfindung programmiert), wird die Bitleitung BL auf eine relativ hohe Spannung vorgeladen. Weiterhin, wenn das Nachprüfsteuersignal VC als höchste Fühlspannung V_s3 eingegeben wird, wird der dritte NMOS-Transistor N3 der Nachprüfsteuereinrichtung 261 eingeschaltet, und der Fühlerknoten SO wird an die Bitleitung BL angeschlossen. Zu diesem Zeitpunkt wird, da sich der durch den Fühlerknoten SO vorgeladene Spannungspegel durch die Spannung der Bitleitung BL aufteilt, der Spannungspegel des Fühlerknotens SO erniedrigt. Ein Grad, um welchen sich der Spannungspegel des Fühlerknotens SO verringert, ist klein. Damit der Seitenpuffer 224 ein derartiges Absinken des Spannungspegels des Fühlerknotens SO abfühlen und so eine Nachprüfung ausführen kann, muss die Umkehreinheit 225 das Absinken des Spannungspegels des Fühlerknotens SO abfühlen und dann den Spannungspegel des Fühlerknotens SO auf einen hohen Pegel umkehren. Aus diesem Grund muss die Umkehreinheit 225 so konstruiert sein, dass sie einen hohen Schwellenspannungspegel aufweist. Jedoch, wenn die Umkehreinheit 225 Umkehrmittel aufweist, welche keinen hohen Schwellenspannungspegel besitzen, kann die Umkehreinheit 225 keine Änderung in dem Spannungspegel des Fühlerknotens SO abfühlen, auch wenn eine Speicherzelle mit dem Zustand [10] programmiert ist, so kann es zu einem Fehler bei einer Nachprüfung führen. In Übereinstimmung mit der zweiten Ausführung der vorliegenden Erfindung sind die Umkehrmittel der Umkehreinheit 225 so konstruiert, dass sie eine hohe Schwellenspannung aufweisen, die ausreichend genug ist, um auch eine Speicherzelle nachzuprüfen, welche programmiert ist, um die niedrigste Schwellenspannung aufzuweisen.
Wenn die Bitleitung unter Verwendung des Verfahrens gemäß der ersten und zweiten Ausführung der vorliegenden Erfindung vorgeladen wird, ändert sie sich wie folgt bei einem Vorgang eines Verfahrens zum Nachprüfen oder Lesen von Daten.
3 ist ein Graph, welcher Bitleitung-Vorladungspegel in Abhängigkeit von einer Zellenspannungsänderung gemäß einer Ausführung der vorliegenden Erfindung illustriert.
3 zeigt ein Simulationsergebnis des Verfahrens, in welchem der Vorladungspegel der Bitleitung BL geändert wird, was mit Bezug auf 2b beschrieben worden ist. Die Schwellenspannung wird entsprechend einem programmierten Zustand einer Zelle geändert. Die Spannung V_BL der Bitleitung ändert sich entsprechend der Änderung in der Schwellenspannung.
Aus 3 ist ersichtlich, dass, wenn sich die Schwellenspannung einer Zelle erhöht, eine auf die Bitleitung vorgeladene Spannung erniedrigt wird.
4 ist ein Betriebssteuerdiagramm des Seitenpuffers gemäß der ersten Ausführung der vorliegenden Erfindung.
4 ist ein Steuer- bzw. Impulsdiagramm gemäß einem Betrieb der Flash-Speichervorrichtung, die wie in 2 gezeigt aufgebaut ist. Eine Annahme wird wie folgt gemacht, und das Steuerdiagramm wird unten erläutert. Die Schwellenspannung V_th aller nicht ausgewählten Zellen und Transistoren wird in diesem Beispiel nicht beschrieben, da sie nicht benötigt werden. Weiterhin können MLCs gemäß einer Ausführung der vorliegenden Erfindung 2-Bit-Daten speichern und weisen Schwellenspannungsverteilungen eines ersten Zustands [11], eines zweiten Zustands [10], eines dritten Zustands [00] und eines vierten Zustands [01] auf.
Ferner sind Zellen mit dem ersten Zustand Zellen, welche nicht programmiert worden sind, und besitzen eine Schwellenspannung von 0 V oder weniger. Es wird angenommen, dass Schwellenspannungen von Zellen mit dem zweiten Zustand eine erste Schwellenspannung V_t1, die Schwellenspannungen von Zellen mit dem dritten Zustand eine zweite Schwel lenspannung V_t2 aufweisen, und die Schwellenspannung von Zellen mit dem vierten Zustand eine dritte Schwellenspannung V_t3 besitzt.
Zusätzlich wird die Bitleitung BL, welche mit Zellen mit den ersten bis dritten Schwellenspannungen V_t1 bis V_t3 verbunden ist, auf erste bis dritte Spannungspegel V1 bis V3 vorgeladen, und die Bitleitung BL, welche mit einer Zelle mit dem ersten Zustand verbunden ist, wird ungefähr auf den Spannungspegel Vcc vorgeladen.
Andererseits können Fühlspannungen zur Nachprüfung von Zellen mit den ersten bis vierten Zuständen festgelegt werden wie folgt: eine erste Fühlspannung V_S1 zur Nachprüfung von Zellen mit dem vierten Zustand, eine zweite Fühlspannung V_S2 zur Nachprüfung von Zellen mit dem dritten Zustand, und eine dritte Fühlspannung V_S3 zur Nachprüfung von Zellen mit dem zweiten Zustand. In der vorliegenden Ausführung wird erachtet, dass die Zellen, welche nach Verwendung der dritten Fühlspannung nicht nachgeprüft worden sind, Zellen mit dem ersten Zustand sind.
In diesem Fall können die Spannungspegel zwischen den Vorladungsspannungen V1 bis V3 der Bitleitung und den Fühlspannungen in der folgenden Gleichung 2 ausgedrückt werden.
0 < V3 < V_s1 < V2 < V_S2 < V1 < V_S3, wobei V_S3 < Vcc gilt.
Die obigen Charakteristika sind in der folgenden Tabelle aufgelistet.

Zellenzustand Schwellenspannung BL-Spannung Fühlspannung

1[11] 0 V oder weniger Vcc – Vt Vcc

2[10] V_t1 V1 V_S3

2[00] V_t2 V2 V_S2

4[01] V_t3 V3 V_S1
Ein Nachprüfvorgang einer MLC mit diesen Eigenschaften gemäß einer Ausführung der vorliegenden Erfindung wird unten mit Bezugnahme auf 4 beschrieben. Um eine Programmierung und Nachprüfung durchzuführen, wird der zweite Knoten D2 des ersten Latch L1 auf einen niedrigen Pegel eingestellt, und der erste Knoten D1 des ersten Latch L1 wird auf einen hohen Pegel eingestellt.
Wenn das Vorladungssignal PRECH_N als ein niedriger Pegel aufgebracht wird, wird der Fühlerknoten SO auf Vcc vorgeladen. Der vorgeladene Fühlerknoten SO schaltet den zweiten PMOS-Transistor P2 aus.
Danach werden die Signale SSL und DSL zum Einschalten der ersten und zweiten NMOS-Transistoren N1 und N2 als ein hoher Pegel aufgebracht, eine ausgewählte Wortleitung wird mit der höchsten Nachprüfspannung beaufschlagt, und nicht ausgewählte Wortleitungen werden mit der Durchlaufspannung versehen. Weiterhin wird die gemeinsame Sourceleitung GL mit der regulierten Spannung VDC beaufschlagt.
Die Bitleitung BL wird auf die ersten bis dritten Spannungspegel V1 bis V3 oder die Versorgungsspannung entsprechend der Schwellenspannung einer ausgewählten Zelle durch Aufbringen der Spannung VDC vorgeladen.
Danach wird das Nachprüfsteuersignal VC auf die ersten bis dritten Fühlspannungen 0 bis V_S3 angehoben und ein Ein-/Ausschalten wird gemäß dem Vorladungspegel einer korrespondierenden Bitleitung BL ausgeführt. Dementsprechend wird, da eine auf den Fühlerknoten SO vorgeladene Spannung aufgeteilt wird, der zweite PMOS-Transistor P2 ein-/ausgeschaltet, um eine Nachprüfung durchzuführen.
Zustände von Schwellenspannungsverteilungen einer jeden Zelle werden unten ausführlicher beschrieben.
Das Verfahren zum Nachprüfen gemäß einer Ausführung der vorliegenden Erfindung weist ein Nachprüfen einer Zelle des vierten Zustands auf, welche die höchste Schwellenspannung besitzt. Da Zellen mit dem vierten Zustand, das heißt der Zustand [01], die dritte Schwellenspannung V_t3 aufweisen, wird die Bitleitung auf die dritte Spannung V3 vorgeladen.
Daher wird, wenn der Spannungspegel des Nachprüfsteuersignals VC auf die erste Fühlspannung V_S1 eingestellt wird, der dritte NMOS-Transistor N3 eingeschaltet und die auf den Fühlerknoten SO vorgeladene Spannung mit der dritten Spannung V3 der Bitleitung so aufgeteilt, dass die Spannung des Fühlerknotens SO auf einen niedrigen Pegel absinkt. Ferner ändert sich der zweite Knoten D2 auf einen hohen Pegel, wenn der zweite PMOS-Transistor P2 eingeschaltet wird.
Obwohl Einrichtungen bzw. Mittel, welche mit dem ersten Knoten D1 (oder dem dritten Knoten D3) oder dem zweiten Knoten D2 (oder dem vierten Knoten D4) verbunden und zur Ausgabe eines Nachprüfsignals konfiguriert sind, nicht zusätzlich in 2b (oder 2c) gemäß einer Ausführung der vorliegenden Erfindung gezeigt sind, kann das Nachprüfsignal von einem Transistor oder dergleichen ausgegeben werden.
Wenn sich der zweiten Knoten D2 ändert, wird der zweite Knoten D2 entsprechend der ersten Fühlspannung geändert. So wird nachgeprüft, dass eine ausgewählte Zelle mit dem vierten Zustand (das heißt [01]) programmiert worden ist.
In dem Fall des dritten Zustands (das heißt [00]) wird die Bitleitung auf die gleiche Art und Weise wie beim Verfahren zum Nachprüfen der Zelle des vierten Zustands auf die zweite Spannung V2 mittels der zweiten Schwellenspannung V_t2 der Zelle des dritten Zustands vorgeladen.
Weiterhin wird, wenn der Spannungspegel des Bitleitung-Auswahlsignals BSL als erste Fühlspannung V_S1 zum Zweck der Nachprüfung aufgebracht wird, der dritte NMOS-Transistor N3 nicht eingeschaltet, da die zweite Spannung V2 höher ist als die erste Fühlspannung V_S1, wie in Gleichung 2 illustriert ist.
Ferner wird, wenn der Pegel der Nachprüfspannung auf die zweite Fühlspannung V_S2 angehoben wird, der dritte NMOS-Transistor N3 eingeschaltet, da die zweite Fühlspannung V_S2 höher als die zweite Spannung V2 ist. Da sich die zweite Spannung V2 und die Vorladungsspannung des Fühlerknotens SO aufteilen, verringert sich der Spannungspegel des Fühlerknotens SO.
Weiterhin wird der zweite PMOS-Transistor P2 eingeschaltet, und der zweiten Knoten D2 ändert sich auf einen hohen Pegel. Somit wird nachgeprüft, dass eine aktuelle Zelle mit dem dritten Zustand programmiert worden ist.
5a und 5b sind Betriebssteuerdiagramme des Seitenpuffers gemäß der zweiten Ausführung der vorliegenden Erfindung. 5a und 5b sind Steuerdiagramme, wenn sich Verfahren zum Ändern des Steuersignalpegels voneinander unterscheiden.
Insbesondere ist 5a ein Steuerdiagramm, welches beim Anheben des Spannungspegels des an die Nachprüfsteuereinrichtung 261 gelieferten Nachprüfsteuersignals VC auf die ersten bis dritten Fühlpegel V_S1 bis V_S3 ein Verfahren mit folgenden Verfahrensschritten einsetzt: Bereitstellen des ersten Fühlpegels V_S1; Aufbringen des zweiten Fühlpegels V_S2, wieder nachdem der Spannungspegel auf 0 V abgesunken ist; Verringern des Spannungspegels auf 0 V; und schließlich Bereitstellen des dritten Fühlpegels V_S3. 5b ist ein Steuerdiagramm, welches ein Verfahren zum aufeinanderfolgenden Anheben des Spannungspegels des an die Nachprüfsteuereinrichtung 261 gelieferten Nachprüfsteuersignals VC stufenweise auf die ersten bis dritten Fühlpegel V_S1 bis V_S3 anwendet. Der Prozess eines Vorladens der Bitleitung BL ist der gleiche wie derjenige, welcher mit Bezug auf 4 beschrieben wurde, und seine Beschreibung wird ausgelassen.
Nachdem die Bitleitung BL vorgeladen worden ist, wird der Spannungspegel des Steuersignals VC als erste bis dritte Fühlpegel V_S1 bis V_S3 aufgebracht. Zu diesem Zeitpunkt kann das Verfahren zum Aufbringen des Spannungspegels die Verfahren von 5a und 5b wie oben beschrieben benutzen.
Der dritte NMOS-Transistor N3 der Nachprüfsteuereinrichtung 261 wird entsprechend einem auf die Bitleitung BL vorgeladenen Spannungspegel und einem Spannungspegel des Steuersignals VC eingeschaltet, somit ändert sich eine Spannung des Fühlerknotens SO.
Wenn die Spannung des Fühlerknotens SO geändert wird, fühlt, wie oben erwähnt ist, die Umkehreinheit 225 die geänderte Spannung des Fühlerknotens SO ab und ändert die Ausgabe des Fühlerknotens SO auf einen hohen Pegel, wodurch der fünften NMOS-Transistor N5 eingeschaltet wird. Weiterhin, wenn das Lesesignal READ eingegeben wird, ändern sich Daten des vierten Knotens D4, womit nachgeprüft werden kann, dass die Zelle programmiert worden ist. In 5a und 5b können Unterschiede in einer Programmierungsnachprüfzeit entsprechend dem Verfahren zum Ändern und Aufbringen des Fühlpegels des Nachprüfsteuersignals VC sein.
Wie oben beschrieben ist, wird die Bitleitung gemäß einer Ausführung der vorliegenden Erfindung auf die Schwellenspannung einer programmierten Zelle vorgeladen, und das Bitleitung-Auswahlsignal wird aufgebracht, indem der Pegel einer Fühlspannung auf einer Stufenbasis erhöht wird. Dementsprechend können programmierte Zustände abhängig von Zellenschwellenspannungen unterschiedlicher Pegel mit einem Programmierimpuls bestätigt werden.
Wie oben beschrieben ist, kann eine Nachprüfung in Übereinstimmung mit der Speichervorrichtung und dem Verfahren zum Nachprüfen einer Programmierung gemäß der vorliegenden Erfindung in einer Speichervorrichtung mit MLCs an MLCs mit Bezug auf einen Programmierimpuls durchgeführt werden. Es ist daher möglich, eine Nachprüfzeit und eine Programmierzeit zu reduzieren.
Obwohl die vorstehende Beschreibung mit Bezug auf die spezifische Ausführung erstellt worden ist, ist es selbstverständlich, dass Änderungen und Modifikationen der vorliegenden Erfindung vom Fachmann durchgeführt werden können, ohne den Sinn und Rahmen des vorliegenden Patents und der beigefügten Ansprüche zu verlassen.

Claims

Speichervorrichtung mit einer Multi-Level-Zelle (MLC), aufweisend: ein Speicherzellenarray, welches eine Vielzahl von Zellenstrings aufweist, die jeweils mit einer jeden von Bitleitungen und einer gemeinsamen Masseleitung verbunden sind, und welches dazu konfiguriert ist, bei einer Programmierungsnachprüfung eine positive Spannung an die gemeinsame Masseleitung zu liefern; eine Vielzahl von Seitenpuffern zur Programmierung der MLCs und zum Lesen von in den Speicherzellen gespeicherten Daten durch die jeweiligen Bitleitungen; und eine Nachprüfsteuereinrichtung zur Verbindung einer Bitleitung und des Seitenpuffers entsprechend einem Spannungspegel, mit dem die Bitleitung zu dem Zeitpunkt eines Programmiernachprüf- oder Datenlesevorgangs einer Speicherzelle vorgeladen ist, derart, dass ein programmierter Zustand der Speicherzelle durch den Seitenpuffer festlegbar ist.
Speichervorrichtung nach Anspruch 1, wobei bei einer Programmierungsnachprüfung des Speicherzellenarrays eine Spannung ausreichend zur Programmierung einer Speicherzelle mit der höchsten Schwellenspannung von Schwellenspannungspegeln der MLC auf eine ausgewählte Wortleitung aufgebracht ist.
Speichervorrichtung nach Anspruch 1, wobei bei einer Programmierungsnachprüfung die Bitleitung auf eine Spannung korrespondierend zu einem Schwellenspannungspegel einer jeden von MLCs einer ausgewählten Wortleitung vorgeladen ist.
Speichervorrichtung nach Anspruch 1, wobei jeder aus der Vielzahl von Seitenpuffern Folgendes aufweist: eine Vorladungsschaltung, die mit einem Fühlerknoten verbunden und zur Vorladung des Fühlerknotens ausgebildet ist; Abfühleinrichtungen, welche mit einer Versorgungsspannung und einem zweiten Knoten verbunden sind, und angesteuert sind, wenn ein Spannungspegel des Fühlerknotens verändert ist; und einen Latch- bzw. Zwischenspeicherschaltkreis, welcher zwischen dem zweiten Knoten und einem ersten Knoten angeschlossen ist, und wobei seine zwischengespeicherten Daten gemäß einem Vorgang der Abfühleinrichtungen veränderbar sind.
Speichervorrichtung nach Anspruch 1, wobei die Nachprüfsteuereinrichtung einen Transistor aufweist, welcher zwischen der Bitleitung und dem Fühlerknoten angeschlossen und entsprechend einer durch die Bitleitung vorgeladenen Spannung und einem Spannungspegel eines ersten Steuersignals ansteuerbar ist.
Speichervorrichtung nach Anspruch 5, wobei der Transistor eingeschaltet ist, wenn der Spannungspegel des ersten Steuersignals höher als der auf die Bitleitung vorgeladene Spannungspegel ist.
Speichervorrichtung nach Anspruch 5, wobei der Seitenpuffer eine Nachprüfeinheit aufweist, welche mit dem zweiten Knoten verbunden und zur Ausgabe eines Programmierungsnachprüfsignals konfiguriert ist.
Speichervorrichtung nach Anspruch 5, wobei das erste Steuersignal Spannungspegel von ersten bis (n – 1)ten Pegeln zur sequentiellen Anhebung in Bezug auf MLCs mit Schwellenspannungen von ersten bis nten Pegeln steuert.
Speichervorrichtung nach Anspruch 8, wobei, wenn die Spannungspegel der ersten bis (n – 1)ten Pegel sequentiell angehoben werden, eine Nachprüfung in Reihenfolge sich verringernder Schwellenspannungspegel der MLCs durchgeführt wird.
Speichervorrichtung nach Anspruch 1, wobei jeder aus der Vielzahl von Seitenpuffern Folgendes aufweist: eine Vorladungsschaltung, welche mit einem Fühlerknoten verbunden und zur Vorladung des Fühlerknotens ausgebildet ist; Umkehrmittel zur Invertierung und Ausgabe eines Spannungspegels des Fühlerknotens; eine Abfühleinrichtung, welche gemäß einer Ausgabe der Umkehrmittel ansteuerbar ist; und einen Latch- bzw. Zwischenspeicherschaltkreis, welcher zwischen einem dritten Knoten und einem vierten Knoten angeschlossen ist, und wobei seine zwischengespeicherten Daten gemäß einem Vorgang der Abfühleinheit veränderbar sind.
Speichervorrichtung nach Anspruch 10, wobei die Umkehrmittel einen Umkehr- bzw. Invertierungsvorgang in Reaktion auf ein zweites Steuersignal durchführen.
Speichervorrichtung nach Anspruch 10, wobei der Seitenpuffer eine Nachprüfungseinheit aufweist, welche mit dem vierten Knoten verbunden und zur Ausgabe eines Programmierungsnachprüfsignals konfiguriert ist.
Speichervorrichtung mit einer Multi-Level-Zelle (MLC), aufweisend: ein Speicherzellenarray, welches eine Vielzahl von Zellenstrings aufweist, die jeweils mit einer jeden von Bitleitungen und einer gemeinsamen Masseleitung verbunden sind, und welches dazu konfiguriert ist, bei einer Programmierungsnachprüfung eine positive Spannung an die gemeinsame Masseleitung zu liefern; und einen Seitenpuffer zur Programmierung von Daten in die MLCs oder zur Änderung eines Spannungspegels eines Bitleitung-Auswahlsignals durch die jeweiligen Bitleitungen, wobei so ein programmierter Zustand einer Speicherzelle nachgeprüft ist.
Speichervorrichtung nach Anspruch 13, wobei bei einer Programmierungsnachprüfung des Speicherzellenarrays eine Spannung ausreichend zur Programmierung einer Speicherzelle mit der höchsten Schwellenspannung von Schwellenspannungspegeln der MLC auf eine ausgewählte Wortleitung aufgebracht ist.
Speichervorrichtung nach Anspruch 13, wobei bei einer Programmierungsnachprüfung die Bitleitung auf eine Spannung korrespondierend zu einem Schwellenspannungspegel einer jeden von MLCs einer ausgewählten Wortleitung vorgeladen ist.
Speichervorrichtung nach Anspruch 13, wobei jeder aus der Vielzahl von Seitenpuffern Folgendes aufweist: einen Bitleitung-Auswahltransistor, welcher zwischen der Bitleitung und einem Fühlerknoten angeschlossen und in Reaktion auf ein Bitleitung-Auswahlsignal ansteuerbar ist; eine Vorladungsschaltung, die mit einem Fühlerknoten verbunden und zur Vorladung des Fühlerknotens ausgebildet ist; Abfühleinrichtungen, welche mit einer Versorgungsspannung und einem zweiten Knoten verbunden sind, und angesteuert sind, wenn ein Spannungspegel des Fühlerknotens verändert ist; und einen Latch- bzw. Zwischenspeicherschaltkreis, welcher zwischen dem zweiten Knoten und einem ersten Knoten angeschlossen ist, und wobei seine zwischengespeicherten Daten gemäß einem Vorgang der Abfühleinrichtungen veränderbar sind.
Speichervorrichtung nach Anspruch 16, wobei der Bitleitung-Auswahltransistor eingeschaltet ist, wenn ein Spannungspegel des Bitleitung-Auswahlsignals höher als derjenige der Bitleitung ist.
Speichervorrichtung nach Anspruch 16, wobei die Abfühleinrichtungen eingeschaltet sind, wenn sich der Spannungspegel des Fühlerknotens von einem hohen Pegel auf einen niedrigen Pegel bei einer Programmierungsnachprüfung der Speichervorrichtung verschiebt.
Speichervorrichtung nach Anspruch 16, wobei der Seitenpuffer eine Nachprüfungseinheit aufweist, welche mit dem zweiten Knoten verbunden ist und zur Ausgabe eines Programmierungsnachprüfsignals konfiguriert ist.
Speichervorrichtung nach Anspruch 13, wobei das Bitleitung-Auswahlsignal Spannungspegel von ersten bis (n – 1)ten Pegeln zur sequentiellen Anhebung in Bezug auf MLCs mit Schwellenspannungen von ersten bis nten Pegeln aktiviert.
Speichervorrichtung nach Anspruch 20, wobei, wenn die Spannungspegel der ersten bis (n – 1)ten Pegel sequentiell angehoben werden, eine Nachprüfung in Reihenfolge sich verringernder Schwellenspannungspegel der MLCs durchgeführt wird.
Speichervorrichtung nach Anspruch 13, wobei jeder aus der Vielzahl von Seitenpuffern Folgendes aufweist: einen Bitleitung-Auswahltransistor, welcher zwischen der Bitleitung und einem Fühlerknoten angeschlossen und in Reaktion auf ein Bitleitung-Auswahlsignal ansteuerbar ist; eine Vorladungsschaltung, welche mit einem Fühlerknoten verbunden und zur Vorladung des Fühlerknotens ausgebildet ist; Umkehrmittel zur Invertierung und Ausgabe eines Spannungspegels des Fühlerknotens; eine Abfühleinrichtung, welche gemäß einer Ausgabe der Umkehrmittel ansteuerbar ist; und einen Latch- bzw. Zwischenspeicherschaltkreis, welcher zwischen einem dritten Knoten und einem vierten Knoten angeschlossen ist, und wobei seine zwischengespeicherten Daten gemäß einem Vorgang der Abfühleinheit veränderbar sind.
Speichervorrichtung nach Anspruch 22, wobei die Umkehrmittel einen Umkehr- bzw. Invertierungsvorgang in Reaktion auf ein Steuersignal durchführen.
Speichervorrichtung nach Anspruch 22, wobei der Seitenpuffer eine Nachprüfungseinheit aufweist, welche mit dem vierten Knoten verbunden und zur Ausgabe eines Programmierungsnachprüfsignals konfiguriert ist.
Verfahren zum Nachprüfen einer Programmierung einer Speichervorrichtung mit einer MLC, wobei das Verfahren folgende Verfahrensschritte aufweist: Durchführen eines Programmierens von MLCs der Speichervorrichtung; Aufbringen einer Versorgungsspannung auf eine Masseleitung, welche gemeinsam mit Zellenstrings verbunden ist, mit welcher die MLCs zur Programmierungsnachprüfung verbunden werden; Aufbringen einer ersten Spannung auf eine ausgewählte Wortleitung einer Vielzahl von Wortleitungen, welche zur Durchschneidung der Zellenstrings der MLCs verbunden sind, und Aufbringen einer Durchlaufspannung auf nicht ausgewählte Wortleitungen, Vorladen einer jeden von Bitleitungen; aufeinanderfolgendes bzw. sequentielles Aufbringen eines Bitleitung-Auswahlsignals auf ein Gate eines Transistors, der zwischen der Bitleitung und einem Seitenpuffer angeschlossen ist, gemäß einem voreingestellten Spannungspegel, und Bestätigen eines Nachprüfsignals des Seitenpuffers, welches gemäß einem jeden Spannungspegel ausgegeben wird; und Festlegen, ob die MLCs programmiert worden sind, gemäß einem Spannungspegel des Bitleitung-Auswahlsignals, auf welchem das Nachprüfsignal auf dem Bestätigungsergebnis basierend ausgegeben wird.
Verfahren zum Nachprüfen einer Programmierung nach Anspruch 25, wobei die erste Spannung eine Spannung aufweist, welche ausreichend ist, um auch eine Zelle mit der höchsten Schwellenspannung der MLCs einzuschalten.
Verfahren zum Nachprüfen einer Programmierung nach Anspruch 25, wobei eine Fühlspannung auf den niedrigsten Spannungspegel in Bezug auf eine MLC mit der höchsten Schwellenspannung der MLCs eingestellt wird.
Verfahren zum Nachprüfen einer Programmierung nach Anspruch 25, wobei das Nachprüfsignal des Seitenpuffers ausgegeben wird, wenn ein Spannungspegel des Bitleitung-Auswahlsignals höher als eine auf die Bitleitung vorgeladene Spannung ist.
Verfahren zum Nachprüfen einer Programmierung nach Anspruch 25, wobei das Verfahren zum Nachprüfen einer Programmierung in einer Reihenfolge von Zellen mit einer hohen Schwellenspannung zu Zellen mit einer niedrigen Schwellenspannung der MLCs durchgeführt wird, während ein Spannungspegel des Bitleitung-Auswahlsignals sequentiell ansteigt.