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KR101937816B1 - 래치 회로 및 비휘발성 메모리 장치 - Google Patents

래치 회로 및 비휘발성 메모리 장치 Download PDF

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KR101937816B1
KR101937816B1 KR1020120042173A KR20120042173A KR101937816B1 KR 101937816 B1 KR101937816 B1 KR 101937816B1 KR 1020120042173 A KR1020120042173 A KR 1020120042173A KR 20120042173 A KR20120042173 A KR 20120042173A KR 101937816 B1 KR101937816 B1 KR 101937816B1
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Abstract

본 발명의 일실시예에 따른 래치 회로는, 풀업 전원 공급단과 풀다운 전원 공급단으로 공급되는 전원으로 동작하는 래치; 초기화 신호를 지연시켜 지연된 초기화 신호를 생성하는 지연부; 상기 초기화 신호에 응답해 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단에 동일한 전원을 공급하는 전원 공급부; 및 상기 지연된 초기화 신호에 응답해 상기 래치를 제1레벨로 초기화하는 초기화부를 포함할 수 있다.

Description

래치 회로 및 비휘발성 메모리 장치{LATCH CIRCUIT AND NONVOLATILE MEMORY DEVICE}
본 발명은 데이터를 래치하는 래치 회로 및 상기 래치 회로를 포함하는 비휘발성 메모리 장치에 관한 것이다.
메모리 장치 등과 같은 집적회로 칩은 데이터를 일정 구간 동안 유지하기 위해 래치 회로를 사용한다.
도 1은 종래의 래치 회로를 나타낸 도면이다.
래치 회로는 N개의 래치(10_1~10_N) 및 초기화부(20)를 포함한다.
N개의 래치(10_1~10_N) 각각은 하이 또는 로우 레벨의 데이터를 래치하는데, 풀업 전원 공급단(PUSPL_ND)에 공급되는 코어 전압(VCC)과 풀다운 전원 공급단(PDSPL_ND)에 공급되는 접지전압(VSS)으로 동작한다.
초기화부(20)는 제1초기화 신호(RESET)가 활성화되면 N개의 래치(10_1~10_N)를 로우 레벨로 초기화하고, 제2초기화 신호(SET)가 활성화되면 N개의 래치(10_1~10_N)를 하이 레벨로 초기화한다.
도 1에 도시된 래치 회로의 초기화 동작을 살펴보면 다음과 같다.
N개의 래치(10_1~10_N)를 로우 레벨로 초기화하고자 하는 경우에는, 제1초기화 신호(RESET)를 하이 레벨로 활성화한다. 활성화된 제1초기화 신호(RESET)에 응답해 초기화부(20)의 제1트랜지스터(21_1~21_N)이 턴온된다. 그로 인해, N개의 래치(10_1~10_N)의 제1래치 노드(Q)는 접지노드와 연결되어, 제1래치 노드(Q)의 전하가 방전되므로 제1래치 노드(Q)의 전압레벨은 낮아지게 된다. 그리고 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 코어 전압(VCC) 레벨이 되고, 제1래치 노드(Q)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 접지 전압(VCC) 레벨이 된다. 결국, 제1초기화 신호(RESET)가 로우 레벨이 되어 제1트랜지스터(21_1~21_N)이 턴오프되더라도, N개의 래치(10_1~10_N)의 제1래치 노드(Q)는 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 로우 레벨을 유지하고, 제2래치 노드(Q_N)는 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 하이 레벨을 유지한다.
한편, N개의 래치(10_1~10_N)를 하이 레벨로 초기화하고자 하는 경우에는, 제2초기화 신호(SET)를 하이 레벨로 활성화한다. 이 경우에는 상술한 N개의 래치(10_1~10_N)를 로우 레벨로 초기화하는 경우와 반대로 동작한다. 구체적으로, 초기화부(20)의 제2트랜지스터(22_1~22_N)가 활성화된 제2초기화 신호(SET)에 응답해 턴온된다. 그로 인해, N개의 래치(10_1~10_N)의 제2래치 노드(Q_N)는 접지노드와 연결되어, 제2래치 노드(Q_N)의 전하가 방전되므로 제2래치 노드(Q_N)의 전압레벨은 낮아지게 된다. 그리고 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 코어 전압(VCC) 레벨이 되고, 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 접지 전압(VSS) 레벨이 된다. 결국, 제2초기화 신호(SET)가 로우 레벨이 되어 제2트랜지스터(22_1~22_N)이 턴오프되더라도, N개의 래치(10_1~10_N)의 제1래치 노드(Q)는 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 하이 레벨을 유지하고, 제2래치 노드(Q_N)는 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 로우 레벨을 유지한다.
그런데, 만약 N개의 래치(10_1~10_N) 각각에 저장된 값과 초기화하려는 값이 서로 다른 경우에는 N개의 래치(10_1~10_N)를 초기화하기 위해서 많은 전류가 소모되고, 특히 상기 래치 회로를 포함하는 시스템에서는 래치의 초기화로 인해 과도한 피크 커런트(peak current)를 유발할 수 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 최소한의 초기화 시간 동안에 최소한의 전류를 사용하여 래치를 초기화하는 래치 회로를 제공한다.
본 발명의 일실시예에 따른 래치 회로는, 풀업 전원 공급단과 풀다운 전원 공급단으로 공급되는 전원으로 동작하는 래치; 초기화 신호를 지연시켜 지연된 초기화 신호를 생성하는 지연부; 상기 초기화 신호에 응답해 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단에 동일한 전원을 공급하는 전원 공급부; 및 상기 지연된 초기화 신호에 응답해 상기 래치를 제1레벨로 초기화하는 초기화부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 래치 회로는, 풀업 전원 공급단과 풀다운 전원 공급단으로 공급되는 전원으로 동작하는 래치; 제1초기화 신호와 제2초기화 신호를 지연시켜 지연된 제1초기화 신호와 지연된 제2초기화 신호를 생성하는 지연부; 상기 제1초기화 신호 또는 상기 제2초기화 신호의 활성화시에 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단에 동일한 전원을 공급하는 전원 공급부; 상기 지연된 제1초기화 신호에 응답해 상기 래치를 제1레벨로 초기화하는 제1초기화부; 및 상기 지연된 제2초기화 신호에 응답해 상기 래치를 제2레벨로 초기화하는 제2초기화부를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 비휘발성 메모리 장치는, 메모리 셀; 상기 메모리 셀의 데이터를 억세스하고, 풀업 전원 공급단과 풀다운 전원 공급단으로 공급되는 전원으로 동작하는 적어도 하나 이상의 래치를 포함하는 페이지 버퍼; 초기화 신호를 지연시켜 지연된 초기화 신호를 생성하는 지연부; 상기 초기화 신호에 응답해 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단에 동일한 전원을 공급하는 전원 공급부; 및 상기 지연된 초기화 신호에 응답해 상기 적어도 하나 이상의 래치를 제1레벨로 초기화하는 초기화부를 포함할 수 있다.
본 발명의 실시예에 따르면, 최소한의 초기화 시간 동안에 최소한의 전류를 사용하여 다수의 래치를 초기화할 수 있다. 그로 인해, 과도한 피크 커런트에 의해 유발되는 파워 드롭(power drop)을 방지할 수 있다.
도 1은 종래의 래치회로를 나타낸 도면.
도 2는 본 발명의 제1실시예에 따른 래치회로를 나타낸 도면.
도 3은 도 2에 도시된 래치회로의 초기화 동작을 나타낸 타이밍도.
도 4는 본 발명의 제2실시예에 따른 래치회로를 나타낸 도면.
도 5는 본 발명의 제3실시예에 따른 래치회로를 나타낸 도면.
도 6은 도 5에 도시된 래치회로의 초기화 동작을 나타낸 타이밍도.
도 7는 본 발명의 제4실시예에 따른 래치회로를 나타낸 도면.
도 8는 본 발명의 제5실시예에 따른 래치회로를 나타낸 도면.
도 9은 도 8에 도시된 래치회로의 초기화 동작을 나타낸 타이밍도.
도 10는 본 발명의 제6실시예에 따른 래치회로를 나타낸 도면.
도 11는 본 발명의 제7실시예에 따른 래치회로를 나타낸 도면.
도 12은 도 11에 도시된 래치회로의 초기화 동작을 나타낸 타이밍도.
도 13는 본 발명의 제8실시예에 따른 래치회로를 나타낸 도면.
도 14는 본 발명의 일실시예에 따른 비휘발성 메모리 장치를 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 래치회로를 나타낸 도면이다.
래치회로는 래치(100_1), 전원 공급부(200), 지연부(300) 및 초기화부(400)를 포함할 수 있다.
래치(100_1)는 하이 또는 로우 레벨의 데이터를 래치하고, 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)으로 공급되는 전원으로 동작한다. 도 2에서는 설명의 편의를 위해 래치(100_1)가 두 개의 인버터를 포함하고 있는 경우를 예시하였다. 구체적으로 제1인버터(100_1A)는 제1래치 노드(Q)의 전압을 풀업 전원 공급단(PUSPL_ND) 및 풀다운 전원 공급단(PDSPL_ND)에 공급된 전원을 이용해 반전한다. 그리고 제2인버터(100_1B)는 제2래치 노드(Q_N)의 전압을 풀업 전원 공급단(PUSPL_ND) 및 풀다운 전원 공급단(PDSPL_ND)에 공급된 전원을 이용해 반전한다.
전원 공급부(200)는 초기화 신호(RESET)에 응답해 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)에 동일한 전원을 공급한다. 구체적으로 전원 공급부(200)는 초기화 신호(RESET)가 비활성화된 경우에는 풀업 전원 공급단(PUSPL_ND)에 풀업 전압(VCC)를 공급하고 풀다운 전원 공급단(PDSPL_ND)에 풀다운 전압(VSS)를 공급하고, 초기화 신호(RESET)가 활성화된 경우에는 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)에 동일한 전원(예를 들어, 풀업 전압(VCC) 레벨과 풀다운 전압(VSS) 레벨 사이의 전압)을 공급하도록 설계될 수 있다. 도 2에서는 설명의 편의를 위해 풀업 전압(VCC)이 코어전압(VCC)이고, 풀다운 전압(VSS)이 접지전압(VSS)인 경우를 예시하였다. 한편, 전원 공급부(200)는 초기화 신호(RESET)가 활성화된 경우에는 풀업 전원 공급단(PUSPL_ND) 및 풀다운 전원 공급단(PDSPL_ND)에 풀업 전압(VCC) 및 풀다운 전압(VSS)을 공급하지 않고, 풀업 전원 공급단(PUSPL_ND) 및 풀다운 전원 공급단(PDSPL_ND)을 연결하여 풀업 전원 공급단(PUSPL_ND) 및 풀다운 전원 공급단(PDSPL_ND)에 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨의 전압을 공급하도록 설계될 수 있다. 예를 들어, 전원 공급부(200)는 풀업 전원을 공급하는 풀업 전원 노드(PU_ND), 풀다운 전원을 공급하는 풀다운 전원 노드(PD_ND), 초기화 신호(RESET)의 비활성화시에 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)를 연결하는 제1스위치(P1), 초기화 신호(RESET)의 비활성화시에 풀다운 전원 노드(PD_ND)와 풀다운 전원 공급단(PDSPL_ND)를 연결하는 제2스위치(N1) 및 초기화 신호(RESET)의 활성화시에 풀업 전압 공급단(PUSPL_ND) 및 풀다운 전원 공급단(PDSPL_ND)를 연결하는 제3스위치(N2)를 포함하도록 설계될 수 있다.
지연부(300)는 초기화 신호(RESET)를 지연시켜 지연된 초기화 신호(RESET_D)를 생성한다. 구체적으로 지연부(300)는 활성화 구간이 초기화 신호(RESET)의 활성화 구간과 일부 구간 겹치는 지연된 초기화 신호(RESET_D)를 생성하도록 설계될 수 있다. 이때, 지연부(300)는 활성화 구간이 초기화 신호(RESET)의 활성화 구간과 최소한으로 겹치는 지연된 초기화 신호(RESET_D)를 생성하도록 설계되는 것이 바람직하다.
초기화부(400)는 지연된 초기화 신호(RESET_D)에 응답해 래치(100_1)를 제1레벨로 초기화한다. 도 2에서는 설명의 편의를 위해 초기화부(400)는 지연된 초기화 신호(RESET_D)가 하이 레벨로 활성화되면 래치(100_1)를 로우 레벨로 초기화하도록 설계된 경우를 예시하였다. 구체적으로 초기화부(400)는 지연된 초기화 신호(RESET_D)에 응답해 턴온되며, 일단이 접지노드와 연결되고 타단은 래치(100_1)의 제1래치 노드(Q)와 연결되는 트랜지스터(N3)를 포함하도록 설계될 수 있다.
도 3은 도 2에 도시된 래치회로의 초기화 동작을 나타낸 타이밍도이다.
도 3에서는 설명의 편의를 위해, 래치회로의 초기화 동작 전에 래치(100_1)의 제1래치 노드(Q)에는 하이 레벨의 데이터가 래치되어 있는 경우를 예시하였다. 즉, T0구간 동안에 초기화 신호(RESET)는 로우 레벨이므로 제1 및 제2스위치(P1, N1)는 턴온되고, 제3스위치(N2)는 턴온프된다. 따라서, 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)는 연결되지 않고, 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)는 연결되어 풀업 전압(VCC)이 풀업 전원 공급단(PUSPL_ND)에 공급되고, 풀다운 전원 노드(PD_ND)와 풀다운 전원 공급단(PDSPL_ND)는 연결되어 풀다운 전압(VSS)이 풀다운 전원 공급단(PDSPL_ND)에 공급된다. 따라서, 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 레벨이고, 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨이다. 그리고, 래치(100_1)의 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨이 되고, 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)에 의해 풀다운 전압(VSS) 레벨이 된다.
T1구간에 초기화 신호(RESET)가 하이 레벨로 활성화된다. 활성화된 초기화 신호(RESET)에 응답해 제1 및 제2스위치(P1, N1)은 턴오프되고, 제3스위치(N2)는 턴온된다. 따라서, 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)의 연결은 끊어지고, 풀다운 전원 노드(PD_ND)와 풀다운 전원 공급단(PDSPL_ND)의 연결은 끊어지고, 풀업 전원 공급단(PUSPL_ND)와 풀다운 전원 공급단(PDSPL_ND)이 연결된다. 결국 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨로 떨어지고, 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨로 상승한다. 그로 인해, 래치(100_1)의 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨로 떨어지게 되고, 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨로 상승하게 된다.
지연부(300)는 초기화 신호(RESET)를 지연시켜 활성화 구간이 초기화 신호(RESET)의 활성화 구간과 T2구간 동안 겹치는 지연된 초기화 신호(RESET_D)를 생성한다. T2구간에 활성화된 지연된 초기화 신호(RESET_D)에 응답해 초기화부(400)의 트랜지스터(N3)가 턴온되어, 제1래치 노드(Q)와 접지노드가 연결된다. 한편, 제1래치 노드(Q) 및 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND) 또는 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨 즉, 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨을 유지한다.
T3구간에 초기화 신호(RESET)는 로우 레벨로 비활성화된다. 비활성화된 초기화 신호(RESET)에 응답해 제1 및 제2스위치(P1, N1)는 턴온되고, 제3스위치(N2)는 턴오프된다. 그로 인해, 풀업 전원 공급단(PUSPL_ND)와 풀다운 전원 공급단(PDSPL_ND)의 연결은 끊어지고, 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)는 연결되어 풀업 전압(VCC)이 풀업 전원 공급단(PUSPL_ND)에 공급되고, 풀다운 전원 노드(PD_ND)와 풀다운 전원 공급단(PDSPL_ND)는 연결되어 풀다운 전압(VSS)이 풀다운 전원 공급단(PDSPL_ND)에 공급된다. 따라서, 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 레벨로 상승하고, 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨로 하강한다. 그리고 지연된 초기화 신호(RESET_D)에 응답해 턴온된 트랜지스터(N3)에 의해 제1래치 노드(Q)는 접지노드와 연결된 상태이다. 결국, 제1래치 노드(Q)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨로 하강하고, 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨로 상승한다.
T4구간에는 지연된 초기화 신호(RESET_D)가 로우 레벨로 비활성화되어 초기화부(400)의 트랜지스터(N3)는 턴오프되므로 제1래치 노드(Q)와 접지노드의 연결은 끊어지게 된다. 결국, T4구간에 제1래치 노드(Q)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨을 유지하고, 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨을 유지한다.
한편, 본 발명에 따른 래치회로는 도 4에 도시된 실시예처럼 다수의 래치(100_1~100_N)를 포함하도록 설계될 수 있다. 즉, 래치회로는 N개의 래치(100_1~100_N), 전원 공급부(200), 지연부(300) 및 초기화부(410)를 포함할 수 있다.
전원 공급부(200) 및 지연부(300) 각각은 도 2와 함께 상술한 전원 공급부(200) 및 지연부(300) 각각과 구성 및 동작 원리가 유사하다.
N개의 래치(100_1~100_N) 각각은 하이 또는 로우 레벨의 데이터를 래치하고, 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)으로 공급되는 전원으로 동작한다. N개의 래치(100_1~100_N) 각각은 도 2와 함께 상술한 래치(100_1)와 구성 및 동작 원리가 유사하다.
초기화부(410)는 지연된 초기화 신호(RESET_D)에 응답해 N개의 래치(100_1~100_N)를 제1레벨로 초기화한다. 도 4에서는 설명의 편의를 위해 초기화부(410)가 지연된 초기화 신호(RESET_D)의 활성화시에 N개의 래치(100_1~100_N)를 로우 레벨로 초기화하는 경우를 예시하였다. 구체적으로 초기화부(410)는 각각이 N개의 래치(100_1~100_N) 각각에 대응하는 N개의 트랜지스터(410_1~410_N)를 포함하도록 설계될 수 있다. N개의 트랜지스터(410_1~410_N) 각각은 지연된 초기화 신호(RESET_D)의 활성화시에 턴온되며, 일단이 접지노드와 연결되고 타단은 N개의 래치(100_1~100_N) 중 자신에 대응하는 래치의 제1래치 노드(Q)와 연결된다.
도 4에 도시된 래치회로의 초기화 동작은 N개의 래치(100_1~100_N)를 일괄적으로 초기화한다는 점만 다를 뿐, 도 2에 도시된 래치회로의 초기화 동작과 유사하다.
도 5는 본 발명의 제3실시예에 따른 래치회로를 나타낸 도면이다.
초기화 신호(RESET)의 활성화시에 풀업 전원 공급단(PUSPL_ND) 및 풀다운 전원 공급단(PDSPL_ND)에 공급되는 전원의 종류면에서 도 5에 도시된 래치회로와 도 2에 도시된 래치회로가 차이가 있다. 이하에서는 상기의 차이점에 대해 중점적으로 설명한다.
도 5에 도시된 래치회로는 래치(101_1), 전원 공급부(201), 지연부(300) 및 초기화부(400)를 포함할 수 있다.
래치(101_1)는 도 2와 함께 상술한 래치(100_1)와 구성 및 동작원리가 유사하다.
지연부(300) 및 초기화부(400) 각각은 도 2와 함께 상술한 지연부(300) 및 초기화부(400) 각각과 구성 및 동작원리가 유사하다.
전원 공급부(201)는 초기화 신호(RESET)에 응답해 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)에 동일한 전원을 공급한다. 구체적으로 전원 공급부(201)는 초기화 신호(RESET)의 비활성화시에 풀업 전원 공급단(PUSPL_ND)에 풀업 전압(VCC)를 공급하고 풀다운 전원 공급단(PDSPL_ND)에 풀다운 전압(VSS)를 공급하고, 초기화 신호(RESET)의 활성화시에 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)에 풀다운 전압(VSS)을 공급하도록 설계될 수 있다. 예를 들어, 전원 공급부(201)는 풀업 전원을 공급하는 풀업 전원 노드(PU_ND), 초기화 신호(RESET)와 무관하게 풀다운 전원 공급단(PDSPL_ND)과 연결되며 풀다운 전원을 공급하는 풀다운 전원 노드(PD_ND), 초기화 신호(RESET)의 비활성화시에 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)를 연결하는 제1스위치(P1), 및 초기화 신호(RESET)의 활성화시에 풀업 전압 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)를 연결하는 제3스위치(N2)를 포함하도록 설계될 수 있다.
도 6은 도 5에 도시된 래치회로의 초기화 동작을 나타낸 타이밍도이다.
도 6에서는 설명의 편의를 위해, 래치회로의 초기화 동작 전에 래치(101_1)의 제1래치 노드(Q)에는 하이 레벨의 데이터가 래치되어 있는 경우를 예시하였다. 즉, T0구간 동안에 초기화 신호(RESET)는 로우 레벨이므로 제1스위치(P1)는 턴온되어 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)는 연결되므로 풀업 전압(VCC)이 풀업 전원 공급단(PUSPL_ND)에 공급된다. 그리고 초기화 신호(RESET)와 무관하게 풀다운 전원 공급단(PDSPL_ND)는 풀다운 전원 노드(PD_ND)와 연결되어 있으므로 풀다운 전압(VSS)이 풀다운 전원 공급단(PDSPL_ND)에 공급된다. 한편, 로우 레벨의 초기화 신호(RESET)에 응답해 제3스위치(N2)는 턴오프되므로 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)는 연결되지 않는다. 따라서, 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 레벨이고, 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨이다. 그리고, 래치(101_1)의 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨이 되고, 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨이 된다.
T1구간에 초기화 신호(RESET)가 하이 레벨로 활성화된다. 활성화된 초기화 신호(RESET)에 응답해 제1스위치(P1)는 턴오프되어 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)의 연결은 끊어지므로 풀업 전원 공급단(PUSPL_ND)에 풀업 전압(VCC)이 더 이상 공급되지 않는다. 한편, 풀다운 전원 노드(PD_ND)와 풀다운 전원 공급단(PDSPL_ND)는 초기화 신호(RESET)와 무관하게 연결되어 있으므로 풀다운 전원 공급단(PDSPL_ND)에 풀다운 전압(VSS)가 공급된다. 따라서 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨을 유지한다. 그리고 활성화된 초기화 신호(RESET)에 응답해 제3스위치(N2)는 턴온되어 풀업 전원 공급단(PUSPL_ND)와 풀다운 전원 공급단(PDSPL_ND)가 연결되므로 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨로 떨어진다. 그로 인해, 래치(101_1)의 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨로 떨어지게 되고, 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨을 유지하게 된다.
지연부(300)는 초기화 신호(RESET)를 지연시켜 활성화 구간이 초기화 신호(RESET)의 활성화 구간과 T2구간 동안 겹치는 지연된 초기화 신호(RESET_D)를 생성한다. T2구간에 활성화된 지연된 초기화 신호(RESET_D)에 응답해 초기화부(400)의 트랜지스터(N3)가 턴온되어, 제1래치 노드(Q)와 접지노드가 연결된다. 한편, 제1래치 노드(Q) 및 제2래치 노드(Q_N)의 전압레벨은 풀업 전원 공급단(PUSPL_ND) 또는 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨 즉, 풀다운 전압(VSS) 레벨을 유지한다.
T3구간에 초기화 신호(RESET)는 로우 레벨로 비활성화된다. 비활성화된 초기화 신호(RESET)에 응답해 제3스위치(N2)는 턴오프되어 풀업 전원 공급단(PUSPL_ND)와 풀다운 전원 공급단(PDSPL_ND)의 연결은 끊어지고, 제1스위치(P1)는 턴온되어 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)는 연결되므로 풀업 전압(VCC)이 풀업 전원 공급단(PUSPL_ND)에 공급된다. 따라서 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 레벨로 상승하게 된다. 한편, 초기화 신호(RESET)와 무관하게 풀다운 전원 노드(PD_ND)와 연결된 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨을 유지한다. 그리고 지연된 초기화 신호(RESET_D)에 응답해 턴온된 트랜지스터(N3)에 의해 제1래치 노드(Q)는 접지노드와 연결된 상태이다. 결국, 제1래치 노드(Q)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨을 유지하고, 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨로 상승한다.
T4구간에는 지연된 초기화 신호(RESET_D)가 로우 레벨로 비활성화되어 초기화부(400)의 트랜지스터(N3)는 턴오프되므로 제1래치 노드(Q)와 접지노드의 연결은 끊어지게 된다. 결국, T4구간에 제1래치 노드(Q)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨을 유지하고, 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨을 유지한다.
도 7는 본 발명의 제4실시예에 따른 래치회로를 나타낸 도면이다.
도 7에 도시된 래치회로는 다수의 래치(101_1~101_N)를 포함한다는 점에서 도 5에 도시된 래치회로와 차이가 있다. 즉, 도 7에 도시된 래치회로는 N개의 래치(101_1~101_N), 전원 공급부(201), 지연부(300) 및 초기화부(411)를 포함할 수 있다. 이하에서는 상기의 차이점에 대해 중점적으로 설명한다.
전원 공급부(201) 및 지연부(300) 각각은 도 5와 함께 상술한 전원 공급부(201) 및 지연부(300) 각각과 구성 및 동작 원리가 유사하다.
N개의 래치(101_1~101_N) 각각은 하이 또는 로우 레벨의 데이터를 래치하고, 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)으로 공급되는 전원으로 동작한다. N개의 래치(101_1~101_N) 각각은 도 5와 함께 상술한 래치(101_1)와 구성 및 동작 원리가 유사하다.
초기화부(411)는 지연된 초기화 신호(RESET_D)에 응답해 N개의 래치(101_1~101_N)를 제1레벨로 초기화한다. 도 7에서는 설명의 편의를 위해 초기화부(411)가 지연된 초기화 신호(RESET_D)의 활성화시에 N개의 래치(101_1~101_N)를 로우 레벨로 초기화하는 경우를 예시하였다. 구체적으로 초기화부(411)는 각각이 N개의 래치(101_1~101_N) 각각에 대응하는 N개의 트랜지스터(411_1~411_N)를 포함하도록 설계될 수 있다. N개의 트랜지스터(411_1~411_N) 각각은 지연된 초기화 신호(RESET_D)의 활성화시에 턴온되며, 일단이 접지노드와 연결되고 타단은 N개의 래치(101_1~101_N) 중 자신에 대응하는 래치의 제1래치 노드(Q)와 연결된다.
도 7에 도시된 래치 회로의 초기화 동작은 N개의 래치(101_1~101_N)를 일괄적으로 초기화한다는 점만 다를 뿐, 도 5에 도시된 래치 회로의 초기화 동작과 유사하므로 자세한 설명은 생략한다.
지금까지 하나의 초기화 신호(RESET)를 이용해 초기화 동작을 수행하는 래치회로에 대해 설명하였다. 이하에서는 두 개의 초기화 신호(RESET, SET)를 이용해 초기화 동작을 수행하는 래치 회로에 대해 설명한다.
도 8는 본 발명의 제5실시예에 따른 래치회로를 나타낸 도면이다.
래치회로는 래치(102_1), 전원 공급부(202), 지연부(301) 및 초기화부(420)를 포함할 수 있다.
래치(102_1)는 하이 또는 로우 레벨의 데이터를 래치하고, 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)으로 공급되는 전원으로 동작한다. 래치(102_1)는 도 2와 함께 상술한 래치(100_1)와 구성 및 동작원리가 유사하다.
전원 공급부(202)는 제1초기화 신호(RESET) 또는 제2초기화 신호(SET)의 활성화시에 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)에 동일한 전원을 공급한다. 구체적으로 전원 공급부(202)는 제1초기화 신호(RESET) 및 제2초기화 신호(SET)가 모두 비활성화된 경우에 풀업 전원 공급단(PUSPL_ND)에 풀업 전압(VCC)를 공급하고 풀다운 전원 공급단(PDSPL_ND)에 풀다운 전압(VSS)를 공급하고, 제1초기화 신호(RESET) 또는 제2초기화 신호(SET) 중 어느 하나라도 활성화된 경우에 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)에 동일한 전원(예를 들어, 풀업 전압(VCC) 레벨과 풀다운 전압(VSS) 레벨 사이의 전압)을 공급하도록 설계될 수 있다. 도 8에서는 설명의 편의를 위해 풀업 전압(VCC)이 코어전압(VCC)이고, 풀다운 전압(VSS)이 접지전압(VSS)인 경우를 예시하였다. 한편, 전원 공급부(202)는 제1초기화 신호(RESET) 또는 제2초기화 신호(SET) 중 어느 하나라도 활성화된 경우에 풀업 전원 공급단(PUSPL_ND) 및 풀다운 전원 공급단(PDSPL_ND)에 풀업 전압(VCC) 및 풀다운 전압(VSS)을 공급하지 않고, 풀업 전원 공급단(PUSPL_ND) 및 풀다운 전원 공급단(PDSPL_ND)을 연결하여 풀업 전원 공급단(PUSPL_ND) 및 풀다운 전원 공급단(PDSPL_ND)에 풀업 전압(VCC)과 풀다운 전압(VSS)의 중간 레벨의 전압을 공급하도록 설계될 수 있다. 예S)를 들어, 전원 공급부(202)는 풀업 전원을 공급하는 풀업 전원 노드(PU_ND), 풀다운 전원을 공급하는 풀다운 전원 노드(PD_ND), 제1초기화 신호(RESET) 및 제2초기화 신호(SET)가 모두 비활성화된 경우에 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)를 연결하는 제1스위치(P1), 제1초기화 신호(RESET) 및 제2초기화 신호(SET)가 모두 비활성화된 경우에 풀다운 전원 노드(PD_ND)와 풀다운 전원 공급단(PDSPL_ND)를 연결하는 제2스위치(N1), 및 제1초기화 신호(RESET) 또는 제2초기화 신호(SET)의 활성화시에 풀업 전압 공급단(PUSPL_ND) 및 풀다운 전원 공급단(PDSPL_ND)를 연결하는 제3스위치(N2)를 포함하도록 설계될 수 있다.
지연부(301)는 제1초기화 신호(RESET)와 제2초기화 신호(SET)를 지연시켜 지연된 제1초기화 신호(RESET_D)와 지연된 제2초기화 신호(SET_D)를 생성한다. 구체적으로 지연부(301)는 활성화 구간이 제1초기화 신호(RESET)의 활성화 구간과 일부 구간 겹치는 지연된 제1초기화 신호(RESET_D)를 생성하고, 활성화 구간이 제2초기화 신호(SET)의 활성화 구간과 일부 구간 겹치는 지연된 제2초기화 신호(SET_D)를 생성하도록 설계될 수 있다. 이때, 지연부(301)는 활성화 구간이 제1초기화 신호(RESET)의 활성화 구간과 최소한으로 겹치는 지연된 제1초기화 신호(RESET_D)를 생성하고, 활성화 구간이 제2초기화 신호(SET)의 활성화 구간과 최소한으로 겹치는 지연된 제2초기화 신호(SET_D)를 생성하도록 설계되는 것이 바람직하다.
초기화부(420)는 지연된 제1초기화 신호(RESET_D)에 응답해 래치(102_1)를 제1레벨로 초기화하고, 지연된 제2초기화 신호(SET_D)에 응답해 래치(102_1)를 제2레벨로 초기화한다. 도 2에서는 설명의 편의를 위해 초기화부(420)는 지연된 제1초기화 신호(RESET_D)가 하이 레벨로 활성화되면 래치(102_1)를 로우 레벨로 초기화하고, 지연된 제2초기화 신호(SET_D)가 하이 레벨로 활성화되면 래치(102_1)를 하이 레벨로 초기화하도록 설계된 경우를 예시하였다. 구체적으로 초기화부(420)는 지연된 제1초기화 신호(RESET_D)에 응답해 턴온되며 일단이 접지노드와 연결되고 타단은 래치(102_1)의 제1래치 노드(Q)와 연결되는 제1트랜지스터(421_1) 및 지연된 제2초기화 신호(SET_D)에 응답해 턴온되며 일단이 접지노드와 연결되고 타단은 래치(102_1)의 제2래치 노드(Q_N)와 연결되는 제2트랜지스터(422_1)를 포함하도록 설계될 수 있다.
도 9는 도 8에 도시된 래치회로의 초기화 동작을 나타낸 타이밍도이다.
1. 지연된 제1초기화 신호( RESET _D)에 응답해 래치(102_1)를 로우 레벨로 초기화하는 동작( T0 ~ T4 구간):
지연된 제1초기화 신호(RESET_D)에 응답해 래치(102_1)를 로우 레벨로 초기화하는 동작은 도 3과 함께 상술한 래치(100_1)의 초기화 동작과 유사하다. 도 9에서는 설명의 편의를 위해, 래치회로의 초기화 동작 전에 래치(102_1)의 제1래치 노드(Q)에는 하이 레벨의 데이터가 래치되어 있는 경우를 예시하였다. 즉, T0구간 동안에 제1초기화 신호(RESET) 및 제2초기화 신호(SET)는 모두 로우 레벨이므로 제1 및 제2스위치(P1, N1)는 턴온되고, 제3스위치(N2)는 턴오프된다. 따라서, 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)는 연결되지 않고, 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)는 연결되어 풀업 전압(VCC)이 풀업 전원 공급단(PUSPL_ND)에 공급되고, 풀다운 전원 노드(PD_ND)와 풀다운 전원 공급단(PDSPL_ND)는 연결되어 풀다운 전압(VSS)이 풀다운 전원 공급단(PDSPL_ND)에 공급된다. 따라서, 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 레벨이고, 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨이다. 그리고, 제1래치(102_1)의 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨이 되고, 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨이 된다.
T1구간에 제1초기화 신호(RESET)가 하이 레벨로 활성화된다. 활성화된 제1초기화 신호(RESET)에 응답해 제1 및 제2스위치(P1, N1)은 턴오프되고, 제3스위치(N2)는 턴온된다. 따라서, 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)의 연결은 끊어져 풀업 전압(VCC)은 풀업 전원 공급단(PUSPL_ND)에 더 이상 공급되지 않고, 풀다운 전원 노드(PD_ND)와 풀다운 전원 공급단(PDSPL_ND)의 연결은 끊어져 풀다운 전압(VSS)은 풀다운 전원 공급단(PDSPL_ND)에 더 이상 공급되지 않는다. 그리고 턴온된 제3스위치(N2)에 의해 풀업 전원 공급단(PUSPL_ND)와 풀다운 전원 공급단(PDSPL_ND)가 연결된다. 결국 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨로 떨어지고, 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨로 상승한다. 그로 인해, 제1래치(102_1)의 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨로 떨어지게 되고, 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨로 상승하게 된다.
지연부(301)는 제1초기화 신호(RESET)를 지연시켜 활성화 구간이 제1초기화 신호(RESET)의 활성화 구간과 T2구간 동안 겹치는 지연된 제1초기화 신호(RESET_D)를 생성한다. T2구간에 활성화된 지연된 제1초기화 신호(RESET_D)에 응답해 초기화부(420)의 제1트랜지스터(421_1)가 턴온되어, 제1래치 노드(Q)와 접지노드가 연결된다. 한편, 제1래치 노드(Q) 및 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND) 또는 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨 즉, 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨을 유지한다.
T3구간에 제1초기화 신호(RESET)는 로우 레벨로 비활성화된다. 제1초기화 신호(RESET) 및 제2초기화 신호(SET)는 모두 로우 레벨이므로 제1 및 제2스위치(P1, N1)는 턴온되고, 제3스위치(N2)는 턴오프된다. 그로 인해, 풀업 전원 공급단(PUSPL_ND)와 풀다운 전원 공급단(PDSPL_ND)의 연결은 끊어지고, 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)는 연결되어 풀업 전압(VCC)이 풀업 전원 공급단(PUSPL_ND)에 공급되고, 풀다운 전원 노드(PD_ND)와 풀다운 전원 공급단(PDSPL_ND)는 연결되어 풀다운 전압(VSS)이 풀다운 전원 공급단(PDSPL_ND)에 공급된다. 따라서, 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 레벨로 상승하고, 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨로 하강한다. 그리고 지연된 제1초기화 신호(RESET_D)에 응답해 턴온된 제1트랜지스터(421_1)에 의해 제1래치 노드(Q)는 접지노드와 연결된 상태이다. 결국, 제1래치 노드(Q)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨로 하강하고, 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨로 상승한다.
T4구간에는 지연된 제1초기화 신호(RESET_D)가 로우 레벨로 비활성화되어 초기화부(420)의 제1트랜지스터(421_1)는 턴오프되므로 제1래치 노드(Q)와 접지노드의 연결은 끊어지게 된다. 결국, T4구간에 제1래치 노드(Q)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨을 유지하고, 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨을 유지한다.
2. 지연된 제2초기화 신호( SET _D)에 응답해 래치(102_1)를 하이 레벨로 초기화하는 동작( T4 ~ T8 구간):
상술한 바와 같이 T4구간에 래치(102_1)의 제1래치 노드(Q)에는 로우 레벨의 데이터가 래치되어 있다.
T5구간에 제2초기화 신호(SET)가 하이 레벨로 활성화된다. 활성화된 제2초기화 신호(SET)에 응답해 제1 및 제2스위치(P1, N1)은 턴오프되고, 제3스위치(N2)는 턴온된다. 따라서, 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)의 연결은 끊어져 풀업 전압(VCC)은 풀업 전원 공급단(PUSPL_ND)에 더 이상 공급되지 않고, 풀다운 전원 노드(PD_ND)와 풀다운 전원 공급단(PDSPL_ND)의 연결은 끊어져 풀다운 전압(VSS)은 풀다운 전원 공급단(PDSPL_ND)에 더 이상 공급되지 않는다. 그리고 턴온된 제3스위치(N2)에 의해 풀업 전원 공급단(PUSPL_ND)와 풀다운 전원 공급단(PDSPL_ND)가 연결된다. 결국 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨로 떨어지고, 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨로 상승한다. 그로 인해, 제1래치(102_1)의 제1래치 노드(Q)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨로 상승하고, 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨로 하강한다.
지연부(301)는 제2초기화 신호(SET)를 지연시켜 활성화 구간이 제2초기화 신호(SET)의 활성화 구간과 T6구간 동안 겹치는 지연된 제2초기화 신호(SET_D)를 생성한다. T6구간에 활성화된 지연된 제2초기화 신호(SET_D)에 응답해 초기화부(420)의 제2트랜지스터(422_1)가 턴온되어, 제2래치 노드(Q_N)와 접지노드가 연결된다. 한편, 제1래치 노드(Q) 및 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND) 또는 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨 즉, 풀업 전압(VCC) 및 풀다운 전압(VSS)의 중간 레벨을 유지한다.
T7구간에 제2초기화 신호(SET)는 로우 레벨로 비활성화된다. 제1초기화 신호(RESET) 및 제2초기화 신호(SET)는 모두 로우 레벨이므로 제1 및 제2스위치(P1, N1)는 턴온되고, 제3스위치(N2)는 턴오프된다. 그로 인해, 풀업 전원 공급단(PUSPL_ND)와 풀다운 전원 공급단(PDSPL_ND)의 연결은 끊어지고, 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)는 연결되어 풀업 전압(VCC)이 풀업 전원 공급단(PUSPL_ND)에 공급되고, 풀다운 전원 노드(PD_ND)와 풀다운 전원 공급단(PDSPL_ND)는 연결되어 풀다운 전압(VSS)이 풀다운 전원 공급단(PDSPL_ND)에 공급된다. 따라서, 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 레벨로 상승하고, 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨로 하강한다. 그리고 지연된 제2초기화 신호(SET_D)에 응답해 턴온된 제2트랜지스터(422_1)에 의해 제2래치 노드(Q_N)는 접지노드와 연결된 상태이다. 결국, 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨로 하강하고, 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨로 상승한다.
T8구간에는 지연된 제2초기화 신호(SET_D)가 로우 레벨로 비활성화되어 초기화부(420)의 제2트랜지스터(422_1)는 턴오프되므로 제2래치 노드(Q_N)와 접지노드의 연결은 끊어지게 된다. 결국, T8구간에 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨을 유지하고, 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨을 유지한다.
도 10는 본 발명의 제6실시예에 따른 래치회로를 나타낸 도면이다.
도 10에 도시된 래치회로는 다수의 래치(102_1~102_N)를 포함한다는 점에서 도 8에 도시된 래치회로와 차이가 있다. 즉, 도 10에 도시된 래치회로는 N개의 래치(102_1~102_N), 전원 공급부(202), 지연부(301) 및 초기화부(430)를 포함할 수 있다. 이하에서는 상기의 차이점에 대해 중점적으로 설명한다.
전원 공급부(202) 및 지연부(301) 각각은 도 8과 함께 상술한 전원 공급부(202) 및 지연부(301) 각각과 구성 및 동작원리가 유사하다.
N개의 래치(102_1~102_N) 각각은 하이 또는 로우 레벨의 데이터를 래치하고, 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)으로 공급되는 전원으로 동작한다. N개의 래치(102_1~102_N) 각각은 도 8와 함께 상술한 래치(102_1)와 구성 및 동작 원리가 유사하다.
초기화부(430)는 지연된 제1초기화 신호(RESET_D)에 응답해 다수의 래치(102_1~102_N)를 제1레벨로 초기화하고, 지연된 제2초기화 신호(SET_D)에 응답해 다수의 래치(102_1~102_N)를 제2레벨로 초기화한다. 도 10에서는 설명의 편의를 위해 초기화부(430)가 지연된 제1초기화 신호(RESET_D)의 활성화시에 N개의 래치(102_1~102_N)를 로우 레벨로 초기화하고, 지연된 제2초기화 신호(SET_D)의 활성화시에 N개의 래치(102_1~102_N)를 하이 레벨로 초기화하는 경우를 예시하였다. 구체적으로 초기화부(430)는 각각이 N개의 래치(102_1~102_N) 각각에 대응하는 N개의 제1트랜지스터(431_1~431_N) 및 각각이 N개의 래치(102_1~102_N) 각각에 대응하는 N개의 제2트랜지스터(432_1~432_N)를 포함하도록 설계될 수 있다. N개의 제1트랜지스터(431_1~431_N) 각각은 지연된 제1초기화 신호(RESET_D)의 활성화시에 턴온되고, 일단이 접지노드와 연결되고 타단은 N개의 래치(102_1~102_N) 중 자신에 대응하는 래치의 제1래치 노드(Q)와 연결된다. 그리고 N개의 제2트랜지스터(432_1~432_N) 각각은 지연된 제2초기화 신호(SET_D)의 활성화시에 턴온되고, 일단이 접지노드와 연결되고 타단은 N개의 래치(102_1~102_N) 중 자신에 대응하는 래치의 제2래치 노드(Q_N)와 연결된다.
도 10에 도시된 래치회로의 초기화 동작은 N개의 래치(102_1~102_N)를 일괄적으로 초기화한다는 점만 다를 뿐, 도 8에 도시된 래치회로의 초기화 동작과 유사하므로 자세한 설명은 생략한다.
도 11는 본 발명의 제7실시예에 따른 래치회로를 나타낸 도면이다.
제1초기화 신호(RESET) 또는 제2초기화 신호(SET)의 활성화시에 풀업 전원 공급단(PUSPL_ND) 및 풀다운 전원 공급단(PDSPL_ND)에 공급되는 전원의 종류면에서 도 11에 도시된 래치회로와 도 8에 도시된 래치회로가 차이가 있다. 이하에서는 상기의 차이점에 대해 중점적으로 설명한다.
도 11에 도시된 래치회로는 래치(103_1), 전원 공급부(203), 지연부(301) 및 초기화부(420)를 포함할 수 있다
래치(103_1)는 도 8와 함께 상술한 래치(102_1)와 구성 및 동작원리가 유사하다.
지연부(301) 및 초기화부(420) 각각은 도 8와 함께 상술한 지연부(301) 및 초기화부(420) 각각과 구성 및 동작원리가 유사하다.
전원 공급부(203)는 제1초기화 신호(RESET) 또는 제2초기화 신호(SET)의 활성화시에 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)에 동일한 전원을 공급한다. 구체적으로 전원 공급부(203)는 제1초기화 신호(RESET) 및 제2초기화 신호(SET)가 모두 비활성화된 경우에 풀업 전원 공급단(PUSPL_ND)에 풀업 전압(VCC)를 공급하고 풀다운 전원 공급단(PDSPL_ND)에 풀다운 전압(VSS)를 공급하고, 제1초기화 신호(RESET) 또는 제2초기화 신호(SET) 중 어느 하나라도 활성화된 경우에 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)에 풀다운 전압(VSS)을 공급하도록 설계될 수 있다. 예를 들어, 전원 공급부(203)는 풀업 전원을 공급하는 풀업 전원 노드(PU_ND), 제1 및 제2초기화 신호(RESET, SET)와 무관하게 풀다운 전원 공급단(PDSPL_ND)과 연결되며 풀다운 전원을 공급하는 풀다운 전원 노드(PD_ND), 제1초기화 신호(RESET) 및 제2초기화 신호(SET)가 모두 비활성화된 경우에 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)를 연결하는 제1스위치(P1), 및 제1초기화 신호(RESET) 또는 제2초기화 신호(SET)의 활성화시에 풀업 전압 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)를 연결하는 제3스위치(N2)를 포함하도록 설계될 수 있다.
도 12은 도 11에 도시된 래치회로의 초기화 동작을 나타낸 타이밍도이다.
1. 지연된 제1초기화 신호( RESET _D)에 응답해 래치(103_1)를 로우 레벨로 초기화하는 동작( T0 ~ T4 구간):
지연된 제1초기화 신호(RESET_D)에 응답해 래치(103_1)를 로우 레벨로 초기화하는 동작은 도 9와 함께 상술한 래치(102_1)의 초기화 동작과 유사하다. 도 12에서는 설명의 편의를 위해, 래치회로의 초기화 동작 전에 래치(103_1)의 제1래치 노드(Q)에는 하이 레벨의 데이터가 래치되어 있는 경우를 예시하였다. 즉, T0구간 동안에 제1초기화 신호(RESET) 및 제2초기화 신호(SET)는 모두 로우 레벨이므로 제1스위치(P1)는 턴온되고, 제3스위치(N2)는 턴오프된다. 따라서, 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)는 연결되지 않고, 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)는 연결되어 풀업 전압(VCC)이 풀업 전원 공급단(PUSPL_ND)에 공급된다. 한편, 풀다운 전원 공급단(PDSPL_ND)는 제1 및 제2초기화 신호(RESET, SET)와 무관하게 풀다운 전원 노드(PD_ND)와 연결되므로, 풀다운 전압(VSS)이 풀다운 전원 공급단(PDSPL_ND)에 공급된다. 따라서, 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 레벨이고, 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨이다. 그리고 제1래치(103_1)의 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨이 되고, 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨이 된다.
T1구간에 제1초기화 신호(RESET)가 하이 레벨로 활성화된다. 활성화된 제1초기화 신호(RESET)에 응답해 제1스위치(P1)은 턴오프되어 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)의 연결은 끊어지므로 풀업 전원 공급단(PUSPL_ND)에 풀업 전압(VCC)이 더 이상 공급되지 않는다. 한편, 풀다운 전원 공급단(PDSPL_ND)는 제1 및 제2초기화 신호(RESET, SET)와 무관하게 풀다운 전원 노드(PD_ND)와 연결되어 있으므로 풀다운 전원 공급단(PDSPL_ND)에 풀다운 전압(VSS)이 공급된다. 따라서 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨을 유지한다. 그리고 활성화된 제1초기화 신호(RESET)에 응답해 제3스위치(N2)는 턴온되어 풀업 전원 공급단(PUSPL_ND)와 풀다운 전원 공급단(PDSPL_ND)가 연결되므로 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨로 떨어진다. 그로 인해, 제1래치(103_1)의 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨로 떨어지고, 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨을 유지한다.
지연부(301)는 제1초기화 신호(RESET)를 지연시켜 활성화 구간이 제1초기화 신호(RESET)의 활성화 구간과 T2구간 동안 겹치는 지연된 제1초기화 신호(RESET_D)를 생성한다. T2구간에 활성화된 지연된 제1초기화 신호(RESET_D)에 응답해 초기화부(420)의 제1트랜지스터(421_1)가 턴온되어, 제1래치 노드(Q)와 접지노드가 연결된다. 한편, 제1래치 노드(Q) 및 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND) 또는 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨 즉, 풀다운 전압(VSS) 레벨을 유지한다.
T3구간에 제1초기화 신호(RESET)는 로우 레벨로 비활성화된다. 제1초기화 신호(RESET) 및 제2초기화 신호(SET)가 모두 로우 레벨이므로 제3스위치(N2)는 턴오프되어 풀업 전원 공급단(PUSPL_ND)와 풀다운 전원 공급단(PDSPL_ND)의 연결은 끊어지고, 제1스위치(P1)는 턴온되어 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)는 연결되므로 풀업 전압(VCC)이 풀업 전원 공급단(PUSPL_ND)에 공급된다. 따라서 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 레벨로 상승하게 된다. 한편, 풀다운 전원 공급단(PDSPL_ND)은 제1 및 제2초기화 신호(RESET, SET)와 무관하게 풀다운 전원 노드(PD_ND)와 연결되므로, 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨을 유지한다. 그리고 지연된 제1초기화 신호(RESET_D)에 응답해 턴온된 제1트랜지스터(421_1)에 의해 제1래치 노드(Q)는 접지노드와 연결된 상태이다. 결국, 제1래치 노드(Q)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨을 유지하고, 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨로 상승한다.
T4구간에는 지연된 제1초기화 신호(RESET_D)가 로우 레벨로 비활성화되어 초기화부(420)의 제1트랜지스터(421_1)는 턴오프되므로 제1래치 노드(Q)와 접지노드의 연결은 끊어지게 된다. 결국, T4구간에 제1래치 노드(Q)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨을 유지하고, 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨을 유지한다.
2. 지연된 제2초기화 신호( SET _D)에 응답해 래치(103_1)를 하이 레벨로 초기화하는 동작( T4 ~ T8 구간):
상술한 바와 같이 T4구간에 래치(103_1)의 제1래치 노드(Q)에는 로우 레벨의 데이터가 래치되어 있다.
T5구간에 제2초기화 신호(SET)가 하이 레벨로 활성화된다. 활성화된 제2초기화 신호(SET)에 응답해 제1스위치(P1)은 턴오프되어 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)의 연결은 끊어지므로 풀업 전원 공급단(PUSPL_ND)에 풀업 전압(VCC)이 더 이상 공급되지 않는다. 한편, 풀다운 전원 공급단(PDSPL_ND)는 제1 및 제2초기화 신호(RESET, SET)와 무관하게 풀다운 전원 노드(PD_ND)와 연결되어 있으므로, 풀다운 전원 공급단(PDSPL_ND)에 풀다운 전압(VSS)이 공급된다. 따라서 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨을 유지한다. 그리고 활성화된 제2초기화 신호(SET)에 응답해 제3스위치(N2)는 턴온되어 풀업 전원 공급단(PUSPL_ND)와 풀다운 전원 공급단(PDSPL_ND)가 연결되므로, 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨로 떨어진다. 그로 인해, 제1래치(103_1)의 제1래치 노드(Q)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨을 유지하고, 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨로 하강한다.
지연부(301)는 제2초기화 신호(SET)를 지연시켜 활성화 구간이 제2초기화 신호(SET)의 활성화 구간과 T6구간 동안 겹치는 지연된 제2초기화 신호(SET_D)를 생성한다. T6구간에 활성화된 지연된 제2초기화 신호(SET_D)에 응답해 초기화부(420)의 제2트랜지스터(422_1)가 턴온되어, 제2래치 노드(Q_N)와 접지노드가 연결된다. 한편, 제1래치 노드(Q) 및 제2래치 노드(Q_N)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND) 또는 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨 즉, 풀다운 전압(VSS) 레벨을 유지한다.
T7구간에 제2초기화 신호(SET)는 로우 레벨로 비활성화된다. 제1초기화 신호(RESET) 및 제2초기화 신호(SET)가 모두 로우 레벨이므로 제3스위치(N2)는 턴오프되어 풀업 전원 공급단(PUSPL_ND)와 풀다운 전원 공급단(PDSPL_ND)의 연결은 끊어지고, 제1스위치(P1)는 턴온되어 풀업 전원 노드(PU_ND)와 풀업 전원 공급단(PUSPL_ND)는 연결되어 풀업 전압(VCC)이 풀업 전원 공급단(PUSPL_ND)에 공급된다. 따라서 풀업 전원 공급단(PUSPL_ND)의 전압 레벨은 풀업 전압(VCC) 레벨로 상승하게 된다. 한편, 풀다운 전원 공급단(PDSPL_ND)은 제1 및 제2초기화 신호(RESET, SET)와 무관하게 풀다운 전원 노드(PD_ND)와 연결되므로, 풀다운 전원 공급단(PDSPL_ND)의 전압 레벨은 풀다운 전압(VSS) 레벨을 유지한다. 그리고 지연된 제2초기화 신호(SET_D)에 응답해 턴온된 제2트랜지스터(422_1)에 의해 제2래치 노드(Q_N)는 접지노드와 연결된 상태이다. 결국, 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨을 유지하고, 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨로 상승한다.
T8구간에는 지연된 제2초기화 신호(SET_D)가 로우 레벨로 비활성화되어 초기화부(420)의 제2트랜지스터(422_1)는 턴오프되므로 제2래치 노드(Q_N)와 접지노드의 연결은 끊어지게 된다. 결국, T8구간에 제2래치 노드(Q_N)의 전압 레벨은 풀다운 전원 공급단(PDSPL_ND)의 전압에 의해 풀다운 전압(VSS) 레벨을 유지하고, 제1래치 노드(Q)의 전압 레벨은 풀업 전원 공급단(PUSPL_ND)의 전압에 의해 풀업 전압(VCC) 레벨을 유지한다.
도 13는 본 발명의 제8실시예에 따른 래치회로를 나타낸 도면이다.
도 13에 도시된 래치회로는 다수의 래치(103_1~103_N)를 포함한다는 점에서 도 11에 도시된 래치회로와 차이가 있다. 즉, 도 13에 도시된 래치회로는 N개의 래치(103_1~103_N), 전원 공급부(203), 지연부(301) 및 초기화부(430)를 포함할 수 있다. 이하에서는 상기의 차이점에 대해 중점적으로 설명한다.
전원 공급부(203) 및 지연부(301) 각각은 도 11와 함께 상술한 전원 공급부(203) 및 지연부(301) 각각과 구성 및 동작 원리가 유사하다.
N개의 래치(103_1~103_N) 각각은 하이 또는 로우 레벨의 데이터를 래치하고, 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)으로 공급되는 전원으로 동작한다. N개의 래치(103_1~103_N) 각각은 도 11와 함께 상술한 래치(103_1)와 구성 및 동작 원리가 유사하다.
초기화부(430)는 지연된 제1초기화 신호(RESET_D)에 응답해 다수의 래치(103_1~103_N)를 제1레벨로 초기화하고, 지연된 제2초기화 신호(SET_D)에 응답해 다수의 래치(103_1~103_N)를 제2레벨로 초기화한다. 도 13에서는 설명의 편의를 위해 초기화부(430)가 지연된 제1초기화 신호(RESET_D)의 활성화시에 N개의 래치(103_1~103_N)를 로우 레벨로 초기화하고, 지연된 제2초기화 신호(SET_D)의 활성화시에 N개의 래치(103_1~103_N)를 하이 레벨로 초기화하는 경우를 예시하였다. 구체적으로 초기화부(430)는 각각이 N개의 래치(103_1~103_N) 각각에 대응하는 N개의 제1트랜지스터(431_1~431_N) 및 각각이 N개의 래치(103_1~103_N) 각각에 대응하는 N개의 제2트랜지스터(432_1~432_N)를 포함하도록 설계될 수 있다. N개의 제1트랜지스터(431_1~431_N) 각각은 지연된 제1초기화 신호(RESET_D)의 활성화시에 턴온되고, 일단이 접지노드와 연결되고 타단은 N개의 래치(103_1~103_N) 중 자신에 대응하는 래치의 제1래치 노드(Q)와 연결된다. 그리고 N개의 제2트랜지스터(432_1~432_N) 각각은 지연된 제2초기화 신호(SET_D)의 활성화시에 턴온되고, 일단이 접지노드와 연결되고 타단은 N개의 래치(103_1~103_N) 중 자신에 대응하는 래치의 제2래치 노드(Q_N)와 연결된다.
도 13에 도시된 래치회로의 초기화 동작은 N개의 래치(103_1~103_N)를 일괄적으로 초기화한다는 점만 다를 뿐, 도 11에 도시된 래치회로의 초기화 동작과 유사하므로 자세한 설명은 생략한다.
지금까지 설명한 본 발명에 따른 래치회로를 다시 한번 정리하면 다음과 같다. 본 발명의 실시예에 따른 래치회로는, 제1레벨 또는 제2레벨의 데이터를 래치하고 있는 적어도 하나 이상의 래치를 일괄적으로 제1레벨로 초기화하는 경우에 우선 상기 적어도 하나 이상의 래치를 제1레벨과 제2레벨 사이의 레벨(예를 들어, 제1레벨과 제2레벨의 중간 레벨)로 프리차지(precharge)한 후에 상기 적어도 하나 이상의 래치를 제1레벨로 초기화한다. 즉, 본 발명의 실시예에 따른 래치회로는 상기 적어도 하나 이상의 래치를 단계적으로(제1레벨과 제2레벨 사이의 레벨에서 제1레벨로) 초기화한다. 따라서 본 발명의 실시예에 따르면, 적어도 하나 이상의 래치를 일괄적으로 제2레벨에서 제1레벨로 한번에 초기화하는 종래의 래치 회로보다 피크 커런트(peak current)를 줄일 수 있다.
도 14는 본 발명에 따른 래치회로를 포함하는 비휘발성 메모리 장치를 나타낸 도면이다.
도 14에 도시된 비휘발성 메모리 장치는 N개의 메모리 셀(610_1~610_N), N개의 페이지 버퍼(700_1~700_N), 전원 공급부(800), 지연부(900) 및 초기화부(950)를 포함할 수 있다.
N개의 메모리 셀(610_1~610_N)은 데이터를 저장한다.
N개의 페이지 버퍼(700_1~700_N) 각각은 N개의 메모리 셀(610_1~610_N) 중 자신에 대응하는 메모리 셀의 데이터를 억세스한다. N개의 페이지 버퍼(700_1~700_N)는 N개의 메모리 셀(610_1~610_N)에 데이터를 저장하는 프로그램 동작 및 N개의 메모리 셀(610_1~610_N)로부터 데이터를 독출하는 리드 동작을 수행한다. 한편, N개의 페이지 버퍼(700_1~700_N) 각각은 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)으로 공급되는 전원으로 동작하는 적어도 하나 이상의 래치(710_1~710_N)를 포함한다. 도 14에서는 설명의 편의를 위해 N개의 페이지 버퍼(700_1~700_N) 각각이 하나의 래치(710_1~710_N)를 포함하는 경우를 예시하였다.
전원 공급부(800)는 제1초기화 신호(RESET) 또는 제2초기화 신호(SET)의 활성화시에 풀업 전원 공급단(PUSPL_ND)과 풀다운 전원 공급단(PDSPL_ND)에 동일한 전원(예를 들어, 풀업 전원 레벨과 풀다운 전원 레벨 사이의 전원)을 공급한다. 전원 공급부(800)는 도 10과 함께 상술한 전원 공급부(202)와 구성 및 동작원리가 유사하다.
지연부(900)는 제1초기화 신호(RESET)와 제2초기화 신호(SET)를 지연시켜 지연된 제1초기화 신호(RESET_D)와 지연된 제2초기화 신호(SET_D)를 생성한다. 지연부(900)는 도 10과 함께 상술한 지연부(900)와 구성 및 동작원리가 유사하다.
초기화부(950)는 지연된 제1초기화 신호(RESET_D)에 응답해 N개의 페이지 버퍼(700_1~700_N)의 래치(710_1~710_N)를 제1레벨로 초기화하고, 지연된 제2초기화 신호(SET_D)에 응답해 N개의 페이지 버퍼(700_1~700_N)의 래치(710_1~710_N)를 제2레벨로 초기화한다. 도 14에서는 설명의 편의를 위해 초기화부(950)가 지연된 제1초기화 신호(RESET_D)의 활성화시에 N개의 래치(710_1~710_N)를 로우 레벨로 초기화하고, 지연된 제2초기화 신호(SET_D)에 응답해 N개의 래치(710_1~710_N)를 하이 레벨로 초기화하는 경우를 예시하였다. 초기화부(950)는 도 10과 함께 상술한 초기화부(430)와 구성 및 동작원리가 유사하다.
한편, 비휘발성 메모리 장치는 프로그램 동작 또는 리드 동작 중에 N개의 페이지 버퍼(700_1~700_N)의 N개의 래치(710_1~710_N)를 일괄적으로 제1레벨 또는 제2레벨로 초기화해야 하는 경우가 있다. N개의 래치(710_1~710_N)를 일괄적으로 초기화하는 동작은 도 10에 도시된 래치회로의 초기화 동작과 유사하다. 즉, 제1레벨 또는 제2레벨의 데이터를 래치하고 있는 N개의 래치(710_1~710_N)를 일괄적으로 제1레벨로 초기화하는 경우에, 우선 N개의 래치(710_1~710_N)를 제1레벨과 제2레벨 사이의 레벨(예를 들어, 제1레벨과 제2레벨의 중간 레벨)로 프리차지(precharge)한 후에 N개의 래치(710_1~710_N)를 제1레벨로 초기화한다. 즉, N개의 래치(710_1~710_N)를 단계적으로(제1레벨과 제2레벨 사이의 레벨에서 제1레벨로) 초기화한다. 따라서 본 발명의 실시예에 따르면, 다수의 래치를 제2레벨에서 제1레벨로 한번에 초기화하는 종래의 비휘발성 메모리 장치보다 피크 커런트(peak current)를 줄일 수 있다. 그로 인해, 과도한 피크 커런트로 인해 유발되는 파워 드롭(power drop)을 방지할 수 있다.
한편, 도 14에서는 두 개의 초기화 신호(RESET, SET)를 이용해 N개의 페이지 버퍼(700_1~700_N)의 N개의 래치(710_1~710_N)를 초기화하는 경우를 예시하였으나, 본 발명에 따른 비휘발성 메모리 장치는 한 개의 초기화 신호(RESET)를 이용해 N개의 래치(710_1~710_N)를 초기화하도록 설계될 수 있다. 이 경우에 비휘발성 메모리 장치는 도 14에 도시된 제2초기화 신호(SET) 및 지연된 제2초기화 신호(SET_D)가 생략된 구조로 설계될 수 있다.
도 14에서는 본 발명에 따른 래치회로가 비휘발성 메모리 장치에 적용된 것을 도시했다. 그러나, 이는 예시일 뿐이며, 본 발명에 따른 래치회로는 비휘발성 메모리 장치뿐만이 아니라, 여러 종류의 집적회로 칩에서 데이터를 래치하기 위해 사용될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100_1~100_N, 101_1~101_N, 102_1~102_N, 103_1~103_N: 래치
200, 201, 202, 203: 전원 공급부 300, 301: 지연부
400, 410, 411, 420, 430: 초기화부 610_1~610_N: 메모리 셀
700_1~700_N: 페이지 버퍼 710_1~710_N: 래치
800: 전원 공급부 900: 지연부
950: 초기화부

Claims (18)

  1. 풀업 전원 공급단과 풀다운 전원 공급단으로 공급되는 전원으로 동작하는 래치;
    초기화 신호를 지연시켜 지연된 초기화 신호를 생성하는 지연부;
    상기 초기화 신호에 응답해 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단에 동일한 전원을 공급하는 전원 공급부; 및
    상기 지연된 초기화 신호에 응답해 상기 래치를 제1레벨로 초기화하는 초기화부를 포함하고,
    상기 전원 공급부는 상기 초기화 신호의 활성화시에 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단을 연결하는 래치 회로.
  2. 제 1항에 있어서,
    상기 전원 공급부는
    상기 초기화 신호의 비활성화시에 풀업 전압을 상기 풀업 전원 공급단에 공급하고 풀다운 전압을 상기 풀다운 전원 공급단에 공급하는
    래치 회로.
  3. 제 2항에 있어서,
    상기 전원 공급부는
    상기 초기화 신호의 활성화시에 상기 풀업 전압과 상기 풀다운 전압의 중간 레벨의 전압을 상기 풀업 전원 공급단 및 상기 풀다운 전원 공급단에 공급하는
    래치 회로.
  4. 제 2항에 있어서,
    상기 전원 공급부는
    상기 초기화 신호의 활성화시에 상기 풀다운 전압을 상기 풀업 전원 공급단 및 상기 풀다운 전원 공급단에 공급하는
    래치 회로.
  5. 삭제
  6. 제 2항에 있어서,
    상기 풀다운 전원 공급단은 접지노드와 연결되고,
    상기 전원 공급부는
    상기 초기화 신호의 활성화시에 상기 풀업 전압을 상기 풀업 전원 공급단에 공급하지 않고, 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단을 연결하는
    래치 회로.
  7. 제 1항에 있어서,
    상기 지연된 초기화 신호는 상기 지연된 초기화 신호의 활성화 구간 중 상기 초기화 신호의 활성화 구간과 겹치는 구간을 가지는
    래치 회로.
  8. 풀업 전원 공급단과 풀다운 전원 공급단으로 공급되는 전원으로 동작하는 다수의 래치;
    초기화 신호를 지연시켜 지연된 초기화 신호를 생성하는 지연부;
    상기 초기화 신호에 응답해 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단에 동일한 전원을 공급하는 전원 공급부; 및
    상기 지연된 초기화 신호에 응답해 상기 다수의 래치를 제1레벨로 초기화하는 초기화부를 포함하고,
    상기 전원 공급부는 상기 초기화 신호의 활성화시에 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단을 연결하는 래치 회로.
  9. 풀업 전원 공급단과 풀다운 전원 공급단으로 공급되는 전원으로 동작하는 래치;
    제1초기화 신호와 제2초기화 신호를 지연시켜 지연된 제1초기화 신호와 지연된 제2초기화 신호를 생성하는 지연부;
    상기 제1초기화 신호 또는 상기 제2초기화 신호의 활성화시에 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단에 동일한 전원을 공급하는 전원 공급부;
    상기 지연된 제1초기화 신호에 응답해 상기 래치를 제1레벨로 초기화하는 제1초기화부; 및
    상기 지연된 제2초기화 신호에 응답해 상기 래치를 제2레벨로 초기화하는 제2초기화부를 포함하고,
    상기 전원 공급부는 상기 제1초기화 신호 또는 상기 제2초기화 신호의 활성화시에 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단을 연결하는 래치 회로.
  10. 제 9항에 있어서,
    상기 전원 공급부는
    상기 제1초기화 신호 및 상기 제2초기화 신호가 모두 비활성화되면 풀업 전압을 상기 풀업 전원 공급단에 공급하고 풀다운 전압을 상기 풀다운 전원 공급단에 공급하는
    래치 회로.
  11. 제 10항에 있어서,
    상기 전원 공급부는
    상기 제1초기화 신호 또는 상기 제2초기화 신호의 활성화시에 상기 풀업 전압 및 상기 풀다운 전압의 중간 레벨의 전압을 상기 풀업 전원 공급단 및 상기 풀다운 전원 공급단에 공급하는
    래치 회로.
  12. 제 10항에 있어서,
    상기 전원 공급부는
    상기 제1초기화 신호 또는 상기 제2초기화 신호의 활성화시에 상기 풀다운 전압을 상기 풀업 전원 공급단 및 상기 풀다운 전원 공급단에 공급하는
    래치 회로.
  13. 삭제
  14. 제 10항에 있어서,
    상기 풀다운 전원 공급단은 접지노드와 연결되고,
    상기 전원 공급부는
    상기 제1초기화 신호 또는 상기 제2초기화 신호의 활성화시에 상기 풀업 전압을 상기 풀업 전원 공급단에 공급하지 않고, 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단을 연결하는
    래치 회로.
  15. 제 9항에 있어서,
    상기 지연된 제1초기화 신호는 상기 지연된 제1초기화 신호의 활성화 구간 중 상기 제1초기화 신호의 활성화 구간과 겹치는 구간을 가지는
    상기 지연된 제2초기화 신호는 상기 지연된 제2초기화 신호의 활성화 구간 중 상기 제2초기화 신호의 활성화 구간과 겹치는 구간을 가지는
    래치 회로.
  16. 풀업 전원 공급단과 풀다운 전원 공급단으로 공급되는 전원으로 동작하는 다수의 래치;
    제1초기화 신호와 제2초기화 신호를 지연시켜 지연된 제1초기화 신호와 지연된 제2초기화 신호를 생성하는 지연부;
    상기 제1초기화 신호 또는 상기 제2초기화 신호의 활성화시에 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단에 동일한 전원을 공급하는 전원 공급부;
    상기 지연된 제1초기화 신호에 응답해 상기 다수의 래치를 제1레벨로 초기화하는 제1초기화부; 및
    상기 지연된 제2초기화 신호에 응답해 상기 다수의 래치를 제2레벨로 초기화하는 제2초기화부를 포함하고,
    상기 전원 공급부는 상기 제1초기화 신호 또는 상기 제2초기화 신호의 활성화시에 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단을 연결하는 래치 회로.
  17. 메모리 셀;
    상기 메모리 셀의 데이터를 억세스하고, 풀업 전원 공급단과 풀다운 전원 공급단으로 공급되는 전원으로 동작하는 적어도 하나 이상의 래치를 포함하는 페이지 버퍼;
    초기화 신호를 지연시켜 지연된 초기화 신호를 생성하는 지연부;
    상기 초기화 신호에 응답해 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단에 동일한 전원을 공급하는 전원 공급부; 및
    상기 지연된 초기화 신호에 응답해 상기 적어도 하나 이상의 래치를 제1레벨로 초기화하는 초기화부를 포함하고,
    상기 전원 공급부는 상기 초기화 신호의 활성화시에 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단을 연결하는 비휘발성 메모리 장치.
  18. 다수의 메모리 셀;
    각각이 상기 다수의 메모리 셀 중 자신에 대응하는 메모리 셀의 데이터를 억세스하고, 풀업 전원 공급단과 풀다운 전원 공급단으로 공급되는 전원으로 동작하는 적어도 하나 이상의 래치를 포함하는 다수의 페이지 버퍼;
    제1초기화 신호와 제2초기화 신호를 지연시켜 지연된 제1초기화 신호와 지연된 제2초기화 신호를 생성하는 지연부;
    상기 제1초기화 신호 또는 상기 제2초기화 신호의 활성화시에 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단에 동일한 전원을 공급하는 전원 공급부; 및
    상기 지연된 제1초기화 신호에 응답해 상기 적어도 하나 이상의 래치를 제1레벨로 초기화하고, 상기 지연된 제2초기화 신호에 응답해 상기 적어도 하나 이상의 래치를 제2레벨로 초기화하는 초기화부를 포함하고,
    상기 전원 공급부는 상기 제1초기화 신호 또는 상기 제2초기화 신호의 활성화시에 상기 풀업 전원 공급단과 상기 풀다운 전원 공급단을 연결하는 비휘발성 메모리 장치.
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