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QUERVERWEIS AUF VERWANDTE
ANMELDUNGEN
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Diese
Anmeldung beansprucht das Prioritätsrecht der am 28. Dezember
2006 eingereichten
koreanischen
Patentanmeldung Nr. 2006-136356 , deren Inhalt durch Nennung
als hierin aufgenommen betrachtet wird.
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HINTERGRUND DER ERFINDUNG
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Die
vorliegende Erfindung betrifft ein nicht-flüchtiges Speicherbauelement
und ein Verfahren zum Programmieren einer MLC-Speicherzelle. Insbesondere
betrifft die vorliegende Erfindung betrifft einen Seitenpuffer zum
effizienten Programmieren eines höchstwertigen Bits in
einer MLC-Speicherzelle.
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Die
Nachfrage nach nicht-flüchtigen Speicherbauelementen, die
Daten elektrisch programmieren/löschen und kein periodisches
Auffrischen der Daten benötigen, ist in jüngster
Zeit angestiegen; außerdem wurden aktiv Studien über
Zellen angestellt, die mehr als ein Bit speichern, um den Integrationsgrad
von nicht-flüchtigen Speicherbauelementen zu steigern.
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Im
Folgenden wird ein nicht-flüchtiges Speicherbauelement,
das eine Zelle zum Speichern von Daten mit mehreren Bits aufweist,
als MLC-Speicherbauelement (engl. „multi level cell", dt. „Zelle
mit mehreren Niveaus") bezeichnet.
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Beispielsweise
kann bei einem nicht-flüchtigen Speicherbauelement mit
einer MLC-Speicherzelle zum Speichern von 2 Bits eine Zelle eine
der vier möglichen Datenkombinationen 11, 10, 01 und 00
speichern. Infolgedessen kann angesichts der verbesserten Logik
der Integrationsgrad des nicht-flüchtigen Speicherbauelements
erhöht werden.
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Eine
Programmieroperation an Zellen in dem nicht-flüchtigen
MLC-Speicherbauelement umfasst, anders als bei einem nicht-flüchtigen
SLC-Speicherbauelement mit einer SLC-Speicherzelle (engl. „single
level cell", dt. „Zelle mit einem Niveau") zum Speichern
von einem Bit, eine Operation zum Programmieren einer Zelle in Schritten.
Außerdem kann das nicht-flüchtige MLC-Speicherbauelement
durch die obige Operation Daten mit mehreren Zuständen
speichern.
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Wenn
eine Programmieroperation an spezifischen Zellen in einer Seite
durchgeführt wird, wird in diesem Fall ein Teil der Zellen
in dem nicht-flüchtigen MLC-Speicherbauelement erstmalig
programmiert.
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Andere
Zellen wurden bereits in einem vorherigen Schritt programmiert.
Hierbei kann beim erneuten Durchführen einer Programmieroperation
an bereits zuvor programmierten Zellen das Phänomen auftreten, dass
die Schwellenspannungen der Zellen nicht ansteigen, solange keine
Programmierspannung über einem gegebenen Wert an die Zellen
angelegt wird. Infolgedessen ist die zum Programmieren der bereits
zuvor programmierten Zellen benötigte Zeit höher
als die zum erstmaligen Programmieren benötigte Zeit, so
dass ein die Programmierung störendes Phänomen
auftreten kann.
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KURZDARSTELLUNG DER ERFINDUNG
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Ein
Merkmal der vorliegenden Erfindung besteht darin, dass sie ein nicht-flüchtiges
Speicherbauelement mit einem Seitenpuffer schafft, welcher während
der MSB-Operation (Programmierung des höchstwertigen Bits)
eine höhere Spannung anlegt als bei einer vorherigen LSB-Programmieroperation
(Programmierung des niedrigstwertigen Bits) und an eine Bitleitung,
die einer Zellengruppe entspricht, deren höchstwertiges
Bit programmiert wird, deren niedrigstwertiges Bit aber nicht programmiert
ist, eine über einem niedrigen Pegel liegende Spannung
anlegt.
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Ein
Merkmal der vorliegenden Erfindung besteht darin, dass sie ein Verfahren
zum Programmieren einer MLC-Speicherzelle in einem nicht-flüchtigen
Speicherbauelement schafft, welches, wenn eine Programmieroperation
an einem höchstwertigen Bit durchgeführt wird,
eine Spannung anlegt, die höher als eine Spannung bei einer
Programmieroperation an einem niedrigstwertigen Bit ist, und an
eine Bitleitung, die einer Zellengruppe entspricht, deren höchstwertiges
Bit programmiert wird, ohne ein niedrigstwertiges Bit zu programmieren,
eine über einem niedrigen Pegel liegende Spannung anlegt.
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Ein
nicht-flüchtiges Speicherbauelement gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung weist einen
Seitenpuffer mit einer Bitleitungs-Auswahlschaltung, einem ersten
Register, einem zweiten Register, einer Datenvergleicherschaltung,
einem ersten Bitleitungs-Spannungsregler und einem zweiten Bitleitungs-Spannungsregler
auf. Die Bitleitungs-Auswahlschaltung koppelt selektiv eine bestimmte
Bitleitung an einen Abtastknoten. Das erste Register und das zweite
Register speichern gegebene Daten. Die Datenvergleicherschaltung,
vergleicht das Datum, das im ersten Register gespeichert ist, mit
dem Datum, das im zweiten Register gespeichert ist, und übermittelt
das Ergebnis des Vergleichs an den Abtastknoten. Der erste Bitleitungs-Spannungsregler
legt in Übereinstimmung mit einem Spannungspegel des Datums,
das in dem ersten Register gespeichert ist, eine Spannung mit niedrigem
Pegel an die Bitleitung an. Der zweite Bitleitungs-Spannungsregler
legt in Übereinstimmung mit dem Datum, das in dem zweiten
Register gespeichert ist, eine gewählte erste Spannung
mit hohem Pegel an die Bitleitung an.
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Ein
Verfahren zum Programmieren einer MLC-Speicherzelle in einem nicht-flüchtigen
Speicherbauelement gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung umfasst Folgendes: Programmieren und
Verifizieren eines LSB-Datums in einer bestimmten Zelle, Übermitteln
eines Datums, das als MSB in der Zelle programmiert werden soll,
an ein erstes Register eines Seitenpuffers, Lesen eines Datums,
das in Übereinstimmung mit einer LSB-Programmierung in
der Zelle gespeichert ist, und Speichern des gelesenen Datums in
einem zweiten Register des Seitenpuffers, Zurücksetzen
des Datums, das im zweiten Register gespeichert ist, in Übereinstimmung
mit dem Datum, das im ersten Register gespeichert ist, wodurch eine
Zelle spezifiziert wird, bei der ein LSB und ein MSB programmiert
werden sollen, Vergleichen des zurückgesetzten Datums mit
dem Datum, das im ersten Register gespeichert ist, wodurch eine
Zelle spezifiziert wird, bei der nur ein MSB programmiert werden
soll, Vorladen einer Bitleitung, die sich auf die Zelle bezieht,
bei der MSB und LSB programmiert werden sollen, auf eine Spannung
mit niedrigem Pegel, Vorladen einer Bitleitung, die sich auf die
Zelle bezieht, bei der nur das MSB programmiert werden soll, auf
eine Spannung mit gewähltem hohem Pegel und Durchführen
einer ISPP-Programmieroperation, wobei eine anfängliche
Spannung um einen bestimmten Pegel höher als bei einer
LSB-Programmieroperation ist.
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Ein
Verfahren zum Programmieren einer MLC-Speicherzelle in einem nicht-flüchtigen
Speicherbauelement gemäß einem weiteren Ausführungsbeispiel
der vorliegenden Erfindung umfasst Folgendes: Spezifizieren einer
ersten Zellengruppe, die eine Zelle aufweist, deren LSB programmiert
ist und deren MSB programmiert wird, und einer zweiten Zellengruppe,
die eine Zelle aufweist, deren LSB nicht programmiert ist und deren MSB
programmiert wird, Vorladen einer Bitleitung, die an die erste Zellengruppe
gekoppelt ist, auf eine Spannung mit niedrigem Pegel, Vorladen einer
Bitleitung, die an die zweite Zellengruppe gekoppelt ist, auf eine Spannung
mit gewähltem hohem Pegel und Durchführen einer
ISPP-Programmieroperation, wobei eine anfängliche Spannung
um ca. 3 V bis 4 V höher als bei einer LSB-Programmieroperation
ist.
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Ein
nicht-flüchtiges Speicherbauelement der vorliegenden Erfindung
kann eine Programmierzeit beim Programmieren eines höchstwertigen
Bits reduzieren. D. h., falls das nicht-flüchtige Speicherbauelement
eine erste Zelle aufweist, deren höchstwertiges Bit programmiert
wird, ohne ein niedrigstwertiges Bit zu programmieren, sowie eine
zweite Zelle, deren höchstwertiges Bit und niedrigstwertiges
Bit programmiert werden, so wird das niedrigstwertige Bit im Voraus
programmiert, bevor das höchstwertige Bit in der zweiten
Zelle programmiert wird. Dementsprechend hat das nicht-flüchtige
Speicherbauelement ein Problem damit, dass eine Schwellenspannung,
die der zweiten Zelle entspricht, während der Programmierung
der zweiten Zelle langsam ansteigt.
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Um
das genannte Problem zu lösen, weist eine anfängliche
Programmierspannung, die an eine Zelle angelegt wird, wenn eine
ISPP-Programmierspannung angelegt wird, einen höheren Wert
als im allgemeinen Fall auf. Da ferner an einer Zelle, bei der ein
höchstwertiges Bit programmiert wird, ohne ein niedrigstwertiges Bit
zu programmieren, eine Überprogrammierung auftreten kann,
hebt die nicht-flüchtige Speichereinrichtung den Pegel
einer Bitleitung durch einen zweiten Spannungsregler an, um das
genannte Problem der Überprogrammierung zu lösen.
Infolgedessen kann eine Programmieroperation stabil und schnell
durchgeführt werden.
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Im
Experiment konnte die Programmierzeit bei der ISPP-Programmieroperation
im Vergleich zum allgemeinen Falle um ca. acht Impulse reduziert
werden.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1A bis 1C sind
Ansichten, die schrittweise einen Vorgang des Programmierens einer
Zelle in einem nicht-flüchtigen Speicherbauelement gemäß einer
Ausführungsform der vorliegenden Erfindung veranschaulichen,
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2 ist
eine Ansicht, die die Schaltungsanordnung eines nicht-flüchtigen
Speicherbauelements gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung veranschaulicht,
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3 ist
ein Impulsdiagramm, das eine Operation des Initialisierens jedes
der im Seitenpuffer vorhandenen Register gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht,
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4 ist
ein Impulsdiagramm, das die LSB-Programmieroperation gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht,
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5 ist
ein Impulsdiagramm, das eine Wellenform im Zusammenhang mit der
MSB-Programmieroperation gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung veranschaulicht,
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6A ist
eine Ansicht, die Spannungszustände gegebener Zellen bei
der MSB-Programmierung einer üblichen MLC-Programmieroperation
veranschaulicht, und
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6B ist
eine Ansicht, die Spannungszustände bestimmter Zellen bei
der MSB-Programmierung der MLC-Programmieroperation gemäß einem
Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht.
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BESCHREIBUNG SPEZIFISCHER
AUSFÜHRUNGSFORMEN
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Nachstehend
werden die Ausführungsformen der vorliegenden Erfindung
anhand der beigefügten Zeichnungen näher erläutert.
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Es
wird auf 1A Bezug genommen, welche Schwellenspannungsverteilungen
der einzelnen Zellen gemäß einer Ausführungsform
der vorliegenden Erfindung zeigt. Außerdem sind Daten angegeben,
die in Zellen entsprechend den einzelnen Schwellenspannungsverteilungen
gespeichert werden sollen.
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Die
Zelle wird durch eine Löschoperation initialisiert, und
dieser Zustand entspricht einer ersten Zellengruppe S1 mit der niedrigsten
Schwellenspannungsverteilung. In der ersten Zellengruppe S1 ist
ein niedrigstwertiges Bit (LSB, engl. „least significant
bit") 1, und ein höchstwertiges Bit (MSB, engl. „most
significant bit") ist 1. In einer zweiten Zellengruppe S2 mit der
zweitniedrigsten Schwellenspannungsverteilung ist ein LSB 1, und
ein MSB ist 0. In einer dritten Zellengruppe S3 mit der zweithöchsten
Schwellenspannungsverteilung ist ein LSB 0, und ein MSB ist 1. In
einer vierten Zellengruppe S4 mit der höchsten Schwellenspannungsverteilung
ist ein LSB 0, und ein MSB ist 0.
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In 1B wird
ein Schritt S5 zum Programmieren der dritten Zellengruppe S3 durch
eine LSB-Programmierung gezeigt. Die LSB-Programmierung programmiert
hier ein LSB von Zellen in der ersten Zellengruppe S1 auf 0. In
diesem Falle behalten nicht programmierte Zellen in der ersten Zellengruppe
S1 ihre Verteilungen bei.
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In 1C werden
ein Schritt S6 zum Programmieren der zweiten Zellengruppe S2 und
ein Schritt S7 zum Programmieren der vierten Zellengruppe S4 gezeigt.
Der Schritt S6 programmiert hier ein MSB von Zellen in der ersten
Zellengruppe S1 auf 0. In diesem Falle behalten nicht in die zweite
Zellengruppe S2 programmierte Zellen ihre Verteilungen bei.
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Außerdem
programmiert der Schritt S7 ein MSB von Zellen in der dritten Zellengruppe
S3 (die Zelle wurde dadurch in die Gruppe S3 versetzt, dass ihre
Schwellenspannung durch die obige LSB-Programmierung angehoben wurde)
auf 0. Nicht programmierte Zellen in der dritten Zellengruppe S3
behalten hier ihre Verteilungen bei.
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In
diesem Falle weisen die Zellenspannungen der ersten Zellengruppe
S1 und der dritten Zellengruppe S3 in Bezug auf die MSB-Programmierung
unterschiedliche Beträge auf. Wenn die Zellengruppen S1
und S3 durch Anlegen derselben Programmierspannung programmiert
werden, tritt demzufolge das Phänomen auf, dass die Schwellenspannung
einer entsprechenden Zelle nicht ansteigt, solange keine Programmierspannung über
einem gegebenen Wert an die bereits zuvor programmierten Zellen
angelegt wird. Infolgedessen ist die zum Programmieren der bereits
zuvor programmierten Zelle benötigte Zeit höher
als die zum erstmaligen Programmieren der Zelle benötigte
Zeit, so dass ein die Programmierung störendes Phänomen
auftreten kann.
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Es
wird auf 2 Bezug genommen. Das nicht-flüchtige
Speicherbauelement der vorliegenden Ausführungsform weist
ein Speicherzellenarray, in dem Daten gespeichert werden, und einen
Seitenpuffer auf.
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Der
Seitenpuffer weist eine Bitleitungs-Auswahlschaltung 100,
ein erstes Register 110, ein zweites Register 120,
eine Datenvergleicherschaltung 130, eine Dateneingabeschaltung 150,
einen ersten Bitleitungs-Spannungsregler 160 und einen
zweiten Bitleitungs-Spannungsregler 170 auf. Die Auswahlschaltung 100 dient
dazu, selektiv eine Bitleitung BLe oder BLo an einen Abtastknoten
SO zu koppeln. Das erste Register 110 und ein zweites Register 120 dienen
dazu, bestimmte Daten zu speichern. Die Datenvergleicherschaltung 130 dient
zum Vergleichen eines Datums, das im ersten Register 110 gespeichert
ist, mit einem Datum, das im zweiten Register 120 gespeichert
ist, und zum anschließenden Übermitteln des Ergebnisses
des Vergleiches an den Abtastknoten SO. Der erste Bitleitungs-Spannungsregler 160 dient
dazu, in Übereinstimmung mit dem Spannungspegel des in
dem ersten Register 110 gespeicherten Datums eine Spannung
mit niedrigem Pegel an die Bitleitung anzulegen. Der zweite Bitleitungs-Spannungsregler 170 dient
dazu, in Übereinstimmung mit dem Spannungspegel des in
dem zweiten Register 120 gespeicherten Datums eine Spannung
mit hohem Pegel an die Bitleitung anzulegen.
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Die
Bitleitungs-Auswahlschaltung 100 weist mehrere NMOS-Transistoren
N102 bis N108 auf.
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Der
NMOS-Transistor N102 ist zwischen eine gerade (engl. „even")
Bitleitung BLe und eine Vorspannung VIRPWR gekoppelt und wird in
Reaktion auf ein gerades Entladesignal DISCHE eingeschaltet. Wenn
der NMOS-Transistor N102 eingeschaltet ist, wird die Vorspannung
VIRPWR an die gerade Bitleitung BLe angelegt.
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Der
NMOS-Transistor N104 ist zwischen eine ungerade (engl. „odd")
Bitleitung BLo und die Vorspannung VIRPWR gekoppelt und wird in
Reaktion auf ein ungerades Entladesignal DISCHO eingeschaltet. Wenn der
NMOS-Transistor N104 eingeschaltet ist, wird die Vorspannung VIRPWR
an die ungerade Bitleitung BLo angelegt.
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Der
NMOS-Transistor N106 ist zwischen die gerade Bitleitung BLe und
den Abtastknoten SO gekoppelt und wird in Reaktion auf ein gerades
Bitleitungs-Auswahlsignal BSLe eingeschaltet. Wenn der NMOS-Transistor
N106 eingeschaltet ist, wird die gerade Bitleitung BLe an den Abtastknoten
SO gekoppelt.
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Der
NMOS-Transistor N108 ist zwischen die ungerade Bitleitung BLo und
den Abtastknoten SO gekoppelt und wird in Reaktion auf ein ungerades
Auswahlsignal BSLo eingeschaltet. Wenn der NMOS-Transistor N108
eingeschaltet ist, wird die ungerade Bitleitung BLo an den Abtastknoten
SO gekoppelt.
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Das
erste Register 110 weist einen Zwischenspeicher 112 mit
zwei Invertern IV114 und IV116, einen NMOS-Transistor N114, der
an einen ersten Knoten QA des Zwischenspeichers 112 gekoppelt
ist, einen NMOS-Transistor N112, der an einen zweiten Knoten QAb
des Zwischenspeichers 112 gekoppelt ist, und einen Inverter
N112 auf. Außerdem weist das erste Register 110 einen
NMOS-Transistor N116 auf, der zwischen einen Kopplungsknoten N1
der NMOS-Transistoren N112 und N114 und Erde gekoppelt ist.
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Der
NMOS-Transistor N112 ist zwischen den zweiten Knoten QAb und den
Kopplungsknoten N1 gekoppelt und wird in Reaktion auf ein MSB-Lesesignal
MREAD eingeschaltet.
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Der
NMOS-Transistor N114 ist zwischen den ersten Knoten QA und den Kopplungsknoten
N1 gekoppelt und wird in Reaktion auf ein MSB-Setzsignal MSET eingeschaltet.
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Der
NMOS-Transistor N116 ist zwischen den Kopplungsknoten N1 und Erde
gekoppelt und wird in Übereinstimmung mit dem Spannungspegel
des Abtastknotens SO eingeschaltet, wodurch der Kopplungsknoten
N1 auf Erdpotential gelegt wird.
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Das
zweite Register 120 weist einen Zwischenspeicher 122 mit
zwei Invertern IV124 und IV126, einen NMOS-Transistor N124, der
an einen ersten Knoten QB des Zwischenspeichers 112 gekoppelt
ist, einen NMOS-Transistor N122, der an einen zweiten Knoten QBb
des Zwischenspeichers 122 gekoppelt ist, und einen Inverter
IV122 auf. Außerdem weist das zweite Register 120 einen
NMOS-Transistor N126 auf, der zwischen einen Kopplungsknoten N2
der NMOS-Transistoren N122 und N124 und Erde gekoppelt ist.
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Der
NMOS-Transistor N122 ist zwischen den zweiten Knoten QBb und den
Kopplungsknoten N2 gekoppelt und wird in Reaktion auf ein LSB-Rücksetzsignal
LRST eingeschaltet.
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Der
NMOS-Transistor 124 ist zwischen den ersten Knoten QB und
den Kopplungsknoten N2 gekoppelt und wird in Reaktion auf ein LSB-Setzsignal
LSET eingeschaltet.
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Der
NMOS-Transistor N126 ist zwischen den Kopplungsknoten N2 und Erde
gekoppelt und wird in Übereinstimmung mit dem Spannungspegel
des Abtastknotens SO eingeschaltet, wodurch der Kopplungsknoten
N2 auf Erdpotential gelegt wird.
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Die
Datenvergleicherschaltung 130 reagiert auf ein MSB-Programmiersignal
MPG, indem sie an den Abtastknoten SO ein logisches Produkt aus
dem Datum, das im ersten Register 110 gespeichert ist,
und dem Datum, das im zweiten Register 120 gespeichert
ist, liefert.
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Die
Datenvergleicherschaltung 130 weist eine erste Vergleicherschaltung 132 und
eine zweite Vergleicherschaltung 134 auf.
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Die
erste Vergleicherschaltung 132 weist NMOS-Transistoren
N132 und 136 auf. Die NMOS-Transistoren N132 und N136 sind in Reihe
zwischen den Abtastknoten SO und einen Knoten N3 gekoppelt. Der NMOS-Transistor
N132 wird in Reaktion auf das MSB-Programmiersignal MPG eingeschaltet,
und der NMOS-Transistor N136 wird in Reaktion auf eine Spannung
eines Knotens N4 eingeschaltet. Infolgedessen wird der Abtastknoten
SO von den NMOS-Transistoren N132 und N136 an den Knoten N3 gekoppelt
oder von dem Knoten N3 getrennt.
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Die
zweite Vergleicherschaltung 134 weist NMOS-Transistoren
N134 und N138 auf.
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Die
NMOS-Transistoren N134 und N138 sind in Reihe zwischen den Abtastknoten
SO und den Knoten N4 gekoppelt.
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Der
NMOS-Transistor N134 wird in Reaktion auf das MSB-Programmiersignal
MPG eingeschaltet, und der NMOS-Transistor N138 wird in Reaktion
auf eine Spannung eines Knotens N3 eingeschaltet. Infolgedessen
wird der Abtastknoten SO von den NMOS-Transistoren N134 und N138
an den Knoten N4 gekoppelt oder von dem Knoten N4 getrennt.
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Wenn
die Datenvergleicherschaltung
130 arbeitet, wird eine bestimmte
Zeit lang ein Vorladetransistor P140 eingeschaltet, wodurch der
Abtastknoten SO auf einen hohen Pegel vorgeladen wird. In diesem
Zustand wird das MSB-Programmiersignal MPG bereitgestellt. In diesem
Falle variiert der Spannungspegel des Abtastknotens SO in Abhängigkeit
vom Spannungspegel der Knoten N3 und N4, wie in der nachstehenden
Tabelle gezeigt.
| Operation
der Vergleicherschaltung | Spannung
am Knoten N3 | Spannung
am Knoten N4 | Spannung
am Abtastknoten SO |
| N136
und N138 eingeschaltet | hoch | hoch | hoch |
| N138
eingeschaltet | hoch | niedrig | niedrig |
| N136
eingeschaltet | niedrig | hoch | niedrig |
| N136
und N138 ausgeschaltet | niedrig | niedrig | behält
Vorladepegel bei |
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Wie
in der vorstehenden Tabelle gezeigt ist, sind die EIN/AUS-Zustände
der NMOS-Transistoren N136 und N138 in Übereinstimmung
mit den Spannungspegeln der Knoten N3 und N4 festgelegt. Somit ist
festgelegt, ob sich die Spannung des Knotens N3 und/oder die Spannung
des Knotens N4 auf den Abtastknoten SO auswirkt.
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Wenn
jedoch die Knoten N3 und N4 einen niedrigen Pegel aufweisen, sind
die NMOS-Transistoren N136 und N138 ausgeschaltet, so dass die Übermittlung
des logischen Produktdatums gestoppt ist. In diesem Falle hängt
die Spannung des Abtastknotens SO von einem Vorladepegel ab.
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Die
Dateneingabeschaltung 150 weist NMOS-Transistoren N152
und N154 auf.
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Der
NMOS-Transistor N152 ist zwischen den zweiten Knoten QAb und einen
Eingabe-/Ausgabeanschluss YA gekoppelt und wird in Reaktion auf
ein Dateneingabesignal DI eingeschaltet. Wenn hier der NMOS-Transistor
N152 eingeschaltet ist, werden dem zweiten Knoten QAb des ersten
Registers 110 Daten des Eingabe-/Ausgabeanschlusses YA
bereitgestellt.
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Der
NMOS-Transistor N154 ist zwischen den ersten Knoten QA und den Eingabe-/Ausgabeanschluss YA
gekoppelt und wird in Reaktion auf ein inverses Dateneingabesignal
nDI eingeschaltet. Wenn der NMOS-Transistor N154 eingeschaltet ist,
werden die Daten des Eingabe-/Ausgabeanschlusses YA an den ersten
Knoten QA übermittelt. Falls das Dateneingabesignal DI
mit hohem Pegel eingegeben wird, während der Eingabe-/Ausgabeanschluss
YA an Erdpotential gekoppelt ist, wird dementsprechend der NMOS-Transistor N152
eingeschaltet, so dass der zweite Knoten QAb einen niedrigen Pegel
annimmt. Falls umgekehrt das Dateneingabesignal nDI mit hohem Pegel
eingegeben wird, wird der NMOS-Transistor N154 eingeschaltet, so dass
der erste Knoten QA einen niedrigen Pegel annimmt. Infolgedessen
werden Daten durch den Eingabe-/Ausgabeanschluss YA eingegeben.
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Andererseits
ist der erste Bitleitungs-Spannungsregler 160 an den zweiten
Knoten QAb des ersten Registers 110 und den Abtastknoten
SO gekoppelt. Außerdem weist der erste Bitleitungs-Spannungsregler 160 Folgendes
auf: einen NMOS-Transistor N164, der auf das im ersten Register 110 gespeicherte
Datum mit Bereitstellen des Erdpotentials an den Abtastknoten SO
reagiert, und einen NMOS-Transistor N162, der zwischen den NMOS-Transistor
N164 und den Abtastknoten SO gekoppelt ist und auf ein erstes Bitleitungs-Spannungssteuersignal
MREG mit Bereitstellen des Erdpotentials an den Abtastknoten SO
reagiert.
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Der
zweite Bitleitungs-Spannungsregler 170 ist an den zweiten
Knoten QBb des zweiten Registers 120 und den Abtastknoten
SO gekoppelt.
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Außerdem
weist der zweite Bitleitungs-Spannungsregler 170 Folgendes
auf: einen NMOS-Transistor N174, der auf das im zweiten Register 120 gespeicherte
Datum mit Bereitstellen einer Versorgungsspannung Vcc an den Abtastknoten
SO reagiert, und einen NMOS-Transistor N172, der zwischen den NMOS-Transistor N174
und den Abtastknoten SO gekoppelt ist und auf ein zweites Bitleitungs-Spannungssteuersignal
LREG mit Bereitstellen der Versorgungsspannung Vcc an den Abtastknoten
SO reagiert.
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Der
bei der LSB-Programmieroperation an den Abtastknoten SO angelegte
Spannungspegel unterscheidet sich von einer bei der MSB-Programmieroperation
an den Abtastknoten SO angelegten Spannung. Insbesondere wird bei
der LSB-Programmieroperation Erdpotential an den Abtastknoten SO
angelegt, und eine Spannung mit hohem Pegel wird an den Abtastknoten
SO angelegt. Dies wird nachstehend anhand der beigefügten
Zeichnungen im Einzelnen erläutert.
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Der
Spannungspegel des ersten Bitleitungs-Spannungssteuersignals MREG
ist niedriger als der des zweiten Bitleitungs-Spannungssteuersignals
LREG. Es ist wünschenswert, dass das zweite Bitleitungs-Steuersignal
LREG um ca. 1,5 V bis 2,0 V höher als das erste Bitleitungs-Spannungssteuersignal
MREG ist.
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Außerdem
ist wünschenswert, dass das erste Bitleitungs-Spannungssteuersignal
MREG einen Spannungspegel aufweist, der höher als eine
Schwellenspannung ist, wenn der NMOS-Transistor N162 eingeschaltet
ist. Das zweite Bitleitungs-Spannungssteuersignal LREG weist einen
Spannungspegel auf, der höher als eine Schwellenspannung
des NMOS-Transistors N172 ist, wenn das LSB programmiert ist, und
weist einen Spannungspegel auf, der höher als die Summe
der Schwellenspannung des NMOS-Transistors N172 und des gewählten
hohen Spannungspegels ist, wenn das MSB programmiert ist. Der gewählte
hohe Spannungspegel beträgt hier ca. 1,5 V bis 2,0 V.
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Andererseits
sind zwischen die Knoten N3 bzw. N4 und den Abtastknoten SO NMOS-Transistoren N142
und N144 zur Datenübermittlung gekoppelt.
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Der
NMOS-Transistor N142 ist zwischen den Abtastknoten SO und den Knoten
N3 gekoppelt und wird in Reaktion auf ein Datenübermittlungssignal
DTRN eingeschaltet. Dementsprechend wird das Datum des Knotens N3
an den Abtastknoten SO übermittelt, wenn der NMOS-Transistor
N142 eingeschaltet ist.
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Der
NMOS-Transistor N144 ist zwischen den Abtastknoten SO und den Knoten
N4 gekoppelt und wird in Reaktion auf ein LSB-Programmiersignal
LPG eingeschaltet. Dementsprechend wird das Datum des Knotens N4
an den Abtastknoten SO übermittelt, wenn der NMOS-Transistor
N144 eingeschaltet ist.
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Außerdem
wird der PMOS-Transistor P140, der zwischen eine Versorgungsspannung
VDD und den Abtastknoten SO gekoppelt ist, in Reaktion auf das Vorladesignal
PRE_N mit niedrigem Pegel eingeschaltet. In diesem Fall wird die
Versorgungsspannung VDD an den Abtastknoten SO angelegt, wenn der
PMOS-Transistor P140 eingeschaltet ist, so dass der Abtastknoten
SO bis auf einen Pegel der Versorgungsspannung VDD vorgeladen wird.
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3 ist
ein Impulsdiagramm, das eine Operation des Initialisierens jedes
der im Seitenpuffer vorhandenen Register gemäß einer
Ausführungsform der vorliegenden Erfindung veranschaulicht.
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Wenn
dem PMOS-Transistor P140 eine gegebene Zeit lang das Vorladesignal
PRE_N mit niedrigem Pegel bereitgestellt wird, wird der PMOS-Transistor
P140 eingeschaltet, so dass die Versorgungsspannung VDD an den Abtastknoten
SO angelegt wird. Dementsprechend liegt der Abtastknoten SO auf
hohem (H) Spannungspegel, da er auf den Pegel der Versorgungsspannung
vorgeladen wird. Der NMOS-Transistor N116 im ersten Register 110 wird
in Reaktion auf die Spannung des Abtastknotens SO eingeschaltet.
In diesem Falle wird dem NMOS-Transistor N112 das MSB-Lesesignal
MREAD mit hohem (H) Pegel bereitgestellt, so dass der NMOS-Transistor
N112 eingeschaltet wird. Infolgedessen wird das Erdpotential Vss
an den zweiten Knoten QAb gekoppelt, so dass das Erdpotential Vss
an den zweiten Knoten QAb angelegt wird. Dementsprechend wird die
Spannung des zweiten Knotens QAb auf einen niedrigen (L) Pegel initialisiert,
und die Spannung des ersten Knotens QA wird auf einen hohen (H)
Pegel initialisiert.
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Ferner
wird der NMOS-Transistor N126 im zweiten Register 120 in
Reaktion auf die Spannung des Abtastknotens SO eingeschaltet. In
diesem Falle wird dem NMOS-Transistor N124 das LSB-Setzsignal LSET mit
hohem (H) Pegel bereitgestellt, so dass der NMOS-Transistor N124
eingeschaltet wird. Infolgedessen wird das Erdpotential Vss an den
ersten Knoten QB gekoppelt, so dass das Erdpotential Vss an den
ersten Knoten QB angelegt wird. Dementsprechend wird die Spannung
des ersten Knotens QB auf einen niedrigen (L) Pegel initialisiert.
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Die
vorstehende Initialisieroperation wird normalerweise benutzt, bevor
anschließend die LSB-Programmieroperation und MSB-Programmieroperation
durchgeführt werden, um jeden der Seitenpuffer zu initialisieren.
Kurz gesagt: Der erste Knoten QA des ersten Registers 110 wird
auf einen hohen Pegel initialisiert, und der erste Knoten QB des
zweiten Registers 120 wird auf einen niedrigen Pegel initialisiert.
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Es
wird auf den Impulsplan der LSB-Programmierung in 4 Bezug
genommen. Während einer Dateneingabezeit stellt die Dateneingabeschaltung 150 vor
einer Programmieroperation ein Datum bereit, das in eine bestimmte
Zelle eingegeben werden soll, und dann wird das bereitgestellte
Datum durch das erste Register 110 an das zweite Register 120 übermittelt.
-
Insbesondere
wird in dem Falle, dass das eingegebene Datum „1 (gelöschte
Zelle)" lautet, ein Datum mit hohem Pegel durch die Dateneingabeschaltung 150 an
den ersten Knoten QA des ersten Registers 110 übermittelt.
Anschließend, wenn das Datenübermittlungssignal
DTRN mit hohem Pegel an den Transistor N142 zur Datenübermittlung übermittelt
wird, wird das an den ersten Knoten QA übermittelte Datum
durch den Zwischenspeicher und den Inverter IV112 dem Abtastknoten
SO bereitgestellt, und der NMOS-Transistor N126 des zweiten Registers 120 wird
von einem Datum mit hohem Pegel eingeschaltet. In diesem Falle wird
das LSB-Rücksetzsignal LRST mit hohem Pegel an den NMOS-Transistor
N122 des zweiten Registers 120 übermittelt, so
dass der NMOS-Transistor N122 eingeschaltet wird. Daher wird an
den zweiten Knoten QBb das Erdpotential angelegt, und dem ersten
Knoten QB wird das Datum mit hohem Pegel bereitgestellt.
-
Wenn
andererseits das eingegebene Datum „0 (programmierte Zelle)"
lautet, wird ein Datum mit niedrigem Pegel durch die Dateneingabeschaltung 150 an
den ersten Knoten QA des ersten Registers 110 übermittelt.
Anschließend, wenn das Datenübermittlungssignal
DTRN mit hohem Pegel an den Transistor N142 zur Datenübermittlung übermittelt
wird, wird das an den ersten Knoten QA übermittelte Datum
durch den Zwischenspeicher und den Inverter IV112 dem Abtastknoten
SO bereitgestellt, und der NMOS-Transistor N126 des zweiten Registers 120 wird
von dem Datum mit niedrigem Pegel ausgeschaltet. In diesem Falle
wird das LSB-Rücksetzsignal LRST mit hohem Pegel an den
NMOS-Transistor N122 des zweiten Registers 120 übermittelt,
so dass der NMOS-Transistor N122 eingeschaltet wird. Da jedoch der
NMOS-Transistor N126 ausgeschaltet ist, wird das ursprünglich
im zweiten Register 120 gespeicherte Datum vollständig
beibehalten. Dementsprechend behält der erste Knoten QB
das ursprünglich übermittelte Datum mit niedrigem
Pegel vollständig bei.
-
Nachstehend
wird eine Programmieroperation im Einzelnen beschrieben.
-
Das
gerade Entladesignal DISCHE wird freigegeben, so dass der NMOS-Transistor
N102 eingeschaltet wird. Somit wird die Vorspannung VIRPWR an die
gerade Bitleitung BLe angelegt, so dass die gerade Bitleitung BLe
auf einen hohen Spannungspegel vorgeladen wird.
-
Außerdem
wird das ungerade Entladesignal DISCHO freigegeben, und der NMOS-Transistor
N104 wird eingeschaltet. Daher wird die Vorspannung VIRPWR an die
ungerade Bitleitung BLo angelegt, so dass die ungerade Bitleitung
BLo auf einen hohen Spannungspegel vorgeladen wird.
-
Das
gerade Entladesignal DISCHE wird nach einer bestimmten Zeit, nachdem
es freigegeben worden ist, wieder deaktiviert, so dass der NMOS-Transistor
N102 ausgeschaltet wird. Somit wird die Versorgung der an die gerade
Bitleitung BLe angelegten Vorspannung VIRPWR getrennt. Da andererseits
das ungerade Entladesignal DISCHO über die Programmierzeit
hinweg einen Freigabezustand beibehält, behält
die ungerade Bitleitung BLo einen hohen Spannungspegel bei.
-
Als
Nächstes wird dem Transistor N144 zur Datenübermittlung
das LSB-Programmiersignal LPG bereitgestellt, so dass der Abtastknoten
SO an den Knoten N4 gekoppelt wird.
-
Falls
das LSB-Datum „1" lautet, wird das Datum mit hohem Pegel,
wie oben erwähnt, an den ersten Knoten QB des zweiten Registers 120 übermittelt.
Daher wird das Datum mit hohem Pegel durch den Zwischenspeicher 120 und
den Inverter IV122 dem Knoten N4 und dem Abtastknoten SO bereitgestellt.
-
Falls
das LSB-Datum „0" lautet, wird das Datum mit niedrigem
Pegel, wie oben erwähnt, an den ersten Knoten QB des zweiten
Registers 120 übermittelt. Daher wird das Datum
mit niedrigem Pegel durch den Zwischenspeicher 120 und
den Inverter IV122 dem Knoten N4 und dem Abtastknoten SO bereitgestellt.
-
Ferner
wird das gerade Bitleitungs-Auswahlsignal BSLe an die Bitleitungs-Auswahlschaltung 100 übermittelt,
so dass der NMOS-Transistor N106 eingeschaltet wird. Infolgedessen
wird die gerade Bitleitung BLe an den Abtastknoten SO gekoppelt.
In diesem Falle variiert die Spannung der geraden Bitleitung BLe
in Abhängigkeit vom Spannungspegel des Abtastknotens SO.
Da das Datum mit hohem Pegel dem Abtastknoten SO bereitgestellt
wird, wenn das LSB-Datum „1" lautet, weist die Spannung
der geraden Bitleitung BLe einen hohen Pegel auf. In einem dem Obenstehenden
entgegengesetzten Falle jedoch weist das Datum des Abtastknotens
SO einen niedrigen Pegel auf. (4 zeigt
die LSB-Programmieroperation, wenn das LSB-Datum „0" lautet.) Das
zweite Bitleitungs-Spannungssteuersignal LREG wird an den zweiten
Bitleitungs-Spannungsregler 170 übermittelt, so
dass eine Spannung entsprechend der Schwellenspannung des NMOS-Transistors N172
angelegt wird. Außerdem wird in dem Falle, dass das LSB-Datum „0"
lautet, die Spannung des ersten Knotens QB von dem Inverter IV126
invertiert, so dass der NMOS-Transistor N174 eingeschaltet wird.
-
Wenn
die LSB-Programmierung wie oben beschrieben durchgeführt
wird, wird an einen Anschluss des NMOS-Transistors N174 das Erdpotential
angelegt. Dementsprechend werden die NMOS-Transistoren N172 und
N174 eingeschaltet, so dass an den Abtastknoten SO das Erdpotential
angelegt wird. Infolgedessen liegt die Bitleitung auf niedrigem
Spannungspegel.
-
Außerdem
wird eine Spannung mit hohem Pegel an einen Drain-Auswahltransistor
DSL angelegt, so dass eine Zellenkette, die eine spezifische Zelle
des Speicherzellenarrays aufweist, an eine gegebene Bitleitung gekoppelt
wird.
-
Darüber
hinaus wird eine Programmierspannung an eine gewählte Wortleitung
unter Verwendung eines ISPP-Verfahrens (engl. „incremental
step pulse program", dt. etwa „Programmierung in inkrementellen Schrittimpulsen")
angelegt.
-
Bei
dieser Ausführungsform wird die Programmierspannung dergestalt
an die gewählte Wortleitung angelegt, dass die Programmierspannung
ausgehend von ca. 13,0 V in Schritten von ca. 0,2 V erhöht
wird.
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Nachstehend
wird eine Verifizieroperation im Einzelnen beschrieben.
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Das
gerade Entladesignal DISCHE wird eine gegebene Zeit lang freigegeben,
so dass der NMOS-Transistor N102 eingeschaltet wird. Hier wird die
Vorspannung VIRPWR in einen niedrigen Pegel umgewandelt, so dass
die gerade Bitleitung BLe auf einen niedrigen Spannungspegel entladen
wird.
-
Außerdem
wird das ungerade Entladesignal DISCHO freigegeben, so dass der
NMOS-Transistor N104 eingeschaltet wird. Daher wird die ungerade
Bitleitung BLo auf einen niedrigen Spannungspegel entladen.
-
Anschließend
wird eine gegebene Zeit lang eine Spannung V1 mit hohem Pegel an
den Auswahltransistor N106 für die gerade Bitleitung angelegt,
so dass die gerade Bitleitung BLe an den Abtastknoten SO gekoppelt
wird. In diesem Falle wird eine bestimmte Zeit lang der Vorladetransistor
P140 eingeschaltet, so dass der Abtastknoten SO auf einen hohen
Pegel vorgeladen wird; dieser Vorgang ist in 4 nicht
gezeigt.
-
Außerdem
wird die Spannung mit hohem Pegel an den Drain-Auswahltransistor
DSL angelegt, so dass die Zellenkette, die eine spezifische Zelle
des Speicherzellenarrays aufweist, an eine entsprechende Bitleitung
gekoppelt wird.
-
Darüber
hinaus wird an eine gewählte Wortleitung eine Verifizierreferenzspannung
PV2 angelegt.
-
Dann
wird eine bestimmte Zeit lang eine Spannung V2 mit hohem Pegel an
den Auswahltransistor N106 für die gerade Bitleitung angelegt,
und die gerade Bitleitung BLe wird an den Abtastknoten SO gekoppelt.
-
Ferner
wird eine Spannung mit hohem Pegel an einen Source-Auswahltransistor
SSL angelegt, so dass die Zellenkette, die die spezifische Zelle
des Speicherzellenarrays aufweist, an eine gemeinsame Sourceleitung
gekoppelt wird. Infolgedessen wird ein Strompfad zwischen der Bitleitung
und der gemeinsamen Sourceleitung gebildet.
-
Dementsprechend
ist, falls eine bestimmte Zelle programmiert ist, die Schwellenspannung
erhöht. Daher fließt kein Strom durch den Strompfad,
so dass der Spannungspegel der Bitleitung vollständig beibehalten wird.
Falls eine bestimmte Zelle jedoch nicht programmiert (d. h., gelöscht)
ist, fließt ein Strom durch den Strompfad. Infolgedessen
wird die Bitleitung auf einen niedrigen Spannungspegel entladen.
-
Der
Spannungspegel des Abtastknotens SO ist in Übereinstimmung
mit dem Spannungspegel der Bitleitung bestimmt. Da der Spannungspegel
der Bitleitung auf hohem Pegel gehalten wird, wenn die Zelle programmiert
ist, wird hier der NMOS-Transistor N126 des zweiten Registers 120 eingeschaltet.
Da das Signal mit hohem Pegel an den NMOS-Transistor N122 des zweiten
Registers 120 übermittelt wird, weist in diesem Falle
der zweite Knoten QB das Datum mit hohem Pegel auf, wenn die Zelle
programmiert ist. Dagegen behält der zweite Knoten QB das
ursprünglich übermittelte Datum mit niedrigem
Pegel bei, wenn die Zelle nicht programmiert ist.
-
Durch
den vorstehenden Vorgang wird verifiziert, ob eine entsprechende
Zelle programmiert ist oder nicht. Die programmierte Zelle entspricht
hier der Zelle zum Speichern des Datums „10" in 1.
-
Nachstehend
wird eine MSB-Programmieroperation im Einzelnen beschrieben.
-
Bevor
die MSB-Programmieroperation durchgeführt wird, erfolgt
die in 3 beschriebene Initialisieroperation für
das Register 110 und das Register 120.
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Die
Initialisieroperation initialisiert den ersten Knoten QA des ersten
Registers 110 auf einen hohen Pegel und den zweiten Knoten
QB des zweiten Registers 120 auf einen niedrigen Pegel.
-
Anschließend
wird das Datum, das in das MSB programmiert werden soll, in das
erste Register 110 des Seitenpuffers eingegeben. Der Eingabevorgang
erfolgt auf dieselbe Weise wie in der Dateneingabezeit in 4,
und durch die Dateneingabeschaltung 150 wird eine „1"
oder eine „0" eingegeben.
-
Als
Nächstes wird von der LSB-Programmierung das in einer bestimmten
Zelle gespeicherte Datum gelesen, und dann wird das gelesene Datum
in dem zweiten Register 120 des Seitenpuffers gespeichert.
Diese Operation ähnelt der Programmierverifizieroperation
in 4. Jedoch wird an eine gewählte Wortleitung keine
Verifizierreferenzspannung PV2, sondern eine Spannung von 0 V angelegt.
Dann wird unterschieden, ob die Programmieroperation durchgeführt
worden ist oder nicht.
-
Falls
unterschieden wird, dass ein LSB einer bestimmten Zelle programmiert
ist, wird der Spannungspegel des Abtastknotens SO auf hohem Pegel
gehalten. Falls jedoch unterschieden wird, dass das LSB der Zelle
gelöscht ist, wird der Spannungspegel des Abtastknotens
SO auf niedrigem Pegel gehalten. Hier wird der NMOS-Transistor N126
des zweiten Registers 120 eingeschaltet, wenn der Abtastknoten
SO einen hohen Pegel hält. Da der NMOS-Transistor N122
von dem Signal LRST mit hohem Pegel eingeschaltet wird, weisen in
diesem Falle der zweite Knoten QBb das Datum mit niedrigem Pegel
und der erste Knoten QB das Datum mit hohem Pegel auf.
-
Da
andererseits der NMOS-Transistor N126 ausgeschaltet wird, wenn der
Abtastknoten SO einen niedrigen Pegel aufweist, behält
der erste Knoten QB entsprechend der Initialisieroperation das Datum
mit niedrigem Pegel bei.
-
Falls
ein LSB in einer Zelle programmiert ist, wird dementsprechend in
dem ersten Knoten QB des zweiten Registers 120 das Datum
mit hohem Pegel gespeichert. Falls dagegen das LSB in der Zelle
gelöscht ist, wird in dem ersten Knoten QB das Datum mit
niedrigem Pegel gespeichert.
-
Kurz
gesagt: ein Datum „1" oder ein Datum „0", das
durch die Dateneingabeschaltung 150 programmiert werden
soll, wird im ersten Register 110 gespeichert, und in Übereinstimmung
mit der Unterscheidung, ob eine spezifische Zelle programmiert ist
oder nicht, wird ein Datum „1" oder ein Datum „0"
im zweiten Register 120 gespeichert.
-
Als
Nächstes wird in Übereinstimmung mit dem im ersten
Register 110 gespeicherten Datum das im zweiten Register 120 gespeicherte
Datum zurückgesetzt, so dass eine Zelle spezifiziert wird,
bei der ein MSB und ein LSB programmiert werden sollen.
-
Diese
Operation wird durchgeführt, um das Datum „0"
nur dann im zweiten Register 120 zu speichern, wenn ein
MSB in einer Zelle programmiert werden soll, deren LSB nicht programmiert
ist, z. B. im Falle des Datums „01" in 1.
-
Außerdem
wird diese Operation ausgeführt, um in den Registern 110 und 120 das
Datum „1" zu speichern, wenn keine Programmieroperation
notwendig ist, z. B. die Daten „11", „10" in 1. Ferner wird diese Operation durchgeführt,
um das Datum „0" nur dann im ersten Register 110 zu
speichern, wenn ein MSB in einer Zelle programmiert werden soll,
deren LSB programmiert ist, d. h. im Falle des Datums „00"
in 1.
-
Die
Datenübermittlungsoperation wird über dieselbe
Datenübermittlungsoperation durchgeführt wie in 4.
Das heißt, wenn das eingegebene Datum „1 (gelöschte
Zelle)" lautet, wird das Datum mit hohem Pegel durch die Dateneingabeschaltung 150 in
dem ersten Knoten QA des ersten Registers 110 gespeichert.
Hier wird, wenn das Signal DTRN mit hohem Pegel an den Transistor
N142 zur Datenübermittlung übermittelt wird, das
in dem ersten Knoten QA gespeicherte Datum durch den Zwischenspeicher
und den Inverter IV112 dem Abtastknoten SO bereitgestellt, und der
NMOS-Transistor N126 wird von dem Datum mit hohem Pegel eingeschaltet.
In diesem Falle wird das LSB-Rücksetzsignal LRST mit hohem
Pegel an den NMOS-Transistor N122 des zweiten Registers 120 übermittelt,
so dass der NMOS-Transistor N122 eingeschaltet wird. Daher wird
an den zweiten Knoten QBb das Erdpotential angelegt, und in dem
ersten Knoten QB wird das Datum mit hohem Pegel gespeichert.
-
Falls
das eingegebene Datum „0 (gelöschte Zelle)" lautet,
wird durch die Dateneingabeschaltung 150 ein Datum mit
niedrigem Pegel in dem ersten Knoten QA des ersten Registers 110 gespeichert.
Hier wird, wenn das Signal DTRN mit hohem Pegel an den Transistor
N142 zur Datenübermittlung übermittelt wird, das in
dem ersten Knoten QA gespeicherte Datum durch den Zwischenspeicher
und den Inverter IV112 dem Abtastknoten SO bereitgestellt, und das
Datum mit niedrigem Pegel wird an den NMOS-Transistor N126 des zweiten
Registers 120 übermittelt. Infolgedessen wird
der NMOS-Transistor N126 ausgeschaltet. In diesem Falle wird das
LSB-Rücksetzsignal LRST mit hohem Pegel an den NMOS-Transistor
N122 des zweiten Registers 120 übermittelt, so
dass der NMOS-Transistor N122 eingeschaltet wird. Da jedoch der
NMOS-Transistor N126 ausgeschaltet ist, wird das ursprünglich
im zweiten Register 120 gespeicherte Datum vollständig
beibehalten. Dementsprechend wird das ursprünglich im ersten
Knoten QA gespeicherte Datum mit niedrigem Pegel beibehalten.
-
Kurz
gesagt: Unabhängig von der Art des zuvor im zweiten Register
120 gespeicherten
Datums wird im zweiten Register
120 ein Datum „1"
gespeichert, wenn das in das erste Register
110 eingegebene
Datum „1" lautet, und das zuvor im zweiten Register
120 gespeicherte
Datum wird beibehalten, falls das in das erste Register
110 eingegebene
Datum „0" lautet. Dies lässt sich anhand der untenstehenden
Tabelle verstehen.
| Im
zweiten Register 120 gespeichertes Datum | Ins
erste Register 110 eingegebenes Datum | Änderung
des Datums im zweiten Register 120 |
| 0
(gelöschte Zelle) | 0
(Daten
programmieren) | 0 → 0 |
| 1
(Daten
löschen) | 0 → 1 |
| 1
(programmierte Zelle) | 0
(Daten
programmieren) | 1 → 1 |
| 1
(Daten
löschen) | 1 → 1 |
-
Kurz
gesagt: Wenn ein MSB in einer Zelle programmiert werden soll, deren
LSB nicht programmiert ist, ist nur dann ein Datum „0"
im zweiten Register 120 gespeichert, wenn in einer entsprechenden
Zelle das Datum „01" gespeichert ist; andernfalls ist im
zweiten Register 120 ein Datum „1" gespeichert.
Jedoch ist ein Datum „0" im ersten Register 110 gespeichert,
wenn ein Datum „0" im zweiten Register 120 gespeichert
ist, so dass der obige Fall nicht von einem Fall unterschieden wird,
bei dem ein MSB einer Zelle programmiert werden soll, deren LSB
programmiert ist. Daher wird, um die Fälle zu unterscheiden,
ein Datum „0", das im ersten Register 110 gespeichert
ist, über eine Operation des Vergleichens der Daten in
eine „1" umgewandelt.
-
Anschließend
werden die im zweiten Register 120 gespeicherten Daten
mit den im ersten Register 110 gespeicherten Daten verglichen,
so dass eine Zelle spezifiziert wird, bei der nur ein MSB programmiert
werden soll.
-
Die
im ersten Register 110 gespeicherten Daten und die im zweiten
Register 120 gespeicherten Daten werden durch die Datenvergleicherschaltung 130 für
die obige Vergleichsoperation verglichen, und daraufhin werden in Übereinstimmung
mit dem Vergleichsergebnis die im ersten Register 110 gespeicherten
Daten zurückgesetzt. Dies dient dazu, nur dann ein Datum „0"
im ersten Register 110 zu speichern, wenn ein MSB in einer
Zelle programmiert werden soll, deren LSB programmiert ist.
-
Man
sieht anhand der obigen Tabelle in Bezug auf die Operation des Rücksetzens
der Daten, dass nur, wenn das MSB in der Zelle programmiert werden
soll, deren LSB programmiert ist, im Voraus ein Datum „0"
im ersten Register 110 und ein Datum „1" im zweiten
Register 120 gespeichert wird. Dementsprechend ist keine
zusätzliche Vergleichsoperation erforderlich. Wenn dagegen
das MSB in der Zelle programmiert werden soll, deren LSB nicht programmiert
ist, wird im ersten Register 110 ein Datum „0"
gespeichert, so dass ein Vorgang des Umwandelns des Datums „0"
in ein Datum „1" benötigt wird.
-
Die
Datenvergleichsoperation durch die Datenvergleicherschaltung 130 wird
wie oben beschrieben abgearbeitet.
-
Zuerst
wird der PMOS-Transistor P140 zum Vorladen eingeschaltet, so dass
der Abtastknoten SO auf einen hohen Pegel vorgeladen wird.
-
Dann
werden in Übereinstimmung damit, dass das MSB-Programmiersignal
MPG einen hohen Pegel aufweist, die NMOS-Transistoren N132 und N134
der Datenvergleicherschaltung
130 eingeschaltet. In diesem Falle
variiert der Spannungspegel des Abtastknotens SO in Abhängigkeit
vom Spannungspegel des Knotens N3 in der ersten Vergleicherschaltung
132 und
des Knotens N4 in der zweiten Vergleicherschaltung
134;
dies wird in der nachstehenden Tabelle gezeigt.
| Operation
der Datenvergleicherschaltung 130 | Spannung
am Knoten N3 | Spannung
am Knoten N4 | Spannung
am Abtastknoten SO |
| N136
und N138 eingeschaltet | hoch | hoch | hoch |
| N138
eingeschaltet | hoch | niedrig | niedrig |
| N136
eingeschaltet | niedrig | hoch | niedrig |
| N136
und N138 ausgeschaltet | niedrig | niedrig | Vorladepegel
wird gehalten |
-
Die
Spannung des Knotens N3 ist im Wesentlichen identisch mit dem Pegel
des im ersten Register 110 gespeicherten Datums, und die
Spannung des Knotens N4 ist im Wesentlichen identisch mit dem Pegel des
im zweiten Register 120 gespeicherten Datums.
-
Wie
in der vorstehenden Tabelle gezeigt ist, werden die NMOS-Transistoren
N136 und N138 in Übereinstimmung mit den Spannungspegeln
des Knotens N3 in der ersten Vergleicherschaltung 132 und
des Knotens N4 in der zweiten Vergleicherschaltung 134 ein-
bzw. ausgeschaltet. Infolgedessen ist festgelegt, ob sich die Spannung
des Knotens N3 und/oder die Spannung des Knotens N4 auf den Abtastknoten
SO auswirkt.
-
Als
Nächstes wird das Signal MREAD mit hohem Pegel an den NMOS-Transistor
N112 übermittelt, und in Übereinstimmung mit der
Spannung des Abtastknotens SO wird an den zweiten Knoten QAb das
Erdpotential angelegt.
-
Falls
die Spannung des Abtastknotens SO in Übereinstimmung mit
dem Datenpegel der Register 110 und 120 einen
hohen Pegel aufweist, wird ein Signal mit hohem Pegel an den NMOS-Transistor
N116 übermittelt. Daher wird an den zweiten Knoten QAb
das Erdpotential angelegt, so dass in dem ersten Knoten QA das Datum
mit hohem Pegel (d. h., das Datum „1") gespeichert wird.
Dementsprechend wird in der obigen Tabelle das im ersten Register 110 gespeicherte
Datum nicht verändert.
-
Falls
die Spannung des Abtastknotens SO in Übereinstimmung mit
dem Spannungspegel der Register 110 und 120 einen
niedrigen Pegel aufweist, wird das Signal mit niedrigem Pegel an
den NMOS-Transistor N116 übermittelt. Somit werden die
im ersten Register 110 gespeicherten Daten beibehalten.
-
Falls
die Spannungen der Knoten N3 und N4 einen niedrigen Pegel aufweisen
(d. h. sowohl im Register 110 als auch im Register 112 ist
ein Datum „0" gespeichert), werden die Transistoren N136
und N138 ausgeschaltet. Somit hängt die Spannung des Abtastknotens
SO von seinem Vorladepegel ab. Da der Abtastknoten SO auf einen
hohen Pegel vorgeladen ist, wird hier der NMOS-Transistor N116 eingeschaltet.
Dementsprechend wird an den zweiten Knoten QAb das Erdpotential
angelegt, so dass in dem ersten Knoten QA das Datum mit hohem Pegel
(d. h., das Datum „1") gespeichert wird.
-
Kurz
gesagt: Wenn das MSB in der Zelle programmiert werden soll, deren
LSB nicht programmiert ist, wird im Voraus in den Registern 110 und 120 ein
Datum „0" gespeichert. Jedoch wird das im ersten Register 110 gespeicherte
Datum „0" von der obigen Vergleichsoperation in ein Datum „1"
umgewandelt. Dementsprechend ist nur im zweiten Register 120 ein
Datum „0" gespeichert.
-
Der
Zustand der in den Registern
110 bzw.
120 gespeicherten
Daten nach Abschluss der Datenrücksetzoperation und der
Datenvergleichsoperation wird in der nachstehenden Tabelle gezeigt.
| | Erstes
Register 110 | Zweites
Register 120 |
| Falls
Datum „11" eingegeben wird | 1 | 1 |
| Falls
Datum „10" eingegeben wird | 1 | 1 |
| Falls
Datum „01" eingegeben wird | 1 | 0 |
| Falls
Datum „00" eingegeben wird | 0 | 1 |
-
In
dem Falle, dass die Daten in dem Register 110 und in dem
Register 120 gespeichert sind, ist der Schritt des Vorbereitens
der Programmieroperation abgeschlossen.
-
Nachstehend
wird eine MSB-Programmieroperation im Einzelnen beschrieben.
-
Es
wird auf 5 Bezug genommen. Das gerade
Entladesignal DISCHE wird freigegeben, so dass der NMOS-Transistor
N102 eingeschaltet wird. Somit wird die Vorspannung VIRPWR an die
gerade Bitleitung BLe angelegt, so dass die gerade Bitleitung BLe
auf einen hohen Spannungspegel vorgeladen wird.
-
Außerdem
wird das ungerade Entladesignal DISCHO freigegeben, so dass der
NMOS-Transistor N104 eingeschaltet wird. Dementsprechend wird die
Vorspannung VIRPWR an die ungerade Bitleitung BLo angelegt, so dass
die ungerade Bitleitung BLo auf einen hohen Spannungspegel vorgeladen
wird.
-
Das
gerade Entladesignal DISCHE wird nach einer bestimmten Zeit, nachdem
es freigegeben worden ist, wieder deaktiviert, so dass der NMOS-Transistor
N102 ausgeschaltet wird. Dementsprechend wird die an die gerade
Bitleitung BLe angelegte Vorspannung VIRPWR getrennt.
-
Da
andererseits das ungerade Entladesignal DISCHO während
der Programmierzeit einen Freigabezustand beibehält, behält
die ungerade Bitleitung BLo einen hohen Spannungspegel bei.
-
Anschließend
wird das MSB-Programmiersignal mit hohem Pegel an die NMOS-Transistoren
N132 und N134 der Datenvergleicherschaltung 130 übermittelt,
so dass die Daten in den Registern 110 und 120 dem Abtastknoten
SO bereitgestellt werden.
-
Die
Datenvergleicherschaltung 130 arbeitet wie obenstehend
beschrieben. Die Spannung mit hohem Pegel wird nur dann an den Abtastknoten
SO angelegt, wenn sowohl im Register 110 als auch im Register 120 ein
Datum „1" gespeichert ist; andernfalls wird die Spannung
mit niedrigem Pegel an den Abtastknoten SO angelegt. Da hier die
Spannung mit hohem Pegel an den Abtastknoten SO angelegt wird, wenn
sowohl im Register 110 als auch im Register 120 ein
Datum „1" gespeichert ist, d. h. das eingegebene Datum „11", „10"
lautet, wird das Datum nicht programmiert. Da jedoch die Spannung
mit niedrigem Pegel an den Abtastknoten SO angelegt wird, wenn im
Register 110 und/oder im Register 120 ein Datum „0"
gespeichert ist, d. h. das eingegebene Datum „01", „00"
lautet, wird das Datum programmiert.
-
Außerdem
wird das gerade Bitleitungs-Auswahlsignal BSLe an die Bitleitungs-Auswahlschaltung 100 übermittelt,
so dass der NMOS-Transistor N106 eingeschaltet wird. Infolgedessen
wird die gerade Bitleitung BLe an den Abtastknoten SO gekoppelt.
Hier variiert die Spannung der geraden Bitleitung BLe in Abhängigkeit vom
Spannungspegel des Abtastknotens SO. Da in diesem Falle das Datum
mit hohem Pegel an den Abtastknoten SO übermittelt wird,
wenn das LSB-Datum „1" lautet, weist die gerade Bitleitung
BLe einen hohen Spannungspegel auf. Falls jedoch das Datum mit niedrigem
Pegel an den Abtastknoten SO übermittelt wird, weist die
gerade Bitleitung BLe einen niedrigen Spannungspegel auf.
-
Andererseits
wird das erste Bitleitungs-Spannungssteuersignal MREG an den ersten
Bitleitungs-Spannungsregler 160 übermittelt, wobei
das erste Bitleitungs-Spannungssteuersignal MREG den der Schwellenspannung
des NMOS-Transistors N162 entsprechenden Spannungspegel aufweist.
Wenn hier das im ersten Knoten QA des ersten Registers 110 gespeicherte
Datum „0" lautet, wird der Spannungspegel des ersten Knotens
QA von dem Inverter IV116 invertiert, so dass der NMOS-Transistor
N164 eingeschaltet wird. Dementsprechend werden die NMOS-Transistoren
N162 und N164 eingeschaltet, so dass an den Abtastknoten SO das
Erdpotential angelegt wird. Infolgedessen liegt die Bitleitung auf
niedrigem Spannungspegel.
-
Ferner
wird das zweite Bitleitungs-Spannungssteuersignal LREG an den zweiten
Bitleitungs-Spannungsregler 170 übermittelt und
weist eine Spannung Va auf, die um einen bestimmen Pegel höher
ist als die Schwellenspannung des NMOS-Transistors N172. Wenn hier
das im ersten Knoten QB des zweiten Registers 120 gespeicherte
Datum „0" lautet, wird der Spannungspegel des ersten Knotens
QB von dem Inverter IV126 invertiert. Infolgedessen wird der NMOS-Transistor
N174 eingeschaltet.
-
Andererseits
ist die an den NMOS-Transistor N174 gekoppelte Versorgungsspannung
auf eine Spannung gesetzt, die höher als die Spannung Va
ist.
-
Bei
der MSB-Programmieroperation kann im Unterschied zur LSB-Programmieroperation
der Spannungspegel der Bitleitung um einen bestimmten Wert angehoben
werden. Somit wird bei der MSB-Programmieroperation eine Spannung
mit hohem Pegel angelegt. Insbesondere weist die Versorgungsspannung
Vcc einer internen Spannungsquelle einen Wert zwischen ca. 1,5 V
und ca. 2,3 V auf, und die Versorgungsspannung Vcc einer externen
Spannungsquelle weist einen Wert zwischen ca. 2,7 V und ca. 3,6
V auf.
-
Falls
der NMOS-Transistor N174 eingeschaltet ist, weist ein Kopplungspunkt
zwischen dem NMOS-Transistor N172 und dem NMOS-Transistor N174 eine
Spannung von (Vcc – Vth) (Versorgungsspannung minus Schwellenspannung)
auf.
-
Da
andererseits das zweite Bitleitungs-Spannungssteuersignal LREG eine
Spannung von (Va + Vth) aufweist, wird in Übereinstimmung
mit dem Bitleitungs-Spannungssteuersignal LREG eine gewisse Spannung Va
von der Spannung (Vcc – Vth) an den Abtastknoten SO angelegt.
Infolgedessen liegt die Bitleitung auf einer Spannung, die um einen
bestimmten Pegel Va über dem niedrigen Pegel liegt. In
dieser Ausführungsform beträgt die Spannung des
bestimmten Pegels Va ca. 1,5 V bis 2,0 V.
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Kurz
gesagt: Gesteuert von dem ersten Bitleitungs-Spannungsregler 160 und
dem zweiten Bitleitungs-Spannungsregler 170 kann in Übereinstimmung
mit den Daten, die programmiert werden sollen, der Spannungspegel
der Bitleitung angepasst werden.
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In
anderen Worten: Wenn das Datum, das programmiert werden soll, „00"
lautet, wird ein Datum „0" nur im ersten Register 110 gespeichert.
In diesem Falle wird der Spannungspegel der Bitleitung nicht verändert.
Wenn jedoch das Datum, das programmiert werden soll, „01"
lautet, wird ein Datum „0" nur im zweiten Register 120 gespeichert.
In diesem Falle wird der Spannungspegel der Bitleitung um einen
bestimmen Pegelwert Va angehoben. Dies wird nachstehend anhand der
beigefügten Zeichnungen im Einzelnen erläutert.
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6A ist
eine Ansicht, die Spannungszustände gegebener Zellen bei
der MSB-Programmierung einer üblichen MLC-Programmieroperation
veranschaulicht. 6B ist eine Ansicht, die Spannungszustände bestimmter
Zellen bei der MSB-Programmierung der MLC-Programmieroperation gemäß einer
Ausführungsform der vorliegenden Erfindung veranschaulicht.
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In 6A weist
in dem Falle, dass ein MSB in einer Zelle programmiert werden soll,
deren LSB nicht programmiert ist (d. h. Programmierung der Zelle
mit „01"), die der Zelle entsprechende Zellenspannung die Tendenz
auf, zusammen mit der ansteigenden ISPP-Programmierspannung ebenfalls
kontinuierlich anzusteigen. In dem Falle jedoch, dass ein LSB und
ein MSB programmiert werden sollen (d. h. Programmierung der Zelle
mit „00"), setzt der Anstieg der Schwellenspannung der
Zelle bei ansteigender ISPP-Programmierspannung erst nach einer
bestimmten Zeit ein. Infolgedessen kann die gesamte für
das Programmieren benötigte Zeit ansteigen. Dies liegt
daran, dass, wenn das LSB im Voraus bereits programmiert wurde,
die Schwellenspannung einen um einen gewissen Spannungspegel angehobenen
Zustand aufweist, so dass die Zelle von einer Spannung, die unter
einer spezifischen Spannung liegt, nicht programmiert wird.
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Um
das Problem zu lösen, wird bei der MSB-Programmieroperation
der vorliegenden Erfindung die anfängliche Spannung beim
Anlegen der ISPP-Spannung um einen bestimmen Spannungspegel angehoben. Dies
dient dazu, die Schwellenspannung schnell anzuheben, wenn das LSB
und das MSB programmiert werden sollen, d. h. Programmierung der
Zelle mit „00".
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6B zeigt,
wie die anfängliche Spannung beim Anlegen der ISPP-Spannung
um einen bestimmen Spannungspegel angehoben wird. Dementsprechend
steigt die Schwellenspannung im Vergleich zu der Schwellenspannung
in 6A schnell an, wenn das LSB und das LSB programmiert
werden sollen, d. h. Programmierung der Zelle mit „00".
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Im
Falle, dass die obige Programmierspannung angelegt wird, wenn das
MSB in der Zelle programmiert werden soll, deren LSB nicht programmiert
ist (d. h. Programmierung der Zelle mit „01"), kann es
aufgrund des plötzlichen Anstiegs der Programmierspannung
zu einer Überprogrammierung kommen. Dementsprechend wird
der Spannungspegel der Bitleitung um einen bestimmen Pegelwert Va
angehoben, um die Überprogrammierung zu verhindern.
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In
dem Falle, dass der Spannungspegel der Bitleitung um den Pegel Va
angehoben ist, wird eine Spannung, die um den Pegel Va unter der
an die Wortleitung angelegten Programmierspannung liegt, d. h., Vpgm – Va,
an ein schwebendes Gate angelegt, so dass die Überprogrammierung
verhindert werden kann.
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Kurz
gesagt: Wenn ein Datum „01" programmiert werden muss, wird
der Spannungspegel der Bitleitung in Übereinstimmung mit
der Arbeitsweise der Bitleitungs-Spannungsregler 160 und 170 um
den Pegel Va angehoben. Außerdem: Wenn ein Datum „00"
programmiert werden muss, liegt die Bitleitung in Übereinstimmung
mit der Arbeitsweise der Bitleitungs-Spannungsregler 160 und 170 auf
0 V.
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Nachstehend
wird der Ablauf der Programmieroperation anhand von 5 beschrieben.
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Die
Spannung mit hohem Pegel wird an den Drain-Auswahltransistor DSL
angelegt, so dass die Zellenkette, die eine spezifische Zelle des
Speicherzellenarrays aufweist, an eine entsprechende Bitleitung
gekoppelt wird.
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Außerdem
wird an die gewählte Wortleitung die Programmierspannung
nach dem ISPP-Verfahren angelegt. In diesem Falle wird die anfängliche
Spannung der Programmierspannung nach einem Verfahren angelegt,
das sich, wie oben beschrieben, von dem gewöhnlichen Verfahren
unterscheidet.
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Allgemein
werden die LSB-Programmierspannung und die MSB-Programmierspannung
mit unterschiedlichem Betrag angelegt. Das heißt, die MSB-Programmierspannung
wird ausgehend von einer anfänglichen Spannung angelegt,
die um ca. 2,0 V über einer anfänglichen Spannung
beim Anlegen der LSB-Programmierspannung liegt.
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Bei
einer Ausführungsform der vorliegenden Erfindung wird die
MSB-Programmierspannung jedoch ausgehend von einer anfänglichen
Spannung angelegt, die um ca. 3,5 V über einer anfänglichen
Spannung beim Anlegen der LSB-Programmierspannung liegt. In anderen
Worten:
Die angelegte Programmierspannung wird ausgehend von
ca. 16,5 V in Schritten von ca. 0,2 V erhöht.
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Als
Nächstes wird die Verifizieroperation im Einzelnen beschrieben.
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Von
einer Programmieroperation wird in Übereinstimmung mit
dem Speicherzustand der Daten eine Zelle mit zwei Schwellenspannungen
gebildet, die unterschiedliche Beträge aufweisen. Daher
werden auf Basis von zwei Verifizierreferenzspannungen PV1 und PV3
mit unterschiedlichen Beträgen zwei Verifizierschritte durchgeführt.
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Zuerst
wird auf Basis einer ersten Verifizierreferenzspannung PV1 verifiziert,
ob eine erfolgreiche Programmierung des Datums „01" stattgefunden
hat oder nicht. Diese Verifizieroperation ist analog zu der Operation
in 4.
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Das
gerade Entladesignal DISCHE wird eine bestimmte Zeit lang freigegeben,
so dass der NMOS-Transistor N102 eingeschaltet wird. Da in diesem
Falle die Vorspannung VIRPWR in einen niedrigen Pegel umgewandelt
wird, wird die gerade Bitleitung BLe auf einen niedrigen Spannungspegel
entladen.
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Außerdem
wird das ungerade Entladesignal DISCHO freigegeben, so dass der
NMOS-Transistor N104 eingeschaltet wird. Daher wird die ungerade
Bitleitung BLo auf einen niedrigen Spannungspegel entladen.
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Anschließend
wird eine bestimmte Zeit lang eine Spannung VI mit hohem Pegel an
den Auswahltransistor N106 für die gerade Bitleitung angelegt,
so dass die gerade Bitleitung BLe an den Abtastknoten SO gekoppelt
wird. In diesem Falle wird der Transistor P140 eingeschaltet, so
dass der Abtastknoten SO auf einen hohen Spannungspegel vorgeladen
wird. Dies wird in 5 nicht gezeigt.
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Ferner
wird eine Spannung mit hohem Pegel an den Drain-Auswahltransistor
DSL angelegt, so dass die Zellenkette, die eine bestimmte Zelle
des Speicherzellenarrays aufweist, an eine entsprechende Bitleitung gekoppelt
wird.
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Darüber
hinaus wird an die gewählte Wortleitung die erste Verifizierreferenzspannung
PV1 angelegt.
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Dann
wird eine bestimmte Zeit lang eine Spannung V2 mit hohem Pegel an
den Auswahltransistor N106 für die gerade Bitleitung angelegt,
so dass die gerade Bitleitung BLe an den Abtastknoten SO gekoppelt wird.
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Außerdem
wird eine Spannung mit hohem Pegel an den Source-Auswahltransistor
SSL angelegt, so dass die Zellenkette, die eine bestimmte Zelle
des Speicherzellenarrays aufweist, an die gemeinsame Sourceleitung
gekoppelt wird. Infolgedessen wird ein Strompfad zwischen der Bitleitung
und der gemeinsamen Sourceleitung gebildet. Falls eine spezifische
Zelle programmiert ist, ist dementsprechend die Schwellenspannung
erhöht. Daher fließt kein Strom durch den Strompfad,
so dass der Spannungspegel der Bitleitung vollständig beibehalten
wird. Falls eine bestimmte Zelle jedoch nicht programmiert, d. h.,
gelöscht, ist, fließt ein Strom durch den Strompfad.
Infolgedessen wird die Bitleitung auf einen niedrigen Spannungspegel
entladen.
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Der
Spannungspegel des Abtastknotens SO ist in Übereinstimmung
mit dem Spannungspegel der Bitleitung bestimmt. Da der Spannungspegel
der Bitleitung auf hohem Pegel gehalten wird, wenn die Zelle programmiert
ist, wird hier der NMOS-Transistor N126 des zweiten Registers 120 eingeschaltet.
Da das Signal LRST mit hohem Pegel an den NMOS-Transistor N122 des
zweiten Registers 120 übermittelt wird, weist
in diesem Falle der erste Knoten QB das Datum mit hohem Pegel auf,
wenn die Zelle programmiert ist. Dagegen behält der erste
Knoten QB das ursprünglich gespeicherte Datum mit niedrigem
Pegel bei, wenn die Zelle nicht programmiert ist.
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Durch
den vorstehenden Vorgang wird verifiziert, ob eine entsprechende
Zelle programmiert ist oder nicht. Die programmierte Zelle entspricht
hier der Zelle zum Speichern des Datums „10" in 1.
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Als
Nächstes wird auf Basis einer zweiten Verifizierreferenzspannung
PV3 verifiziert, ob eine erfolgreiche Programmierung des Datums „00"
stattgefunden hat oder nicht.
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Die
Verifizieroperation ist analog zu der vorstehend erwähnten
Operation, unterscheidet sich jedoch in dem Intervall, in dem die
Daten abgetastet werden.
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Der
Spannungspegel des Abtastknotens SO ist in Übereinstimmung
mit dem Spannungspegel der Bitleitung bestimmt. Da der Spannungspegel
der Bitleitung auf hohem Pegel gehalten wird, wenn die Zelle programmiert
ist, werden hier der NMOS-Transistor N116 sowie der NMOS-Transistor
N126 des zweiten Registers 120 eingeschaltet.
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Im
Unterschied zur Verifizieroperation des Datums „01" wird
das Signal MREAD mit hohem Pegel an den NMOS-Transistor N112 des
ersten Registers 110 übermittelt. Daher wird das
Datum mit hohem Pegel im ersten Knoten QA gespeichert, wenn eine
entsprechende Zelle programmiert ist. Wenn dagegen eine entsprechende
Zelle nicht programmiert ist, wird das anfänglich gespeicherte
Datum mit niedrigem Pegel beibehalten.
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Durch
den vorstehenden Vorgang wird verifiziert, ob eine entsprechende
Zelle programmiert ist oder nicht. Die programmierte Zelle entspricht
hier der Zelle zum Speichern des Datums „00" in 1.
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Obenstehend
wurde das Verfahren zum Programmieren der MLC-Speicherzelle zum
Speichern von 2 Bits beschrieben. Die Erfindung lässt sich
jedoch auch auf ein Verfahren zum Programmieren einer MLC-Speicherzelle
für 3 Bits oder 4 Bits anwenden. Das heißt, das
Verfahren sollte einen Vorgang des Setzens der Programmierspannungen
in Abhängigkeit jedes einzelnen Bits enthalten.
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Außerdem
kann das Verfahren einen Vorgang zum Spezifizieren einer Gruppe
mit Zellen, die in einem früheren Schritt programmiert
wurden, und einer Gruppe mit Zellen, die erstmals programmiert werden
sollen, umfassen. Der Spannungspegel der Bitleitung, die den erstmals
programmierten Zellen entspricht, ist hier höher als der
Spannungspegel der Bitleitung, die den in dem früheren
Schritt programmierten Zellen entspricht.
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Wo
immer in dieser Patentschrift auf „eine Ausführungsform",
ein „Ausführungsbeispiel" usw. Bezug genommen
wird, bedeutet dies, dass eine bestimmte Struktur oder ein bestimmtes
Merkmal oder Kennzeichnen, die/das im Zusammenhang mit der Ausführungsform
beschrieben wird, in mindestens einer Ausführungsform der
Erfindung vorhanden ist. Solche Phrasen, die an verschiedenen Orten
in der Patentschrift vorkommen, beziehen sich nicht notwendigerweise
alle auf dieselbe Ausführungsform. Ferner wird zu bedenken
gegeben, dass es im Bereich der Möglichkeiten eines Fachmanns
liegt, konkrete Merkmale, Strukturen oder Kennzeichen, die in Verbindung
mit einer bestimmten Ausführungsform beschrieben werden,
auch mit anderen der Ausführungsformen umzusetzen. Zwar
wurden Ausführungsformen anhand einer Anzahl veranschaulichender
Ausführungsformen davon beschrieben, doch versteht es sich,
dass der Fachmann zahlreiche andere Modifikationen und Ausführungsformen
erdenken kann, die in den Gedanken und Schutzumfang der Grundsätze
dieser Offenbarung fallen. Spezieller sind im Umfang der Beschreibung,
der Zeichnungen und der beigefügten Ansprüche
diverse Abwandlungen und Modifikationen an Bestandteilen und/oder
Anordnungen der gegenständlichen Kombinationsanordnung
möglich. Zusätzlich zu Abwandlungen und Modifikationen
der Bestandteile und/oder Anordnungen sind dem Fachmann auch alternative
Verwendungen ersichtlich.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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