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Gebiet der Erfindung
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Diese
Erfindung betrifft die Struktur eines Panel Level Packages (PLP)
und insbesondere ein Substrat mit einer Die-Aufnahmebohrung eines
Bildsensors-Dies für
das PLP.
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Beschreibung des Standes der
Technik
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Auf
dem Gebiet von Halbleitereinheiten nimmt die Dichte zu, die Größe der Einheiten
wird kontinuierlich reduziert. Die Anforderung für die Packaging- oder Verbindungstechniken
bei derartigen Einheiten mit hoher Dichte nehmen ebenfalls zu, um der
eben erwähnten
Situation zu entsprechen. Üblicherweise
wird bei der Flip-Chip-Montage ein Feld von Lotpunkten auf einer
Fläche
des Die ausgebildet. Die Bildung von Lotpunkten kann unter Verwendung eines
zusammengesetzten Lotmaterials durch eine Lötmaske zum Erzeugen des gewünschten
Musters von Lotpunkten ausgeführt
werden. Die Funktion des Chip-Package schließt die Leistungsverteilung,
die Signalverteilung, die Wärmeabfuhr,
den Schutz und die Stützung
... u. s. w. ein. Da Halbleiter komplizierter werden, können die
traditionellen Package-Techniken, beispielsweise das Bleirahmenpackaging,
das Flexpackaging oder das Festpackaging den Anforderungen zum Herstellen
kleiner Chips mit hoher Dichte der Elemente auf dem Chip nicht entsprechen.
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Da
die üblichen
Packaging-Verfahren die Dies auf einem Wafer in die jeweiligen Dies
trennen und sodann die jeweiligen Dies Packagen müssen, benötigen diese
Verfahren bei dem Herstellungsvorgang viel Zeit. Da das Chip-Package
Verfahren erheblich von der Entwicklung der integrierten Schaltungen
beeinflusst wird, wird das Package-Verfahren mit der Größe der Elektronik
aufwändiger.
Aus den oben genannten Gründen
geht der Trend der Packaging-Verfahren
heute zu einem Ball Grid Array (BGA), Flip Chip (FC-BGA), Chip Scale
Package (CSP), Wafer Level Package (WLP). Das „Wafer Level Package" versteht sich dahingehend,
dass das gesamte Package und alle Verbindungen auf dem Wafer als
auch die anderen Verarbeitungsschritte vor der Vereinzelung (Schneiden)
in Chips (Dies) ausgeführt
werden. Im Allgemeinen werden einzelne Halbleiterpackages nach der
Vervollständigung
des Vorgangs des Zusammensetzens oder des Packaging von einem Wafer,
der eine Vielzahl von Halbleiterdies hat, getrennt. Das Wafer Level
Package hat extrem geringe Dimensionen kombiniert mit extrem guten elektrischen
Eigenschaften.
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Die
WLP Technik ist eine fortgeschrittene Packaging Technologie, durch
die Dies auf dem Wafer hergestellt und getestet werden und sodann
durch Sägen
der Anordnung in einer Linie vereinzelt werden. Da das Wafer Level
Package Verfahren den ganzen Wafer als ein Objekt verwendet, nicht
also einen einzelnen Chip oder Die, muss das Packaging und Testen
vor dem Ritzvorgang durchgeführt
werden. Weiter ist das WLP eine fortgeschrittene Technik, so dass der
Vorgang des Drahtbondens, der Die-Montage und der Unterfütterung
verzichtet werden kann. Durch Verwendung der WLP Technik können die
Kosten und die Herstellungszeit verringert werden, diese sich ergebende
Struktur des WLP kann gleich der des Die sein, diese Technik kann
den Anforderungen der Miniaturisierung von elektronischen Einheiten
entsprechen.
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Trotz
der eben erwähnten
Vorteile der WLP existieren noch einige Probleme, die die Akzeptanz beeinflussen.
Beispielsweise wird, obwohl die Verwendung der WLP-Technik die CTE-Fehlanpassung zwischen
dem IC und der verbindenden Substrat wegen der Verringerung der
Größe der Einheit
minimiert, der Unterschied der CTE Fehlanpassung) zwischen den Materialien
einer Struktur eines WLP ein weiter kritischer Faktor der mechanischen
Instabilität der
Struktur. Weiter ist bei diesem Chipgrößenpackage auf der Waferebene
eine Mehrzahl von auf dem Halbleiter ausgebildeten Bondanschlüssen durch übliche Redistributionsvorgänge redistributiert mit
einer Redistributionsschicht in einer Mehrzahl von Metallanschlüssen in
einem Bereichsfeldtyp. Lotkügelchen
sind direkt an die Metallanschlüsse
angelötet,
die in dem Bereichsfeldtyp mittels des Redistributionsvorgangs ausgebildet
sind. Typischerweise sind alle der gestapelten Redistributionsschichten über der
Aufbauschicht über
dem Die ausgebildet. Die Dicke des Dies ist so vergrößert. Dies
kann mit der Forderung der Reduzierung der Größe eines Chips in Widerspruch
stehen.
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Die
vorliegende Erfindung schafft daher eine FO-WLP Struktur ohne aufeinander
gestapelte Aufbauschichten und RDL zum Verringern der Packagedicke
zum Überwinden
des vorgenannten Problems und zur Schaffung eines verbesserten Plattenebenenzuverlässigkeitstests
des Temperaturzyklus.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Die
vorliegende Erfindung schafft eine Struktur eines Packages mit einem
Substrat mit einer Die-Durchbohrung und einer Kontaktdurchbohrungsstruktur,
die dort hindurch ausgebildet ist, wobei Anschlusskissen der Kontaktdurchbohrungsstruktur ausgebildet
sind und Kontaktkissen auf einer oberen Fläche des Substrats ausgebildet
sind. Ein Die mit einem Mikrolinsenbereich ist in der Die-Durchbohrung durch
Klebung angeordnet. Ein Drahtbonding ist an dem Die und dem Substrat
ausgebildet, wobei das Drahtbonding mit den Bondingkissen des Dies
und den Kontaktkissen gekoppelt ist. Eine Schutzschicht ist zum
Abdecken des Drahtbondings und zum Füllen des Spalts zwischen dem
Rand und der Seitenwand der Durchbohrung ausgebildet, um das Die
und das Substrat mit Ausnahme des transparenten Abdeckungsbereichs
zu kleben. Eine transparente Abdeckung ist auf dem Die in der Die-Durchbohrung
durch Klebung angeordnet zum Erzeugen eines Luftspaltes zwischen
der transparenten Abdeckung und dem Mikrolinsenbereich. Leitfähige Lötpunkte
sind mit den Anschlusskissen verbunden.
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Es
ist zu beachten, dass die vorliegende Erfindung ein Verfahren zum
Bilden eines Halbleiters, etwa eines CMOS Bildsensors (CIS) bildet.
Zunächst schließt das Verfahren
das Schaffen eines Substrats mit einer Die-Durchbohrung und einer
Kontaktdurchbohrungsstruktur auf, die durch diese gebildet ist,
auf einem Werkzeug ein, wobei die Anschlusskissen unter der Kontaktdurchbohrungsstruktur
gebildet ist und Kontaktanschlüsse
auf einer oberen Fläche
der Struktur ausgebildet sind. Sodann wird ein Klebematerial auf
Rückseite
der Bildsensorchips angebracht (optionaler Prozess). Sodann wird
ein Aufnahme- und Anordnungssystem mit Feinjustierung verwendet,
um als gut bekannte Dies von Bildsensorchips auf dem Werkzeug mit
dem gewünschten
Abstand zu redistributieren. Ein Drahtbonding wird ausgebildet zum
Koppeln des Chips mit dem Kontaktkissen des Substrats. Sodann wird
eine Schutzschicht ausgebildet zum Abdecken des Drahtbondings und
zum Füllen
des Spaltes zwischen dem Rand des Dies und der Seitenwand der Die-Durchbohrung
und Vakuumaushärten
und sodann Trennen des Werkzeugs. Schließlich wird das Halbleitereinheitspackage
in einzelne Einheiten vereinzelt.
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Das
Bildsensorchip ist auf dem Mikrolinsenbereich mit der Schutzschicht
(Film) beschichtet, die Schutzschicht (Film) mit den Eigenschaften
des Abstoßens
von Wasser und von Öl,
das eine Partikelkontamination auf dem Mikrolinsenbereich abweisen kann;
die Dicke der Schutzschicht (Film) beträgt vorzugsweise 0,1 μm bis 0,3 μm und einen
Reflektionsindex nahe dem Luftreflektionsindex von 1. Der Prozess
kann durch SOG (sein an glass) ausgeführt werden und kann sodann
in einer Siliziumwaferform verarbeitet werden. Die Materialien der
Schutzschicht können
SiO2, Al2O3 oder Fluoropolymer usw. sein.
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Das
Material des Substrats weist organisches Harz vom Typ FR4, FR5,
BT, PCB (gedruckte Schaltkarte) eine Legierung oder Metall auf.
Die Legierung schließt
Legierung 42 (42%Ni-58%Fe)
oder Kovar (29%Ni-17%Co-54%Fe) ein. Alternativ könnte das Substrat Glas, Keramik
oder Silizium sein.
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KURZE ERLÄUTERUNG DER ZEICHNUNGEN
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1 zeigt
eine Querschnittsansicht eines CIS-CSP (CMOS Bildsensor-Chipsgrößenpackage) in Übereinstimmung
mit einem Ausführungsbeispiel der
vorliegenden Erfindung.
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2 zeigt
eine Querschnittsansicht eines CIS-CSP (CMOS Bildsensor-Chipgrößenpackage)
in Übereinstimmung
mit einem Ausführungsbeispiel
der vorliegenden Erfindung.
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3a–3d zeigen
Verfahrensschritte zum Herstellen von CIS Chips mit einer transparenten
Schutzschicht für
die Panelwaferform (Querschnitt).
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4a–4e zeigen
Verfahrensschritte zum Herstellen von CIS Chips mit einer transparenten
Schutzschicht für
die Panelwaferform (Querschnitt nach einem weiteren Ausführungsbeispiel
der vorliegenden Erfindung).
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5a–5f zeigen
Verfahrensschritte zum Herstellen von Panelebenen-CIS Chipmaßstabpackage
mit einer transparenten Schutzschicht für die Panelform (Querschnitt).
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6 zeigt
eine Querschnittsansicht des CIS Moduls in Übereinstimmung mit einem Ausführungsbeispiel
der vorliegenden Erfindung.
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BESCHREIBUNG DES BEVORZUGTEN
AUSFÜHRUNGSBEISPIELS
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Die
Erfindung wird jetzt in weiteren Einzelheiten unter Bezugnahme auf
die Ausführungsbeispiele der
Erfindung, und die beiliegenden Zeichnungen erläutert. Nichtsdestoweniger ist
anzuerkennen, dass die bevorzugten Ausführungsbeispiele der Erfindung lediglich
der Illustration dienen. Neben dem hier erwähnten Ausführungsbeispiel kann die vorliegende Erfindung
in einem weiten Bereich von anderen Ausführungsbeispielen außer den
hier ausdrücklich
beschriebenen verwirklicht werden, der Schutzbereich der vorliegenden
Erfindung ist ausdrücklich
nicht anders beschränkt
als dies in den beiliegenden Ansprüchen angegeben ist.
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Die
vorliegende Erfindung offenbart eine Struktur eines Panelebenenpackages
(PLP) unter Verwendung eines Substrats mit vorbestimmten Die-Durchbohrungen
und Kontakt-Durchbohrungen (zwischenverbindend)
die metallischen Kontaktkissen auf der oberen Seite und die metallischen
Anschlusskissen auf der unteren Seite durch das Metall der Durchbohrungen
in diesen und eine Mehrzahl von Öffnungen,
die durch das Substrat verlaufen. Ein Drahtbonding ist zwischen
Kissen ausgebildet, die auf einem Bildsensor-Die und metallischen
Kontaktkissen auf dem vorgeformten Substrat ausgebildet sind.
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1 zeigt
eine Querschnittsansicht eines CIS-CSP (CMOS Bildsensor-Chipgrößenpackage)
in Übereinstimmung
mit einem Ausführungsbeispiel
der vorliegenden Erfindung. Wie in 1 gezeigt,
weist die Struktur des PLP ein Substrat 2 mit vorgegebenen
Die-Durchbohrungen 10 und darin ausgebildeten Kontakt-Durchbohrungen
(Zwischenverbindungen) auf, wobei die Durchbohrung zur Aufnahme
eines Dies 16 dient. Vorzugsweise ist das Die 16 ein Bildsensor
Die. Eine Mehrzahl von Kontakt-Durchbohrungen 6 ist durch
das Substrat von der oberen Fläche
zu der unteren Fläche
des Substrats 2 hergestellt, wobei die Kontakt-Durchbohrungen
(Zwischenverbindung) 6 umgeben ist (Umfangstyp) durch das Substrat 2.
Ein leitfähiges
Material wird in die Durchbohrungen 6 zur elektrischen
Kommunikation eingefüllt.
Kontaktkissen 8 (Anschlüsse)
sind auf der unteren Fläche
des Substrats 2 angeordnet und mit den Kontakt-Durchbohrungen 6 mit
leitfähigem
Material verbunden. Leitfähige
Kontaktkissen 22, etwa aus Metall, sind auf der oberen
Fläche
des Substrats 2 ausgebildet und sind weiter mit den Kontakt-Durchbohrungen 6 mit
leitfähigem
Material verbunden. Ein leitfähiges
Anschlusskissen 30 ist auf der unteren Fläche des
Substrats 2 ausgebildet für eine Lotverbindung eines äußeren Gegenstands.
Ein Drahtbonding 24 ist zwischen den Kissen 20 des
Dies 16 und den metallischen Kontaktkissen 22 des
vorgeformten Substrats 2 verbunden. Eine Schutzschicht 26,
beispielsweise eine flüssige
Verbindung, ist über
dem Drahtbonding 24 zum Schutz ausgebildet und in den Spalt
zwischen dem Rand des Dies 16 und der Seitenwand der Die-Durchbohrung 10 zum
Anhaften eingefüllt.
Bei einem Ausführungsbeispiel
weist das Material der Schutzschicht 26 eine Verbindung,
eine flüssige
Verbindung, ein Silikongummi auf, die Schutzschicht 26 kann
durch ein Gieß-
oder Klebeverfahren (verteilen oder drucken) gebildet sein.
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Das
Die 16 ist in der Die-Durchbohrung 10 angeordnet
und über
ein Klebebandmaterial 14 (Die angebracht – optionaler
Prozess) als Schutzmaterial für
die Rückseite
des Dies. Die Dimension der Breite (Größe) der Die-Durchbohrung 10 könnte um
etwa 100 μm
auf jeder Seite größer sein
als die Breite (Größe) des
Dies 16. Kontaktkissen (Bondingkissen) 26 sind
auf dem Die 16 durch ein Metallplattierungsverfahren ausgebildet,
wie bekannt. Bei einem Ausführungsbeispiel
wird die Schutzschicht (flüssige
Verbindung) 26 in den Spalt der Durchbohrungen 10 (zwischen
dem Rand und der Seitenwandung der das Die aufnehmenden Durchbohrung)
eingefüllt
mit Ausnahme des Bereichs des Dies 16, zur Isolation. Bei
einem Ausführungsbeispiel
ist die Schutzschicht 26 ein elastisches Material, ein
photoempfindliches Mate rial oder ein dielektrisches Material. Weiter
kann eine Grenzschicht 32 ausgebildet sein (etwa durch Verwenden
eines Metallplattierungsverfahrens) auf der Seitenwandung des Substrats 2 für ein besseres Anhaften
an der Schutzschicht (Isolationsmaterial). Ein weiteres Klebematerial 28 ist über dem
Die 16 ausgebildet zum Erzeugen einer Öffnung 46 und dem Klebstoff
der transparenten Abdichtung 36 zum Erzeugen eines Luftspalts
zwischen der transparenten Abdeckung und dem Mikrolinsenbereich 42.
Das Drahtbonding 24 ist auf dem Die 16 ausgebildet,
wobei das Drahtbonding 24 elektrisch mit dem Die 16 verbunden
bleibt durch die I/O-Kissen 20 und
den Kontaktkissen 22, durch ein Verbindungskontakt zum Kontaktieren
der Anschlusskissen 8 gebildet wird. Die vorgenannte Struktur
bildet ein Package vom LGA Typ (Anschlusskissen in dem Umfang des
Packages).
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Es
ist zu beachten, dass die Öffnung 46 auf dem
Die 16 und einer Schutzschicht 40 ausgebildet ist,
um den Mikrolinsenbereich 42 des Dies 16 für den CMOS
Bildsensor (CIS) freizulegen. Die Schutzschicht 40 kann über der
Mikrolinse auf dem Mikrolinsenbereich 42 ausgebildet sein.
Die Bildsensorchips sind von der Schutzschicht (Folie) 40 auf
dem Mikrolinsenbereich abgedeckt; die Schutzschicht (Folie) 40 mit
den Eigenschaften des Wasserabstoßens und des Ölabstoßens kann
eine Partikelkontamination des Mikrolinsenbereichs weghalten. Die
Dicke der Schutzschicht (Folie) 40 ist vorzugsweise etwa
0,1 μm bis
0,3 μm und
der Reflektionsindex ist nahe dem Luftreflektionsindex von 1. Das
Verfahren kann durch SOG (sein an glass) ausgeführt werden und es kann in einer
Siliziumwaferform verarbeitet werden. Die Materialien der Schutzschicht
können
SiO2, Al2O3 oder Fluoro-Polymer usw. sein.
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Schließlich wird
eine transparente Abdeckung 36 mit einem beschichtenden
IR Filter (optional) über
dem Mikrolinsenbereich 42 zum Schutz ausgebildet. Die transparente
Abdeckung 36 besteht aus Glas, Quarz usw.
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Ein
alternatives Ausführungsbeispiel
ist in 2 erkennbar, leitfähige Kügelchen 30 sind unter den
Anschlusskontaktkissen 8 ausgebildet. Dieser Typ wird BGA
(Ball Grid Array) Typ genannt. In 2 sind die
Kontakt-Durchbohrungen 6 (Zwischenverbindungen), die bei spielsweise
halbkugelförmig
sind, in einem Ritzlinienbereich angeordnet, der durch das Substrat 2 verläuft, das
halbkugelförmige
Element zum Verbinden der Durchbohrungen 6 kann auch in dem
Seitenwandbereich der das Die aufnehmenden Bohrung (nicht gezeigt)
ausgebildet sein, die anderen Teile sind ähnlich denjenigen von 1,
es kann daher auf Bezugszeichen für die ähnlichen Teile verzichtet werden.
Die Kontakt-Durchbohrungen 6 liegen in der Ritzlinie, jedes
Package hat daher eine halbe Durchbohrung, so dass eine Verbesserung
der Lotverbindungsqualität
und eine Reduzierung des Fußdrucks
verbessert sind. Vorzugsweise ist das Material des Substrats 2 ein
organisches Substrat wie FR5, FR4, BT (Bismaleimidtriazin), PCB
mit einer definierten Öffnung
oder die Legierung 42 mit der vorgeätzten Schaltung. Das organische
Substrat mit einer hohen Glasübergangstemperatur
(Tg) sind Epoxy vom Typ FR5 oder BT (Bismaleimidtriazin) Substrattyp
für eine
bessere Prozessverarbeitung. Das Silber 42 besteht aus 42% Ni und
58% Fe. Kovar kann ebenfalls verwendet werden und besteht aus 29%
Ni, 17% Co, 54% Fe. Glas, Keramik oder Silizium können aufgrund
ihres geringen CTE ebenfalls verwendet werden.
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Das
Substrat könnte
vom rechteckigen Typ wie eine Panelform sein und die Dimension könnte in die
Drahtbondermaschine passen. Wie in den 1 und 2 gezeigt,
verliert sich das Drahtbonding 24 nach außerhalb
des Dies und kommuniziert mit den Kontaktkissen 22 und
den metallischen I/O Kissen 20. Es ist unterschiedlich
von der Technologie nach dem Stand der Technik, dass Schichten über dem Die
stapelt, wodurch die Dicke des Packages erhöht wird. Dies verletzt jedoch
die Forderung der Reduzierung der Dicke des Die-Packages. Die Anschlusskissen 8 sind
im Gegenteil auf der Fläche
angeordnet, die der Seite der Die-Kissen gegenüberliegt. Die Verbindungsbahnen
durchdringen das Substrat 2 über die Kontakt-Durchbohrungen 6 und
führen
das Signal zu den Anschlusskissen 8. Die Dicke des Die-Packages ist daher
augenscheinlich geringer. Das Package nach der vorliegenden Erfindung
wird dünner sein
als das nach dem Stand der Technik. Weiter wird das Substrat vor
dem Package vorbereitet. Die Die-Durchbohrung 10 und die
Kontakt-Durchbohrungen 6 sind ebenfalls vorbestimmt. Der
Durchsatz wird so höher
als je zuvor. Die vorliegende Erfindung offenbart ein PLP ohne übereinander
gestapelte Schichten über
dem Drahtbonding.
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Die 3a–3d zeigen
Verfahrensschritte zum Herstellen von CIS Chips mit einer transparenten
Schutzabdeckung für
die Panel/Waferform (Querschnitt).
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In 3a ist
erkennbar, dass das oben erwähnte
Verfahren das Vorsehen eines Klebematerials 62 vorsieht,
das in einem Muster über
einem transparenten Panel ausgebildet ist, etwa einem Glaspanel
oder einer Schicht 60 durch Drucken oder Verteilen, vorzugsweise
vom UV Typ, zum Erzeugen eines Raums zum Freilegen eines Mikrolinsenbereichs
mit einem Spalt. Ein Wafer 64 mit Chips (Dies) 66 wird
geschaffen, gezeigt wie in 3b. Sodann wird
das transparente Panel 60 an den Wafer 64 durch
ein Panelbonding durch das Klebematerial 62 angebracht.
Es ist zu beachten, dass das Klebematerial 62 den Mikrolinsenbereich
unter Freilegen des Mikrolinsenbereichs umgibt. Das transparente
Panel 60 schützt
so die Mikrolinse vor einer Kontamination. Nachfolgend wird ein
Photolackmuster 68 auf dem transparenten Panel 60 ausgebildet,
etwa ein Photolackmuster 68, ausgerichtet mit dem Mikrolinsenbereich,
wie in Fig. gezeigt 3b. Das transparente Panel 60 wird
dann geätzt,
etwa durch Trockenätzen oder
durch Nassätzen,
um eine Mehrzahl von transparenten Abdeckungen 70 zu erzeugen.
Das verbleibende Photolackmuster 68 wird sodann entfernt. Schließlich wird
der Wafer 64 getrennt, beispielsweise durch Sägen des
Wafersubstrats an einer Ritzlinie, in einer Mehrzahl von einzelnen
Einheiten (CIS Chips) mit der transparenten Schutzschicht 70,
gezeigt in 3d. Die Ritzlinie ist an dem Ätzbereich angeordnet,
der zwischen den Einheiten zwischen dem Trennen der Einheiten begrenzt
ist.
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Die 4a–4e zeigen
Verfahrensschritte zum Herstellen von CIS Chips mit einer transparenten
Abdeckschicht für
die Panel/Wafer-Form (Querschnitt) entsprechend einem anderen Ausführungsbeispiel
der vorliegenden Erfindung. 4a macht
erkennbar, dass das oben erwähnte
Verfahren das Schaffen eines transparenten Panels oder einer Schicht 74 aufweist,
das an einem Klebeband 72 angebracht ist, etwa einem Blauband
oder einem UV-Band. Das transparente Panel 74 Wirt in einer Mehrzahl
von Ritzlinien 76 geritzt und gebrochen, wie in 4b gezeigt.
Ein Klebematerial 78 wird sodann über dem transparenten Panel 74 ausgebil det
durch Anwenden eines Drucks oder eines Dispensers, vorzugsweise
vom UV-Typ zum Erzeugen eines Raums zum Freilegen der Mikrolinse,
gezeigt in 4c. Es ist zu beachten, dass
das Klebematerial 78 ein Druck oder ein Verteilen auf dem
CIS Wafer 84 sein kann. Sodann wird das transparente Panel 74 an
einen Wafer 84 mit Chips (Dies) 80 durch ein Panelbonding durch
das Klebematerial 78 angebracht. Es ist zu beachten, dass
das Klebematerial 78 den Mikrolinsenbereich unter Freilassen
des Mikrolinsenbereichs umgibt und das transparente Panel 74 schützt so die Mikrolinse
vor einer Kontamination, gezeigt in 4d. Die
Ritzlinien 76 sind so mit dem Klebematerial 78 ausgerichtet,
sodann wird das Klebeband und das restliche Panel (Glas) entfernt.
Schließlich wird
der Wafer 84 getrennt, beispielsweise durch Sägen des
Wafersubstrats ungefähr
in der Mitte benachbarter Ritzlinienpunkte, um eine Mehrzahl von einzelnen
Einheiten (CIS Chips) zu bilden, mit einer transparenten Schutzschicht 82,
wie in 4e gezeigt. Die Ritzlinie ist
etwa über
dem Klebematerial 78 ausgebildet, das zwischen den Einheiten
zum Trennen jede der Einheiten definiert ist.
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Die 5a–5f zeigen
Verfahrensschritte zum Herstellen der Panelebene CIS Chips Masterpackage
mit einer transparenten Schutzschicht für die Panelform (Querschnitt).
Das Verfahren nach der vorliegenden Erfindung weist das Schaffen
eines Ausrichtwerkzeugs (Chipredistributionswerkzeug) 50,
mit auf diesem ausgebildeten Ausrichtmustern. Wenn der Musterklebstoff
auf das Werkzeug 50 aufgeklebt wird (das zum Anhaften der
Rückseitenflächen der
Dies verwendet wird) gefolgt durch Verwenden eines das Die aufnehmenden
und in genaue Justierung einsetzenden Systems mit einer Die-Bondingfunktion
zum Redistributieren der als gut bekannten Dies auf dem Werkzeug
mit dem gewünschten
Abstand. Der Musterklebstoff wird die Chips an dem Werkzeug 90 anhaften.
Alternativ kann ein an das Die angebrachtes Band verwendet werden. Nachfolgend
wird ein Substrat 92 mit Die-Durchbohrungen 34 und
Kontakt-Durchbohrungen 96, ein Kontaktkissen 22 auf
der oberen Seite und Anschlusskissen 8 auf der unteren
Seite auf dem Werkzeug 50 vorgesehen, wie in 5a gezeigt.
Ein leitfähiges Material
wird in die Durchbohrungen 96 zur elektrischen Verbindung
eingefüllt.
Nachfolgend wird ein Die 98, beispielsweise das Die nach
den 1 und 2, mit einem Schutzglas (Abdeckung) 100 auf der
Mikrolinse in die Die-Durchbohrungen 94 des Substrats 92 durch
das an das Die angebrachte Band 102 an der Rückseite
eingesetzt und angebracht, wie in 5b gezeigt.
Sodann wird ein Drahtbonding 104 zum Verbinden zwischen
Kissen des Dies 98 und metallischen Kontaktkissen auf dem
vorgeformten Substrat 92 ausgebildet, wie in 5c gezeigt. Nachfolgend
wird eine Schutzschicht 108, beispielsweise eine flüssige Verbindung, über der
Abdeckung des Drahtbondings 104 zum Schutz und zum Füllen des
Spaltes zwischen dem Rand des Dies und der Seitenwandung der Die-Durchbohrung
zum Ankleben des Dies und des Substrats ausgebildet, wie in 5d gezeigt.
Das Panel wird von dem Werkzeug nach einem Vakuumaushärten getrennt,
wie in 5e gezeigt.
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Nach
der Anordnung der Kügelchen
oder dem Drucken der Druckpaste wird ein Wärme-Re-Flow durchgeführt, um ein Re-Flow auf der Substratseite
(für den
BGA Typ) auszuführen.
Das Testen wird ausgeführt.
Das Endtesten auf der Panelebene wird durchgeführt durch Verwendung einer vertikalen
Sondenkarte. Nach dem Testen wird das Substrat 92 entlang
der Ritzlinie 108 gesägt
zum Vereinzeln und Trennen des Packages in einzelne Einheiten, wie
in 5f dargestellt. Sodann werden die Packages jeweils
aufgenommen und angeordnet auf einem Schlitz oder einem Band und
einer Schiene.
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Es
wird auf 6 Bezug genommen, die ein einzelnes
CMOS Bildsensormodul ist unter Verwendung von CIS-CSP nach der vorliegenden
Erfindung zeigt. Das Die weist einen CMOS Sensor oder einen CCD
Bildsensor auf. Leitfähige
Anschlusskissen 30 des CIS-CSP 116 sind (durch
ein SMT Prozess – Lotverbindung)
mit dem Verbindungskissen einer biegsamen gedruckten Schaltkarte 120 (FPC)
mit einem Konnektor 124 (zum V Erbinden mit einer Motherboard),
der darauf angeordnet ist, verbunden. Das CIS-CSP 116 ist
beispielsweise ein Einheitspackage nach 1 oder 2.
Sodann wird eine Linse 128 über der transparenten Schicht
(Glas) 36 des CIS-CSP 116 angeordnet, um es dem
Licht zu erlauben, hindurch zu treten. Ebenso kann eine Mikrolinse auf
dem Mikrolinsenbereich ausgebildet werden und ein Luftspalt wird
zwischen dem Die 16 und der transparenten Abdeckung (Glas) 36 erzeugt.
Ein Linsenhalter 126 ist auf der gedruckten Schaltkarte 120 zum Halten
der Linse 128 oben auf dem CIS-CSP 116 befestigt.
Ein Filter 130, etwa ein IR Filter, ist auf dem Linsenhalter 126 befestigt.
Alternativ kann die Linse 130 eine Filterungsschicht aufweisen,
beispielsweise eine IR Filterschicht, die auf der oberen oder der
unteren Fläche
der transparenten Abdeckung (Glas) 36 zum Erwirken als
ein Filter gebildet ist. Bei einem Ausführungsbeispiel weist die IR
Filterschicht TiO2, einen Lichtkatalysator,
auf. Die transparente Abdeckung (Glas) 36 kann die Mikrolinse
vor einer Partikelverschmutzung bewahren. Der Verwender kann eine
Flüssigkeit
oder ein Luftstrom verwenden, um Partikel auf der transparenten
Abdeckung (Glas) zu entfernen, ohne die Mikrolinse zu zerstören. Weiter kann
eine passive Einrichtung 122 auf der gedruckten Schaltkarte 120 ausgebildet
sein.
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Die
Vorteile der vorliegenden Erfindung sind:
Das Substrat wird
mit einer vorgeformten Durchbohrung und einer Verdrahtungsschaltung
vorbereitet, es kann aufgrund des Die-Einsatzes in das Innere des Substrats
eine Dicke unter 200 μm
(von der Bildsensorfläche)
eine superdünne
Package hergestellt werden; es kann als eine Spannung freigegebener
Bereich verwendet werden durch Einfüllen eines Siliziumgummis oder
flüssiger
Materialien zum Absorbieren der thermischen Spannung aufgrund der
CTE Differenz zwischen dem Silizium-Die (CTE ~ 2,3) und dem Substrat
(FR5/BT – CTD
~ 16)). Der Packagingdurchsatz wird aufgrund der Anwendung eines
einfachen Verfahrens erhöht
(die Herstellungszeit wird reduziert), nämlich dm Die-Bonding, dem Draht-Bonding,
der Schutzschicht und dem Sägen
aufgrund der geringeren Pinanzahlstruktur des Bildsensorchips. Die
Anschlusskissen sind auf der gegenüberliegenden Fläche der
aktiven Die-Fläche
ausgebildet (vorgeformt). Der Vorgang der Die-Anordnung ist derselbe
wie bei dem gegenwärtigen
Prozess – Die-Bonding.
Keine Partikelkontamination während
des Vorgangs zum Modellierenwird bei der vorliegenden Erfindung
erzeugt, bei der die Glasabdeckung der Waferform erstellt wird,
wenn es in der Fabrik gebildet wird. Die Oberfläche des Dies und des Substrats
können
dieselbe sein, nachdem das Die auf der Die-Durchbohrung des Substrats
angebracht ist. Das Package ist aufgrund der Glasabdeckung auf der
Mikrolinse reinigungsfähig.
Das Package im Chipmaßstab
hat die Größe des Chips
zuzüglich
0,5 mm/Seite. Die Zuverlässigkeit
sowohl auf der Packageebene als auf der Boardebene ist größer als
je zuvor, insbesondere bei dem Temperaturzyklustest auf der Boardebene,
dies deshalb, weil der CTE des Substrats und des PCB Motherboards
identisch sind, so dass keine mechanische thermische Spannung auf
die Lötpunkte/Kügelchen
aufgebracht wird. Die Kosten sind gering und der Prozess ist einfach.
Der Herstellungsprozess kann vollständig automatisch ausgeführt werden
insbesondere bei der Modulmontage unter Verwendung des SMT Prozesses.
Es ist einfach, die Kombopackung (Dual Die Package) zu bilden. Das
Package vom LCA Typ hat Umfangsanschlusskissen für den SMT-Vorgang. Es hat eine hohe
Ertragsrate aufgrund des partikelfreien, einfachen Vorgangs bei
voller Automation.
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Obwohl
bevorzugte Ausführungsbeispiele der
vorliegenden Erfindung beschrieben worden sind, versteht es sich
für den
Fachmann, dass die vorliegende Erfindung nicht auf die beschriebenen bevorzugten
Ausführungsbeispiele
beschränkt
ist. Es sind vielmehr verschiedene Änderungen und Abwandlungen
innerhalb des Grundgedankens und des Schutzbereichs der vorliegenden
Erfindung, wie er sich aus den beiliegenden Ansprüchen ergibt,
möglich.