-
Gebiet der Erfindung
-
Die
vorliegende Erfindung betrifft eine Bildsensorstruktur und insbesondere
ein Bildsensormodul mit Chipaufnahmehohlraum.
-
Beschreibung des Standes der
Technik
-
Digitale
Videokameras sind in Entwicklung, um sie als Heimgeräte zu ermöglichen.
Aufgrund der schnellen Entwicklung der Halbleitertechnik ist die Anwendung
des Bildsensors für
digitale Standbildkameras oder Filmkameras weit verbreitet. Der
Anforderungen der Verbraucher sind auf leichtes Gewicht, Multifunktion
und hohe Auflösung
gerichtet. Um diesen Anforderungen gerecht zu werden, wurde die Herstellung
von Kameras auf technischer Ebene verbessert. Der CCD- oder CMOS-Chip ist ein gängiger Baustein
für diese
Kameras zur Aufnahme von Bildern, der mit Hilfe eines leitenden
Klebstoffs chipgebondet wird. Normalerweise wird eine Elektrodenkontaktbahn
des CCD oder CMOS mit Hilfe eines Metallleiters leitergebondet.
Das Leiterbonden begrenzt die Größe des Sensormoduls.
Der Baustein wird durch ein herkömmliches
Harzpackungsverfahren gebildet.
-
Ein
allgemein verwendeter Bildsensorbaustein weist eine Anordnung von
Fotodioden auf, die auf der Oberfläche des Wafersubstrats ausgebildet ist.
Die Verfahren zur Bildung solcher Fotoanordnungen sind den Durchschnittsfachleuten
allgemein bekannt. Normalerweise wird das Wafersubstrat auf einer
flachen Trägerstruktur
montiert und mit einer Vielzahl von elektrischen Kontakten elektrisch
verbunden. Das Substrat wird unter Verwendung von Leiter mit Bondbahnen
der Trägerstruktur
elektrisch verbunden. Die Struktur wird dann in einer Packung mit einer
lichtdurchlässigen
Oberfläche
eingeschlossen, die es dem Licht ermöglicht, auf der Anordnung von Fotodioden
einzufallen. Ein Erzeugen eines flachen Bildes mit einer verhältnismäßig geringen
Verzerrung oder einem verhältnismäßig geringen
chromatischen Fehler erfordert die Implementierung von mehreren Linsen,
die so angeordnet werden, dass sie eine flache optische Ebene erzeugen.
Dies kann sehr teure optische Elemente erfordern.
-
Außerdem nimmt
auf dem Gebiet von Halbleiterbausteinen die Bausteindichte immer
mehr zu und die Bausteinabmessung immer mehr ab. Auch der Bedarf
an Packungs- und Verbindungstechniken für solche dicht gepackten Bausteine
steigt, um der zuvor erwähnten
Situation gerecht zu werden. Herkömmlicherweise wird im Flip-Chip-Montageverfahren
eine Anordnung von Lötkontaktkugeln
auf der Oberfläche
des Chips gebildet. Die Bildung der Lötkontaktkugeln kann durch Verwenden
eines Lötmittelverbundmaterials
durch eine Lötmaske
zur Herstellung eines gewünschten
Musters von Lötkontaktkugeln
erfolgen. Die Funktion einer Chip-Packung umfasst Leistungsverteilung,
Signalverteilung, Wärmeableitung,
Schutz, Halterung und so weiter. Da ein Halbleiter immer komplizierter
wird, können
die herkömmlichen
Packungstechniken, wie beispielsweise die Technik der Leiterrahmenpackung,
der flexiblen Packung oder der starren Packung, die Anforderung an
ein Herstellen kleinerer Chips mit hoher Elementdichte auf dem Chip
nicht mehr erfüllen.
Da die herkömmlichen
Packungstechnologien ein Plättchen
auf einem Wafer in einzelne Chips teilen und dann den Chip jeweils
verpacken müssen,
sind diese Techniken für
das Herstellungsverfahren zeitraubend. Da die Chip-Packungstechnik durch
die Entwicklung von integrierten Schaltungen stark beeinflusst wird,
betrifft die immer anspruchsvoller werdende Größe der Elektronik auch die
Packungstechnik. Aus den zuvor erwähnten Gründen geht die Tendenz heute
zu Packungen mit Kontaktierungsmatrix oder Kugelrasteranordnung
(BGA – ball
grid array), Flip-Chip (FC-BGA),
Packungen in Chipgröße (CSP – chip scale
package) und Waferebenenpackung (WLP – wafer level package). Unter "Waferebenenpackung" ist zu verstehen,
dass das gesamte Verpacken und sämtliche
Verbindungen auf dem Wafer sowie andere Verarbeitungsschritte vor
dem Vereinzeln (Chip-Trennen)
in Chips (Einzelchips) durchgeführt
werden. Im Allgemeinen werden nach Vervollständigung aller Montageverfahren
oder Packungsverfahren einzelne Halbleiterpackungen von einem Wafer
mit einer Vielzahl von Halbleiterchips getrennt. Die Waferebenenpackung
weist äußerst kleine
Abmessungen zusammen mit sehr guten elektrischen Eigenschaften auf.
-
Die
WLP-Technik ist eine fortschrittliche Packungstechnologie, durch
welche die Chips auf dem Wafer hergestellt und geprüft und dann
durch Chip-Trennen zur Montage in einer Oberflächenmontagestraße vereinzelt
werden. Da die Waferebenenpackungstechnik den gesamten Wafer als
ein Objekt verwendet, ohne einen verpackten oder unverpackten Einzelchip
zu verwenden, wird das Verpacken und Prüfen bereits vor dem Durchführen eines
Ritzprozesses bewerkstelligt; außerdem ist WLP solch eine fortschrittliche
Technik, dass das Verfahren des Leiterbondens, Chipmontierens und
Unterfüllens weggelassen
werden kann. Durch Verwenden der WLP-Technik können die Kosten gesenkt und
die Fertigungszeit verkürzt
werden, und die resultierende WLP-Struktur kann gleich dem Chip
sein; diese Technik kann daher die Anforderungen der Miniaturisierung
von elektronischen Bausteinen erfüllen.
-
Die
vorliegende Erfindung stellt daher ein Bildsensormodul zur Verkleinerung
der Packungsgröße und Senkung
der Kosten bereit.
-
KURZDARSTELLUNG DER ERFINDUNG
-
Die
Aufgabe der vorliegenden Erfindung besteh darin, ein Bildsensormodul
zum Verbinden mit einer MB ohne einen "Konnektor" für
einen BGA/LGA-Typ bereitzustellen.
-
Die
Aufgabe der vorliegenden Erfindung ist, ein Bildsensormodul mit
PCB mit Hohlräumen
zum Anwenden eines extrem dünnen
Moduls, einer kleinen Montagefläche
(Formfaktor) und eines einfachen Verfahrens für ein CIS-Modul bereitzustellen.
-
Eine
weitere Aufgabe der vorliegenden Erfindung ist, ein Bildsensormodul
bereitzustellen, das durch Entlöten
nachbearbeitbar ist.
-
Die
vorliegende Erfindung stellt eine Bildsensormodulstruktur bereit,
welche umfasst: ein Substrat mit einem Chipaufnahmehohlraum, der
innerhalb einer oberen Oberfläche
des Substrats ausgebildet ist, und Leiterbahnen innerhalb des Substrats;
einen Chip mit einer Mikrolinse, der innerhalb des Chipaufnahmehohlraums
angeordnet ist; eine dielektrische Schicht, die auf dem Chip und
dem Substrat ausgebildet ist; eine leitende Umverteilungsschicht
(RDL – re-distribution
layer), die auf der dielektrischen Schicht ausgebildet ist, wobei
die RDL mit dem Chip und den Leiterbahnen verbunden ist, wobei die
dielektrische Schicht eine Öffnung
aufweist, um die Mikrolinse freizulegen; einen Linsenhalter, der
auf dem Substrat befestigt ist, wobei der Linsenhalter eine Linse
aufweist, die auf einem oberen Abschnitt des Linsenhalters befestigt
ist, und ein Filter, das zwischen der Linse und der Mikrolinse befestigt
ist. Die Struktur umfasst ferner einen passiven Baustein auf der
oberen Oberfläche
des Substrats innerhalb des Linsenhalters.
-
Es
ist zu erwähnen,
dass eine Öffnung
innerhalb der dielektrischen Schicht und einer Deckschutzschicht
ausgebildet ist, um die Mikrolinsenfläche des Chips für einen
CMOS-Bildsensor (CIS) freizulegen. Ein transparenter Überzug mit
einem Beschichtungs-IR-Filter ist optional über der Mikrolinsenfläche zum
Schutz ausgebildet.
-
Die
Bildsensorchips sind mit der Schutzschicht (Film) auf der Mikrolinsenfläche beschichtet; die
Schutzschicht (Film) weist wasser- und ölabstoßende Eigenschaften auf, welche
die Teilchenverunreinigung auf der Mikrolinsenfläche fern halten können; die
Dicke der Schutzschicht (Film) beträgt ungefähr 0,1 μm bis 0,3 μm, und der Reflexionsindex ist nahe
dem Luftreflexionsindex 1. Das Verfahren kann durch eine
SOG-Technik (SOG – spin an
glass – Aufschleudern
auf Glas) durchgeführt
werden, und die Verarbeitung kann entweder in Siliziumwaferform oder
Plattenwaferform (vorzugsweise in Siliziumwaferform, um die Teilchenverunreinigung
bei der Weiterverarbeitung zu vermeiden) erfolgen. Die Materialien
der Schutzschicht können
SiO2, Al2O3 oder Fluorpolymer usw. sein.
-
Die
dielektrische Schicht umfasst eine elastische dielektrische Schicht,
dielektrikumbasiertes Silikonmaterial, PCB oder PI. Das dielektrikumbasierte Silikonmaterial
umfasst Siloxanpolymere (SINR), Siliziumoxid, Siliziumnitrid oder
Verbundstoffe davon. Alternativ umfasst die dielektrische Schicht
eine lichtempfindliche Schicht. Die RDL steht hinabverbindend über eine
Durchgangslochstruktur mit den Anschlusskontaktbahnen in Verbindung.
-
Das
Material des Substrats schließt
organisches Epoxid Typ FR4, FR5, BT, PCB (gedruckte Leiterplatte – printed
circuit board), Legierung oder Metall ein. Die Legierung umfasst
Alloy 42 (42% Ni – 58%
Fe) oder Kovar (29% Ni – 17%
Co –54%
Fe). Alternativ könnte
das Substrat Glas, Keramik oder Silizium sein.
-
KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
1 veranschaulicht
eine Querschnittsansicht einer Struktur eines Bildsensormoduls gemäß der vorliegenden
Erfindung.
-
2 veranschaulicht
eine Querschnittsansicht einer Hohlraumbereichsstruktur gemäß der vorliegenden
Erfindung.
-
3 veranschaulicht
eine Querschnittsansicht einer Struktur eines Bildsensormoduls gemäß der vorliegenden
Erfindung.
-
4 veranschaulicht
eine Querschnittsansicht einer Struktur eines Bildsensormoduls gemäß der vorliegenden
Erfindung.
-
5 veranschaulicht
eine Querschnittsansicht einer Struktur eines Bildsensormoduls gemäß der vorliegenden
Erfindung.
-
6 veranschaulicht
eine Querschnittsansicht einer Struktur eines Bildsensormoduls gemäß der vorliegenden
Erfindung.
-
BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSFORM
-
Die
Erfindung wird nun anhand von bevorzugten Ausführungsbeispielen der Erfindung
und beiliegenden Abbildungen ausführlicher beschrieben. Es sollte
jedoch zu erkennen sein, dass die bevorzugten Ausführungsbeispiele
der Erfindung lediglich der Veranschaulichung dienen. Abgesehen
von dem hierin erwähnten
bevorzugten Ausführungsbeispiel kann
die vorliegende Erfindung neben den hierin ausdrücklich beschriebenen in einer
großen
Auswahl von anderen Ausführungsbeispielen
realisiert werden, wobei der Umfang der vorliegenden Erfindung ausdrücklich nicht
beschränkt
ist, außer
wie in den beiliegenden Ansprüchen
spezifiziert.
-
Die
vorliegende Erfindung offenbart eine Struktur eines Bildsensormoduls,
das ein Substrat mit einem vorbestimmten Hohlraum verwendet, der in
dem Substrat ausgebildet ist. Ein lichtempfindliches Material ist über den
Chip und das vorgeformte Substrat aufgetragen. Vorzugsweise ist
das Material des lichtempfindlichen Materials aus elastischem Material
gebildet. Das Bildsensormodul umfasst eine PCB-Mutterplatte mit einem Hohlraum für den Bildsensorchip,
und es werden Aufbauschichten eingesetzt. Das Modul mit extrem dünner Struktur
ist weniger als 400 μm.
Die Bildsensorchips können durch
WLP verarbeitet werden, um die Schutzschicht auf einer Mikrolinse
zu bilden, und die Aufbauschichten werden verwendet, um die RDL
auf dem Modul mit passiven Komponenten zu bilden. Die Schutzschicht
auf der Mikrolinse kann den Chip vor Teilchenverunreinigung bewahren
und ist wasser- und ölabstoßend, und
die Dicke der Schicht ist weniger als 0,5 μm. Der Linsenhalter mit IR-Karte
kann auf der PCB-Mutterplatte
(oberhalb der Mikrolinsenfläche)
fixiert werden. Durch die vorliegende Erfindung kann ein Verfahren
mit hoher Ausbeute und hoher Qualität erreicht werden.
-
1 veranschaulicht
einen Querschnitt des Bildsensormoduls gemäß eines Ausführungsbeispiels
der vorliegenden Erfindung. Wie in 1 dargestellt,
umfasst die Struktur ein Substrat 2 mit einem Chipaufnahmehohlraum 4,
der darin ausgebildet ist, um einen Chip 6 aufzunehmen.
eine Vielzahl von Leiterbahnen 8 sind im Substrat 2 zur
elektrischen Verbindung ausgebildet. Anschlusskontaktbahnen 10 befinden
sich auf der unteren Oberfläche
des Substrats 2 und sind mit den Leiterbahnen 8 verbunden. Ein
Linsenhalter 12 ist über
dem Substrat ausgebildet, um die Linse zu halten und zu schützen. Eine Linse 14 ist
auf dem oberen Abschnitt des Linsenhalters 12 befestigt.
Ein Filter 16 befindet sich innerhalb des Linsenhalters 12 zwischen
der Linse 14 und der Mikrolinse 18 des Substrats 2,
wobei das Filter 16 weggelassen werden kann, sobald es
mit der Linse 14 zusammen verbunden ist. Die Mikrolinse 18 umfasst
eine Schutzschicht 20, die darauf ausgebildet ist.
-
Der
Chip 6 ist innerhalb des Chipaufnahmehohlraums 4 auf
dem Substrat 2 angeordnet und durch einen Klebstoff (Chipbefestigungs)-Material 22 fixiert.
Bekanntlich sind Kontaktbahnen (Bondbahnen) 28 auf dem
Chip 6 ausgebildet. Eine lichtempfindliche oder dielektrische
Schicht 24 ist über
dem Chip 6 ausgebildet und in den Zwischenraum zwischen
dem Chip 6 und den Seitenwänden des Hohlraums 4 gefüllt. Eine
Vielzahl von Öffnungen
ist innerhalb der dielektrischen Schicht 24 durch das Lithografieverfahren
oder das Belichtungs– und
Entwicklungsverfahren ausgebildet. Eine Vielzahl von Öffnungen
ist mit den Kontakt- beziehungsweise I/O-Bahnen 28 ausgerichtet.
Die RDL (Umverteilungsschicht) 30, auch als Metallbahn
bezeichnet, ist auf der dielektrischen Schicht 24 durch
Entfernen von ausgewählten
Abschnitten der Metallschicht ausgebildet, die über der Schicht ausgebildet
ist, wobei die RDL 30 durch die I/O-Bahnen 28 mit dem Chip 6 elektrisch
verbunden bleibt. Ein Teil des Materials der RDL wird in die Öffnungen
in der dielektrischen Schicht 24 nachgefüllt, um
dadurch ein Kontaktdurchgangsmetall über der Bondbahn 28 zu
bilden. Eine Schutzschicht 26 ist zur Abdeckung der RDL 30 ausgebildet.
Die zuvor erwähnte
Struktur stellt ein Bildsensormodul des LGA-Typs dar.
-
Es
ist zu erwähnen,
dass eine Öffnung 32 innerhalb
der dielektrischen Schicht 26 und der Schicht 24 ausgebildet
ist, um die Mikrolinse 18 des Chips 6 für einen
CMOS-Bildsensor (CIS) freizulegen. Eine Schutzschicht 20 kann über der
Mikrolinse 18 auf der Mikrolinsenfläche ausgebildet sein. Die Öffnung 32 wird
normalerweise durch ein Fotolithografieverfahren gebildet, wie dem
Fachmann bekannt ist. In einem Fall kann der untere Abschnitt der Öffnung 32 während der
Bildung einer Durchgangsöffnung
geöffnet
werden. Der obere Abschnitt der Öffnung 32 wird nach
dem Aufbringen der Schutzschicht 26 gebildet. Alternativ
wird die ganze Öffnung 32 nach
der Bildung der Schutzschicht 26 durch Lithografie gebildet. Die
Bildsensorchips werden mit der Schutzschicht (Film) 20 auf
der Mikrolinsenfläche überzogen;
die Schutzschicht (Film) weist wasser- und ölabstoßende Eigenschaften auf, welche
die Teilchenverunreinigung auf der Mikrolinsenfläche fernhalten können. Die
Dicke der Schutzschicht (Film) 20 beträgt vorzugsweise ungefähr 0,1 μm bis 0,3 μm, und der
Reflexionsindex ist nahe dem Luftreflexionsindex 1. Das Verfahren
kann durch eine Technik des Aufschleuderns auf Glas oder SOG (sein
an glass) durchgeführt,
und es kann entweder in Silizium-Waferform oder Platten-Waferform
bearbeitet werden (vorzugsweise in Silizium-Waferform, um die Teilchenverunreinigung
bei der Weiterverarbeitung zu vermeiden). Die Materialien der Schutzschicht
können
SiO2, Al2O3 oder Fluorpolymer usw. sein. Schließlich ist
eine transparente Abdeckung 16 mit einem Beschichtungs-IR-Filter
optional über
der Mikrolinse 18 zum Schutz ausgebildet. Die transparente Abdeckung 16 besteht
aus Glas, Quarz usw. Es ist zu erwähnen, dass der passive Baustein 28 auf
dem Substrat und innerhalb des Linsenhalters 12 ausgebildet
sein kann.
-
2 stellt
eine Querschnittsansicht des Hohlraumbereichs 34 dar. In
der Abbildung ist eine Metallbondbahn 36 auf dem Substrat 2 ausgebildet. Ein
Kontaktdurchgang 38 ist mit der Metallbondbahn 36 ausgerichtet.
Der Chip 6 kann mit den Bahnen 8 innerhalb der
PCB über
die RDL 30 und die Kontaktbahn 28 in Verbindung
stehen. Das Material der Schicht 24 ist in den Zwischenraum
zwischen dem Chip 6 und der Hohlraumseitenwand gefüllt.
-
Eine
alternative Ausführungsform
ist in 3 zu sehen, wobei der Großteil der Strukturen ähnlich wie
in 1 ist, weshalb die ausführliche Beschreibung unterlassen
wird. Ein zweiter Chip 40 ist auf der unteren Oberfläche des
Substrats 2 und außerhalb
des Linsenhalters 12 befestigt. In einem Fall ist der zweite
Chip 40 durch Flip-Chip-Kontaktkugeln und RDL befestigt.
Der zweite Chip ist als DSP oder MCU für automatische Scharfeinstellung
vorgesehen. Eine dielektrische Schicht 46 ist auf der unteren Oberfläche des
Substrats ausgebildet. Durchgangslochstrukturen 42 sind
innerhalb der Schicht 46 ausgebildet, und Anschlusskontaktbahnen 44 sind
mit den Durchgangslochstrukturen 42 verbunden. Zweite passive
Bausteine 28a können
auf der unteren Oberfläche
des Substrats 2 ausgebildet und durch die dielektrische
Schicht 46 abgedeckt sein.
-
Mit
Bezug auf 4 werden die Einzelheiten des
Substrats 2 von 3 und der darauf ausgebildeten
Komponenten dargestellt. Der zweite Chip 40 umfasst eine
Lötverbindung 40a zur
Kopplung mit den Bahnen 8 auf der unteren Oberfläche des
Substrats 2. Die ersten und zweiten passiven Bausteine können durch
Oberflächenmontagetechnik
oder SMT (surface mounting technology) ausgebildet sein.
-
Alternativ
ist ein weiterer Chipaufnahmehohlraum 4a auf der unteren
Oberfläche
des Substrats 2 zur Aufnahme des zweiten Chips 40 ausgebildet, welcher
als DSP oder MCU für
automatische Scharfeinstellung vorgesehen ist, wie in 5 dargestellt. Eine
zweite RDL 48 ist auf dem zweiten Chip 40 zur elektrischen
Verbindung ausgebildet. Die zweiten passiven Bausteine 28a können für eine bessere
Topografie innerhalb des Substrats 2 ausgebildet sein. Die
Anschlusskontakte 44 sind mit den Bahnen 8 verbunden.
-
6 stellt
die Einzelheiten des Substrats 2 von 5 und
die darauf ausgebildeten Komponenten dar. Der zweite Chip 40 ist
innerhalb des Hohlraums 4a durch das Befestigungsmaterial 40b befestigt.
Eine dielektrische Schicht 50 ist auf dem zweiten Chip 40 ausgebildet,
und eine zweite RDL 52 ist über der dielektrischen Schicht 50 ausgebildet.
Eine Schutzschicht 54 ist auf der zweiten RDL 52 für einen Schutz
ausgebildet. Die zweiten passiven Bausteine 28a können innerhalb
des Substrats 2 eingebettet sein. Die kontaktkugelähnlichen
Anschlusskontakte 44 koppeln mit den Bahnen 8.
Dieser Typ wird Packungstyp mit Lotkugelmatrix oder BGA-Typ (Ball Grid
Array) genannt.
-
Vorzugsweise
ist das Material des Substrats 2 ein organisches Substrat
wie FR5, BT (Bismaleinimidtriazin), PCB mit definiertem Hohlraum
oder Legierung 42 mit Vor-Ätz-Schaltung. Das organische Substrat
mit einer hohen Glasübergangstemperatur (Tg)
ist ein Substrat vom Epoxid Typ FR5 oder BT (Bismaleinimidtriazin).
Die Legierung 42 setzt sich aus 42% Ni und 58% Fe zusammen.
Kovar kann ebenfalls verwendet werden und setzt sich aus 29% Ni,
17% Co und 54% Fe zusammen. Das Glas, die Keramik und das Silizium
können
infolge eines niedrigeren CTE als das Substrat verwendet werden.
Die Abmessung der Tiefe des Hohlraums 4, 4a könnte größer als
die Dicke des Chips 6, 40 sein. Sie könnte auch
tiefer sein.
-
Das
Substrat könnte
vom runden Typ sein, wie beispielsweise ein Wafertyp, der Durchmesser könnte 200,
300 mm oder größer sein.
Es könnte auch
ein rechteckiger Typ, wie beispielsweise eine Plattenform, eingesetzt
werden. Das Substrat 2 ist mit Hohlräumen 4, 4a und
eingebauter Schaltung 8 ausgebildet.
-
In
einem Ausführungsbeispiel
der vorliegenden Erfindung ist die dielektrische Schicht 24 vorzugsweise
ein elastisches dielektrisches Material, das durch dielektrikumbasierte
Silikonmaterialien hergestellt ist, die Siloxanpolymere (SINR),
Siliziumoxid, Siliziumnitrid und Verbundstoffe davon umfassen. In
einem anderen Ausführungsbeispiel
ist die dielektrische Schicht durch ein Material hergestellt, das Benzocyclobuten
(BCB), Epoxid, Polyimide (PI) oder Harz umfasst. Vorzugsweise ist
sie eine lichtempfindliche Schicht für ein einfaches Verfahren.
In einem Ausführungsbeispiel
der vorliegenden Erfindung ist die elastische dielektrische Schicht
eine Art von Material mit einem CTE von über 100 (ppm/°C), einer Dehnungsrate
von etwa 40 Prozent (vorzugsweise 30 Prozent bis 50 Prozent), und
die Härte
des Materials liegt zwischen Kunststoff und Gummi. Die Dicke der
elastischen dielektrischen Schicht 24 hängt von der Beanspruchung ab,
die sich an der Grenzfläche zwischen
der RDL und der dielektrischen Schicht während der Prüfung der
zyklischen Temperaturbeanspruchung summiert.
-
In
einem Ausführungsbeispiel
der Erfindung umfasst das Material der RDL eine Ti/Cu/Au-Legierung
oder eine Ti/Cu/Ni/Au-Legierung; die Dicke der RDL ist zwischen
2 μm und
15 μm. Die
Ti/Cu-Legierung wird durch Zerstäubungstechnik
auch als Keimkristallmetallschichten gebildet, und die Cu/Au- oder Cu/Ni/Au-Legierung
wird durch Elektroplattieren gebildet; durch Ausnutzen des Elektroplattierungsverfahrens
zur Bildung der RDL kann die RDL dick genug gemacht werden, um einer
CTE-Nichtübereinstimmung
während
zyklischer Temperaturbeanspruchung standzuhalten. Die Metallkontaktbahnen 28 können Al
oder Cu oder eine Kombination davon sein. Wenn die FO-WLP-Struktur
SINR als die elastische dielektrische Schicht und Cu als das RDL-Metall verwendet,
wird gemäß der hierin
nicht dargestellten Beanspruchungsanalyse die Beanspruchung, die sich
an der Grenzfläche
zwischen der RDL und der dielektrischen Schicht summiert, reduziert.
-
Wie
in 1 bis 6 dargestellt, verzweigt sich
das RDL-Metall aus
dem Chip 6 und steht nach unten zu den Anschlusskontaktbahnen 10 oder 44 unter
der Struktur in Verbindung. Dies unterscheidet sich vom Stand der
Technik, welcher die Schichten über
dem Chip stapelt und dadurch die Dicke der Packung vergrößert. Es
verstößt jedoch
gegen die Regel, die Dicke der Chip-Packung zu reduzieren. Im Gegenteil
befinden sich die Anschlusskontaktbahnen auf der Oberfläche, die
der Seite mit den Chipkontaktbahnen gegenüberliegt. Die Übertragungsbahnen 8 treten
durch das Substrat 2 hindurch. Daher ist die Dicke der
Chip-Packung anscheinend geschrumpft. Die Packung der vorliegenden
Erfindung ist dünner
als die des Standes der Technik. Außerdem wird das Substrat vor
der Packung im Voraus hergestellt. Der Hohlraum 4 und die
Bahnen 8 sind ebenfalls vorbestimmt. Demnach wird der Durchsatz besser
denn je. Die vorliegende Erfindung offenbart eine WLP mit Ausgangsverzweigung
ohne gestapelte Aufbauschichten über
der RDL.
-
Die
vorliegende Erfindung stellt die PCB (FR5/BT) mit CIS-Chiphohlraum bereit.
Dann ist der nächste
Schritt, den CIS-Chip
(vom blauen Streifenleiterrahmen) aufzunehmen und den Chip im Hohlraum
zu befestigen. Dann wird das Befestigungsmaterial ausgehärtet, und
die Chip-Oberfläche
und die Metallkontaktbahnen werden gereinigt. Ein Schichtaufbauverfahren
(RDL) wird durchgeführt,
um die RDL zu bilden. Dann werden die passiven Komponenten durch
ein Aufnahme- und Anordnungswerkzeug auf die PCB aufgenommen und
darauf angeordnet. Anschließend
wird ein IR-Aufschmelzen verwendet, um die PCB und die passiven
Komponenten zu löten,
worauf die PCB durch Flussmittel gereinigt wird. Als nächstes wird
der Linsenhalter montiert und der Halter auf der PCB fixiert, worauf
eine Modulprüfung
folgt.
-
Ein
anderes Verfahren umfasst ferner ein Aufnehmen des Flip-Chips (DSP oder MCU)
und der passiven Komponenten, worauf die Bausteine auf der unteren
Oberfläche
des Substrats befestigt werden, bevor das IR-Aufschmelzen erfolgt.
-
Für eine Mehrchip-Anwendung
umfassen die Schritte: Bereitstellen der PCB (FR5/BT) mit CIS-Chip-
und MCU/DSP-Chiphohlräumen; Aufnehmen
von MCU-Chip/RC und Befestigen auf der Unterseite von FR5/BT; Aushärten und
Reinigen der Oberfläche
und Bilden der Aufbauschichten; Aufnehmen des CIS-Chips und Befestigen
auf der Oberseite von FR5/BT; Aushärten und Reinigen der Chip-Oberfläche und
Metallkontaktbahnen; Bilden von Aufbauschichten (RDL); Aufnehmen
und Anordnen der passiven Komponenten auf der PCB; IR-Aufschmelzen, um
die PCB und die passiven Komponenten zu löten; Flussmittelreinigen der
PCB; Montieren des Linsenhalters und Fixieren des Halters auf der
PCB; Prüfen des
Moduls.
-
Die
vorliegende Erfindung weist folgende Vorteile auf:
Modulverbindung
mit MB (Mutterplatte) ohne "Leitungsverbinder" für BGA/LGA-Typ
Schichtaufbauverfahren
wird für
CIS-Modul auf die MB erwirkt
PCB mit Hohlräumen für extrem dünnes Modul
Kleine Montagefläche (Formfaktor)
Einfaches
Verfahren für
CIS-Modul
Lötverbindungsanschlussstifte
sind Standardformat (für
LGA/BGA-Typ)
Modul durch Entlöten von der MB nachbearbeitbar
Höchste Ausbeute
während
der Herstellung bei der Modul-/Systemmontage
Schutzschicht
ist auf der Mikrolinse, um eine Teilchenverunreinigung zu verhindern
Substrat
zu niedrigsten Kosten (PCB – FR4-
oder FR5/BT-Typ)
Hohe Ausbeute infolge von Schichtaufbauverfahren
-
Obwohl
bevorzugte Ausführungsbeispiele der
vorliegenden Erfindung beschrieben werden, ist für Fachleute zu erkennen, dass
die vorliegende Erfindung nicht auf die beschriebenen bevorzugten Ausführungsbeispiele
beschränkt
werden sollte. Vielmehr können
verschiedene Änderungen
und Modifikationen innerhalb des Geistes und des Umfangs der vorliegenden
Erfindung, wie durch die folgenden Ansprüche definiert, vorgenommen
werden.