DE102008007029B4

DE102008007029B4 - Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor

Info

Publication number: DE102008007029B4
Application number: DE102008007029.7A
Authority: DE
Inventors: Frank Wirbeleit
Original assignee: GlobalFoundries Dresden Module One LLC and Co KG; GlobalFoundries Inc
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2008-01-31
Filing date: 2008-01-31
Publication date: 2014-07-03
Anticipated expiration: 2028-02-01
Also published as: US20110080772A1; US8507953B2; CN101952964A; CN101952964B; TWI469324B; US7880239B2; TW200941711A; WO2009099557A1; JP2011514657A; US20090194824A1; DE102008007029A1

Abstract

Verfahren zum Betreiben einer elektronischen Schaltung mit einem ersten Doppelkanal-Feldeffekttransistor mit: einem Draingebiet und einem Sourcegebiet mit einer ersten Leitfähigkeitsart; einem Körpergebiet, das zumindest zwischen dem Draingebiet und dem Sourcegebiet ausgebildet ist, wobei das Körpergebiet eine zweite Leitfähigkeitsart aufweist, die sich von der ersten Leitfähigkeitsart unterscheidet; einer Gateelektrode, die über einem Kanalgebiet des Körpergebiets ausgebildet ist, wobei die Gateelektrode von dem Kanalgebiet durch eine Isolationsschicht getrennt ist und wobei die Gateelektrode mit dem Draingebiet oder dem Sourcegebiet verbunden ist; einem dotierten Gebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist und die erste Leitfähigkeitsart besitzt; einem Körperanschluss, der mit dem Körpergebiet verbunden und ausgebildet ist, eine variable Steuerspannung zu empfangen; einem Schaltungselement, das mit dem Feldeffekttransistor verbunden ist; und einem Signaleingangsanschluss, der mit dem Körperanschluss verbunden ist; und wobei das Verfahren umfasst: Anlegen einer variablen Steuerspannung an den Signaleingangsanschluss, und Koppeln des Draingebiets oder des Sourcegebiets, das nicht mit der Gateelektrode verbunden ist, mit einem Versorgungsspannungs- oder Massepotential.

Description

Gebiet der vorliegenden Erfindung
Die vorliegende Erfindung betrifft im Allgemeinen integrierte Schaltungen und betrifft insbesondere Transistorarchitekturen, die eine erweiterte Funktionalität von Transistorbauelementen ermöglichen, wodurch die Möglichkeit geschaffen wird, die Konfiguration von Schaltungselementen, etwa von Registern, statischen RAM-Zellen, und dergleichen zu vereinfachen.
Beschreibung des Stands der Technik
In modernen integrierten Schaltungen, etwa Mikroprozessoren, Speichereinrichtungen und dergleichen, sind eine große Anzahl an Schaltungselementen insbesondere Transistoren vorgesehen und werden auf einer beschränkten Chipfläche betrieben. Obwohl große Fortschritte in den vergangenen Jahrzehnten im Hinblick auf eine gesteigerte Leistung und kleinere Bauteilabmessungen der Schaltungselemente erreicht wurden, zwingt das ständige Bestreben nach erweiterter Funktionalität von elektronischen Bauelementen die Halbleiterhersteller dazu, die Abmessungen der Schaltungselemente zu verringern und auch die Arbeitsgeschwindigkeit zu erhöhen. Die ständige Verringerung der Strukturgrößen führt jedoch zu einem großen Aufwand im Hinblick auf das Neugestalten von Prozesstechniken und das Entwickeln neuer Prozessstrategien und Anlagen, um den neuen Entwurfsregeln Rechnung zu tragen. Im Allgemeinen ist für komplexe Schaltungen mit komplexen Logikbereichen die MOS-Technologie aktuell eine bevorzugte Fertigungstechnik im Hinblick auf das Leistungsverhalten und/oder Leistungsaufnahme und/oder die Kosteneffizienz. In integrierten Schaltungen mit Logikbereichen, die durch MOS-Technologie hergestellt sind, werden eine große Anzahl an Feldeffekttransistoren (FET) vorgesehen, die typischerweise in einem geschalteten Modus betrieben werden, d. h. diese Bauelemente weisen einen gut leitenden Zustand (Ein-Zustand) und einen Hochimpedanzzustand (Aus-Zustand) auf. Der Zustand des Feldeffekttransistors wird durch eine Gateelektrode gesteuert, die beim Anlegen einer geeigneten Steuerspannung die Leitfähigkeit eines Kanalgebiets beeinflusst, das zwischen einem Drainanschluss und einem Sourceanschluss ausgebildet ist.
1a zeigt schematisch eine Querschnittsansicht eines typischen Feldeffekttransistors, wie er in modernen MOS-gestützten Logikschaltungen verwendet wird. Ein Transistorelement 100 umfasst ein Substrat 101, beispielsweise ein Siliziumsubstrat, auf dem oder in dem ein Kristallgebiet 102 ausgebildet ist, in und auf welchem weitere Komponenten des Transistorelements 100 hergestellt sind. Das Substrat 101 kann auch ein isolierendes Substrat repräsentieren, auf welchem eine kristalline Halbleiterschicht mit spezifizierter Dicke ausgebildet ist, die weitere Komponenten des Transistors enthält. Das kristalline Gebiet 102 umfasst zwei oder mehr unterschiedliche Dotierstoffmaterialien in variierender Konzentration, um damit die gewünschte Transistorfunktion zu erreichen. Dazu sind stark dotierte Drain- und Sourcegebiete 104, die eine erste Leitfähigkeitsart definieren, beispielsweise eine n-Leitfähigkeitsart, in dem kristallinen Gebiet 102 ausgebildet und besitzen ein spezielles laterales und vertikales Dotierstoffprofil. Im Gegensatz dazu ist das kristalline Gebiet 102 zwischen dem Draingebiet und dem Sourcegebiet 104 mit einem Material dotiert, das eine gegenteilige Leitfähigkeitsart erzeugt, d. h. in dem gezeigten Beispiel eine p-Leitfähigkeit, um damit einen pn-Übergang mit jeweils dem Draingebiet und dem Sourcegebiet 104 zu erzeugen. Ferner ist ein relativ dünnes Kanalgebiet 103 zwischen dem Draingebiet und dem Sourcegebiet 104 vorgesehen und ist mit einem p-Material dotiert, wenn der Transistor 100 einen n-Kanalanreicherungstransistor repräsentiert, oder dieses ist leicht n-dotiert, wenn der Transistor 100 einen n-Kanalverarmungstransistor repräsentieren soll. Über dem Kanalgebiet 103 ist eine Gateelektrode 105 ausgebildet, die von dem Kanalgebiet 103 durch eine dünne Gateisolationsschicht 106 getrennt und damit elektrisch isoliert ist. In einem typischen modernen Transistorelement sind Seitenwandabstandshalter 107 an Seitenwänden der Gateelektrode 105 vorgesehen, die während der Herstellung der Drain- und Sourcegebiete 104 mittels ionenimplantation und/oder in nachfolgenden Prozessen zum Verbessern der Leitfähigkeit der Gateelektrode 105 verwendet werden, die typischerweise aus dotiertem Polysilizium in siliziumgestützten Transistorelementen aufgebaut ist. Der Einfachheit halber sind weitere Komponenten, etwa Metallsilizide und dergleichen in 1a nicht gezeigt.
Wie zuvor erläutert ist, beinhaltet ein geeigneter Fertigungsprozess eine Vielzahl sehr komplexer Prozesstechniken, die von den speziellen Entwurfsregeln abhängen, die die kritischen Abmessungen des Transistorelements 100 und die jeweiligen Prozesstoleranzbereiche angeben. Beispielsweise ist eine wichtige Abmessung des Transistors 100 die Kanallänge, d. h. in 1a die horizontale Abmessung des Kanalgebiets 103, wobei die Kanallänge im Wesentlichen durch die Abmessung der Gateelektrode 105 bestimmt ist, da die Gateelektrode 105, möglicherweise in Verbindung mit Seitenwandabstandshaltern, etwa den Abstandshaltern 107, als eine Implantationsmaske während der Herstellung der Drain- und Sourcegebiete 104 verwendet wird. Da die kritischen Abmessungen moderner Transistorelemente gegenwärtig bei ungefähr 50 nm oder weniger liegen, ist ein weiterer Fortschritt für die Verbesserung des Leistungsverhaltens von integrierten Schaltungen mit hohem Aufwand für das Anpassen etablierter Prozesstechniken und für das Neuentwickeln von Prozesstechniken und Prozessanlagen erforderlich. Unabhängig von den tatsächlichen Abmessungen des Transistorelements 100 ist das grundlegende Funktionsschema wie folgt. Während des Betriebs werden die Drain- und Sourcegebiete 104 mit entsprechenden Spannungen, etwa Masse und der Versorgungsspannung VDD, verbunden, wobei nunmehr angenommen wird, dass das Kanalgebiet 103 leicht p-dotiert ist, um damit die Funktion eines n-Kanalanreicherungstransistors zu erreichen. Des weiteren sei angenommen, dass das linke Gebiet 104 mit Masse verbunden ist und somit als das Sourcegebiet bezeichnet wird, obwohl im Prinzip die in 1a gezeigte Transistorarchitektur symmetrisch im Hinblick auf die Gebiete 104 ist. Daher wird das Gebiet 104 auf der rechten Seite, das mit VDD verbunden ist, als Draingebiet bezeichnet. Das kristalline Gebiet 102 ist ebenfalls mit einem speziellen Potential verbunden, das Massepotential sein kann, und alle im Folgenden genannten Potentiale sind als Spannungen in Bezug auf das Massepotential, das an das kristalline Gebiet 102 und das Sourcegebiet 104 angelegt ist, betrachtet. Ohne eine an die Gateelektrode 105 angelegte Spannung oder mit einer negativen Spannung bleibt die Leitfähigkeit des Kanalgebiets 103 äußerst gering, da zumindest der pn-Übergang von dem Kanalgebiet 103 und dem Draingebiet 104 in Sperrrichtung vorgespannt ist und lediglich eine vernachlässigbare Anzahl an Minoritätsladungsträger in dem Kanalgebiet 103 vorhanden sind. Beim Erhöhen der an die Gateelektrode 105 angelegten Spannung wird auch die Anzahl der Minoritätsladungsträger, d. h. der Elektronen, in dem Kanalgebiet 103 auf Grund der kapazitiven Kopplung des Gatepotentials an das Kanalgebiet 102 erhöht, ohne dass jedoch die Gesamtleitfähigkeit des Kanalgebiets 103 wesentlich erhöht wird, da der pn-Übergang dennoch nicht ausreichend in Vorwärtsrichtung vorgespannt ist. Beim weiteren Erhöhen der Gatespannung steigt die Kanalleitfähigkeit abrupt an, da die Anzahl der Minoritätsladungsträger so erhöht wird, dass der Raumladungsbereich in dem pn-Übergang aufgehoben wird, wodurch der pn-Übergang in Vorwärtsrichtung vorgespannt wird, so dass Elektronen von dem Sourcegebiet zu dem Draingebiet fließen können. Die Gatespannung, bei der die abrupte Änderung der Leitfähigkeit des Kanalgebiets 103 auftritt, wird als Schwellwertspannung bzw. Einsetzspannung Vt bezeichnet.
1b zeigt qualitativ das Verhalten des Bauelements 100, wenn es einen n-Kanalanreicherungstransistor repräsentiert. Die Gatespannung Vg ist auf der horizontalen Achse V_G aufgetragen, während die vertikale Achse den Strom repräsentiert, d. h. die Elektronen, die von dem Sourcegebiet zu dem Draingebiet über das Kanalgebiet 103 fließen. Zu beachten ist, dass der Drainstrom von der angelegten Spannung Vdd und den Eigenschaften des Transistors 100 abhängt. In jedem Falle repräsentiert der Drainstrom das Verhalten der Kanalleitfähigkeit, die durch die Gatespannung Vg gesteuert wird. Insbesondere sind ein hochohmiger Zustand und ein gut leitender Zustand durch die Schwellwertspannung Vt festgelegt.
1c zeigt schematisch das Verhalten des Transistorelements 100, wenn es in Form eines n-Kanalverarmungstransistors vorgesehen ist, d. h. wenn das Kanalgebiet 103 leicht n-dotiert ist. In diesem Falle sorgen die Majoritätsladungsträger (Elektronen) für die Leitfähigkeit des Kanalgebiets 103 bei einer Gatespannung von 0, oder sogar für eine negative Gatespannung, sofern die negative Gatespannung nicht ausreichend hoch ist, um damit ausreichend Minoritätsladungsträger zu erzeugen, so dass ein in Sperrung vorgespannter pn-Übergang entsteht, wodurch die Kanalleitfähigkeit abrupt abnimmt. Die Schwellwertspannung Vt wird zu negativen Gatespannungen in dem n-Kanalverarmungstransistor verschoben, wenn das Verhalten mit dem n-Kanalanreichungstransistor verglichen wird.
Es sollte beachtet werden, dass ein ähnliches Verhalten für einen p-Kanalanreichungstransistor und einen Verarmungstransistor erhalten wird, wobei jedoch die Kanalleitfähigkeit bei negativen Gatespannungen hoch ist und abrupt an der entsprechenden Schwellwertspannung mit weiterem Anwachsen der Gatespannung abnimmt.
Auf der Grundlage von Feldeffekttransistoren, etwa dem Transistorelement 100, können komplexere Schaltungskomponenten aufgebaut werden. Beispielsweise sind Speicherelemente in Form von Registern, statischen RAM-Zellen (Speicher mit wahlfreiem Zugriff) und dynamische RAM-Einrichtungen wichtige Komponenten komplexer Logikschaltungen. Beispielsweise muss während des Betriebs komplexer CPU-Kerne eine große Datenmenge zwischenzeitlich gespeichert und abgerufen werden, wobei die Arbeitsgeschwindigkeit und die Kapazität der Speicherelemente wesentlich das Gesamtverhalten der CPU beeinflusst. Abhängig von der Speicherhierarchie, die in einer komplexen integrierten Schaltung verwendet wird, werden unterschiedliche Arten an Speicherelementen eingesetzt. Beispielsweise werden Register und statische RAM-Zellen typischerweise im CPU-Kern auf Grund der besseren Zugriffszeit verwendet, während dynamische RAM-Elemente vorzugsweise als Arbeitsspeicher auf Grund der größeren Bitdichte im Vergleich zu Registern oder statischen RAM-Zellen verwendet werden. Typischerweise umfasst eine dynamische RAM-Zelle einen Speicherkondensator und einen einzelnen Transistor, wobei jedoch ein komplexes Speicherverwaltungssystem erforderlich ist, um regelmäßig die in den Speicherkondensatoren gespeicherte Ladung aufzufrischen, die ansonsten auf Grund von unvermeidlichen Leckströmen abwandern würde. Obwohl die Bitdichte von DRAM-Bauelementen sehr hoch sein kann, muss Ladung zu den Speicherkondensatoren in Verbindung mit periodischen Auffrischimpulsen transportiert werden oder die Ladungen müssen abgeführt werden, wodurch diese Bauelemente weniger effizient im Hinblick auf die Geschwindigkeit und die Leistungsaufnahme im Vergleich zu statischen RAM-Zellen sind. Andererseits erfordern statische RAM-Zellen mehrere Transistorelemente, um ein Informationsbit speichern zu können.
1d zeigt schematisch eine Skizze einer statischen RAM-Zelle 150 in einer Konfiguration, wie sie typischerweise in modernen integrierten Schaltungen verwendet werden kann. Die Zelle 150 umfasst eine Bitzelle 110 mit beispielsweise zwei entgegengesetzt gekoppelten Invertern 111. Die Bitzelle 110 kann mit einer Bitleitung 112 und mit einer inversen Bitleitung 113 durch entsprechende Auswahltransistorelemente 114, 115 verbunden werden. Die Bitzelle 110, d. h. die Inverter 111, sowie die Auswahltransistorelemente 114, 115 können aus Transistorelementen, etwa den Transistor 100, wie er in 1a gezeigt ist, aufgebaut sein. Beispielsweise umfassen die Inverter 111 jeweils ein komplementäres Transistorpaar 100, d. h. einen p-Kanalanreicherungstransistor oder einen n-Kanalanreicherungstransistor, die wie in 1d miteinander verbunden sind. In ähnlicher Weise können die Auswahltransistorelemente 114, 115 auf n-Kanalanreicherungstransistoren 100 aufgebaut sein.
Während des Betriebs der RAM-Zelle 150 wird die Bitzelle 110 „programmiert”, indem die Bitleitungen 112, 113 beispielsweise mit logisch hohem Pegel oder tiefem Pegel vorgespannt werden, und die Auswahlleitung 116 aktiviert wird, wodurch die Bitzelle 110 mit den Bitleitungen 112, 113 verbunden wird. Beim Deaktivieren der Auswahlleitung 116 bleibt der Zustand der Bitzelle 110 solange erhalten, solange die Versorgungsspannung an die Zelle 150 angelegt ist oder ein neuer Schreibzyklus ausgeführt wird. Der Zustand der Bitzelle 110 kann beispielsweise ausgelesen werden, indem die Bitleitungen 112, 113 in einen hochohmigen Zustand versetzt werden und indem die Auswahlleitung 116 aktiviert wird.
Wie aus 1d zu entnehmen ist, können hohe Betriebsgeschwindigkeiten in einer Zelle 150 auf Grund des Fehlens von Speicherkondensatoren erreicht werden, und es ist eine vereinfachte Steuerung beim Lesen und Schreiben der Bitzelle 110 möglich, da eine Synchronisierung mit Auffrischpulsen nicht notwendig ist. Anderseits sind mindestens sechs einzelne Transistorelemente 100 zum Speichern eines Informationsbits erforderlich, wodurch die Architektur der Zelle 150 wenig platzsparend ist. Daher wird häufig ein Kompromiss im Hinblick auf die Bitdichte und die Geschwindigkeit und das Leistungsverhalten gemacht.
Um die Anzahl der Transistorelemente in statischen RAM-Zellen zu verringern, wurde daher vorgeschlagen, geschaltete Elemente mit einer größeren Funktionsfähigkeit im Vergleich zu konventionellen Feldeffekttransistoren zu verwenden, wie dies mit Bezug zu den 1e und 1f erläutert ist.
1e zeigt schematisch ein Schaltbild einer grundlegenden statischen RAM-Zelle 150 mit einer Bitzelle 110 zum Speichern eines Informationsbits. Die Bitzelle 110 ist mit einem Auswahltransistor 114 verbunden, der wiederum mit einer Bitleitung 112 und einer Auswahlleitung 116 verbunden ist. Bitzelle 110 ist aus einem Halbleiterelement aufgebaut, das eine größere Funktionsvielfalt im Vergleich zu einem konventionellen Transistor aufweist und ein Kanalgebiet 103 besitzt, das so ausgebildet ist, dass es eine steuerbare Leitfähigkeit bereitstellt, wobei eine Gateelektrode 105 vorgesehen ist, die die Steuerung des Kanalgebiets 103 durch kapazitive Kopplung ermöglicht. Ferner ist ein Rückkopplungsabschnitt 108 vorgesehen, beispielsweise in Form eines elektrisch leitenden Gebiets mit einem spezifizierten Widerstand oder dergleichen, um das Kanalgebiet 103 über einen Ausgangsanschluss 104s mit der Gateelektrode 105 zu verbinden. Des weiteren kann das Kanalgebiet 103 mit einer speziellen Spannungsquelle verbunden sein, etwa der die Versorgungsspannung Vdd bereitstellenden Quelle, wobei dies mittels eines entsprechenden Ausgangsanschlusses 104d erfolgt. Die Bitzelle 110 ist so ausgebildet, dass beim Anlegen einer spezifizierten Steuerspannung an die Gateelektrode 105 die Leitfähigkeit des Kanalgebiets 103 sich von einem moderat hochohmigen Zustand in einen Zustand mit moderat hoher Leitfähigkeit ändert, die dann beibehalten wird, selbst wenn die anfängliche Steuerspannung über den Rückkopplungsabschnitt 108 unterbrochen wird. Dazu weist das Halbleiterbauelement 110 ein spezielles Verhalten im Hinblick auf die Leitfähigkeit des Kanalgebiets 103 in Bezug auf die angelegte Steuerspannung Vg auf, sobald das Bauelement 110 sich in dem leitenden Zustand befindet, wie dies mit Bezug zu 1f erläutert ist.
1f zeigt qualitativ das Verhalten der Bitzelle 110, das durch die oben beschriebene Konfiguration erhalten wird. In 1f ist die Leitfähigkeit des Kanals 103 entlang der vertikalen Achse in willkürlichen Einheiten aufgetragen und die Steuerspannung Vg, die der Gateelektrode 105 zugeführt wird, ist auf der horizontalen Achse dargestellt. Das Halbleiterbauelement 110 ist so ausgebildet, dass eine spezifizierte Schwellwertspannung Vt, die durch strukturelle Maßnahmen eingestellt ist, etwa das Vorsehen eines zweiten Kanalgebiets, wie dies nachfolgend detaillierter beschrieben ist, die Leitfähigkeit des Kanals 103 eine mehr oder weniger ausgeprägte Änderung oder ein lokales Maximum aufweist derart, dass ein weiterer Anstieg der Steuerspannung Vg an der Gateelektrode 105 zu einem Abfall der Leitfähigkeit führt. In der weiteren Beschreibung sei angenommen, dass die Spannung Vdd höher als die Schwellwertspannung Vt ist. Somit wird nach den Anlegen einer anfänglichen Steuerspannung über der Schwellwertspannung Vt das Kanalgebiet 103 in einem gut leitenden Zustand sein, so dass die Versorgungsspannung Vdd mehr oder minder an dem Ausgang 104s anliegt und über den Rückkopplungsabschnitt 108 auch an der Gateelektrode 105. Selbst nach Unterbrechung einer anfänglichen Steuerspannung wird somit eine entsprechende Spannung über den leitenden Kanal 103, den Rückkopplungsabschnitt 108 an die Gateelektrode 105 angelegt, wobei idealerweise ein selbststabilisierender Zustand erreicht werden soll, die Kanalleitfähigkeit mit abnehmender Spannung an der Gateelektrode 105 während des Unterbrechens des anfänglich zugeführten Steuerspannungspulses ansteigt, auf Grund von beispielsweise Leckstrom und dergleichen. Folglich wird auf Grund des abrupten Anstiegs der Leitfähigkeit bei abnehmender Spannung an der Gatelektrode 105 bei Vt der Spannungsabfall über dem Kanal 103 reduziert und es wird Ladung, die an der Gateelektrode 105 zum Beibehalten der Leitfähigkeit des Kanals 103 erforderlich ist, zunehmend ersetzt, wodurch die Steuerspannung Vg über oder an der Schwellwertspannung Vt gehalten wird. Als Folge davon stellt sich eine mehr oder weniger stationärer leitender Zustand des Kanalgebiets 103 ein und wird beibehalten, solange die Versorgungsspannung Vdd anliegt.
Es sei wieder auf 1e verwiesen, während des Betriebs der statischen RAM-Zelle 150 wird die Bitzelle 110 beschrieben, indem die Bitleitung 112 mit einer Spannung vorgespannt wird, die über oder an der Schwellwertspannung Vt liegt, beispielsweise mit Vdd, und indem die Auswahlleitung 116 aktiviert wird, wodurch der Auswahltransistor 114 von seinem Aus-Zustand in den leitenden Zustand geschaltet wird. Wenn der Auswahltransistor 114 im leitenden Zustand ist, wird die Spannung an der Bitleitung 112 über den Rückkopplungsabschnitt 108 an die Gateelektrode 105 angelegt, die in entsprechender Weise aufgeladen ist, um damit eine Leitfähigkeit des Kanalgebiets 103 zu erzeugen, wie dies qualitativ in 1f gezeigt ist, wobei dies bei oder über der Schwellwertspannung Vt stattfindet. Danach wird der Auswahltransistors 114 deaktiviert und die Bitleitung 112 wird in einen hochohmigen Zustand versetzt, so dass diese für einen Auslesevorgang vorbereitet ist. Auf Grund des selbst-vorspannenden „Mechanismus” der Bitzelle 110 bleibt die Leitfähigkeit des Kanalgebiets 103 bei moderat hohem Wert erhalten, selbst wenn der anfängliche Steuerspannungspuls, der über den Auswahltransistor 114 zugeführt wird, unterbrochen wird. Wie zuvor erläutert ist, kann der niederohmige Zustand der Bitzelle 110 abhängig von der Stabilität des Bauelements 100 stationär sein, dass einen Transistor mit Doppelkanalkonfiguration besitzt und der Zustand kann erhalten bleiben, solange die Versorgungsspannung Vdd anliegt oder ein neuer Schreibzyklus initiiert wird.
Während des Auslesens der Bitzelle 110 wird die Bitleitung 112 in einen hochohmigen Zustand versetzt und der Auswahltransistor 114 wird eingeschaltet, indem die Auswahlleitung 116 aktiviert wird. Auf Grund des selbstvorspannenden gut leitenden Zustands der Bitzelle 110 kann Ladung von der Versorgungsspannungsquelle Vdd zur Bitleitung 112 fließen, so dass die Spannung Vdd an der Bitleitung 112 auftritt, was durch einen entsprechenden Fühlerverstärker (nicht gezeigt) erkannt werden kann. Somit kann ein Logikzustand, der dem selbst vorgespannten Zustand der Bitzelle 110 entspricht, erkannt und ausgelesen werden. In ähnlicher Weise kann ein hochohmiger Zustand in die Bitzelle 110 beispielsweise durch Vorspannen der Bitleitung 112 mit Massepotential und Aktivieren der Auswahlleitung 116 beschrieben werden. In diesem Falle wird das Massepotential dem Gate 105 über den Rückkopplungsabschnitt 108 zugeführt, wobei der inhärente Widerstand der Bitleitung 112 als deutlich kleiner als der Widerstand des Kanalgebiets 103 in seinem gut leitenden Zustand angenommen wird, und somit wird das Kanalgebiet 103 in seinen hochohmigen Zustand versetzt, der beibehalten wird, selbst wenn die Bitleitung 112 von dem Ausgang 104s durch die Deaktivierung der Auswahlleitung 116 entkoppelt ist.
Die DE 10 2006 004 409 A1 beschreibt einen Doppelkanalfeldeffekttransistor, der in einer statischen RAM-Zelle als Speicherelement Verwendung finden kann. Darin wird auch eine Möglichkeit der Transistorfunktionssimulation mittels bekannter Simulationsprogramme dargelegt.
Obwohl die Halbleiterbitzelle 110 im Prinzip eine deutlich vereinfachte Architektur für eine statische RAM-Zelle bietet, hängt die Datenintegrität von der Stabilität des Funktionsverhaltens des Halbleiterbauelements 110 ab, d. h. von einem Doppelkanaltransistor, wie dies später erläutert ist. Das lokale Maximum der Übertragungskurve (siehe 1f) ist unter Umständen nicht so ausgeprägt, wie dies zum Erreichen eines stabilen Betriebs der Halbleiterbitzelle 110 auf der Grundlage konventioneller Doppelkanaltransistoren gewünscht ist.
Die US 6 245 607 B1 beschreibt einen Quasi-Feldeffekttransistor mit einem vergrabenen Kanal, wobei der Körperanschluss als Basisanschluss eines ”parasitären” Bipolartransistors fungiert. Zu diesem Zweck ist eine Vorspannungsquelle, die auch eine Vorspannung von Null liefern kann, zwischen der Gateelektrode und dem Körperanschluss vorgesehen, so dass generell diese beiden Komponenten des Transistors in zueinander genau korrelierter Weise angesteuert werden, d. h. mit der gleichen Spannung beaufschlagt werden oder mit einer fest vorgegebenen Spannungsdifferenz entsprechend der Vorspannungsquelle angesteuert werden.
Die US 5 698 884 A beschreibt einen Feldeffekttransistor mit kurzem Kanal, in welchem durch Verringerung des Drainfelds die Ladungsträgereinprägung in den Kanal aufgrund einer vorherrschenden Drainvorspannung reduziert oder vermieden werden soll.
Angesichts der zuvor erkannten Probleme betrifft die vorliegende Erfindung den Betrieb einer elektronischen Schaltung bzw. eine SRAM-Zelle mit zumindest einem Transistor mit einer verbesserten Übertragungskurve, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest reduziert werden.
Überblick über die Offenbarung
Im Allgemeinen betrifft die Erfindung Schaltungen mit Transistorbauelementen mit erweiterter Funktionsfähigkeit im Vergleich zu konventionellen Feldeffekttransistoren, wobei ein dotiertes Gebiet innerhalb des Körpergebiets eines Transistors vorgesehen ist, wodurch die Steilheit bzw. Transkonduktanz des Transistors modifiziert wird, um einen lokalen Extremwert, etwa ein Maximum, zu erzeugen. Das gewünschte lokale Maximum kann deutlich ausgeprägt sein, indem ein Körperkontakt vorgesehen ist, der so ausgebildet ist, dass eine individuelle Steuerung des Körperpotentials durch Anlegen eines geeigneten Steuersignals möglich ist. Folglich kann durch geeignetes Steuern des Körpergebiets mittels des Körperkontakts oder Anschlusses eine deutliche Verbesserung des lokal auftretenden Maximums in der Übertragungskurve erreicht werden, was sich direkt in einer größeren Betriebsstabilität ausdrückt. Unter Anwendung des Konzepts eines körpergesteuerten Transistors, der im Kanal ein dotiertes Gebiet der gleichen Leitfähigkeitsart wie die Drain- und Sourcegebiete aufweist, wobei eine derartige Konfiguration im Weiteren auch als Doppelkanaltransistor bezeichnet wird, ermöglicht das Erzeugen elektronischer Schaltungen, etwa von Flip-Flops und dergleichen, mit einer geringeren Anzahl an individuellen Transistorkomponenten, wodurch die Funktionsvielfalt und/oder die Packungsdichte in modernsten Halbleiterbauelementen erhöht wird. Somit werden in einigen hierin offenbarten anschaulichen Aspekten statische Speicherzellen mit deutlich gesteigerter Informationsdichte gebildet.
Die Erfindung betrifft insbesondere ein Verfahren nach Anspruch 1 und eine SRAM-Zelle nach Anspruch 9.
Kurze Beschreibung der Zeichnungen
Weitere Ausführungsformen der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
1a schematisch eine Querschnittsansicht eines typischen konventionellen Feldeffekttransistors zeigt;
1b und 1c schematisch Darstellung des Verlaufs des Drainstromes, d. h. den Verlauf der Kanalleitfähigkeit, gegenüber der angelegten Gatespannung für einen n-Kanalanreicherungstransistor bzw. einen n-Kanalverarmungsstransistor zeigen.
1d schematisch ein Schaltbild einer typischen konventionellen statischen RAM-Zelle mit mindestens sechs einzelnen Transistorelementen zeigt;
1e schematisch ein Schaltbild eines Speicherelements mit einem selbst vorspannenden Halbleiterbauelement zeigt;
1f schematisch eine qualitative Darstellung des Verlaufs einer Kanalleitfähigkeit gegenüber einer angelegten Steuerspannung, um ein selbst vorgespanntes stationäres Leitfähigkeitsverhalten zu erhalten;
2a und 2b schematisch Querschnittsansichten von Transistorelementen zeigen, die jeweils zwei invers dotierte Kanalgebiete für einen n-Doppelkanaltransistor bzw. einen p-Doppelkanaltransistor für anschauliche Ausführungsformen der vorliegenden Erfindung zeigen;
2c und 2d schematisch Querschnittsansichten von Doppelkanaltransistorelementen zeigen, in denen das zweite „Kanalgebiet” im Wesentlichen von den Drain- und Sourcegebieten für noch weiteren anschauliche Ausführungsformen getrennt ist;
2e schematisch eine Draufsicht eines Doppelkanaltransistors in einer SOI-Konfiguration zeigt, die einen Körperkontakt aufweist, der eine Verbindung zu einem Körper des Doppelkanaltransistors für anschauliche Ausführungsformen herstellt;
2f und 2g schematisch Querschnittsansichten eines Transistorelements während diverser Fertigungsphasen zeigen, wobei ein isoliertes dotiertes Gebiet zwischen dem Draingebiet und dem Sourcegebiet der gleichen Leitfähigkeit für anschauliche Ausführungsformen gebildet wird;
3a bis 3c schematisch Messdaten entsprechender Übergangskurven zeigen, die von einem n- bzw. p-Doppelkanalfeldeffekttransistor gemäß 2 gewonnen wurden;
4a und 4b schematisch Schaltbilder elektronischer Schaltungen zeigen, die einen p-Doppelkanaltransistor bzw. einen n-Doppelkanaltransistor in Verbindung mit einer Widerstandskomponente enthalten, um eine Übergangskurve der Schaltungen mit einem lokalen Maximum zum Betrieb gemäß anschaulicher Ausführungsformen zu erhalten;
4c schematisch Messdaten von Übergangskurven zeigen, d. h. Ausgangsspannungen in Abhängigkeit variierender Eingangsspannungen, die dem Körperanschluss der Schaltungen aus 4a und 4b zugeführt werden;
5a und 5b schematisch ein Schaltbild eines Inverters und eine entsprechende Übertragungskurve für anschauliche Ausführungsformen zeigen;
5c und 5d (erläuterndes Beispiel) schematisch ein Schaltbild einer Monoflop-Schaltung und eine gemessene Signalübertragungskurve zeigen;
5e und 5f schematisch Schaltbilder darstellen, die Flip-Flop-Schaltungen mit separatem Eingang und Ausgang (5e) und einem gemeinsamen Eingang und Ausgang (5f) auf Grundlage zweier Transistoren für anschauliche Ausführungsformen zeigen;
5g und 5h schematisch eine Elektronikschaltung mit diskreten Schaltungselementen und einen Doppelkanaltransistor, der auf einem Trägersubstrat ausgebildet ist, für anschauliche Ausführungsformen zeigen;
5i schematisch eine gemessene Signalantwort der Flip-Flop-Schaltung aus 5e zeigt;
5j und 5k schematisch entsprechende Flip-Flop-Schaltungen zeigen, die auf der Grundlage eines p-Doppelkanaltransistor für anschauliche Ausführungsformen aufgebaut sind; und
5l und 5m schematisch Schaltbilder von Speicherzellen zeigen, d. h. statische Speicherzellen mit einer geringeren Anzahl an Transistorelementen gemäß anschaulicher Ausführungsformen der Erfindung.
Detaillierte Beschreibung
Im Allgemeinen betrifft der hierin offenbarte Gegenstand Halbleiterbauelemente und entsprechende Techniken zur Verbesserung der Schaltungsarchitektur eine Vielzahl von Schaltungsarten, etwa von Logikschaltungen, Oszillatoren, und dergleichen, und ermöglicht insbesondere eine raumeffiziente Konfiguration von Registern, statischen Speicherzellen und anderen Schaltungen. Zu diesem Zweck werden die Eigenschaften eines Feldeffekttransistors modifiziert, um eine erweiterte Funktionalität zu erreichen, was erreicht werden kann, indem das Körpergebiet so modifiziert wird, dass es einen zusätzlichen dotierten Bereich erhält, wobei die Antwort des modifizierten Kanalgebiets und damit des Transistorelements als Ganzes auf der Grundlage eines zusätzlichen Körperkontakts gesteuert werden kann. Es wurde vom Erfinder erkannt, dass eine deutliche Verbesserung der Bauteilstabilität eines Doppelkanaltransistors erreicht werden kann, indem das Körpergebiet als Steuereingang geeignet verwendet wird, wodurch ein ausgeprägter lokaler Extremwert, etwa ein Maximum, in der Transistorübertragungskurve erreicht werden kann, was somit für eine Vielzahl von elektronischen Schaltungen eingesetzt werden kann, um eine erweiterte oder verbesserte Funktionalität im Vergleich zu konventionellen Schaltungen der gleichen Art zu erreichen und/oder um eine raumeffiziente Integration entsprechender elektronischer Schaltungen, beispielsweise in Form von Logikelementen mit mehreren Zuständen, Flip-Flops, die als statische RAM-Komponenten verwendet werden können, und dergleichen zu ermöglichen.
Gemäß den hierin offenbarten Prinzipien kann das Funktionsverhalten der Transistorelemente als eine Mischung eines p-kanalartigen Verhaltens und eines n-kanalartigen Verhaltens betrachtet werden, wodurch ein gewünschtes lokales Maximum in der Übertragungskurve erreicht wird, was dann vorteilhaft zum Erweitern der Funktionsvielfalt elektronischer Schaltungen eingesetzt werden kann. Der Übergang zwischen dem p-kanalartigen Verhalten und dem n-kanalartigen Verhalten kann in stabiler und reproduzierbarer Weise erreicht werden, indem das Körpergebiet des Doppelkanaltransistors als effizienter Steuereingang verwendet wird.
2a zeigt schematisch eine Querschnittsansicht eines Transistorelements 200, das bei der Herstellung einer selbstvorspannenden Schaltung, etwa der selbst vorspannenden Bitzelle 110 in 1e, eingesetzt werden kann. Das Transistorelement 200 umfasst ein Substrat 201, das ein beliebiges geeignetes Substrat, etwa ein Halbleitervollsubstrat, ein isolierendes Substrat mit einer darauf ausgebildeten kristallinen Halbleiterschicht und dergleichen sein kann. In speziellen Ausführungsformen repräsentiert das Substrat 201 ein Siliziumvollsubstrat oder ein SOI-(Silizium-auf-Isolator-)Substrat, da aktuelle und in der nahen Zukunft die große Mehrheit komplexer integrierter Schaltungen auf der Grundlage von Silizium hergestellt wird. Es sollte jedoch beachtet werden, dass die hierin offenbarten Prinzipien auch auf Grundlage anderer Halbleitermaterialien verwirklicht werden können, etwa Galliumarsenid, Germanium und dergleichen. Auf dem Substrat 201 ist ein im Wesentlichen kristallines Halbleitergebiet 202 gebildet, das ein spezielles Dotierstoffmaterial enthält, um eine spezifizierte Leitfähigkeitsart des Gebiets 202 zu erzeugen. In der 2a ist das Halbleitergebiet 202 so dotiert, dass sich eine p-Leitfähigkeit ergibt. Benachbart zu dem Gebiet 202 sind Drain- und Sourcegebiete 204 mit einem Dotierstoffmaterial ausgebildet, das eine entgegengesetzte Art der Leitfähigkeit im Vergleich zum Halbleitergebiet 202 ergibt. In dem vorliegenden Fall sind die Drain- und Sourcegebiete 204 stark dotiert derart, dass entsprechende pn-Übergänge entlang den Grenzflächen zwischen den Drain- und Sourcegebieten 204 und dem Halbleitergebiet 202 gebildet werden. Des weiteren ist ein Kanalgebiet 203 zwischen dem Drain- und Sourcegebiet 204 ausgebildet.
In den Ausführungsformen umfasst das Kanalgebiet 203 ein erstes Kanalteilgebiet 203a, das im Hinblick auf die Drain- und Sourcegebiete 204 invers dotiert ist. Somit kann das erste Kanalteilgebiet 203a als ein „konventionelles” Kanalgebiet eines konventionellen Anreicherungstransistors betrachtet werden, etwa wie beispielsweise der Transistor 100 in 1a. Des weiteren umfasst das Kanalgebiet 203 ein zweites Kanalteilgebiet 203b, das invers zu dem ersten Kanalteilgebiet 203a dotiert ist und daher als ein „Verarmungskanal” betrachtet werden kann. Da das Transistorbauelement 200 aus 2a einen n-Transistor repräsentiert, ist das erste Kanalteilgebiet 203a p-dotiert und das zweite Kanalteilgebiet 203b ist n-dotiert. Das Transistorelement 200 umfasst ferner eine Gateelektrode 205, die so angeordnet ist, dass die Steuerung des ersten und des zweiten Kanalteilgebiets 203a und 203b mittels kapazitiver Kopplung ermöglicht wird. In den gezeigten Ausführungsformen ist die Gateelektrode 205 von dem Kanalgebiet 203 durch eine Gateisolationsschicht 206 getrennt, die aus Siliziumdioxid und/oder Siliziumnitrid und/oder Siliziumoxinitrid und/oder dielektrischen Materialien mit großem ε und dergleichen aufgebaut ist. Des weiteren umfasst das Transistorelement 200, das im Weiteren auch als ein Doppelkanaltransistor auf Grund der Konfiguration des Kanalgebiets 203 bezeichnet wird, Seitenwandabstandshalter 207, die an Seitenwänden der Gateelektrode 205 ausgebildet sind. Es sollte beachtet werden, dass weitere Komponenten, etwa Metallsilizide, wenn die Gateelektrode 205 und die Drain- und Sourcegebiete 204 im Wesentlichen aus Silizium aufgebaut sind, nicht gezeigt sind, aber entsprechend dem Entwurfserfordernissen vorgesehen sein können. Des weiteren ist zu beachten, dass andere Transistorkonfigurationen, beispielsweise mit erhabenen Drain- und Sourcegebieten, FinFET-Elemente und dergleichen ebenfalls in der vorliegenden Erfindung verwendet werden können. Ferner sind Kontaktelemente, die typischerweise eine elektrische Verbindung zu den Drain- und Sourcegebieten 204 und der Gateelektrode 205 herstellen, nicht gezeigt. Für eine erste Ausgestalltung der Erfindung wird eine Verbindung bereitgestellt, die das Draingebiet oder das Sourcegebiet 204 mit der Gateelektrode 205 verbindet. Eine entsprechende Verbindung kann in Form einer sogenannten lokalen Verbindungsstruktur erreicht werden oder kann in einer der Metallisierungsebenen hergestellt werden, die über der Bauteilebene ausgebildet sind. In anderen Fällen kann auf die entsprechenden Gate-Drain- und Sourceanschlüsse individuell zugegriffen werden.
Der Transistor 200 umfasst ferner einen Kontaktbereich 208, der eine Verbindung zu einem Teil des Halbleitergebiets 202 herstellt, der nicht den Drain- und Sourcegebieten 204 und dem Kanalgebiet 203 entspricht. Typischerweise wird dieser Teil des Halbleitergebiets 202 als Körper- oder Vollsubstratgebiet bezeichnet und ist als 202b angegeben. Folglich ist der Kontaktbereich 208 mit dem Körpergebiet 202b verbunden, während er elektrisch zumindest für spezielle elektrische Konfigurationen von den Drain- und Sourcegebieten 204 und dem Kanalgebiet 202 durch entsprechende pn-Übergänge getrennt ist. Der Kontaktbereich 208 ist in geeigneter Weise mit einer Kontaktstruktur 208a verbunden, die in 2a lediglich in schematischer Form eingezeichnet ist, wobei eine geeignete Schaltungsanordnung eingesetzt wird, wie sie nachfolgend detaillierter beschrieben ist. Folglich kann mittels der Kontaktstruktur 208a der Kontaktbereich 208 mit einer variablen Steuerspannung beaufschlagt werden, wie dies nachfolgend detaillierter erläutert ist. Zu beachten ist, dass abhängig von der Gesamtkonfiguration des Substrats 201, der Kontaktbereich 208 mit mehreren Körpergebieten von Transistoren verbunden sein kann, wenn ein gemeinsames Anlegen einer variablen Steuerspannung als geeignet erachtet wird. In anderen anschaulichen Ausführungsformen wird eine entsprechende variable Steuerspannung individuell an Transistorelemente angelegt, wie dies für die betrachtete Schaltungsfunktion erforderlich ist.
2b zeigt schematisch das Transistorelement 200, wenn es als ein p-Transistor vorgesehen ist. Somit umfasst das Transistorelement 200 auf 2b die gleichen Komponenten, wie sie zuvor mit Bezug zu 2a beschrieben sind, mit der Ausnahme, dass die Drain- und Sourcegebiete 204, die Kanalteilgebiete 203a, 203b und das Halbleitergebiet 202 und damit das Körpergebiet 202b invers dotiert sind im Vergleich zu dem Bauelement aus 2a.
Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 200, wie es in 2a oder 2b gezeigt ist, umfasst die folgenden Prozesse. Nach der Herstellung von Isolationsstrukturen (nicht gezeigt), um die Gesamtabmessungen des Transistors 200 festzulegen und eine elektrische Isolierung zu benachbarten Schaltungselementen herzustellen, wird das vertikale Dotierstoffprofil des Halbleitergebiets 202 durch gut etablierte Ionenimplantationsprozesse erzeugt. Während dieser Ionenimplantationssequenz wird auch das vertikale Dotierstoffprofil des Kanalgebiets 203 eingerichtet. Beispielsweise wird nach dem Dotieren des Halbleitergebiets 202 mit einem p-Material durch Ionenimplantation und/oder durch Vorsehen eines vordotierten Substrat oder durch Bilden einer epitaktisch aufgewachsenen Halbleiterschicht in einer Abscheideatmosphäre mit einem Dotiermittel, ein n-dotiertes Gebiet entsprechend dem zweiten Kanalteilgebiet 203b (2a) erzeugt. Zu diesem Zweck wird ein Oberflächenbereich des Halbleitergebiets 202 voramorphisiert, um damit Kanalwirkungen während der Ionenimplantation des n-Dotiermaterials zum Definieren des zweiten Kanalteilgebiets 203b zu reduzieren. Anschließend wird eine weitere Ionenimplantationssequenz ausgeführt, um das p-dotierte erste Kanalteilgebiet 203a zu bilden, wobei in beiden Implantationssequenzen die Dosis und die Implantationsenergie geeignet gewählt werden, um damit eine gewünschte Konzentration an einer spezifizierten Tiefe innerhalb des Halbleitergebiets 202 zu erhalten. Entsprechende Prozessparameter können effizient ermittelt werden, indem Simulationsberechnungen und/oder Testläufe durchgeführt werden. In anderen Ausführungsformen werden eine oder mehrere Halbleiterschichten epitaxial in einer Abscheideatmosphäre mit der erforderlichen Dotierart aufgewachsen. Beispielsweise wird eine n-Halbleiterschicht auf dem Halbleitergebiet 202 aufgewachsen, woran sich die epitaxial aufgewachsene p-Halbleiterschicht mit einer gewünschten Dicke anschließt. In ähnlicher Weise kann das Halbleitergebiet 202 implantiert werden, um damit das zweite Kanalteilgebiet 203b zu erzeugen und nachfolgend wird eine Schicht für das erste Kanalteilgebiet 203a mittels epitaktischem Aufwachsen in einer dotierstoffenthaltenden Atmosphäre hergestellt. Nach dem Bilden des Kanalgebiets 203 werden zusätzliche Schwellwertspannungsimplantationen ausgeführt, um die schließlich erreichten Schwellwertspannungen für die Steuerbarkeit des Kanalgebiets 203 mittels der Gateelektrode 205 einzustellen. Danach werden die Gateisolationsschicht 206 und die Gateelektrode 205 in konventioneller Weise hergestellt, woran sich moderne Implantationszyklen zur Bildung der Drain- und Sourcegebiete 204 anschließen. Danach werden weitere Prozesse einschließlich von Ausheizzyklen zum Aktivieren der Dotiermittel und zum Rekristallisieren amorphisierter oder geschädigter kristalliner Bereiche in den Drain- und Sourcegebieten 204, dem Halbleitergebiet 202 und dem Kanalgebiet 203 ausgeführt, woraufhin andere Prozesse, etwa Silizidierung und dergleichen, folgen, wobei diese gemäß gut etablierter Prozesstechniken ausgeführt werden.
2c zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200 für weiterer anschaulicher Ausführungsformen, in denen das Kanalgebiet 203 das erste Kanalteilgebiet 203a in ähnlicher Konfiguration aufweist, wie dies zuvor beschrieben ist. Das zweite Kanalteilgebiet 203b, das auch als ein dotiertes Gebiet innerhalb des Körpergebiets 202b bezeichnet werden kann, ist im Wesentlichen von dem Drain- und Sourcegebiet getrennt. D. h., das Körpergebiet 202 besitzt eine p-Leitfähigkeit bei einem n-Kanaltransistor und ist direkt mit dem Kanalteilgebiet 203a auf Grund der entsprechenden Bereiche 202, die die Leitfähigkeitsart entsprechend dem Körpergebiet 202b und dem Kanalteilgebiet 203a besitzen, verbunden. D. h., dass das dotierte Gebiet oder der zweite Teilkanal 203b als eine Insel betrachtet werden können, die zwischen dem Draingebiet und dem Sourcegebiet 204 angeordnet ist. Ferner ist in der gezeigten Ausführungsform der Kontaktbereich 208 lateral benachbart zu dem Draingebiet oder dem Sourcegebiet 204 angeordnet, wobei eine Isolationsstruktur 209b vorgesehen ist, um das Drain- und Sourcegebiet 204 und den Kontaktbereich 208 zu trennen. In anderen anschaulichen Ausführungsformen wird die Isolationsstruktur 209b weggelassen, so dass ein entsprechender pn-Übergang das Draingebiet oder das Sourcegebiet 204 von dem Kontaktbereich 208 trennt. In einigen anschaulichen Ausführungsformen wird eine weitere Isolationsstruktur 209a vorgesehen, so dass der Transistor 200 einschließlich der lateral benachbarten Kontaktbereiche 208 von anderen Schaltungselementen zu trennen. Folglich wird in dieser Anordnung die Kontaktstruktur 208a in einer gemeinsamen Fertigungssequenz zu einer Kontaktstruktur hergestellt, die die Drain- und Sourcegebiete 204 und die Gateelektrode 205 anschließt. Es sollte beachtet werden, dass der Transistor aus 2c eine Vollsubstrattransistorkonfiguration oder eine SOI-Konfiguration repräsentieren kann, wobei eine vergrabene isolierende Schicht unter dem Körpergebiet 202b angeordnet ist.
2d zeigt schematisch den Transistor 200 für weiterer anschaulicher Ausführungsformen, die eine SOI-Konfiguration mit einer vergrabenen isolierenden Schicht 210 repräsentieren. Des weiteren ist das Kanalteilgebiet 203b oder das dotierte Gebiet ebenfalls als ein isolierter Bereich vorgesehen, wie dies zuvor erläutert ist.
2e zeigt schematisch das Bauelement 200 in einer Draufsicht, wobei der Kontaktbereich 208 benachbart zu den Drain- und Sourcegebieten 204 oder zumindest zu einem dieser Gebiete ausgebildet ist, ohne dass dazwischen eine Isolationsstruktur vorgesehen ist. Auch in diesem Falle kann die Kontaktstruktur 208a effizient mit entsprechendem Kontakt zu der Gateelektrode 205 und den Drain- und Sourcegebieten 204 in einer gemeinsamen Prozesssequenz hergestellt werden.
Es sollte beachtet werden, dass die Transistoren 200, wie sie in den 2c bis 2e gezeigt sind, lediglich anschaulicher Natur sind und auch andere geeignete Transistorarchitekturen eingesetzt werden können, solange ein Doppelkanalaufbau in dem Kanalgebiet 203 in Verbindung mit einer geeignet gestalteten Kontaktstruktur 208 zum Anschluss an das Körpergebiet 202b vorgesehen ist, um damit das Anlegen einer Steuerspannung an das Körpergebiet 202b zu ermöglichen.
2f zeigt schematisch das Bauelement 200, wie es beispielsweise in den 2c oder 2d gezeigt ist, während einer anfänglichen Fertigungsphase, um das dotierte Gebiet oder Kanalgebiet 203b als eine im Wesentlichen isolierte „Insel” zu bilden. Wie gezeigt, kann vor oder nach der Herstellung von Isolationsstrukturen, etwa den Isolationsstrukturen 209a und/oder 209b, das Gebiet 203b auf Grundlage eines geeignet gestalteten Implantationsprozesses 211 erzeugt werden. In anderen Fällen wird das Gebiet 203b in Form einer dotierten Schicht vorgesehen, was auf Grundlage von Epitaxiewachstumstechniken möglich ist, wie dies zuvor beschrieben ist.
2g zeigt schematisch den Transistor 200 in einer fortgeschrittenen Fertigungsphase, in der die Gateelektrode 205 ausgebildet ist, und wobei Versatzabstandshalterelemente 205a vorgesehen sind, die aus Siliziumdioxid, Siliziumnitrid oder einem anderen geeigneten Material aufgebaut sind. Zusätzlich zu anderen erforderlichen Implantationsprozessen zum Erzeugen eines gewünschten Dotierstoffprofils innerhalb der Halbleiterschicht 202, wodurch das Körpergebiet 202b definiert ist, kann ein geneigter Halo-Implantationsprozess 212 ausgeführt werden, um eine Dotierstoffsorte einzuführen, die für die gleiche Leitfähigkeitsart sorgt, wie sie für das Körpergebiet 202 erforderlich ist. Zusätzlich zum Erzeugen eines geeigneten Dotierstoffgradienten zwischen den Drain- und Sourcegebieten 204 sorgt die Halo-Implantation 212 auch für eine geeignete Dotierstoffkonzentration, um damit die Leitfähigkeitsart eines Gebiets innerhalb der Halbleiterschicht 202 zu invertieren, das nicht von der Implantation 212 betroffen ist. Somit kann nach dem Einführen der Dotierstoffsorte ein im Wesentlichen „inselartiges” Gebiet erhalten werden, das somit das Kanalteilgebiet 203b repräsentiert.
Es sollte beachtet werden, dass eine andere Prozesstechnik zum Erzeugen des dotierten Gebiets 203b eingesetzt werden kann, wenn dieses als ein im Wesentlichen isoliertes Kanalgebiet vorzusehen ist. Somit kann für das Bilden des Kanalgebiets 203, unabhängig davon, ob das dotierte Gebiet 203b in Form eines „verbundenen” Kanalgebiets mit einer Verbindung zu den Drain- und Sourcegebieten 204 oder als ein isoliertes Gebiet, etwa als Gebiet, wie es in den 2d bis 2g gezeigt ist, vorgesehen ist, ein hohes Maß an Kompatibilität mit konventionellen Fertigungsprozessen zur Herstellung von Feldeffekttransistoren erreicht werden. Somit kann der Doppelkanaltransistor 200 effizient in eine Vielzahl von Halbleiterstrukturen ohne wesentliche Modifizierung des Gesamtfertigungsablaufs integriert werden.
Nach dem Fertigstellen des Transistors 200 wird eine entsprechende Kontaktstruktur auf Grundlage gut etablierter Prozesstechniken geschaffen, wenn der Kontaktbereich 208 in Form eines Vorderseitenkontakts des Bauelements 200 vorgesehen wir. In anderen Fällen werden gut etablierte Rückseitenkontaktschemata eingesetzt.
Das grundlegende Funktionsverhalten des Transistorelements 200, beispielsweise in Form des Transistors 200, wie er in 2c gezeigt ist, wird als ein n-artiges Transistorverhalten bezeichnet. D. h. die Drain- und Sourcegebiet und das Gebiet oder Kanalteilgebiet 203b besitzen eine n-Leitfähigkeit, während das Körpergebiet eine p-Leitfähigkeit aufweisen. Somit können geeignete Spannungen an die Drain- und Sourcegebiete 204 angelegt werden, während entsprechende Steuerspannungen an die Gateelektrode 205 und das Körpergebiet 202b über den Kontaktbereich 208 angelegt werden. Somit ist die Leitfähigkeit des Kanalgebiets 203 durch sowohl die Gateelektrode 205 als auch durch das Körpergebiet 202b beeinflusst, wodurch ein Funktionsverhalten erreicht wird, in welchem die Antwort des Transistors 200 sich von einem p-Verhalten in ein n-Verhalten und umgekehrt ändert. D. h., das Antwortverhalten des Transistors 200 kann durch die Steuerspannung, die an dem Körpergebiet 202b anliegt, während gewisser Spannungsbereiche dominiert sein, während in anderen Spannungsintervallen die Transistorantwort im Wesentlichen durch die Spannung an der Gateelektrode 205 bestimmt ist, wodurch das gewünschte lokale Maximum in einer Übertragungskurve erreicht wird.
3a zeigt schematisch die Messdaten, die von dem Transistor 200 in Form eines n-Transistors erhalten werden, wobei ein Strom ID (vertikale Achse) zwischen dem Drain- und dem Sourcegebiet gegenüber der Steuerspannung Vg aufgetragen ist, die der Gateelektrode 205 (horizontale Achse) zugeleitet ist, während auch eine Steuerspannung Vb, die an den Kontaktbereich 208 angelegt wird, variiert wird. Wie in 3a gezeigt ist, kann ein entsprechendes typisches Transistorverhalten für die Steuerspannung Vb erreicht werden, die am Körpergebiet 202b im Bereich von ungefähr 0 bis 1 Volt variiert (der Einfachheit halber sind lediglich die Kurven für Vb = +0,5 bis –0,1 Volt gezeigt), wobei ein permanenter Anstieg des Stromes bei einer speziellen „Schwellwertspannung” beobachtet werden kann, die jedoch mit Änderung der Körperspannung verschoben wird, wie dies durch die diversen Kurven B mit einem ausgeprägten Anstieg gezeigt ist. Andererseits kann durch Erhöhen der Körperspannung auf größere negative Werte die Steuerwirkung der Gatespannung deutlich verringert werden, wodurch nur eine moderat geringe Abhängigkeit des Stromes von der Gatespannung entsteht, während andererseits eine deutliche Stromänderung bei einer Änderung der Steuerspannung Vb, die dem Körpergebiet 202b zugeleitet ist, auftritt, wie dies durch die Kurven A gezeigt ist.
3b und 3c zeigen schematisch entsprechende Messdaten für einen p-Doppelkanaltransistor. Wie gezeigt, repräsentiert 3b den Drain/Sourcestrom IDS (vertikale Achse) für eine Gatespannungsänderung (horizontale Achse) zwischen –1 Volt und +1 Volt, wobei auch die Körperspannung zwischen –0,5 bis –1 Volt variiert wird. Wie gezeigt, kann eine deutliche Änderung des Drain/Sourcestromes bei variierender Körperspannung Vb beobachtet werden, während nur eine geringe Abhängigkeit von der Gatespannung Vg erhalten wird.
Andererseits zeigt 3c schematisch das Antwortverhalten des Transistors, wenn die Körperspannung bei +1 Volt liegt, wodurch eine Variation des Stromflusses in Bezug auf eine Steuerspannung Vg erreicht wird, die der Gateelektrode zugeführt wird, wodurch ein im Wesentlichen n-kanalartiges Verhalten erreicht wird.
Auf Grund der gegenseitigen Wechselwirkung zwischen den Steuerspannungen, die der Gateelektrode 205 und dem Körpergebiet 202b zugeführt werden, wird ein ausgeprägteres lokales Maximum in der Übertragungskurve erreicht. Auf diese Weise können neue Schaltungsanordnungen mit erweiterter Funktionalität und/oder reduziertem Flächenbedarf vorgesehen werden, wie dies nachfolgend beschrieben ist.
4a zeigt schematisch ein Schaltbild für eine elektronische Schaltung mit einem p-Doppelkanaltransistor pDCT, wie er ähnlich mit Bezug zu den 2a bis 2g erläutert ist, der ein Funktionsverhalten aufweist, wie dies mit Bezug zu den 3b und 3c erläutert ist. Die elektronische Schaltung 450 umfasst daher einen Transistor 400 mit einem Gateanschluss 405, der mit einem Drainanschluss 404d verbunden ist. Andererseits ist ein Sourceanschluss 404s mit der Versorgungsspannung Vdd verbunden. Ein Körperkontakt 408a wird als Eingang Vin für die Schaltung 450 verwendet. Ein Widerstandselement, beispielsweise ein Shunt-Widerstand 420, Rshunt ist mit dem Transistor 400 verbunden, d. h. mit einem Knoten 421, der auch als ein Ausgangsanschluss Vout, Iout dient und mit dem der Drainanschluss 404d und der Gateanschluss 405 verbunden sind.
4b zeigt schematisch die Schaltung 450 in einer Konfiguration, in der ein n-Transistor 400, nDCT vorgesehen ist. Somit ist der Sourceanschluss mit Massepotential VSS, ground verbunden, während das Widerstandselement 420 mit der Versorgungsspannung Vdd verbunden ist.
Die in den 4a und 4b gezeigten Schaltungen 450 repräsentieren Schaltungskonfigurationen, in denen ein ausgeprägtes lokales Maximum oder Minimum in der Übertragungskurve erreicht wird. D. h., die Antwort auf ein variierendes Eingangsspannungssignal, das an dem Körperanschluss 408a anliegt, führt zu einer Ausgangsspannung, die im Gegensatz zu konventionellen Übertragungskurven von Transistoren, ein lokales Maximum und ein lokales Minimum in einem spezifizierten Spannungsbereich aufweist.
4c zeigt schematisch entsprechende Messdaten, die von der Schaltung 450, wie sie in den 4a und 4b gezeigt sind, erhalten wurden. Die horizontale Achse repräsentiert die Eingangsspannung in Bezug auf das Referenzpotential, etwa Massepotential. Die vertikale Achse auf der linken Seite repräsentiert die Ausgangsspannung, die an den Schaltungsknoten 421 abgegriffen wird. Die vertikale Achse auf der rechten Seite repräsentiert den Eingangsstrom, der durch die Körperkontakte 408a fliest.
Die Kurve A in 4c repräsentiert die Übertragungskurve, d. h. den Verlauf der Ausgangsspannung, der an dem Knoten 421 der Schaltung 450 aus 4a erhalten wird. Wie gezeigt, wird auf der linken Seite eine Zunahme der Ausgangsspannung erreicht. Somit kann ein im Wesentlichen n-kanalartiges Transistorverhalten in diesem Bereich von Eingangsspannungen erreicht werden. Nach einem Intervall mit einem weniger ausgeprägten Anstieg fällt die Ausgangsspannung mit zunehmender Eingangsspannung ab, wodurch ein p-kanalartiges Transistorverhalten repräsentiert wird, da die Leitfähigkeit des Transistors 400 mit zunehmender Eingangsspannung abnimmt. Durch weiteres Erhöhen der Eingangsspannung wird ein weiterer Anstieg der Ausgangsspannung erreicht, was auch als ein n-kanalartiges Verhalten betracht werden kann. Folglich kann auf Grund des Bereichs, der den n-kanalartigen Verhalten entspricht, der von Bereichen umschlossen ist, die einem p-kanalartigen Verhalten entsprechen, ein ausgeprägtes Maximum in der Leitfähigkeit und damit ein Minimum in der Ausgangsspannung erreicht werden.
Die Kurve B in 4c repräsentiert den gemessenen Eingangsstrom, der über dem Körperkontakt 408a fließt, der den ausgeprägten negativen Wert bei geringen Eingangsspannungen besitzt und der deutlich in der Größe abfällt, um schließlich den Wert 0 in einem Bereich zu erreichen, der dem p-kanalartigen Verhalten entspricht.
In ähnlicher Weise repräsentiert die Kurve C die Übertragungskurve der Schaltung 450 in 4b, die den n-Doppelkanaltransistor 400 aufweist. Wie gezeigt, wird beginnend mit einer geringen Eingangsspannung eine Zunahme der Ausgangsspannung bei ansteigender Eingangsspannung erreicht, wodurch ein p-kanalartiges Verhalten repräsentiert wird, da die Leitfähigkeit mit zunehmender Eingangsspannung abfällt. Bei einer Eingangsspannung von ungefähr 0,6 Volt fällt die Ausgangsspannung mit zunehmender Eingangsspannung ab, wodurch ein n-kanalartiges Verhalten angezeigt wird, da die Leitfähigkeit des Transistors 400 mit ansteigender Eingangsspannung zunimmt. Während eines weiteren Anstiegs der Eingangsspannung wird wiederum ein im Wesentlichen p-kanalartiges Verhalten erreicht, da die Leitfähigkeit des Transistors 400 mit zunehmender Eingangsspannung absinkt, woraus sich eine Zunahme der Ausgangsspannung ergibt.
Von diesen grundlegenden Schaltungskonfigurationen 450 können auch andere Schaltungen gebildet werden, wie dies nachfolgend beschrieben ist.
5a zeigt schematisch eine elektronische Schaltung 550, in der ein p-Doppelkanaltransistor und ein n-Doppelkanaltransistor kombiniert sind, beispielsweise um als entsprechende Widerstandslasten zu dienen, wie dies beispielsweise mit Bezug zu den Schaltungen 450 beschrieben ist, wodurch eine Inverterfunktion erreicht wird. Wie gezeigt, umfasst der Inverter 550 einen n-Kanaltransistor 550, der die gleiche Konfiguration aufweisen kann, wie dies zuvor erläutert ist. In ähnlicher Weise ist ein p-Doppelkanaltransistor 500p vorgesehen mit einem Aufbau, wie er zuvor erläutert ist. Der Signaleingang ”in” ist mit einem Körperkontakt 508a des Transistors 550p verbunden. Andererseits ist ein Signalausgang ”out” mit dem Körperkontakt 508a des Transistors 500n verbunden. Des weiteren ist das Source 504s des Transistors 500n mit Massepotential oder der negativen Versorgungsspannung Vss verbunden, während das Gate und das Drain 505 und 504 mit dem Eingangsknoten verbunden sind, und damit auch mit dem Körperkontakt 508a des Transistors 500p verbunden sind. Das Source 504s des p-Doppelkanaltransistors 500p ist mit der Versorgungsspannung Vdd verbunden, während das Drain und das Gate 504d und 505 mit dem Ausgangsknoten verbunden sind.
5b zeigt schematisch das Antwortverhalten des Inverters 550 auf eine Eingangsspannung, die zwischen –1,0 und 1,0 Volt variiert. Wie gezeigt, besitzt der Inverter 550 drei gut definierte unterschiedliche Ausgangswerte, wobei für Eingangsspannungen von –1 bis ungefähr 0,5 Volt ein „hoher Pegel” von ungefähr 0,7 Volt erhalten wird. Des weiteren wird ein weiterer „hoher Pegel” für eine Eingangsspannung von ungefähr 0,1 Volt erreicht, während ein „tiefer Pegel” für eine Eingangsspannung von ungefähr 0,8 Volt erhalten wird. Somit kann das Verhalten des Inverters 550 beispielsweise für eine Oszillatorschaltung verwendet werden, wenn ein Teil des Ausgangssignals in geeigneter Weise auf den Eingang zurückgekoppelt wird. Des weiteren kann die Schaltung 550 in Logikschaltungen eingebaut werden, wodurch mehrere Logikzustände geschaffen werden, was für das Verbessern der Gesamtschaltungseffizienz eingesetzt werden kann, da mehrere Logikzustände auf Grundlage einer geringeren Anzahl an Schaltungselementen realisiert werden können.
5c zeigt schematisch die Schaltung 550, in der eine „Monoflop” Schaltung aufgebaut ist, wobei zumindest ein Doppelkanaltransistor mit einem steuerbaren Körperkontakt verwendet wird. In der gezeigten Schaltung 550 ist ein n-Doppelkanaltransistor 500N in Verbindung mit einem weiteren Schaltungselement 520, etwa einem p-Kanaltransistor vorgesehen, der als ein konventioneller Einzelkanalfeldeffekttransistor oder als ein Doppelkanaltransistor vorgesehen werden kann, wobei der Körperkontakt mit dem Source des Transistors 520 verbunden ist. Wie gezeigt, ist der Eingangsknoten Vin mit dem Gate und dem Drain und auch mit dem Gate des Transistors 520 verbunden. Andererseits ist der Ausgangsspannungsknoten Vout mit dem Körperkontakt 508a und dem Drain des Transistors 520 verbunden. Es sollte beachtet werden, dass die in 5c gezeigte Schaltung 550 auch auf der Grundlage eines p-Doppelkanaltransistors aufgebaut werden kann, wobei in diesem Falle der „Lasttransistor” 520 durch einen n-Kanaltransistor ersetzt wird.
5d zeigt schematisch eine Darstellung, in der die Spannungen an dem Eingangsknoten Vin und einem Ausgangsknoten Vout nach dem Anlegen einer Spannung zum anfänglichen Einstellen des Ausgangs des Monoflops 550, das ungefähr 0,85 Volt entspricht, gezeigt sind. Dieser Zustand ist stabil, unabhängig von weiteren Eingangspulsen, etwa einem Puls A auf Vdd oder Puls B auf Vss. Somit kann nach einmaligem Setzen der Schaltung 550 diese in diesem Zustand bleiben, ohne dass auf eine Änderung der Eingangsspannung reagiert wird.
5e zeigt schematisch die elektronische Schaltung 550 für weitere anschauliche Ausführungsformen. Grundsätzlich entspricht die Schaltung 550 der Schaltung 550 aus 5c, wobei lediglich der Eingang und der Ausgang vertauscht sind. D. h., die Schaltung 550 aus 5e umfasst den n-Doppelkanaltransistor 500N, der mit dem p-Kanaltransistor 520 verbunden ist, der in Form eines konventionellen Einzelkanaltransistors oder als ein p-Doppelkanaltransistor vorgesehen sein kann, wobei dessen Steuereingang mit dem Sourceanschluss 520s verbunden ist. Somit ist der Eingangsknoten In mit dem Körperkontakt 508a verbunden, während der Ausgang Out mit dem Drain und dem Gate 504d, 505 verbunden ist. Auf diese Weise kann die Schaltung 550 als eine Flip-Flop-Schaltung gesehen werden, in der ein Eingangspuls mit einer moderat hohen oder tiefen Spannung, etwa Vdd oder Vss, die Schaltung 550, d. h. deren Ausgang, in zwei unterschiedliche stabile Zustände versetzt.
5f zeigt schematisch die Schaltung 550 für weitere anschauliche Ausführungsformen, in denen grundsätzlich die gleiche Konfiguration wie in 5e verwendet ist, wobei jedoch ein Knoten 521 als Eingang und als Ausgangsknoten verwendet wird.
5g zeigt schematisch die Schaltung 550 für weitere anschauliche Ausführungsformen, in denen die jeweiligen Komponenten, d. h. der Doppelkanaltransistor 550 und das weitere Schaltungselement 520, als diskrete Bauelemente vorgesehen sind. Somit umfasst die Schaltung 550 aus 5g den Transistor 500 mit einem Gehäuse 530a, das ein beliebiges geeignetes Trägermaterial zur Aufnahme eines Halbleiterchips mit der Transistorkonfiguration, wie sie zuvor beschrieben ist, in Verbindung mit einer geeigneten Kontaktmetallisierungsstruktur repräsentiert. In ähnlicher Weise ist auch die Schaltungskomponente 520, beispielsweise in Form eines Doppelkanaltransistors, eines Einzelkanaltransistors, einer Widerstandsstruktur und dergleichen mit einem Gehäuse 530b, das eine geeignete Konfiguration besitzt, vorgesehen. Des weiteren sind entsprechende Knoten oder Kontaktelemente 522 zusammen mit den Gehäusen 530a, 530b an einem Substratmaterial 521, beispielsweise einer Leiterplatte und dergleichen, angebracht.
5h zeigt schematisch die elektronische Schaltung 550 in einer schematischen Draufsicht, wobei die jeweiligen Anschlüsse, d. h. der Gateanschluss 505, die Drain- und Sourceanschlüsse 504d, 504s und der Körperanschluss 508a elektrisch mit einem Verdrahtungssystem 532 verbunden sind, das in oder auf dem Trägersubstrat 531 ausgebildet ist. In ähnlicher Weise kann das Schaltungselement 520 mit dem Transistor 500 und den jeweiligen Knoten 521 verbunden sein, etwa den Versorgungsspannungen Vss und Vdd, in und out, wie dies durch die spezifizierte Schaltungskonfiguration vorgegeben ist. Beispielsweise entspricht das gezeigte Verdrahtungsschema der Flip-Flop-Schaltung, wie sie in 5e gezeigt ist.
Somit können sehr effiziente Schaltungselemente auf der Grundlage diskreter Bauelemente unter Verwendung von Doppelkanaltransistoren mit einem gesteuerten Körperkontakt aufgebaut werden. Es sollte jedoch beachtet werden, dass die elektronischen Schaltungen 550, wie sie beispielsweise in der 5g und 5h gezeigt sind, zusätzlich weitere Schaltungskomponenten aufweisen können, um damit eine vollständige Schaltungskonfiguration gemäß spezifizierter Kriterien zu schaffen. In anderen anschaulichen Ausführungsformen werden die Schaltungen 550, wie sie zuvor erläutert sind, und andere Schaltungen mit entsprechenden Doppelkanaltransistoren, die einen steuerbaren Körperkontakt aufweisen, in ein gemeinsames Halbleitersubstrat integriert, wodurch in effizienter Weise wertvolle Halbleiterfläche eingespart wird, da die erweiterte Funktionsfähigkeit effizientere Schaltungsaufbauten ermöglicht. Beispielswiese können die Flip-Flop-Schaltungen 550, wie sie zuvor erläutert sind, effizient als grundlegende Komponenten von Speicherzellen verwendet werden, wodurch die Anzahl der Transistorelemente, die in einem statischen RAM-Bereich erforderlich sind, deutlich verringert wird.
5i zeigt schematisch eine gemessene Signalantwort der Flip-Flop-Schaltung 550, wie sie in 5e gezeigt ist. Die horizontale Achse repräsentiert die Zeit, während die vertikale Achse auf der linken Seite die Spannung an dem Eingangsknoten in repräsentiert, während die vertikale auf der rechten Seite die Spannung an dem Ausgangsknoten out darstellt. Wie gezeigt, reagiert nach dem Anlegen eines externen Pulses, beispielsweise mit Vdd von ungefähr 1,2 Volt, wie dies durch A, angegeben ist, die Schaltung am Ausgang in ähnlicher Weise, wie dies zuvor mit Bezug zu 4c erläutert ist, wenn auf die Schaltung 450 in 4b verwiesen wurde. Somit kann in diesem Falle der Transistor 520 als eine Widerstandslast betrachtet werden, so dass die Antwort im Wesentlichen durch das Verhalten der Doppelkanaltransistoren 500 bestimmt ist, wie dies zuvor auch mit Bezug zu den 4b und 4c erläutert ist. Somit wird das Anlegen des Eingangspulses A_i daher zu einer Ausgangsspannung von ungefähr 0,2 Volt (siehe 4c, Kurve C). Nach dem Ende des Pulses A_i nimmt die Schaltung einen stabilen Zustand bei dem Minimum der Kurve C aus 4c an, das im Wesentlichen 0,1 Volt entspricht, während die Spannung an dem Körperkontakt 508a, d. h. der Ausgangsspannungsknoten, ungefähr 0,85 Volt beträgt. Wie gezeigt, ist der entsprechende Zustand stabil und kann daher zum Speichern von Information verwendet werden. Andererseits zwingt ein Eingangsimpuls A_k mit Vsl den Ausgangsknoten auf eine Spannung von ungefähr 0,35 Volt. Nach dem Ende des Pulses A_k führt das p-kanalartige Verhalten des Transistors 500 in diesem Bereich der Eingangsspannungen zu einer weiteren Erhöhung der Spannung an dem Ausgangsknoten, da der p-Kanaltransistor den Eingang des Transistors 500 auf ein höheres Spannungsniveau zieht. Wie gezeigt, ist auch dieser Zustand stabil kann aus der Schaltung 550 „ausgelesen” werden.
5j zeigt schematisch das Flip-Flop 550 für eine weitere anschauliche Ausführungsform, wobei der p-Doppelkanaltransistor 500p in einer Konfiguration mit einem separaten Eingangsknoten und Ausgangsknoten ähnlich zu der Schaltung 550 aus 5e verwendet wird. Somit wird ein Einzelkanaltransistor 520 oder ein n-Doppelkanaltransistor mit Doppelkontakt, der mit dem Sourceanschluss verbunden ist, wie dies durch die gestrichelten Linien angegeben ist, als der komplementäre Transistor des Flip-Flops verwendet.
5k zeigt schematisch die Schaltung 550 entsprechend dem Flip-Flop mit einem gemeinsamen Eingang/Ausgangs-Knoten, wie dies beispielsweise in 5f gezeigt ist, wobei auch in diesem Falle ein p-Doppelkanaltransistor 500p in Verbindung mit einem n-Kanaltransistor, der möglicherweise in Form eines n-Doppelkanaltransistors mit Körperkontakt, der mit dem Sourceanschluss verbunden ist, vorgesehen ist, wie dies zuvor erläutert ist.
Folglich können eine Vielzahl von Schaltungen auf der Grundlage von körpergesteuerten rund p-Doppelkanaltransistoren aufgebaut werden, wobei eine hohe Informationsdichte in modernen Halbleiterbauelementen erreicht wird, in denen statische RAM-Bereiche vorzusehen sind.
5l zeigt schematisch eine elektronische Schaltung, die eine RAM-Zelle 560 repräsentiert, die eine der Flip-Flop-Schaltungen 550 enthält, wie sie zuvor mit Bezug zu den 5e und 5j beschrieben sind. Somit umfasst die Flip-Flop-Schaltung 550 einen Eingangsknoten 521i und einen Ausgangsknoten 521o, die mit einer Schreibleitung 512 und einer Leseleitung 513 entspricht über entsprechende Auswahltransistoren 561 verbunden sind, die beide mit einer Auswahlleitung 516 verbunden sind. Folglich wird die Speicherzelle 560 auf der Grundlage von vier Transistorelementen aufgebaut, d. h. die beiden Auswahltransistoren 561, ein Doppelkanaltransistor und ein zusätzlicher Transistor 520, der in Form eines Einzelkanaltransistor oder eines Doppelkanaltransistors vorgesehen werden kann, wie dies zuvor erläutert ist. Die körpergesteuerten Doppelkanaltransistoren auf der Grundlage konventioneller Techniken mit einem hohen Maß an Kompatibilität mit konventionellen Halbleiterfertigungstechniken aufgebaut werden können, wie dies zuvor erläutert ist, kann die RAM-Zelle 560 gemäß gut etablierter Prozesstechniken hergestellt werden, wodurch ungefähr ein Drittel der Fläche im Vergleich zu konventionellen RAM-Zellen mit 6 Transistoren eingespart wird.
5m zeigt schematisch die Speicherzelle 560 gemäß weiterer anschaulicher Ausführungsformen, in die Flip-Flop-Schaltung 550 entsprechend der Anordnung, wie sie mit Bezug zu den 5f und 5k beschrieben ist, verwendet wird. Somit ist in diesem Falle ein einzelner Eingangs/Ausgangs-Knoten 521 für eine Vereinfachung der Gesamtkonfiguration der Speicherzelle 560 vorgesehen. Beispielsweise kann ein einzelner Auswahltransistor 561 in Verbindung mit der Auswahlleitung 516 und einer einzelnen Bitleitung 512 verwendet werden. In diesem Falle wird ein noch weitergehende Reduzierung der gesamten benötigten Halbleiterfläche für die Speicherzelle 560 erreicht.
Folglich können die Speicherzellen 560 vorteilhafter Weise in komplexe Halbleiterbauelemente mit ausgedehnten Speicherbereichen eingerichtet werden, wobei eine kurze Zugriffszeit, wie sie typischerweise für statische RAM-Zellen ist, mit einem deutlich geringeren Platzbedarf auf Grund der reduzierten Anzahl an erforderlichen Transistoren kombiniert wird.
Es gilt also: Die hierin offenbarten Prinzipien betreffen Doppelkanaltransistoren mit einem Körperanschluss zum Zuführen einer Steuerspannung, um damit ein sehr stabiles Betriebsverhalten im Hinblick auf ein lokales Maximum oder Minimum in der Übertragungskurve des Transistors zu erreichen. Somit können neue Schaltungskonfigurationen bereitgestellt werden, in denen die erweiterte Funktionalität des körpergesteuerten Doppelkanaltransistors für die Möglichkeit sorgt, Schaltungsfunktionen mit einer geringeren Anzahl an Komponenten zu erreichen, beispielsweise für Flip-Flops, Oszillatoren, Monoflops und dergleichen, wodurch die Effizienz des Gesamtschaltungsaufbaus verbessert wird, unabhängig davon, ob der körpergesteuerte Doppelkanaltransistor als eine separate Komponente vorgesehen wird oder in komplexe Halbleiterbauelemente integriert ist. In anschaulichen Ausführungsformen wird eine statische RAM-Zelle vorgesehen, in der eine geringere Anzahl an Transistorelementen eine höhere Informationsdichte ermöglichen, wodurch die Herstellung von Halbleiterbauelementen mit einer größeren Anzahl an Speicherzellen für eine vorgegeben Halbleiterfläche möglich ist.

Claims

Verfahren zum Betreiben einer elektronischen Schaltung mit einem ersten Doppelkanal-Feldeffekttransistor mit: einem Draingebiet und einem Sourcegebiet mit einer ersten Leitfähigkeitsart; einem Körpergebiet, das zumindest zwischen dem Draingebiet und dem Sourcegebiet ausgebildet ist, wobei das Körpergebiet eine zweite Leitfähigkeitsart aufweist, die sich von der ersten Leitfähigkeitsart unterscheidet; einer Gateelektrode, die über einem Kanalgebiet des Körpergebiets ausgebildet ist, wobei die Gateelektrode von dem Kanalgebiet durch eine Isolationsschicht getrennt ist und wobei die Gateelektrode mit dem Draingebiet oder dem Sourcegebiet verbunden ist; einem dotierten Gebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist und die erste Leitfähigkeitsart besitzt; einem Körperanschluss, der mit dem Körpergebiet verbunden und ausgebildet ist, eine variable Steuerspannung zu empfangen; einem Schaltungselement, das mit dem Feldeffekttransistor verbunden ist; und einem Signaleingangsanschluss, der mit dem Körperanschluss verbunden ist; und wobei das Verfahren umfasst: Anlegen einer variablen Steuerspannung an den Signaleingangsanschluss, und Koppeln des Draingebiets oder des Sourcegebiets, das nicht mit der Gateelektrode verbunden ist, mit einem Versorgungsspannungs- oder Massepotential.
Verfahren nach Anspruch 1, wobei das Schaltungselement ein Widerstandselement ist.
Verfahren nach Anspruch 1, wobei das Schaltungselement ein zweiter Feldeffekttransistor mit einem Körpergebiet mit der ersten Leitfähigkeitsart ist.
Verfahren nach Anspruch 1, wobei das Schaltungselement ein zweiter zu dem ersten Doppelkanal-Feldeffekttransistor komplementärer Doppelkanal-Feldeffekttransistor ist.
Verfahren nach Anspruch 1, wobei ferner ein gemeinsames Halbleitersubstratmaterial zur Aufnahme des Feldeffekttransistors und des Schaltungselements vorgesehen ist.
Verfahren nach Anspruch 5, wobei der Feldeffekttransistor und das Schaltungselement eine Flip-Flop-Schaltung bilden und wobei die Flip-Flop-Schaltung ein Teil einer Speicherzelle ist.
Verfahren nach Anspruch 1, wobei ferner ein erstes Gehäuse zur Aufnahme des Feldeffekttransistors, ein zweites Gehäuse zur Aufnahme des Schaltungselements und ein Trägersubstrat vorgesehen sind, an dem das erste und das zweite Gehäuse angebracht sind.
Verfahren nach Anspruch 6, wobei die elektronische Schaltung eine Statische RAM-Schaltung ist, und wobei ein Auswahltransistor vorgesehen ist, der ausgebildet ist, ein Lesesignal und/oder ein Schreibsignal zu empfangen, und wobei der Signaleingangsanschluss mit dem Auswahltransistor verbunden ist.
Statische RAM-Zelle mit: einem Auswahltransistor, der ausgebildet ist, ein Lesesignal und/oder ein Schreibsignal zu empfangen; einem ersten Feldeffekttransistor mit einem ersten Körpergebiet, das mit dem Auswahltransistor derart verbunden ist, dass der Auswahltransistor selektiv das Lesesignal und/oder das Schreibsignal an das erste Körpergebiet von einer Lese- und/oder Schreibleitung anlegt, wobei der erste Feldeffekttransistor umfasst: ein Draingebiet und ein Sourcegebiet mit einer ersten Leitfähigkeitsart, wobei das erste Körpergebiet eine zweite Leitfähigkeitsart besitzt, die sich von der ersten Leitfähigkeitsart unterscheidet, ein dotiertes Gebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist, wobei das dotierte Gebiet die erste Leitfähigkeitsart besitzt.
Statische RAM-Zelle nach Anspruch 9, die ferner einen zweiten Feldeffekttransistor aufweist, der mit dem ersten Feldeffekttransistor verbunden ist, wobei der erste und der zweite Feldeffekttransistor eine Flip-Flop-Schaltung für die Datenspeicherung bilden.
Statische RAM-Zelle nach Anspruch 10, wobei die Flip-Flop-Schaltung einen Eingang, der mit dem ersten Körpergebiet, und einen Ausgang, der mit einer Gateelektrode des ersten Feldeffekttransistors verbunden ist, aufweist.
Statische RAM-Zelle nach Anspruch 9, die ferner einen zweiten Feldeffekttransistor mit einem zweiten Körpergebiet mit der ersten Leitfähigkeitsart und einem zweiten dotierten Gebiet, das die zweite Leitfähigkeitsart besitzt, aufweist.