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DE102007057222B4 - Transistor mit isoliertem Gate - Google Patents

Transistor mit isoliertem Gate Download PDF

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Abstract

Transistor mit isoliertem Gate mit: einem Halbleitersubstrat (11) eines ersten Leitungstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche; einer Ladungsspeicherschicht (12) des ersten Leitungstyps, die auf der ersten Hauptoberfläche des Halbleitersubstrates (11) ausgebildet ist; einer Basisschicht (13) eines zweiten Leitungstyps, die auf der Ladungsspeicherschicht (12) ausgebildet ist; Gräben (14), welche durch die Basisschicht (13) und die Ladungsspeicherschicht (12) hindurch ausgebildet sind und in Streifen angeordnet sind, wobei die Gräben (14) mit einem isolierenden Film (15) ausgekleidet sind; Graben-Gate-Elektroden (16), von denen jede einen entsprechenden Graben (14) ausfüllt; Dummy-Gräben (17), welche durch die Basisschicht (13) und die Ladungsspeicherschicht (12) hindurch ausgebildet sind und in Streifen auf beiden Seiten der Gräben (14) angeordnet sind, wobei die Dummy-Gräben (17) mit einem isolierenden Film (18) ausgekleidet sind; Dummy-Graben-Gateelektroden (19), die jeweils einen entsprechenden der Dummy-Gräben (17) ausfüllen, wobei die Dummy-Graben-Gateelektroden (19) elektrisch nicht mit den...

Description

  • Die vorliegende Erfindung bezieht sich auf Transistoren mit isoliertem Gate, die zum Ausbilden eines Wechselrichters, etc. verwendet werden, und spezieller auf Transistoren mit isoliertem Gate, die so ausgelegt sind, dass sie im Kurzschlussmodus eine verringerte Schwankung im Strom zeigen und eine hinreichende Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch aufweisen.
  • DE 101 61 129 A1 beschreibt eine Halbleitervorrichtung, bei der ein Steigen einer Gate-Kapazität minimiert werden kann, ohne dass die Betriebseigenschaften beeinträchtigt werden. Insbesondere wird ein Ladungsträgerspeicher-Graben-Gate-Bipolar-Transistor beschrieben, bei dem zwischen zwei Gate-Gräben weitere Gräben angeordnet sind, welche auf dem Potential des Emitters liegen.
  • EP 1 760 790 A1 beschreibt einen IGBT, bei dem die AN-Spannung verringert ist. Damit zwischen zwei Graben-Gates eine Löcherspeicherung in homogener Weise möglich ist, werden entweder Dummy-Gräben zwischen die Graben-Gates eingefügt, welche auf Gate-Potential gelegt werden, oder aber der Abstand zwischen den Graben-Gates wird verringert. In letzterem Fall wird zusätzlich die Emitterfläche reduziert.
  • Zum Verringern des Stroms in einem Kurzschlussmodus und zur Verhinderung eines elektrischen Durchbruchs gibt es einen Typ eines Bipolartransistors mit isoliertem Gate (IGBT) mit einer Graben-Gate-Struktur, welcher Dummy-Gräben (welche nicht einen Teil der Kanäle bilden) aufweist (siehe z. B. JP 2002-16252 A ).
  • 4 ist eine Draufsicht auf einen bekannten Transistor mit isoliertem Gate. Bezug nehmend auf die Figur sind Dummy-Gräben 17 auf beiden Seiten der Gräben 14 ausgebildet und n-Typ-Sourceschichten 21 sind selektiv in der Oberfläche einer p-Typ-Basisschicht 13 und in Kontakt zu den Seitenwänden der Gräben 14 ausgebildet. Weiterhin sind p+-Typ-Kontaktschichten 22 in der Oberfläche der Basisschichten 13 und zwischen den Gräben 14 und den Dummy-Gräben 17 ausgebildet.
  • Somit sind in bekannten Transistoren mit isoliertem Gate die Sourceschichten 21 zwischen den Kontaktschichten 22 und den Gräben 14 ausgebildet und diese Sourceschichten 21 wirken als Source-Vorschalt-Widerstände 27 (siehe 4). Es wurde jedoch entdeckt, dass die Werte der Vorschalt-Widerstände 27 mit Veränderungen in der Strukturierungsgenauigkeit der Source- und Graben-Bildungsprozesse schwanken, was in Veränderungen des Stroms in einem Kurzschlussmodus resultiert und was in einer verringerten Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch resultieren kann.
  • Die vorliegende Erfindung wurde gemacht zum Lösen der obigen Probleme. Es ist deshalb eine Aufgabe der vorliegenden Erfindung, einen Transistor mit isoliertem Gate bereitzustellen, der so ausgelegt ist, dass er eine verringerte Schwankung des Stroms in seinem Kurzschlussmodus zeigt und eine hinreichende Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch aufweist.
  • Die Aufgabe wird gelöst durch einen Transistor mit isoliertem Gate gemäß Anspruch 1.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
  • Gemäß eines Aspektes der vorliegenden Erfindung ist eine Ladungsspeicherschicht des ersten Leitungstyps auf der ersten Hauptoberfläche eines Halbleitersubstrates ausgebildet. Eine Basisschicht des zweiten Leitungstyps ist auf der Ladungsspeicherschicht ausgebildet. Jeder Graben, der durch die Basisschicht und die Ladungsspeicherschicht hindurch ausgebildet ist, ist mit einem isolierenden Film überzogen und mit einer Graben-Gateelektrode ausgefüllt. Dummy-Gräben sind auf beiden Seiten jedes Grabens ausgebildet. Sourceschichten des ersten Leitungstyps sind an einzelnen Stellen in der Oberfläche der Basisschicht und in Kontakt zu den Seitenwänden der Gräben ausgebildet. Die Sourceschichten sind voneinander beabstandet und entlang der Längsrichtung der Gräben angeordnet. Eine Kontaktschicht des zweiten Leitungstyps ist in der Oberfläche der Basisschicht und zwischen jeweils zwei an sie angrenzenden Sourceschichten entlang der Längsrichtung der Gräben angeordnet. Eine Kollektorschicht des zweiten Leitungstyps ist auf der zweiten Hauptoberfläche des Halbleitersubstrates ausgebildet.
  • Somit ermöglicht die vorliegende Erfindung, dass ein Transistor mit isoliertem Gate eine verringerte Schwankung des Stroms in seinem Kurzschlussmodus zeigt und eine hinreichende Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch aufweist.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen anhand der Zeichnungen. Von den Figuren zeigen:
  • 1 eine Draufsicht auf einen Transistor mit isoliertem Gate gemäß einer ersten Ausführungsform der vorliegenden Erfindung,
  • 2 eine Querschnittsansicht entlang der Linie A-A' von 1,
  • 3 eine Draufsicht auf einen Transistor mit isoliertem Gate gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, und
  • 4 eine Draufsicht auf einen bekannten Transistor mit isoliertem Gate.
  • Erste Ausführungsform
  • 1 ist eine Draufsicht auf einen Transistor mit isoliertem Gate gemäß einer ersten Ausführungsform der vorliegenden Erfindung. 2 ist eine Querschnittsansicht entlang der Linie A-A' von 1.
  • Bezug nehmend auf 1 und 2 ist eine n-Typ-Ladungsspeicherschicht 12 auf der Deckfläche (oder ersten Hauptoberfläche) eines n-Typ-Halbleitersubstrates 11 ausgebildet. Eine p-Typ-Basisschicht 13 ist auf der Ladungsspeicherschicht 12 ausgebildet.
  • Eine Mehrzahl von Gräben 14 ist durch die Basisschicht 13 und die Ladungsspeicherschicht 12 hindurch ausgebildet und parallel zueinander angeordnet (d. h. in Streifen angeordnet). Jeder Graben 14 ist mit einem isolierenden Film 15 ausgekleidet und mit einer Graben-Gateelektrode 16 ausgefüllt. Dummy-Gräben 17 sind auf beiden Seiten jedes Grabens 14 ausgebildet und parallel zueinander angeordnet (d. h. in Streifen angeordnet). Diese Dummy-Gräben 17 durchdringen ebenfalls die Basisschicht 13 und die Ladungsspeicherschicht 12. Jeder Dummy-Graben 17 ist mit einem isolierenden Film 18 ausgekleidet und mit einer Dummy-Graben-Gateelektrode 19 ausgefüllt. Die Dummy-Graben-Gateelektroden 19 sind nicht elektrisch mit den Graben-Gateelektroden 16 verbunden. Isolationsschichten 20 sind jeweils auf den entsprechenden Graben-Gateelektroden 16 und den Dummy-Graben-Gateelektroden 19 ausgebildet.
  • N+-Typ-Sourceschichten 21 sind selektiv in der Oberfläche der Basisschicht 13 und in Kontakt zu den Seitenwänden der Gräben 14 ausgebildet. Die Sourceschichten 21 sind voneinander beabstandet und entlang der Längsrichtung der Gräben 14 angeordnet. Eine p+-Typ-Kontaktschicht 22 ist in der Oberfläche der Basisschicht 13 und zwischen jeweils zwei angrenzenden Sourceschichten 21 entlang der Längsrichtung der Gräben 14 angeordnet.
  • Eine n+-Typ-Pufferschicht 23 ist auf der Bodenfläche (oder zweiten Hauptoberfläche) des Halbleitersubstrates 11 ausgebildet und eine p+-Typ-Kollektorschicht 24 ist auf der Pufferschicht 23 ausgebildet. Weiterhin ist eine Emitterelektrode 25 an die Sourceschichten 21 und die Kontaktschichten 22 angeschlossen und eine Kollektorelektrode 26 ist mit der Kollektorschicht 24 verbunden.
  • Somit ist der Transistor mit isoliertem Gate der vorliegenden Ausführungsform ein ”Ladungsspeicher-Graben-IGBT”, welcher die n-Typ-Ladungsspeicherschicht 12 enthält, die unter der p-Typ-Basisschicht 13 ausgebildet ist zum Speichern von Ladungsträgern. Bei einem bekannten Graben-IGBT nimmt die Löcherdichte (oder Löcherkonzentration) mit abnehmendem Abstand von dem Emitter ab, während in diesem ”Ladungsspeicher-Graben-IGBT” die Löcherkonzentration hoch ist, sogar auf der Emitterseite, was in einer verringerten Anschaltspannung (oder Sättigungsspannung) resultiert. Als ein Ergebnis ist es möglich, den Trade-Off (Kompromiss) zwischen der Sättigungsspannung und der Abschaltenergie zu verbessern.
  • Da die n+-Typ-Sourceschichten 21 und die p+-Typ-Kontaktschichten 22 abwechselnd entlang der Längsrichtung der Gräben 14 angeordnet sind, sind weiterhin die n+-Typ-Sourceschichten 21 und die Basisschicht 13, welche in Richtung der Breite der Kanäle aneinander grenzen, über die Emitterelektrode 25 elektrisch miteinander verbunden. Dies verhindert einen Latch-Up eines parasitären npnp-Tyristors, der durch die n+-Typ-Sourceschichten 21, die p-Typ-Basisschicht 13, das n-Typ-Halbleitersubstrat 11 und die p-Typ-Kollektorschicht 24 ausgebildet ist.
  • Weiterhin sind gemäß der vorliegenden Ausführungsform die Sourceschichten 21 voneinander beabstandet und entlang der Längsrichtung der Gräben 14 angeordnet. Dies bedeutet, die Sourceschichten 21 sind nicht zwischen den Kontaktschichten 22 und den Gräben 14 angeordnet. Dies wiederum bedeutet, dass dieser Transistor mit isoliertem Gate nicht Source-Vorschalt-Widerstände enthält, deren Werte mit Schwankungen in der Strukturierungsgenauigkeit der Source- und Graben-Ausbildungsprozesse variieren. Diese Anordnung erlaubt es dem Transistor mit isoliertem Gate, eine verringerte Schwankung des Stroms in seinem Kurzschlusszustand zu zeigen und eine Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch beizubehalten.
  • Es sollte bemerkt werden, dass die Abmessungen der Sourceschichten 21 optimal festgelegt werden durch die Abstimmung zwischen der Strombelastbarkeit und dem Kurzschlussstrom. Speziell sind die Sourceschichten 21 vorzugsweise so ausgebildet, dass das Verhältnis der Breite (oder Kanalweite) Wch der Sourceschichten 21 zu dem Abstand Wgate zwischen benachbarten Sourceschichten 21 in der Längsrichtung der Gräben 14 0,1–0,5 beträgt. Dies ermöglicht es dem Transistor mit isoliertem Gate eine verringerte Schwankung im Kurzschlussstrom zu zeigen und eine Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch beizubehalten.
  • Weiterhin werden die Dummy-Graben-Gateelektroden 19 bevorzugt auf dem gleichen Potential (GND) wie die Emitterelektrode 25 gehalten zum Verringern der Gatekapazität.
  • Weiterhin beträgt die Breite Wch der Sourceschichten 21 bevorzugt 1,0 μm oder mehr. Mit dieser Anordnung kann die Schwankung des Kurzschlussstromes mit Schwankungen in der Breite Wch der Sourceschichten 21 auf 20% oder weniger begrenzt werden, wenn die Strukturierungsgenauigkeit des Ausbildungsprozesses der Sourceschicht 21 ±0,2 μm beträgt. Dadurch werden die Abmessungen der Sourceschichten 21 optimal festgelegt zum Verringern der Schwankung des Kurzschlussstromes.
  • Zweite Ausführungsform
  • 3 ist eine Draufsicht auf einen Transistor mit isoliertem Gate gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Dieser Transistor mit isoliertem Gate unterscheidet sich von jenem der ersten Ausführungsform darin, dass jede Sourceschicht 21 eine einseitige Kerbe aufweist. Diese Anordnung erlaubt eine Verringerung des Widerstandes der Basisschicht 13 unter den Sourceschichten 21. Dies macht es möglich, einen Latch-Up eines parasitären Transistors in dem Transistor mit isoliertem Gate zu verhindern und dadurch eine Verringerung der Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch zu verhindern.

Claims (5)

  1. Transistor mit isoliertem Gate mit: einem Halbleitersubstrat (11) eines ersten Leitungstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche; einer Ladungsspeicherschicht (12) des ersten Leitungstyps, die auf der ersten Hauptoberfläche des Halbleitersubstrates (11) ausgebildet ist; einer Basisschicht (13) eines zweiten Leitungstyps, die auf der Ladungsspeicherschicht (12) ausgebildet ist; Gräben (14), welche durch die Basisschicht (13) und die Ladungsspeicherschicht (12) hindurch ausgebildet sind und in Streifen angeordnet sind, wobei die Gräben (14) mit einem isolierenden Film (15) ausgekleidet sind; Graben-Gate-Elektroden (16), von denen jede einen entsprechenden Graben (14) ausfüllt; Dummy-Gräben (17), welche durch die Basisschicht (13) und die Ladungsspeicherschicht (12) hindurch ausgebildet sind und in Streifen auf beiden Seiten der Gräben (14) angeordnet sind, wobei die Dummy-Gräben (17) mit einem isolierenden Film (18) ausgekleidet sind; Dummy-Graben-Gateelektroden (19), die jeweils einen entsprechenden der Dummy-Gräben (17) ausfüllen, wobei die Dummy-Graben-Gateelektroden (19) elektrisch nicht mit den Graben-Gate-Elektroden (16) verbunden sind; Sourceschichten (21) des ersten Leitungstyps, welche selektiv in einer Oberfläche der Basisschicht (13) und in Kontakt mit den Seitenwänden der Gräben (14) ausgebildet sind, wobei die Sourceschichten (21) voneinander beabstandet sind und entlang einer Längsrichtung der Gräben (14) angeordnet sind; Kontaktschichten (22) des zweiten Leitungstyps, die in der Oberfläche der Basisschicht (13) und zwischen den Sourceschichten (21), welche entlang der Längsrichtung der Gräben (14) angeordnet sind, ausgebildet sind; einer Kollektorschicht (24) des zweiten Leitungstyps, die auf der zweiten Hauptoberfläche des Halbleitersubstrates (11) ausgebildet ist; einer Emitterelektrode (25), welche mit den Sourceschichten (21) und den Kontaktschichten (22) verbunden ist; und einer Kollektorelektrode (26), welche mit der Kollektorschicht (24) verbunden ist.
  2. Transistor mit isoliertem Gate nach Anspruch 1, bei dem das Verhältnis einer Breite der Sourceschichten (21) zu dem Abstand zwischen benachbarten Sourceschichten (21) 0,1–0,5 beträgt, wobei die Sourceschichten (21) entlang der Längsrichtung der Gräben (14) angeordnet sind und die Breite der Sourceschichten (21) in der Längsrichtung der Gräben (14) gemessen wird.
  3. Transistor mit isoliertem Gate nach Anspruch 1 oder 2, bei dem die Dummy-Graben-Gateelektroden (19) auf dem gleichen Potenial wie die Emitterelektrode (25) gehalten sind.
  4. Transistor mit isoliertem Gate nach einem der Ansprüche 1 bis 3, bei dem die Breite der Sourceschichten (21) in der Längsrichtung der Gräben (14) 1,0 μm oder mehr beträgt.
  5. Transistor mit isoliertem Gate nach einem der Ansprüche 1 bis 4, bei dem die Sourceschichten (21) eine einseitige Kerbe aufweisen.
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