DE102007035902A1

DE102007035902A1 - Verfahren zum Herstellen eines elektronischen Bausteins und elektronischer Baustein

Info

Publication number: DE102007035902A1
Application number: DE102007035902A
Authority: DE
Inventors: Werner Hoffmann; Roland HÖFER; Herbert Dr. Schwarzbauer; Karl Weidner
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 2007-07-31
Filing date: 2007-07-31
Publication date: 2009-02-05
Also published as: CN101765912A; US20100133577A1; JP2010534949A; EP2174348A1; CN101765912B; KR20100059828A; WO2009016041A1

Abstract

Es wird ein Verfahren zum Herstellen eines elektronischen Bausteins (100), bei dem eine Vielzahl an in einem Wafer angeordneten Chips (3) auf einer mit zumindest einer Chipkontaktfläche (4, 5) versehenen und passivierten Hauptseite mit einer Isolationsschicht (7) versehen werden. Die Isolationsschicht (7) im Bereich der zumindest einen Chipkontaktfläche (4, 5) jeweiliger Chips (3) wird mit Öffnungen (12) versehen. Die Chipkontaktflächen (4, 5) der jeweiligen Chips (3) werden mit einer Chipkontaktflächenmetallisierung (8, 9) vorgegebener Dicke versehen, und die im Wafer angeordneten Chips werden (3) aus diesem vereinzelt.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines elektronischen Bausteins sowie einen elektronischen Baustein.
Ein elektronischer Baustein umfasst üblicherweise einen Träger oder ein Substrat, auf dem eine strukturierte Metallschicht mit Metall- oder Kontaktflächen aufgebracht ist. Auf manchen der Kontaktflächen sind jeweils ein oder mehrere Bauelemente, z. B. ein Halbleiterchip oder passives Bauelement, aufgebracht. Das oder die Bauelemente sind über ein Verbindungsmittel, in der Regel ein Lot, mit der jeweiligen Kontaktfläche verbunden. Sofern eines der Bauelemente einen Rückseitenkontakt, d. h. einen dem Träger oder Substrat zugewandten Kontakt aufweist, so wird durch das Verbindungsmittel nicht nur eine mechanische, sondern auch eine elektrische Verbindung zu der jeweiligen Kontaktfläche hergestellt. Bei der elektrischen Kontaktierung weisen zumindest manche der Bauelemente jeweils eine Anzahl an Kontaktflächen auf ihrer von dem Träger abgewandten Oberseite auf. Die elektrische Verbindung zwischen den Kontaktflächen untereinander und/oder einer der Kontaktflächen der Metallschicht wird üblicherweise unter Verwendung von Bonddrähten realisiert.
Alternativ ist die Herstellung von elektrischen Verbindungen zwischen den Kontaktflächen der Bauelemente und/oder einer Kontaktfläche der Metallschicht durch eine sog. planare Verbindungstechnologie möglich, bei der eine Oberfläche des Halbzeugs zunächst mit einer Isolationsschicht, z. B. einer Kunststofffolie aus einem isolierenden Material bedeckt wird. An den Stellen der Kontaktflächen werden Öffnungen in die Isolationsschicht eingebracht, um die Kontaktflächen freizulegen. Anschließend wird eine dünne Metallschicht durch Sputtern, Aufdampfen und andere Verfahren zur Erzeugung dünner Kontaktschichten ganzflächig auf die Isolationsschicht und deren eingebrachte Öffnungen aufgebracht. Auf diese dünne Metallschicht wird eine weitere, in der Regel aus einem isolierenden Material bestehende lichtempfindliche Folie (sog. Fotofolie) aufgebracht. Die Fotofolie wird in einem weiteren Schritt entsprechend der gewünschten leitenden Struktur belichtet und entwickelt. Die nicht belichteten Abschnitte der Fotofolie lassen sich in einem weiteren Verfahrensschritt entfernen, so dass eine Freilegung der darunter befindlichen dünnen Metallschicht, genauer der Kupferoberfläche, erfolgt. Durch Eintauchen des vorbereiteten Halbzeugs in ein Elektrolytbad, insbesondere ein Kupfer-Elektrolytbad, wird durch galvanische Verstärkung eine ca. 20 μm bis 200 μm dicke Kupferschicht aufgewachsen. In einem sich daran anschließenden Schritt, der als Strippen der Fotofolie bezeichnet wird, wird die noch auf der Oberfläche befindliche Fotofolie an den Bereichen, an welchen keine elektrisch leitende Struktur ausgebildet werden soll, entfernt. Als letzter Schritt erfolgt ein sog. Differenzätzen, bei dem ganzflächig die aus Titan und Kupfer bestehende dünne Metallschicht entfernt wird, so dass lediglich die gewünschte leitfähige Struktur überbleibt. Die leitfähige Struktur, die auch als Kontaktleiterbahnstruktur bezeichnet wird, ist üblicherweise aus Kupfer ausgebildet, wobei die Schichtdicke im Bereich von 20 μm bis 500 μm liegt.
Elektronische Module, die in planarer Verbindungstechnologie gefertigt sind, weisen den Vorteil auf, dass die Höhe eines fertig gestellten elektronischen Moduls im Vergleich zu elektronischen Modulen mit herkömmlichen Bonddrähten wesentlich geringer ist.
Die planare Verbindungstechnologie weist jedoch auch eine Reihe von Nachteilen auf. Die Erzeugung der Kontaktleiterbahnstruktur erfolgt häufig über einen Laserablationsprozess. Dieser ist sehr kostenintensiv und verursacht Laserschmauchbildung, mit der Folge eines notwendigen aufwendigen Reinigungsverfahrens. Es können sich Anschmelzzonen unterschiedlicher Fokuslagen ausbilden, auch sind Delaminationen an Grenzflächen beobachtet worden. Unter Umständen erfolgt durch den Laserablationsprozess die restlose Entfernung gegebenenfalls vorhandener Füllstoffe und beteiligter Harzmaterialien der Isolationsschicht. Zeitweilig wurde auch die Schädigung der Chipkontaktflächen der Bauelemente festgestellt.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen eines insbesondere planaren elektronischen Bausteins anzugeben, welches eine einfachere und kostengünstigere Fertigung eines elektronischen Bausteins ermöglicht, bei welchem gleichzeitig die Ausbeute erhöht ist. Weiter soll ein elektronischer Baustein angegeben werden, der kostengünstig herstellbar ist und eine hohe Zuverlässigkeit aufweist.
Diese Aufgaben werden durch die Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Ausführungen ergeben sich jeweils aus den abhängigen Patentansprüchen.
Bei einem erfindungsgemäßen Verfahren zum Herstellen eines, insbesondere planaren, elektronischen Bausteins, werden eine Vielzahl an in einem Wafer angeordnete Chips auf einer mit zumindest einer Chipkontaktfläche versehenen und passivierten Hauptseite mit einer Isolationsschicht versehen. Die Isolationsschicht wird im Bereich der zumindest einen Chipkontaktfläche jeweiliger Chips mit Öffnungen versehen. Die Chipkontaktflächen der jeweiligen Chips werden mit einer Chipkontaktflächenmetallisierung vorgegebener Dicke versehen. Schließlich werden die im Wafer angeordneten Chips aus diesem vereinzelt.
Im Gegensatz zu dem eingangs beschriebenen Herstellungsprozess eines planaren elektronischen Bausteins schlägt die Erfindung vor, die Chipkontaktflächenmetallisierungen (und bevorzugt nur diese) bereits auf Waferebene zu erstellen. Diese Vorgehensweise bringt den Vorteil mit sich, dass zum einen die Beschichtung mit der Isolationsschicht im planaren Zustand durch einfache und gängige Beschichtungsverfahren erfolgen kann. Ferner kann das Aufbringen der Chipkontaktflächenmetallisierungen unter Verwendung galvanischer Verfahren erfolgen, wobei hinsichtlich der Dicken der Chipkontaktflächenmetallisierungen nahezu keine Grenzen gesetzt sind.
Die Isolationsschicht, die auf die im Waferverbund angeordneten Chips aufgebracht wird, stellt eine permanente Isolationsschicht dar, welche vor dem Vereinzeln der Chips aus dem Waferverbund nicht entfernt wird. Vielmehr kann diese permanente Isolationsschicht mit ihren Eigenschaften vorteilhafter Weise im Rahmen der Erstellung planarer Kontaktleiterbahnstrukturen vorteilhaft verwendet werden. So ist nach dem Aufbringen eines Chips auf ein entsprechend vorbereitetes Substrat die Verwendung dünnerer (Umverdrahtungs-)Isolationsschichten möglich, wobei der eingangs erwähnte Prozess der Erstellung der Kontaktleiterbahnstruktur auf einfachere und schnellere Weise durchgeführt werden kann.
Erst nach dem Vereinzeln der Chips aus dem Waferverbund werden diese auf einen Träger oder auf ein Substrat aufgebracht und der eingangs beschriebenen weiteren planaren Verbindungstechnologie unterzogen. Der Vorteil hierbei ist, dass mit dünnen (Umverdrahtungs-)Isolationsschichten gearbeitet werden kann, da durch den im Rahmen des planaren Leiterstruktur-Erzeugungsprozesses lediglich geringe Dicken der Metallschicht erzeugt werden brauchen. Die Verwendung dünner (Umverdrahtungs-)Isolationsschichten erlaubt es hierbei, den Laserablationsprozess in kürzerer Zeit durchzuführen, da im Vergleich zum Stand der Technik eine geringere Schichtdicke an (Umverdrahtungs-)Isolationsmaterial abgetragen zu werden braucht. Darüber hinaus können die im Stand der Technik mit dem Laserablationsprozess verbundenen Nachteile nahezu vollkommen eliminiert werden, da der empfindliche Chip einerseits durch die erzeugten Chipkontaktflächenmetallisierungen und andererseits die beim Vereinzeln auf den Chips verbleibende Isolationsschicht bereits geschützt ist.
Zweckmäßigerweise wird als Isolationsschicht ein fotosensitives Material, insbesondere umfassend ein Polyimid, Benzocyclobutene BCB oder ein Epoxyd-Resist, verwendet. Die Verwen dung eines fotosensitiven Materials als Isolationsschicht macht es im Rahmen der Bearbeitung der Chips auf Waferebene entbehrlich, zur Strukturierung und Ausbildung der Öffnungen im Bereich der vorgesehenen Chipkontaktflächenmetallisierungen entsprechende zusätzliche Fotoschichten aufzubringen. Hierdurch kann der Herstellungsprozess weiter vereinfacht und hinsichtlich der Kosten optimiert werden.
Die Isolationsschicht kann beispielsweise durch Aufschleudern, Aufsprühen, Tauchen, Roller-Coating oder einen Laminierprozess auf den Wafer aufgebracht werden.
Die Schichtdicke der Isolationsschicht kann zwischen 10 μm und 500 μm, je nach Anwendungsfall, gewählt werden. Die Erzeugung dicker Chipkontaktflächenmetallisierungen bringt den Vorteil mit sich, dass die Chipkontaktflächenmetallisierungen bei ausreichend großer Dicke selbst als Wärmepuffer ausgebildet werden können, was beispielsweise in einem Anwendungsfall, in dem der Chip einen Leistungshalbleiterchip darstellt, von Vorteil sein kann.
Die Isolationsschicht kann aus einer einzelnen oder mehreren Schichten gebildet werden. Die Verwendung mehrerer Schichten kann beispielsweise dann von Vorteil sein, wenn dicke Chipkontaktflächenmetallisierungen ausgebildet werden sollen. So kann vor dem Aufbringen der fotosensitiven isolierenden Schicht zumindest eine weitere, bevorzugt isolierende Eigenschaften aufweisende Schicht auf die mit der zumindest einen Chipkontaktfläche versehenen und passivierten Hauptseite aufgebracht werden.
Die Isolationsschicht kann alternativ durch einen Lack ausgebildet werden. Der Lack kann beispielsweise durch Einsatz eines datengesteuerten Druckverfahrens (z. B. unter Verwendung eines Injekt-Druckers) bereits in strukturierter Form auf den Wafer aufgebracht werden. Hierbei kommen insbesondere hoch isolierende Lacke zum Einsatz.
In einer weiteren Ausbildung ist vorgesehen, dass vor dem Aufbringen der Isolationsschicht der Wafer auf eine haftende Oberfläche eines Trägers aufgebracht und die Chips entlang vorgegebener Vereinzelungspfade voneinander getrennt werden, so dass beim Aufbringen der Isolationsschicht auf die Seitenkanten der Chips mit dem Material der Isolationsschicht bedeckt werden. Hierdurch ist im Weiteren sichergestellt, dass ein aus dem Waferverbund vereinzelter Chip an sämtlichen Oberflächen und Seitenkanten dieselbe Dicke der Isolationsschicht aufweist. Diese Eigenschaft kommt einem nachgeschalteten Verfahren zur Erzeugung einer planaren Kontaktleiterbahnstruktur zugute, da mit dünnen Isolationsschichten gearbeitet werden kann.
Beim Trennen der Chips wird in einer weiteren Ausführungsform an deren Seitenkanten jeweils eine schräg verlaufende Flanke erzeugt, um das Aufbringen der Isolationsschicht zu erleichtern.
Es ist weiter vorgesehen, dass zum Einbringen der Öffnungen in die (permanente) Isolationsschicht eine Belichtung der Isolationsschicht unter Verwendung einer Maske erfolgt. Alternativ kann das Einbringen der Öffnungen in die Isolationsschicht unter Verwendung eines gesteuerten Laserbelichtungssystems erfolgen. Das Einbringen der Öffnungen in die Isolationsschicht kann auch unter Verwendung eines Laserablationsverfahrens, eines Plasmaverfahrens oder durch ein nasschemisches Ätzverfahren erfolgen. Die Erzeugung der Öffnungen in der permanenten Isolationsschicht kann damit unter Verwendung bekannter Herstellungsprozesse erfolgen. Die letztgenannten Verfahren bieten sich beispielsweise dann an, wenn die Isolationsschicht aus einem nicht fotosensitiven Material besteht. Die Anwendung von Plasma- oder Ätzverfahren benötigt dabei eine angepasste Ätzresiststrukturierung, wobei die entsprechenden Verfahrensschritte aus dem Stand der Technik hinlänglich bekannt sind.
Gemäß einer weiteren Ausbildung des Verfahrens werden bei einem Chip, der eine Mehrzahl an Chipkontaktflächenmetallisierungen aufweist, die Chipkontaktflächenmetallisierungen unterschiedlich dick erzeugt, wobei die Verfahrensschritte entsprechend der Anzahl an unterschiedlichen Schichtdicken von Chipkontaktflächenmetallisierungen wiederholt werden. Soll ein elektronisches Bauelement mit unterschiedlich dicken Chipkontaktflächenmetallisierungen erzeugt werden, so wird damit vorgeschlagen, zunächst eine Isolationsschicht auf den Waferverbund aufzubringen, der der geringsten Dicke der Chipkontaktflächenmetallisierungen entspricht. Dabei können Öffnungen wahlweise lediglich an denjenigen Chipkontaktflächen vorgesehen werden, an denen eine Chipkontaktflächenmetallisierung dieser ersten Dicke erstellt werden soll. Hernach schließt sich das galvanische Erzeugen der entsprechenden Chipkontaktflächenmetallisierungen an. In einem nächsten Verfahrensschritt wird eine weitere, zweite Isolationsschicht auf die Waferoberfläche aufgebracht. Es werden nunmehr Öffnungen an den Chipkontaktflächen erzeugt, an denen eine Chipkontaktflächenmetallisierung der Dicke erzeugt werden soll, welche den Dicken der ersten und zweiten Isolationsschicht entspricht. Dieses Vorgehen kann in entsprechender Weise für weitere, noch dickere Chipkontaktflächenmetallisierungen beliebig wiederholt werden. Bei dieser Ausführungsform ist es zweckmäßig, wenn im Weiteren bis auf die erste Isolationsschicht sämtliche Isolationsschichten entfernt werden, um die spätere weitere Verarbeitung in einem planaren Verbindungsprozess zu vereinfachen.
Ein mit dem erfindungsgemäßen Verfahren hergestellter elektronischer Baustein wird bevorzugt in einem Chipmodul verwendet, welches in planarer Verbindungstechnologie mit weiteren Bauelementen und/oder einem Substrat elektrisch verbunden wird.
Ein erfindungsgemäßer elektronischer Baustein umfasst einen Chip, der auf einer passivierten Hauptseite mit zumindest einer Chipkontaktfläche versehen ist, auf welcher Hauptseite eine Isolationsschicht vorgesehen ist, welche im Bereich der zumindest einen Chipkontaktfläche jeweils eine Öffnung aufweist, wobei in den Öffnungen der Isolationsschicht die Chipkontaktflächen mit einer Chipkontaktflächenmetallisierung vorgegebener Dicke versehen sind.
Ein derartiger elektronischer Baustein lässt sich, wie vorher beschrieben, kostengünstig herstellen und insbesondere zur weiteren Verarbeitung in planarer Verbindungstechnologie verwenden. Dabei kann ein derart vorbearbeiteter elektronischer Baustein im Vergleich zu herkömmlichen Chips kostengünstiger zu Modulen weiterverarbeitet werden. Ein erfindungsgemäßer elektronischer Baustein kann insbesondere mit Wärmepufferzonen in Gestalt der Chipkontaktflächenmetallisierungen ausgebildet sein, welche sich im Rahmen der planaren Verbindungstechnologie schwer oder nur mit hohem Kostenaufwand realisieren lassen.
In einer weiteren Ausbildung sind die Seitenkanten des Chips mit der Isolationsschicht versehen. Es kann weiter vorgesehen sein, dass die Seitenkanten des Chips eine schräg verlaufende Flanke aufweisen, wodurch das weitere Aufbringen der im Rahmen des planaren Verbindungsprozesses vorgesehenen Isolationsschicht erleichtert wird. Insbesondere können hierdurch Schwachstellen im Bereich der Spannungsfestigkeit vermieden werden.
Die Isolationsschicht umfasst zweckmäßigerweise ein fotosensitives Material, insbesondere umfassend ein Polyimid, Benzocyclobutene BCB oder ein Epoxyd-Resist.
Die Isolationsschicht kann alternativ durch einen Lack gebildet sein.
Die Dicke der Chipkontaktflächenmetallisierung eines erfindungsgemäßen Bausteins ist zwischen 10 μm und 500 μm. Grundsätzlich lassen sich auch noch dickere Chipkontaktflächenmetallisierungen erzeugen.
Die Isolationsschicht kann in einer weiteren Ausbildung aus einer einzelnen oder mehreren Schichten gebildet sein.
Der Chip kann eine Mehrzahl an Chipkontaktflächenmetallisierungen aufweisen, die eine unterschiedliche Dicke aufweisen können.
In einer konkreten Ausbildung ist der Chip ein Leistungshalbleiterchip, bei dem eine Chipkontaktfläche einen Steueranschluss und eine andere Chipkontaktfläche einen Lastanschluss ausbildet, wobei die Chipkontaktflächenmetallisierung des Lastanschlusses größer ist als die des Steueranschlusses. In einer weiteren konkreten Ausbildung kann der Chip ein Logikchip oder ein LED(Leuchtdioden)-Chip sein.
Die Erfindung wird nachfolgend näher anhand der Figuren erläutert. Es zeigen:
1 eine schematische Querschnittsdarstellung durch eine Mehrzahl an in einem Wafer angeordneten Chips nach dem Aufbringen einer Isolationsschicht und dem Ausbilden von Chipkontaktflächenmetallisierungen,
2 ein erfindungsgemäßes elektronisches Bauelement, und
3 ein elektronisches Modul, bei welchem ein erfindungsgemäßes elektronisches Bauelement in planarer Verbindungstechnologie kontaktiert ist.
1 zeigt in einer schematischen Darstellung einen Querschnitt beispielhaft dreier, nebeneinander in einem Waferverbund 1 angeordneter Chips. Die Chips 3 sind hierbei auf einem Träger 2, z. B. einer mit einer haftenden Oberfläche versehenen Sägefolie, angeordnet. Die Verbindung des Trägers 2 mit dem Wafer erfolgt hierbei, vor dem Vereinzeln der Chips 3 aus dem Waferverbund 1.
Jeder der Chips 3 weist auf einer dem Träger 2 abgewandten Hauptseite beispielhaft zwei Chipkontaktflächen 4, 5 auf. Diese Hauptseiten sind, wie bei der Verarbeitung von Wafern üblich, mit einer Passivierungsschicht 6 versehen. In bekannter Weise liegen die von dem Chip 3 abgewandten Oberflächen der Chipkontaktflächen 4, 5 und der Passivierungsschicht 6 in etwa in einer Ebene.
Vorbereitend zum Aufbringen einer Isolationsschicht 7 auf die Oberfläche der Chips 3 werden diese optional – auf dem Träger 2 haftend – voneinander getrennt. Die Breite jeweiliger entsprechender Trennlinien zwischen zwei benachbarten Chips 3 ist in 1 mit b₁ bezeichnet. Das Durchtrennen kann beispielsweise durch einen Sägevorgang erfolgen, welcher zwei benachbarte Chips 3 vollständig voneinander trennt, so dass hierdurch eine geringe Ausnehmung 10 in dem Träger 2 entsteht.
Anschließend werden die Chips 3 mit der Isolationsschicht 7 versehen. Aufgrund der zwischen zwei benachbarten Chips 3 entstandenen Gräben werden hierbei nicht nur die parallel zu dem Träger 2 ausgebildeten Oberflächen der Chips 3, sondern auch die Seitenkanten 11 bzw. Flanken der Chips 3 mit der Isolationsschicht 7 bedeckt. Die Isolationsschicht 7 kann durch Aufschleudern, Aufsprühen, Taucher, Roller-Coating oder einen Laminierprozess erfolgen. Sofern die Isolationsschicht durch einen Lack ausgebildet ist, kann dieser auch durch ein strukturiertes, drucktechnisches Verfahren aufgebracht werden.
Die Dicke der Isolationsschicht 7 richtet sich nach der Dicke zu erzeugender Chipkontaktflächenmetallisierungen 8, 9.
Bevorzugt wird ein fotosensitives Material für die Isolationsschicht 7 verwendet. Dies kann beispielsweise ein fotosensitives Polyimid, fotosensitives Benzocyclobuten BCB oder ein fotosensitives Epoxyd-Resist sein. Hierdurch kann die Struk turierung der Isolationsschicht durch bekannte Fototechniken erfolgen. So kann beispielsweise eine Belichtung über Maskentechnologien oder über Daten geführte Laserbelichtungssyteme erfolgen, so dass in beiden Fällen hoch präzise Öffnungsstrukturen erzeugbar sind. Hierdurch werden im Bereich der Chipkontaktflächen 4, 5 entsprechende Öffnungen in der Isolationsschicht 7 ausgebildet.
Werden nicht fotosensitive Isolationsmaterialien für die Isolationsschicht 7 verwendet, so bieten sich zur Strukturierung insbesondere ein Laserablationsverfahren, ein Plasmaverfahren oder auch ein nasschemisches Ätzverfahren an. Die Anwendung von Plasma- oder Ätzverfahren benötigt vorab eine angepasste Ätzresiststrukturierung.
Nach dem Ausbilden von Öffnungen 12 im Bereich der Chipkontaktflächen 4, 5 in der Isolationsschicht 7 können durch einen Galvanisierprozess die Chipkontaktflächenmetallisierungen 8, 9 im Bereich der Chipkontaktflächen 4, 5 ausgebildet werden.
Das Ausbilden der Chipkontaktflächen 8, 9 erfolgt hierbei auf Waferebene. Der Vorteil des vorgeschlagenen Verfahrens besteht darin, dass das Aufbringen der Isolierschicht 7 in planarem Zustand durch einfache und gängige Beschichtungsverfahren erfolgen kann, wodurch dieses sehr kosteneffizient ist. Eine breitgefächerte Auswahl an Isolationsmaterialien ermöglicht eine Anpassung an nachgeschaltete Kontaktierungsverfahren vereinzelter elektronischer Bauelemente.
Durch das vorherige Einsägen, welches insbesondere auch schräg unter Verwendung eines sog. V-förmigen Sägeblattes, erfolgen kann, kann insbesondere auch an den kritischen Seitenkanten der Chips auf Waferlevelebene eine Isolierung erfolgen. Dies kann durch Lackauftrag oder durch den Einsatz von Isolierfolien erreicht werden, welche beispielsweise durch einen Vakuumlaminierprozess aufgebracht werden.
Durch Mehrfachbeschichtungen können unterschiedliche Schichtdicken der Chipkontaktflächenmetallisierungen erzielt werden, wodurch sich beispielsweise Wärmepuffer durch dicke Chipkontaktflächenmetallisierungen ausbilden lassen. Die Strukturierung kann in hoher Präzision auch für Feinstrukturierung ausgeführt werden.
Insbesondere entfällt bei späterer Umverdrahtung auf einer Leiterplatte oder zu einem Chipmodul die Anwendung eines automatisch-optischen Inspektionssystems zur Positionsbestimmung der Bauelemente, wodurch sich eine Strukturierung, d. h. die Erzeugung der Öffnungen in der Isolationsschicht, kostengünstig realisieren lässt.
Nach dem Erzeugen der Chipkontaktflächenmetallisierungen 8, 9 werden die noch im Waferverbund 1 vorliegenden Chips 3 vereinzelt. Dies erfolgt beispielsweise durch einen Sägevorgang, wobei hierbei die an den Flanken 11 der Chips 3 aufgebrachten Isolationsschichten nach Möglichkeit nicht beeinträchtigt werden. Eine Trennung zweier benachbarter Chips 3 erfolgt damit im Bereich der eine Breite b₂ aufweisenden Trennlinie.
Der hieraus resultierende elektronische Baustein 100, welcher im Weiteren noch von dem Träger 2 abgelöst wird, ist in 2 dargestellt. Der elektronische Baustein 100 weist in diesem Ausführungsbeispiel zwei gleich dicke Chipkontaktflächenmetallisierungen 8, 9 auf. Dies ist jedoch nicht zwingend. Durch eine mehrfache, sequentielle Durchführung des vorher beschriebenen Verfahrens lassen sich unterschiedlich dicke Chipkontaktflächenmetallisierungen erstellen. Die Schichtdicke der Chipkontaktflächenmetallisierungen 8, 9 beträgt dabei bevorzugt zwischen 10 μm und 500 μm. Die Erzeugung dicker Chipkontaktflächenmetallisierungen bietet sich dann an, wenn diese beispielsweise eine Wärmepufferfunktion übernehmen sollen.
3 zeigt die Weiterverarbeitung eines erfindungsgemäßen elektronischen Bausteins gemäß 2 zu einem Chipmodul 200.
Hierbei ist die eingangs beschriebene planare Verbindungstechnologie angewendet worden. Ein Substrat 20 weist im Ausführungsbeispiel auf Vorder- und Rückseite Kontaktflächen 21, 22, 23 auf. Der elektronische Baustein ist auf der Kontaktfläche 21 angeordnet und beispielsweise durch Löten mit dieser mechanisch verbunden. Sofern der elektronische Baustein auf seiner Rückseite einen elektrischen Kontakt aufweist, so wird über die Verbindung auch hier ein elektrischer Kontakt hergestellt. Eine elektrische Verbindung der Chipkontaktflächenmetallisierung 9 mit der Kontaktfläche 22 des Substrats 20 erfolgt über eine Leiterzugstruktur 26, die auf einer (Umverdrahtungs-)Isolationsschicht 24 des Chipmoduls 200 verläuft. Die Chipkontaktfläche 8 ist mit einer Leiterzugstruktur 25 verbunden, über welche ebenfalls ein elektrischer Kontakt zu einer in der Figur nicht näher ersichtlichen Kontaktfläche oder zu einem Bauelement erfolgt.
Die Herstellung der ausgebildeten Leiterzugstruktur 25, 26 erfolgt durch das Bedecken der Oberfläche des auf dem Träger aufgebrachten elektronischen Moduls mit der Isolationsschicht 24. An den Stellen der Kontaktflächenmetallisierungen 8, 9 werden Öffnungen in die (Umverdrahtungs-)Isolationsschicht 24 eingebracht, um diese freizulegen. Anschließend wird eine dünne Metallschicht ganzflächig auf die Isolationsschicht 24 und deren eingebrachte Öffnungen aufgebracht. Die dünne Metallschicht kann durch Sputtern, Aufdampfen oder andere Verfahren erzeugt sein. Diese besteht z. B. aus einer ca. 50 nm dicken Titanschicht und einer ca. 1 μm dicken Kupferschicht. Auf diese dünne Metallschicht wird dann eine weitere, in der Regel aus einem isolierenden Material bestehende lichtempfindliche Folie aufgebracht. Diese wird entsprechend der gewünschten leitenden Struktur belichtet und entwickelt. Die Belichtung erfolgt z. B. unter Verwendung einer Maske, mit der das Layout der leitenden Struktur auf die Folie übertragen wird. Dabei werden diejenigen Abschnitte der Fotofolie durch die Maske abgeschottet, welche die spätere Leiterzugstruktur 25, 26 ausbilden sollen. Die nicht belichteten Abschnitte der Fotofolie lassen sich entfernen, so dass eine Freilegung der darunter befindlichen dünnen Metallschicht erfolgt. Durch das Eintauchen des vorbereiteten Halbzeugs in ein Elektrolytbad insbesondere ein Kupfer-Elektrolytbad, wird durch galvanische Verstärkung die Leiterzugstruktur aufgewachsen, die eine Dicke von 20 μm bis 200 μm aufweist.
Aufgrund der bereits vorgenommenen Erzeugung der Chipkontaktflächenmetallisierungen 8, 9 kann die Leiterzugstruktur 25, 26 sehr dünn ausgebildet werden, da diese lediglich noch zum Herstellen der elektrischen Verbindungen zwischen jeweiligen Kontaktflächen benötigt wird. Eventuelle Wärmepufferfunktionen oder elektrische Widerstände müssen durch dieses Verfahren nicht mehr berücksichtigt werden. In einem sich daran anschließenden Schritt wird die noch auf der Oberfläche befindliche Fotofolie an den Bereichen, an welchen keine elektrisch leitende Struktur ausgebildet werden soll, entfernt. Schließlich erfolgt ein Differenzätzen, bei dem ganzflächig die dünne Metallschicht entfernt wird, so dass lediglich die gewünschte Leiterzugstruktur überbleibt.
Der Vorteil des erfindungsgemäßen Verfahrens unter Verwendung der soeben beschriebenen Verbindungstechnologie besteht darin, dass sowohl die (Umverdrahtungs-)Isolationsschicht 24 als auch die permanente Isolationsschicht 7 zur elektrischen Isolation beitragen. Aus diesem Grund kann die Isolationsschicht 24 im Vergleich zu Verfahren gemäß dem Stand der Technik wesentlich dünner ausgebildet werden, wobei dennoch die geforderte Spannungsfestigkeit erzielt wird. Durch das dünnere Ausbilden der Isolationsschicht 24 lässt sich ein leichteres Abformen, d. h. Aufbringen der Isolationsschicht 24 auf die dreidimensional verformte Oberfläche des Halbzeugs bewirken. Hierdurch kann das Aufbringen der Isolationsschicht 24 mit einer hohen Zuverlässigkeit erfolgen, wobei insbesondere auch die kritischen Kanten und Ecken die geforderte Spannungsfestigkeit ohne Weiteres erreichen.

Claims

Verfahren zum Herstellen eines elektronischen Bausteins (100), bei dem – eine Vielzahl an in einem Wafer angeordnete Chips (3) auf einer mit zumindest einer Chipkontaktfläche (4, 5) versehenen und passivierten Hauptseite mit einer Isolationsschicht (7) versehen werden, – die Isolationsschicht (7) im Bereich der zumindest einen Chipkontaktfläche (4, 5) jeweiliger Chips (3) mit Öffnungen (12) versehen wird, – die Chipkontaktflächen (4, 5) der jeweiligen Chips (3) mit einer Chipkontaktflächenmetallisierung (8, 9) vorgegebener Dicke versehen werden, und – die im Wafer angeordneten Chips (3) aus diesem vereinzelt werden.
Verfahren nach Anspruch 1, bei dem als Isolationsschicht (7) ein photosensitives Material, insbesondere umfassend ein Polyimid, ein BCB (Benzocyclobutene) oder ein Epoxyd-Resist, verwendet wird.
Verfahren nach Anspruch 1 oder 2, bei dem die Isolationsschicht (7) durch Aufschleudern, Aufsprühen, Tauchen, Rollercoating oder einen Laminierprozess aufgebracht wird.
Verfahren nach einem der vorherigen Ansprüche, bei dem die Schichtdicke der Isolationsschicht (7) zwischen 10 μm und 500 μm gewählt wird.
Verfahren nach einem der vorherigen Ansprüche, bei dem die Isolationsschicht (7) aus einer einzelnen oder mehreren Schichten gebildet wird.
Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Isolationsschicht (7) durch einen Lack gebildet wird.
Verfahren nach einem der vorherigen Ansprüche, bei dem vor dem Aufbringen der Isolationsschicht der Wafer auf eine haftende Oberfläche eines Trägers aufgebracht und die Chips (3) entlang vorgegebener Vereinzelungspfade voneinander getrennt werden, so dass beim Aufbringen der Isolationsschicht (7) auch die Seitenkanten der Chips mit dem Material der Isolationsschicht (7) bedeckt werden.
Verfahren nach Anspruch 7, bei dem beim Trennen der Chips (3) an deren Seitenkanten jeweils eine schräg verlaufende Flanke erzeugt wird, um das Aufbringen der Isolationsschicht zu erleichtern.
Verfahren nach einem der Ansprüche 2 bis 8, bei dem zum Einbringen der Öffnungen (12) in die Isolationsschicht (7) eine Belichtung der Isolationsschicht (7) unter Verwendung einer Maske erfolgt.
Verfahren nach einem der Ansprüche 2 bis 8, bei dem das Einbringen der Öffnungen (12) in die Isolationsschicht (7) unter Verwendung eines gesteuerten Laserbelichtungssystems erfolgt.
Verfahren nach einem der Ansprüche 2 bis 8, bei dem das Einbringen der Öffnungen (12) in die Isolationsschicht (7) unter Verwendung eines Laserablationsverfahrens, eines Plasmaverfahrens oder durch ein nasschemisches Ätzverfahren erfolgt.
Verfahren nach einem der vorherigen Ansprüche, bei dem bei einem Chip (3), der eine Mehrzahl an Chipkontaktflächenmetallisierungen (8, 9) aufweist, die Chipkontaktflächenmetallisierungen unterschiedlich dick erzeugt werden, wobei die Verfahrensschritte entsprechend der Anzahl an unterschiedlichen Schichtdicken von Chipkontaktflächenmetallisierungen (8, 9) wiederholt werden.
Verwendung eines elektronischen Bausteins in einem Chipmodul, welches in planarer Verbindungstechnologie mit weiteren Bauelementen und/oder einem Substrat elektrisch verbunden wird.
Elektronischer Baustein, umfassend einen Chip (3), der auf einer passivierten Hauptseite mit zumindest einer Chipkontaktfläche (4, 5) versehen ist, auf welcher Hauptseite eine Isolationsschicht (7) vorgesehen ist, welche im Bereich der zumindest einen Chipkontaktfläche (4, 5) jeweils eine Öffnung (12) aufweist, wobei in den Öffnungen der Isolationsschicht (7) die Chipkontaktflächen (4, 5) mit einer Chipkontaktflächenmetallisierung (8, 9) vorgegebener Dicke versehen sind.
Baustein nach Anspruch 14, bei dem die Seitenkanten (11) des Chips (3) mit der Isolationsschicht (7) versehen sind.
Baustein nach Anspruch 14 oder 15, bei dem die Seitenkanten (11) des Chips (3) eine schräg verlaufende Flanke aufweisen.
Baustein nach einem der Ansprüche 14 bis 16, bei dem die Isolationsschicht (7) ein photosensitives Material, insbesondere umfassend ein Polyimid, ein BCB (Benzocyclobutene) oder ein Epoxyd-Resist, umfasst.
Baustein nach einem der Ansprüche 14 bis 17, bei dem die Isolationsschicht (7) durch einen Lack gebildet ist.
Baustein nach einem der Ansprüche 14 bis 18, bei dem die Dicke der Chipkontaktflächenmetallisierung (8, 9) zwischen 10 μm und 500 μm ist.
Baustein nach einem der Ansprüche 14 bis 19, bei dem die Isolationsschicht (7) aus einer einzelnen oder mehreren Schichten gebildet ist.
Baustein nach einem der Ansprüche 14 bis 20, bei dem der Chip (3) eine Mehrzahl an Chipkontaktflächenmetallisierungen (8, 9) aufweist, die eine unterschiedliche Dicke aufweisen können.
Baustein nach einem der Ansprüche 14 bis 21, bei dem der Chip (3) ein Leistungshalbleiterchip ist, bei dem eine Chipkontaktfläche (4) einen Steueranschluss und eine andere Chipkontaktfläche (5) einen Lastanschluss ausbildet, wobei die Chipkontaktflächenmetallisierung (9) des Lastanschlusses größer ist als die (8) des Steueranschlusses.
Baustein nach einem der Ansprüche 14 bis 21, bei dem der Chip (3) ein Logikchip oder ein LED-Chip ist.