DE19710233A1 - Halbleitereinrichtung und Herstellungsverfahren derselben - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung und ein Herstellungsverfahren derselben. Speziell betrifft sie einen Aufbau eines MOS-Transistors und ein Herstellungsverfah­ ren desselben zum Bilden einer Eingabe-/Ausgabepufferschaltung mit einer CMOS-Struktur.

Fig. 11 zeigt eine Querschnittsansicht eines der Anmelderin be­ kannten NMOS-Transistors. Wie in Fig. 11 gezeigt ist, enthält der Transistor ein Halbleitersubstrat 101 und Elementtrennbe­ reiche 102, die auf der Oberfläche eines inaktiven Bereiches des Halbleitersubstrat 101 gebildet sind. Eine P-Wanne 103 ist bis zu einer vorbestimmten Tiefe von der Oberfläche des Halb­ leitersubstrates 101 gebildet und Source-/Drainbereiche 104, die N-Typ Dotierungen aufweisen, sind an der Oberfläche des Halbleitersubstrates 101 gebildet. Es ist ein Kanalbereich 105 zwischen den zwei Source-/Drainbereichen 104 gebildet. Es ist ein Gateoxidfilm 106 auf dem Kanalbereich 105 gebildet und es ist eine Gateelektrode 107 auf dem Gateoxidfilm 106 gebildet. Weiter ist eine Seitenwand 108 auf einem seitlichen Abschnitt der Gateelektrode 107 gebildet.

Weiter ist, obwohl nicht in der Querschnittsansicht von Fig. 11 gezeigt, ein Kontakt jeweils auf der Oberfläche der Source-/Drain­ bereiche 104 gebildet, der in der Querschnittsansicht in Richtung der Gatelänge erscheint.

Weiterhin weist in dem Fall einer Einrichtung, bei der NMOS-Transistor in Fig. 11 einer Designregel bzw. Entwurfsregel von 0,6 µ um oder weniger folgt, die P-Wanne 103 eine höchste Dotie­ rungskonzentration von ungefähr 3,0×10¹⁷/cm³ auf.

Wenn die höchste Dotierungskonzentration der P-Wanne 103 größer als 3,0×10¹⁷/cm³ beträgt, steigt eine Übergangskapazität eines N-Typ Bereiches hoher Dotierungskonzentration des Source-/Drain­ bereiches 104 an, was im Ergebnis die elektrischen Eigen­ schaften des NMOS-Transistors verschlechtert.

Weiterhin wird eine Dotierungskonzentration in der Wanne ten­ dentiell höher sowie die Halbleitereinrichtung in ihrer Größe verringert wird. Dann steigt die Kapazität des PN-Übergangs zwischen der P-Wanne 103 und dem Source-/Drainbereich 104 an. Als Ergebnis ist es schwierig in der Produktspezifikation das Merkmal von 10 pF oder weniger einer Eingangs/Ausgangskapazität eines Eingangs/Ausgangspufferabschnittes einzuhalten.

Im folgenden wird ein Herstellungsverfahren einer Halbleiter­ einrichtung mit einer CMOS-Struktur, die den NMOS-Transistor in Fig. 11 enthält, mit Bezug zu Fig. 12(a) bis 12(d) beschrieben.

Fig. 12(a) zeigt eine Querschnittsstruktur eines Transistors, der als Ergebnis erhalten werden soll, bei der ein PMOS-Transi­ storbildungsbereich links gezeigt ist, ein NMOS-Transistor­ bildungsbereich in der Mitte gezeigt ist und ein Speicherzel­ lenbildungsbereich rechts gezeigt ist.

Zuerst wird, wie in Fig. 12(b) gezeigt ist, eine Maske 109 auf einem NMOS-Transistorbildungsbereich und einem Speicherzellen­ bildungsbereich auf dem Halbleitersubstrat 101, das den Ele­ menttrennbereich 102 enthält, der als ein inaktiver Bereich dient, gebildet und es werden N-Typ Dotierungen in einem PMOS-Transistorbildungsbereich unter Benutzung der Maske 109 als ei­ ne Ionenimplantationsmaske derart implantiert, daß eine N-Wanne 110 gebildet wird. Danach wird die Maske 109 entfernt.

Dann wird, wie in Fig. 12(c) gezeigt ist, eine Maske 111 auf einem PMOS-Transistorbildungsbereich gebildet und es werden P-Typ Dotierungsionen unter Verwendung der Maske 111 als eine Ionenimplantationsmaske in einen NMOS-Transistorbildungsbereich und einen Speicherzellenbildungsbereich derart implantiert, daß eine P-Wanne 103 gebildet wird. Danach wird die Maske 111 ent­ fernt.

Danach wird, wie in Fig. 12(d) gezeigt ist, eine Maske 112 auf einem PMOS- und NMOS-Transistorbildungsbereich gebildet und es werden Dotierungen derart implantiert, daß eine Einsatzspan­ nungseinstellschicht 113 auf der Oberfläche eines aktiven Be­ reiches des Speicherzellenbildungsbereiches gebildet wird. Danach wird die Maske 112 entfernt.

Weiter werden, wie in Fig. 12(a) gezeigt ist, Gateoxidfilme 106 und 115 und Gateelektrode 107 und 116 in dieser Reihenfolge ge­ bildet. Die Source-/Drainbereiche 104 und 114 werden jeweils durch Implantieren von N- oder P-Typ Dotierungen in die Berei­ che gebildet. Dann werden Seitenwände 108 und 117 auf den seit­ lichen Abschnitten der Gateelektroden 107 und 116 gebildet. Somit wird der in Fig. 12(a) gezeigte Transistor gebildet. Ob­ wohl die Einsatzspannungseinstellungsschicht 113 in Fig. 12(a) vorhanden ist, wird sie zur Vereinfachung nicht dargestellt.

Eine Halbleitereinrichtung mit Transistoren einer CMOS-Struktur kann durch Nachvollziehen der obigen Herstellungsschritte er­ halten werden. Der Transistor, der die in Fig. 12(a) gezeigte Struktur aufweist, weist jedoch, wie schon beschrieben wurde, eine Schwierigkeit derart auf, daß eine Kapazität in dem PN-Übergang, der mit einer Wanne und einem Source-/Drainbereich gebildet ist, ansteigt.

Fig. 13 zeigt einen Aufbau eines NMOS-Transistors, der eine re­ duzierte Übergangskapazität aufweist. Der Aufbau des in Fig. 13 gezeigten NMOS-Transistors unterscheidet sich von dem des in Fig. 11 gezeigten NMOS-Transistors darin, daß eine Einsatzspan­ nungseinstellungsschicht 105a in einem Bereich gebildet ist, der als Kanal dient und der Enden der zwei benachbarten Source-/Drain­ bereiche 104 enthält, und daß die Dotierungskonzentration der P-Wanne 103 geringer ist als die der P-Wanne 103 des in Fig. 11 gezeigten Transistors.

Im allgemeinen ist die Einsatzspannungs- bzw. Schwellwertein­ stellungsschicht 105a über die gesamte Oberflächenschicht eines aktiven Bereiches gebildet. In diesem Fall ist die Schicht 105a jedoch nur auf einem Kanalbereich gebildet. Daher kann die Do­ tierungskonzentration der P-Wanne 103, die gerade unter dem Source-/Drainbereich 104 angeordnet ist und die eine hohe N-Typ Dotierungskonzentration aufweist, kleiner gemacht werden als die der Schwellwerteinstellungsschicht 105a. Somit wird die Übergangskapazität des Source-/Drainbereiches 104 mit der un­ terliegenden P-Wanne 103 zu einem gewissen Ausmaß verringert.

Ein Herstellungsverfahren einer Halbleitereinrichtung mit einer CMOS-Struktur, die den in Fig. 13 gezeigten Transistor enthält, ist in Fig. 14(a) bis 14(c) gezeigt.

Zuerst werden ähnliche Schritte, wie in Fig. 12(b) und 12(c) gezeigt sind, durchgeführt. Dann wird, wie in Fig. 14(a) ge­ zeigt ist, eine Maske 118 auf dem PMOS-Transistorbildungsbe­ reich und den NMOS-Transistorbildungsbereich, außer dem Kanal­ bereich davon, gebildet. Dann werden P-Typ Dotierungsionen mit der Maske 118 als eine Ionenimplantationsmaske derart implan­ tiert, daß die Schwellwerteinstellungsschicht 105a auf dem Ka­ nalabschnitt des NMOS-Transistorbildungsbereiches gebildet wird und daß auch die Schwellwerteinstellungsschicht 105a mit der gleichen Konzentration auf der gesamten Oberfläche des aktiven Bereiches eines Speicherzellenbildungsbereiches gebildet wird. Danach wird die Maske 118 entfernt.

Dann wird, ähnlich wie in Fig. 12(d) gezeigt ist, die Maske 112 auf dem PMOS- und NMOS-Transistorbildungsbereich gebildet. Dann werden Ionen zusätzlich in den Speicherzellenbereich derart im­ plantiert, daß die Schwellwerteinstellungsschicht 113, wie in Fig. 14(b) gezeigt ist, gebildet wird. Danach wird die Maske 112 entfernt.

Danach werden ähnliche Schritte, die mit Bezug zu Fig. 12(a) beschrieben wurden, durchgeführt und somit wird die Halblei­ tereinrichtung mit einer CMOS-Struktur, die in Fig. 14(c) ge­ zeigt ist, erhalten. Wie oben beschrieben wurde, unterscheidet sich diese Struktur von der des in Fig. 12(a) gezeigten MOS-Transistors speziell darin, daß die Schwellwerteinstellungs­ schicht 105a in einem Bereich gebildet ist, der als der Kanal­ bereich des NMOS-Transistors dient. Da die Schwellwerteinstel­ lungsschicht 105a gebildet ist, kann die Dotierungskonzentration der P-Wanne 103, die unterhalb des Source-/Drainbereiches 104 liegt, reduziert werden. Daher kann die Übergangskapazität zwischen dem Source-/Drainbereich 104 und der P-Wanne 103 zu einem gewissen Maß reduziert werden.

In dem Herstellungsverfahren, das in Fig. 14(a) bis 14(c) ge­ zeigt ist, ist jedoch die Anzahl der Schritte verglichen mit dem Herstellungsverfahren der normalen Halbleitereinrichtung mit einer CMOS-Struktur, wie zum Beispiel ein in Fig. 12 ge­ zeigtes SRAM, erhöht. Eine zusätzliche Maske (Retikel), die für den normalen SRAM-Herstellungsablauf nicht notwendig ist, wird benötigt, um die Maske 118 zu bilden und um eine Ionenimplanta­ tion durchzuführen. Daher werden die Herstellungskosten erhöht, sowie die Anzahl der Schritte erhöht werden.

Mit Bezug zu dem Halbleitersubstrat 101, das in Fig. 11 bis 14(d) gezeigt ist, wird ein N-Typ Substrat für einen CMOS-SRAM benutzt und wird ein P-Typ Substrat für einen Bi-CMOS-SRAM be­ nutzt, der Bipolartransistoren enthält.

Ein anderes Verfahren zur Reduzierung der Übergangskapazität eines MOS-Transistors ist in der offengelegten japanischen Pa­ tentanmeldung Nr. 7-193134 offenbart. Bei dem Verfahren wird ein in einem Logikschaltungsabschnitt enthaltener MOS-Transi­ stor so hergestellt, daß er fast die gleiche in Fig. 13 gezeig­ te Struktur aufweist. Im Fall dieser Struktur wird der Kanal­ ionenimplantationsbereich 105a (d. h. eine Schwellwerteinstel­ lungsschicht 105a in Fig. 13) nur nahe der Gateelektrode 107 gebildet und dadurch wird die Übergangskapazität zwischen dem Source-/Drainbereich 104 und dem Kanalionenimplantationsbereich 105a reduziert. Weiterhin werden in MOS-Transistoren zum Bilden von Speicherzellen Kanalionen in den gesamten aktiven Bereich und in Elementtrennbereiche 102, die durch einen Feldoxidfilm hindurchgehen, implantiert. Es werden Ionen in den Feldtrennbe­ reichen unterhalb der Elementtrennbereiche 102 erhöht und da­ durch kann eine Feldtrennbreite reduziert werden. Somit wird der Integrationsgrad verbessert.

In dem Fall des MOS-Transistors, der in der offengelegten japa­ nischen Patenanmeldung Nr. 7-193134 offenbart ist, werden je­ doch die Kanalionenimplantationsbereiche des Logikschaltungsab­ schnittes und des Speicherzellbereiches gleichzeitig gebildet und daher ist eine genaue Einstellung eines Schwellwertes schwierig. Weiterhin wird, ähnlich zu dem in Fig. 14 gezeigten Fall, eine zusätzliche Maske benötigt, um Ionen für die Schwellwerteinstellung in den Kanalbereich der MOS-Transistoren für die Speicherzellen zu implantieren, im Vergleich zu dem Fall der Herstellung eines der Anmelderin bekannten CMOS-SRAM. Daher ist der Herstellungsprozeß schwierig und die Herstel­ lungskosten sind erhöht.

Weiterhin weist der MOS-Transistor, der in der offengelegten japanischen Patentanmeldung Nr. 7-193134 offenbart ist, eine normale Wannenstruktur auf, bei der der gesamte Transistor auf einer P-Wanne gebildet ist, ähnlich zu dem Fall des in Fig. 13 gezeigten MOS-Transistors. Daher ist es möglich, eine Über­ gangskapazität an der Grenze zwischen dem Source-/Drainbereich und dem P-Wannenbereich zu einem gewissen Maß zu reduzieren, aber es ist schwierig, die Übergangskapazität stark zu reduzie­ ren.

Es wurde auch schon beschrieben, daß die Eingangs/Ausgangs­ kapazität eines Eingabe-/Ausgabepufferabschnittes ansteigt, wenn die Übergangskapazität zwischen dem Source-/Drainbereich 104 und der P-Wanne 103 ansteigt. Eine Eingabe-/Aus­ gabeschaltung im Zusammenhang mit dieser Schwierigkeit ist in Fig. 15 gezeigt.

Wie in Fig. 15 gezeigt ist, weisen die Ausgangsseite und Ein­ gangsseite der Eingabe-/Ausgabeschaltung jeweils einen NMOS-Transistor und einen PMOS-Transistor auf. Die zwei Transistoren sind miteinander an der Ausgangsseite verbunden und das Poten­ tial an der Verbindung zwischen den Transistoren wird ausgege­ ben und den Gateelektroden der beiden Transistoren an der Ein­ gangsseite geliefert. Weiterhin ist das Potential der Anschluß­ fläche gleich dem Ausgabepotential der Ausgangsseite und dem Eingabepotential der Eingangsseite.

Die Eingangs-/Ausgangskapazität der Eingabe-/Ausgabeschaltung ist fast gleich der Summe der Gatekapazität der Eingangsseite und der Source-/Drainkapazität der Ausgangsseite. Die Gatekapa­ zität der Eingangsseite hängt von der Dicke des Gateoxidfilmes des MOS-Transistors ab und erhöht sich, sowie sich die Dicke des Oxidfilmes verringert. Die Source-/Drainkapazität der Aus­ gangsseite wird entsprechend der Wanne und der Source-/Drain­ konzentration des MOS-Transistors bestimmt. Da ein starker Strom durch den Transistor der Ausgangsseite fließt, weist der Transistor eine große Größe auf, wie zum Beispiel eine Gate­ breite W von ungefähr einigen hundert Mikrometern, und dadurch ist die Übergangskapazität dieses Abschnittes größer als von anderen Abschnitten.

In der der Anmelderin bekannten Halbleitereinrichtung, die oben beschrieben wurde, wurde die Reduzierung einer Eingangs-/Aus­ gangskapazität zum Einhalten einer Produktspezifikation schwie­ rig. In dem Verfahren zum Bilden einer Schwellwerteinstellungs­ schicht 103a, das in Fig. 13 gezeigt ist, wird die Reduzierung einer Eingangs-/Ausgangskapazität bis zu einem gewissen Maß er­ reicht. Es wird jedoch die Anzahl der Herstellungsschritte er­ höht.

Aufgabe der Erfindung ist es, eine Halbleitereinrichtung und ein Herstellungsverfahren derselben zur Verfügung zu stellen, die eine reduzierte Eingabe-/Ausgangskapazität aufweist, ohne die Anzahl der Herstellungsschritte zu erhöhen.

Die Aufgabe wird durch die Halbleitereinrichtung des Anspruches 1 oder 6 oder durch das Herstellungsverfahren einer Halblei­ tereinrichtung des Anspruches 13 oder 14 gelöst.

Entsprechend einem Aspekt enthält eine Halbleitereinrichtung zumindest einen ersten und einen zweiten MOS-Transistor des gleichen Leitungstyps, die auf einem Halbleitersubstrat gebil­ det sind. Der erste MOS-Transistor ist in einer Wanne mit einer ersten Dotierungskonzentration gebildet. Der zweite MOS-Transi­ stor enthält einen Kanalbereich, einen Sourcebereich und einen Drainbereich. Der Kanalbereich des zweiten MOS-Transistors, ein Bereich unter dem Kanalbereich und ein Bereich unter einem Ele­ menttrennbereich, der um den zweiten MOS-Transistor angeordnet ist, sind jeweils in einem Bereich einer ersten Dotierungskon­ zentration gebildet. Der Sourcebereich und der Drainbereich des zweiten MOS-Transistor sind in Kontakt mit einem Bereich einer zweiten Dotierungskonzentration gebildet und die erste Dotie­ rungskonzentration ist größer als die zweite Dotierungskonzen­ tration.

In einem anderen Aspekt in der Halbleitereinrichtung ist der Bereich mit einer ersten Dotierungskonzentration durch Wannen gebildet und ist der Bereich einer zweiten Dotierungskonzentra­ tion durch das Halbleitersubstrat gebildet.

In einem anderen Aspekt der Halbleitereinrichtung ist der Be­ reich einer ersten Dotierungskonzentration durch Wannen gebil­ det und ist der Bereich einer zweiten Dotierungskonzentration durch eine andere Wanne gebildet.

Nach einem anderen Aspekt enthält eine Halbleitereinrichtung zumindest einen ersten und zweiten MOS-Transistor des gleichen Leitungstyps, die auf einem Halbleitersubstrat gebildet sind. Der erste MOS-Transistor ist in einer Wanne mit einer ersten Dotierungskonzentration gebildet. Der zweite MOS-Transistor enthält einen Kanalbereich, einen Sourcebereich und einen Drainbereich. Einer von dem Kanalbereich plus einem Bereich un­ ter dem Kanalbereich des zweiten MOS-Transistor oder ein Be­ reich unter einem Elementtrennbereich, der um den zweiten MOS-Transistor angeordnet ist, ist durch einen Bereich einer ersten Dotierungskonzentration gebildet. Der Source- und Drainbereich des zweiten MOS-Transistors und der andere von dem Kanalbereich plus dem Bereich unter dem Kanalbereich des zweiten MOS-Transi­ stors oder dem Bereich unter einem Elementtrennbereich sind in Kontakt mit einem Bereich einer zweiten Dotierungskonzentration gebildet, wobei die erste Dotierungskonzentration größer ist als die zweite Dotierungskonzentration.

In einem anderen Aspekt in der Halbleitereinrichtung ist der Bereich einer ersten Dotierungskonzentration durch eine Wanne gebildet und ist der Bereich einer zweiten Dotierungskonzentra­ tion durch das Halbleitersubstrat gebildet.

In einem anderen Aspekt in der Halbleitereinrichtung ist der Kanalbereich und ein Bereich unter dem Kanalbereich des zweiten MOS-Transistors durch einen Bereich einer ersten Dotierungskon­ zentration gebildet. Der Source- und der Drainbereich des zwei­ ten MOS-Transistors und der Bereich unter dem Elementtrennbe­ reich sind in Kontakt mit einem Bereich einer zweiten Dotie­ rungskonzentration gebildet.

In einem anderen Aspekt in der Halbleitereinrichtung ist die Breite des Elementtrennbereiches auf nicht weniger als 5,0 µm eingestellt.

In einem anderen Aspekt in der Halbleitereinrichtung ist der Bereich unter dem Elementtrennbereich, der um den zweiten MOS-Transistor angeordnet ist, durch einen Bereich einer ersten Do­ tierungskonzentration gebildet. Der Source- und der Drainbe­ reich des zweiten MOS-Transistors und der Kanalbereich und der Bereich unter dem Kanalbereich des zweiten MOS-Transistors sind in Kontakt mit einem Bereich einer zweiten Dotierungskonzentra­ tion gebildet.

In einem anderen Aspekt in der Halbleitereinrichtung ist der Abstand zwischen einer Gateelektrode des zweiten MOS-Transi­ stors und einem Kontakt mit einem Sourcebereich oder einem Drainbereich 0,5 bis 3,0 µm.

In einem anderen Aspekt in der Halbleitereinrichtung wird der zweite MOS-Transistor für einen Ausgabeabschnitt eines Eingabe-/Aus­ gabepuffers der Halbleitereinrichtung verwendet.

Nach einem anderen Aspekt wird in einem Herstellungsverfahren einer Halbleitereinrichtung mit zumindest einem ersten und ei­ nem zweiten MOS-Transistor eine Wanne einer ersten Dotierungs­ konzentration in einem Bereich für den ersten MOS-Transistor gebildet. Gleichzeitig werden andere Wannen der ersten Dotie­ rungskonzentration unter einem Kanalbereich des zweiten MOS-Transistors und unter einem Elementtrennbereich, der den zwei­ ten MOS-Transistor umgibt, gebildet. Es werden Bereiche einer zweiten Dotierungskonzentration für den Sourcebereich und den Drainbereich gebildet, wobei die zweite Dotierungskonzentration niedriger als die erste Dotierungskonzentration ist.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aufgrund der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Querschnittsansicht eines NMOS-Transistors einer Halbleitereinrichtung entsprechend einer ersten Ausführungs­ form;

Fig. 2 die Übergangskapazität und die Stoßwi­ derstandsspannungseigenschaft eines NMOS-Transistors für einen Ausgabeab­ schnitt einer Halbleitereinrichtung;

Fig. 3 eine Draufsicht eines MOS-Transistors, das ein Konzept des Abstandes von Gate und Kontakt in einem MOS-Transistor zeigt;

Fig. 4(a) bis 4(d) ein Herstellungsverfahren eines CMOS-SRAM entsprechend der ersten Ausfüh­ rungsform;

Fig. 5 eine Querschnittsansicht einer Halblei­ tereinrichtung entsprechend einer zwei­ ten Ausführungsform;

Fig. 6 eine Querschnittsansicht einer Halblei­ tereinrichtung entsprechend einer drit­ ten Ausführungsform;

Fig. 7 die Abhängigkeit von der Widerstands­ spannung von der Breite eines Ele­ menttrennbereiches zwischen benachbar­ ten aktiven Bereichen, oder Trennbreite eines MOS-Transistors entsprechend ei­ ner dritten Ausführungsform;

Fig. 8 eine Querschnittsansicht einer Halblei­ tereinrichtung entsprechend einer vier­ ten Ausführungsform;

Fig. 9 eine Querschnittsansicht einer Halblei­ tereinrichtung entsprechend einer fünf­ ten Ausführungsform;

Fig. 10(a) bis 10(d) ein Herstellungsverfahren einer CMOS-Einrichtung entsprechend einer fünften Ausführungsform;

Fig. 11 eine Querschnittsansicht eines der An­ melderin bekannten NMOS-Transistors;

Fig. 12(a) bis 12(d) ein Herstellungsverfahren einer der An­ melderin bekannten CMOS-Halbleiterein­ richtung;

Fig. 13 einen Aufbau eines der Anmelderin be­ kannten NMOS-Transistors mit reduzier­ ter Übergangskapazität;

Fig. 14(a) bis 14(c) ein der Anmelderin bekanntes Verfahren zur Herstellung einer CMOS-Halbleiter­ einrichtung;

Fig. 15 eine Eingabe-/Ausgabeschaltung zum Er­ klären einer Eingangs-/Ausgangskapa­ zität.

Erste Ausführungsform

Fig. 1 zeigt eine Querschnittsansicht einer Halbleitereinrich­ tung entsprechend einer ersten Ausführungsform. In Fig. 1 ist eine Querschnittsansicht eines normalen NMOS-Transistors Q1 (erster MOS-Transistor), der in einer Logikschaltung enthalten ist, auf der linken Seite gezeigt und ist eine Querschnittsan­ sicht eines NMOS-Transistors Q2 (zweiter MOS-Transistor), der speziell in einem Ausgabeabschnitt eines Eingabe-/Ausgabepuf­ fers einer Logikschaltung enthalten ist, auf der rechten Seite gezeigt.

Wie in Fig. 1 gezeigt ist, enthält die Halbleitereinrichtung ein Halbleitersubstrat 1, das eine Dotierungskonzentration von ungefähr 1,0×10¹⁵/cm³ (zweite Dotierungskonzentration) enthält. Es sind Elementtrennbereiche 2 durch ein Verfahren, wie zum Beispiel LOCOS-Oxidation, in Bereichen auf der Oberfläche des Halbleitersubstrates 1 gebildet, die als inaktive Bereiche die­ nen. Es ist eine p-Wanne 3a bis zu einer vorbestimmten Tiefe von der Oberfläche des Halbleitersubstrates 1 in einem normalen NMOS-Transistorbildungsbereich gebildet. Wenn ein Elementtrenn­ bereich 2 um den normalen NMOS-Transistor Q1 herum so gebildet ist, daß er von einer Hauptfläche des Halbleitersubstrates 1 erhöht ist, ist die P-Wanne 3a flacher unterhalb des Element­ trennbereiches 2 als in anderen Abschnitten gebildet.

Die Source-/Drainbereiche 4 sind so gebildet, daß sie den Ober­ flächenbereich des Halbleitersubstrates 1 halten bzw. unterbre­ chen, der als ein Kanalbereich 5 dient. Es sind P-Wannen 3b von dem Boden des Elementtrennbereiches 2 nach unten gebildet, die wiederum um den Ausgabe-NMOS-Transistor Q2 herum gebildet sind. Wenn der normale NMOS-Transistor Q1 und der Ausgabe-NMOS-Tran­ sistor Q2 über den Elementtrennbereich 2 benachbart gebildet sind, ist die P-Wanne 3b kontinuierlich mit der P-Wanne 3a un­ terhalb des Elementtrennbereiches 2 gebildet. In anderen Worten sind die P-Wannen 3a und 3b jeweils unter dem Elementtrennbe­ reich 2 gebildet, der benachbart zu den aktiven Bereichen des normalen NMOS-Transistors Q1 und dem Ausgabe-NMOS-Transistor Q2 ist.

Weiterhin ist eine P-Wanne 3c in und unter dem Kanalbereich 5 des Ausgabe-NMOS-Transistors gebildet. Die P-Wanne 3c ist so gebildet, daß sie jeden Endabschnitt der Source-/Drainbereiche 4 an der Seite des Kanalbereiches 5 enthält.

Weiterhin ist jeder Gateisolierfilm 6, der aus einem Isolier­ film, wie zum Beispiel ein Siliziumoxidfilm, gebildet ist, auf dem Kanalbereich 5 gebildet und eine Gateelektrode 7 ist auf dem Gateisolierfilm 6 über dem Kanalbereich 5 gebildet. Jede Seitenwand 8, die aus einem Isolierfilm gebildet ist, ist so gebildet, daß sie den seitlichen Abschnitt der Gateelektroden 7 bedeckt.

Weiterhin sind die P-Wannen 3a, 3b und 3c so gebildet, daß sie eine Dotierungskonzentration von 1,0 bis 3,0×10¹⁷/cm³ (erste Do­ tierungskonzentration) im allgemeinen aufweisen. Entsprechend dem Aufbau ist die P-Wannenstruktur des NMOS-Transistors für den Ausgabeabschnitt so geändert, daß eine Kapazität effektiv reduziert ist. Da die Kapazität in einem Transistor, der ein Gatemuster mit einer großen Breite und einer großen Fläche auf­ weist, leichter reduziert werden kann, ist die Änderung des Ausgabetransistors effektiv. Der NMOS-Transistor des Ausgabe­ pufferabschnittes benötigt eine Gatebreite von einigen hundert Mikrometern und daher kann die Kapazität speziell effektiv re­ duziert werden.

Fig. 2 zeigt die Übergangskapazität und die Stoßwiderstands­ spannungseigenschaften des obigen Ausgabeabschnittes, der den NMOS-Transistor bildet. In Fig. 2 zeigt die Y-Achse die Über­ gangskapazität und die Stoßwiderstandsspannung in beliebiger Einheit. Die X-Achse zeigt den Abstand von Gate und Kontakt, das heißt den Abstand zwischen der Gateelektrode und dem mit einem Source-/Drainbereich verbundenen Kontakt. Die Abhängig­ keit der Übergangskapazität von dem Abstand von Gate und Kon­ takt ist durch eine Strichpunktlinie und die Abhängigkeit der Stoßwiderstandsspannung von dem Abstand von Gate und Kontakt ist durch eine durchgezogene Linie in dem Diagramm dargestellt.

Das Konzept von dem Abstand von Gate und Kontakt ist in Fig. 3 gezeigt. Wie in der Draufsicht eines MOS-Transistors in Fig. 3 gezeigt ist, ist die Gateelektrode 7 so angeordnet, daß sie sich durch den zentralen Abschnitt auf dem aktiven Bereich 9 des Transistors erstreckt. Die Oberflächenschichten der aktiven Bereiche auf beiden Seiten der Gateelektrode 7 dienen als der Source-/Drainbereich 4. Der Abschnitt, bei dem der aktive Be­ reich 9 und die Gateelektrode 7 übereinander angeordnet sind, dient als der Kanalbereich 5. Weiterhin sind eine Mehrzahl von Kontakten so gebildet, daß sie die Oberfläche des Source-/Drain­ bereiches 4 kontaktieren und sich davon nach oben er­ strecken.

Der Abstand von Gate und Kontakt bedeutet der minimale Abstand zwischen einem Seitenende der Gateelektrode 7 und einem Seiten­ ende des Kontaktes 10. Weiterhin bedeutet, wie in Fig. 3 ge­ zeigt ist, die Gatebreite die Abmessung des aktiven Bereiches in der Richtung, in der sich die Gateelektrode 7 erstreckt, und die Breite der aktiven Schicht bezeichnet die Abmessung des Source-/Drainbereiches 4 in der Richtung der Gatelänge. Die Breite der aktiven Schicht hängt stark von der Abmessung der Kontakte 10 und dem Abstand von Kontakt und Gate ab.

Mit dem oben erklärten Hintergrund ist aus Fig. 2 verständlich, daß bei den Eigenschaften des NMOS-Transistors für den Ausgabe­ abschnitt die Übergangskapazität stark proportional mit dem Ab­ stand von Gate und Kontakt ist. Bei einem Entwurfsregelniveau von 0,4 µm wird die Produktspezifikation der Eingabe-/Ausgabe­ kapazität erfüllt, wenn der Abstand von Gate und Kontakt 3,0 µm oder weniger ist. Weiterhin erreicht die Stoßwiderstandsspan­ nung einen zulässigen Wert, wenn der Abstand von Gate und Kon­ takt 0,5 µm oder mehr beträgt.

Daher wurde herausgefunden, daß die vorliegende Erfindung spe­ ziell für eine MOS-Transistor mit einem Abstand von Gate und Kontakt von 0,5 bis 3,0 µm effektiv ist.

Als nächstes wird im folgenden mit Bezug zu Fig. 4(a) bis 4(d) ein Herstellungsverfahren eines CMOS-SRAM beschrieben, der ei­ nen normalen NMOS-Transistor und einen NMOS-Transistor für ei­ nen Ausgabeabschnitt, wie in Fig. 1 gezeigt ist, enthält und der weiterhin einen PMOS-Transistor und einen Speicherzellen­ transistor enthält.

Fig. 4(a) zeigt eine Querschnittsansicht von jedem Transistor in einem CMOS-SRAM, das schließlich erhalten wird. In Fig. 4(a) sind von links nach rechts ein normaler PMOS-Transistor T, der in einer Logikschaltung enthalten ist, ein normaler NMOS-Transistor Q1, der in einer Logikschaltung enthalten ist, ein NMOS-Transistor M zum Bilden eines Speicherzellabschnittes und schließlich ein NMOS-Transistor Q2 zum Bilden des Ausgabeab­ schnittes eines Eingabe-/Ausgabepuffers, der der charakteristi­ sche Abschnitt der vorliegenden Erfindung ist, gezeigt. Fig. 4(b) bis 4(d) zeigen die Querschnittsansichten der obigen MOS-Transistoren in der gleichen Reihenfolge. In Fig. 4(a) enthält der PMOS-Transistor T eine N-Wanne 11 und einen Source-/Drain­ bereich 12 eines P-Typs hoher Konzentration.

Es werden nun die Herstellungsschritte im folgenden nacheinan­ der beschrieben. Zuerst werden, wie in Fig. 4(b) gezeigt ist, die Elementtrennbereiche 2 durch das Verfahren der LOCOS-Oxi­ dation oder ähnlichem auf den Bereichen gebildet, die als die inaktiven Bereiche des Halbleitersubstrates 1 dienen. Dann wird die Resistmaske 13 auf den NMOS-Transistorbildungs­ bereichen, die die Bereiche der Transistoren für eine normale Logikschaltung, eine Speicherzelle und eines Ausgabeabschnittes enthalten, derart bemustert, daß nur der PMOS-Transistorbil­ dungsbereich freigelegt bleibt. Dann werden N-Typ Dotierungsio­ nen derart implantiert, daß die N-Wanne 11 in dem PMOS-Transi­ storbildungsbereich bis zu einer vorbestimmten Tiefe von der Oberfläche des Halbleitersubstrates 1 gebildet wird. Dann wird die Maske 13 entfernt.

Dann wird, wie in Fig. 4(c) gezeigt ist, eine Maske 14a auf dem PMOS-Transistorbildungsbereich gebildet und zur gleichen Zeit wird eine Maske 14b auf den Bereichen 4 für den Source-/Drain in den aktiven Bereichen des Ausgabe-NMOS-Transistors Q2 gebil­ det.

Dann wird eine P-Typ Dotierungsionenimplantation derart durch­ geführt, daß die P-Wanne 3a bis zu einer vorbestimmten Tiefe von der Oberfläche des Halbleitersubstrates 1 in dem normalen NMOS-Transistorbildungsbereich für eine Logikschaltung und in einem NMOS-Transistorbildungsbereich für eine Speicherzelle ge­ bildet wird. Gleichzeitig mit der Bildung der P-Wanne 3a wird die P-Wanne 3b unter dem Elementtrennbereich 2 um den Aus­ gabe-NMOS-Transistorbildungsbereich herum gebildet und die P-Wanne 3c wird in einem Oberflächenbereich, der als der Kanalbereich 5 dient, und bis zu einer vorbestimmten Tiefe von der Oberfläche des Halbleitersubstrates 1 gebildet.

Die P-Wannen 3a, 3b und 3c werden derart gebildet, daß sie die gleiche Dotierungskonzentration aufweisen und daß die Spitzen­ konzentration ungefähr 3,0×10¹⁷/cm³ (erste Dotierungskonzentra­ tion) erreicht. Wenn die Konzentration der P-Wannen 3a, 3b und 3c auf 1,0×10¹⁷/cm³ oder mehr eingestellt ist, können die P-Wannen 3a, 3b und 3c, die aufgrund des Effektes heißer Ladungs­ träger gebildeten Löcher komplett absaugen und das Wannenpoten­ tial wird ohne Erhöhung des Widerstandes der P-Wannen stabili­ siert. Danach werden die Masken 14a und 14b entfernt.

Dann wird, wie in Fig. 4(d) gezeigt ist, eine Maske 15 auf Be­ reichen bemustert, die andere sind als der NMOS-Transistor­ bildungsbereich für die Speicherzelle und es werden Ionen se­ lektiv in die Oberflächenschicht des aktiven Bereiches des NMOS-Transistorbildungsbereiches implantiert. Somit wird eine Schwellwerteinstellschicht 16 zum Einstellen des Schwellwert- bzw. Einsatzspannungsniveaus des NMOS-Transistors M gebildet. Die Konzentration der Schwellwerteinstellschicht 16 wird so eingestellt, daß sie höher ist als die Dotierungskonzentration der Kanalbereiche von anderen NMOS-Transistoren ist. Danach wird die Maske 15 entfernt.

Dann wird, wie in Fig. 4(a) gezeigt ist, jeder Gateisolierfilm 6 gebildet und es wird jede Gateelektrode 7 auf dem Gateiso­ lierfilm 6 über dem Kanalbereich 5 gebildet. Dann wird eine Seitenwand 8, die aus einem Isolierfilm gebildet ist, auf dem seitlichen Abschnitt der Gateelektrode 8 gebildet. Durch die obigen Schritte werden MOS-Transistoren mit der in Fig. 4(a) gezeigten Struktur erhalten. Die nachfolgenden Schritte zum Bilden jedes Kontaktes mit den Source-/Drainbereichen 4 oder 12 oder das Bilden eines Zwischenschichtisolierfilmes und einer oberen Verbindungsschicht werden hier nicht erklärt.

Wie oben gezeigt wurde, können bei dem Herstellungsverfahren eines CMOS-SRAM die P-Wannen 3b und 3c eines NMOS-Transistors, der in einem Ausgabeabschnitt enthalten ist, gleichzeitig mit der P-Wanne 3a von anderen NMOS-Transistoren gebildet werden. Weiterhin kann die Maske 14b, die als eine Ionenimplantations­ maske dient, gleichzeitig mit der Maske 14a, die auf einem PMOS-Transistorbildungsbereich bemustert ist, gebildet werden. Daher wird die Anzahl der Herstellungsschritte im Vergleich mit den der Anmelderin bekannten Herstellungsschritten nicht er­ höht.

Bei dem NMOS-Transistor für den Ausgabeabschnitt der so herge­ stellten Halbleitereinrichtung kontaktieren die N-Typ Bereiche hoher Konzentration der Source-/Drainbereiche 4 die P-Wannen 3b und 3c im Unterschied zu dem der Anmelderin bekannten NMOS-Transistor mit einer kleinen Oberfläche und nur die Endab­ schnitte des Source-/Drainbereiches 4 kontaktieren die P-Wannen 3b und 3c. Die Bodenoberfläche des Source-/Drainbereiches 4 kontaktiert das P-Typ Halbleitersubstrat 1 niedriger Konzentra­ tion, so daß die Übergangskapazität eines in diesem Abschnitt gebildeten PN-Übergangs reduziert ist. Daher ist eine Source-/Drainkapazität im Vergleich mit einem Transistor mit einer der Anmelderin bekannten Struktur reduziert.

Die P-Wanne 3c ist unterhalb des Kanalbereiches 5 gebildet und die Dotierungskonzentration der P-Wanne 3c kann auf einen Wert eingestellt werden, der geeignet ist, ein P-Wannenpotential zu stabilisieren. Die P-Wanne 3b ist auch unterhalb des Element­ trennbereiches 2 gebildet. Dadurch wird die Elementtrennkapazi­ tät erhöht und die Abmessung zum Bilden des Elementtrennberei­ ches 2 wird im Vergleich zu dem Fall, bei dem die P-Wanne 3b nicht gebildet ist, erniedrigt. Daher gibt es den Vorteil, daß die Halbleiterelemente weiter in der Größe reduziert werden können.

Oben ist eine Struktur eines Ausgabe-NMOS-Transistors für einen Eingabe-/Ausgabepuffer beschrieben, bei der ein P-Typ Halblei­ tersubstrat 1 benutzt wird. Das obige Beispiel kann jedoch auch zum Bilden eines Ausgabe-PMOS-Transistors für einen Eingabe-/Aus­ gabepuffer angewendet werden, bei dem ein N-Typ Halbleiter­ substrat benutzt wird und die gleichen oben erwähnten Vorteile können erzielt werden.

Zum Bilden eines Bi-CMOS-SRAM, der beides enthält, Bipolartran­ sistoren und MOS-Transistoren, ähnlich zu dem obigen Beispiel, wird ein P-Typ Halbleitersubstrat benutzt. Zum Bilden eines CMOS-SRAM, der MOS-Transistoren enthält, wird jedoch ein N-Typ Halbleitersubstrat benutzt.

Weiterhin kann ein MOS-Transistor mit der in Fig. 1 gezeigten Struktur mit reduzierter Source-/Drainkapazität bzw. Kapazitanz nicht nur beim Bilden eines Bi-CMOS-SRAM oder CMOS-SRAM, son­ dern auch bei anderen Halbleitereinrichtungen verwendet werden. Eine Übergangskapazität bzw. -kapazitanz kann durch Verwenden der MOS-Transistorstruktur bei jedem Transistor großen Maßstabs bzw. großer Größe effektiv reduziert werden.

Zweite Ausführungsform

Im folgenden wird eine zweite Ausführungsform beschrieben. Fig. 5 zeigt eine Querschnittsansicht einer Halbleitereinrichtung entsprechend einer zweiten Ausführungsform. In Fig. 5 ist eine Querschnittsansicht eines normalen NMOS-Transistors Q1 (erster MOS-Transistor), der in einer Logikschaltung enthalten ist, auf der linken Seite gezeigt und ist eine Querschnittsansicht eines NMOS-Transistors Q2 (zweiter MOS-Transistor), der in einem Aus­ gabeabschnitt eines Eingangs-/Ausgangspuffers einer Logikschal­ tung enthalten ist, auf der rechten Seite gezeigt.

In der oben beschriebenen ersten Ausführungsform ist die P-Wanne 3b eines Ausgabe-NMOS-Transistors Q2 in Kontakt mit dem Source-/Drainbereich 4. Im Gegensatz dazu ist in der zweiten Ausführungsform die P-Wanne 3b eines Ausgabe-NMOS-Transistors Q2 nicht in Kontakt mit dem Source-/Drainbereich 4, wie in der rechten Seite von Fig. 5 gezeigt ist. In einer Draufsicht ist der Grenzabschnitt der P-Wanne 3b des Ausgabe-NMOS-Transistors Q2 innerhalb der äußeren Peripherie des Elementtrennbereiches 2 gebildet.

Das Verfahren zum Bilden des NMOS-Transistors für den in Fig. 5 gezeigten NMOS-Transistor ist fast das Gleiche wie das der er­ sten Ausführungsform, außer dem folgenden Punkt. In dem in Fig. 4(c) gezeigten Herstellungsschritt wird die Maske 14b auf dem Bereich zum Bilden des Ausgabe-NMOS-Transistors gebildet. Zu dieser Zeit wird die Maske 14b so gebildet, daß sie die Endab­ schnitte des Elementtrennbereiches 2 bedeckt, so daß der Endab­ schnitt des Bereiches 2 nicht freigelegt wird. Eine Ionenim­ plantation wird unter Benutzung der so gebildeten Maske 14b derart durchgeführt, daß die P-Wanne 3b erhalten wird, wie sie in Fig. 5 gezeigt ist. Ein NMOS-Transistor mit der in Fig. 5 gezeigten Struktur kann durch Verfolgen der anderen Schritte, ähnlich wie in der ersten Ausführungsform, erzielt werden.

In dem in Fig. 5 gezeigten Ausgabe-NMOS-Transistor kontaktiert die Bodenoberfläche des Source-/Drainbereiches 4 nicht eine P-Wanne, sondern kontaktiert das Halbleitersubstrat 1 mit einer geringeren Konzentration. Weiter kontaktiert die P-Wanne 3b nicht den Source-/Drainbereich 4, im Vergleich mit dem auf der linken Seite in Fig. 5 gezeigten normalen NMOS-Transistor. Da­ her kann eine Übergangskapazität weiter reduziert werden.

Weiterhin kann die Anzahl der Herstellungsschritte die gleiche sein wie die einer der Anmelderin bekannten Halbleitereinrich­ tung, wie zum Beispiel ein SRAM mit einer CMOS-Struktur. Daher ist es nicht notwendig, zusätzliche Masken (Retikel) zu bilden, und die Herstellungskosten werden nicht erhöht.

Auch in der zweiten Ausführungsform ist die Struktur eines NMOS-Transistors, der auf einem P-Typ Halbleitersubstrat 1 ge­ bildet ist, ähnlich zu der in der ersten Ausführungsform be­ schrieben. Es ist auch möglich, einen PMOS-Transistor mit einer ähnlichen Struktur auf einem N-Typ Halbleitersubstrat zu bil­ den. In diesem Fall können auch die gleichen Vorteile erzielt werden.

Weiterhin ist die P-Wanne 3b unterhalb des Elementtrennberei­ ches gebildet, so daß die Elementtrenneigenschaft weiter ver­ bessert werden kann. Die Abmessung des Elementtrennbereiches 2 kann im Vergleich mit dem Fall, bei dem die P-Wanne 3b nicht unterhalb des Elementtrennbereiches 2 gebildet ist, reduziert werden. Somit können die Halbleiterelemente weiter in ihren Ab­ messungen verringert werden.

Dritte Ausführungsform

Fig. 6 zeigt eine Querschnittsansicht einer Halbleitereinrich­ tung entsprechend einer dritten Ausführungsform. In Fig. 6 ist eine Querschnittsansicht eines normalen NMOS-Transistors Q1 (erster MOS-Transistor), der in einer Logikschaltung enthalten ist, auf der linken Seite gezeigt und ist eine Querschnittsan­ sicht eines NMOS-Transistors Q2 (weiter MOS-Transistor), der speziell in einem Ausgabeabschnitt eines Eingangs-/Ausgangspuf­ fers einer Logikschaltung enthalten ist, auf der rechten Seite gezeigt.

In dem Fall der ersten und der zweiten Ausführungsform ist ein Ausgabe-NMOS-Transistor für einen Eingabe-/Ausgabepuffer be­ schrieben, der auf einem P-Typ Halbleitersubstrat 1 gebildet ist. In der Struktur des Transistors ist die P-Wanne 3b unter­ halb des Elementtrennbereiches 2 gebildet, die in der Periphe­ rie bzw. dem Umfang des aktiven Bereiches des Transistors ge­ bildet ist.

Im Gegensatz dazu unterscheidet sich die dritte Ausführungsform von der ersten und zweiten Ausführungsform darin, daß der Aus­ gabe-NMOS-Transistor der dritten Ausführungsform ohne eine P-Wanne unterhalb des Elementtrennbereiches 2 gebildet ist. Im Gegensatz dazu kontaktiert der Elementtrennbereich 2 direkt das Halbleitersubstrat 1, wie in Fig. 6 gezeigt ist.

Das Verfahren zum Bilden des NMOS-Transistors, der in Fig. 6 gezeigt ist, ist fast das Gleiche wie das der ersten Ausfüh­ rungsform, außer dem folgenden Punkt. In dem in Fig. 4(c) ge­ zeigten Schritt kann die P-Wanne 3c durch Bilden der Form der Maske 14b derart, daß sie einen Öffnungsabschnitt nur auf dem Kanalbereich 5 aufweist, und durch Durchführen einer Ionenim­ plantation mit einer so gebildeten Maske gebildet werden. Ein NMOS-Transistor mit der in Fig. 6 gezeigten Struktur kann durch Folgen der anderen Schritte ähnlich wie in der ersten Ausfüh­ rungsform erzielt werden.

In dem oben beschriebenen Ausgabe-NMOS-Transistor ist die P-Wanne 3c bis zu einer vorbestimmten Tiefe von dem Kanal 5 nach unten gebildet, so daß ein stabiles Wannenpotential si­ chergestellt werden kann. Weiterhin bildet der Source-/Drain­ bereich 4 nicht einen PN-Übergang mit einem Bereich, der eine Konzentration aufweist, die gleich oder größer ist als die der P-Wanne 3c, anders als der Übergang mit der P-Wanne 3c.

Daher ist es möglich, eine Übergangskapazität verglichen mit dem der Anmelderin bekannten NMOS-Transistors Q1, der auf der linken Seite in Fig. 6 gezeigt ist, zu reduzieren. Die Anzahl der Schritte zum Herstellen des NMOS-Transistors ist nicht mehr als die eines der Anmelderin bekannten CMOS-SRAM. Daher kann ein Ansteigen der Herstellungskosten aufgrund des Ansteigens der Masken (Retikel) verhindert werden.

Ein Ausgabe-NMOS-Transistor mit der in Fig. 6 gezeigten Struk­ tur kann effektiv benutzt werden, speziell wenn der Element­ trennbereich 2 in einer ausreichenden Größe gebildet werden kann. Aus der Abhängigkeit der Widerstandsspannung von den Ab­ messungen des Elementtrennbereiches (Abstand zwischen zwei be­ nachbarten aktiven Bereichen oder Trennbreite), die in Fig. 7 gezeigt ist, wird gefunden, daß ein Elementtrennbereich eine ausreichende Elementtrennkapazität aufweist, wenn er eine Ab­ messung von 5,0 µm oder mehr aufweist. Zusätzlich kann eine Übergangskapazität ohne Erhöhen der Anzahl der Herstellungs­ schritte im Vergleich mit dem der Anmelderin bekannten Herstel­ lungsverfahren reduziert werden.

In der obigen Ausführungsform ist ein Ausgabe-NMOS-Transistor, der auf einem P-Typ Halbleitersubstrat 1 gebildet ist, gezeigt. In einem ähnlichen Weg wie oben kann ein Ausgabe-NMOS-Transi­ stor auf einem N-Typ Halbleitersubstrat gebildet werden und die gleichen Vorteile können erzielt werden.

Vierte Ausführungsform

Es wird eine vierte Ausführungsform im folgenden beschrieben.

Fig. 8 zeigt eine Querschnittsansicht entsprechend der vierten Ausführungsform. In Fig. 8 ist eine Querschnittsansicht eines normalen NMOS-Transistors Q1 (erster MOS-Transistor), der in einer Logikschaltung enthalten ist, auf der linken Seite ge­ zeigt und ist eine Querschnittsansicht eines NMOS-Transistors Q2 (zweiter MOS-Transistor), der in einem Ausgabeabschnitt ei­ nes Eingabe-/Ausgabepuffers einer Logikschaltung enthalten ist, auf der rechten Seite gezeigt.

In der ersten und zweiten Ausführungsform ist die P-Wanne 3b unterhalb des Elementtrennbereiches 2 gebildet und ist die P-Wanne 3c unterhalb des Kanalbereiches 5 gebildet. Im Gegensatz dazu ist in der vierten Ausführungsform im Unterschied zu der ersten und zweiten Ausführungsform die P-Wanne 3c nicht unter­ halb des Kanalbereiches 5 gebildet, obwohl die P-Wanne 3b un­ terhalb des Elementtrennbereiches 2 gebildet ist, wie in der rechten Seite in Fig. 8 gezeigt ist.

Das Verfahren zum Bilden des NMOS-Transistors zum Bilden eines Ausgabeabschnittes, wie in Fig. 8 gezeigt ist, ist fast das Gleiche wie das der ersten Ausführungsform, außer dem folgenden Punkt. In dieser Ausführungsform kann in dem in Fig. 4(c) ge­ zeigten Schritt die P-Wanne 3b durch Bilden der Form der Maske 14b so, daß sie einen Öffnungsabschnitt nur auf dem Element­ trennbereich 2 aufweist, und durch Durchführen einer Ionenim­ plantation durch eine so gebildete Maske 14b gebildet werden. Ein NMOS-Transistor mit der in Fig. 8 gezeigten Struktur kann durch Folgen der anderen Schritte ähnlich zu denen in der er­ sten Ausführungsform erhalten werden.

In dem Ausgabe-NMOS-Transistor, der in Fig. 8 gezeigt ist, kontaktiert der Source-/Drainbereich 4 eine P-Wanne mit einer geringen Oberfläche bzw. Kontaktfläche.

In dem so gebildeten Ausgabe-NMOS-Transistor Q2 ist die Source-/Drain­ kapazität im Vergleich mit dem der Anmelderin bekannten NMOS-Transistor Q1, der auf der linken in Fig. 8 gezeigt ist, stark reduziert. Weiterhin ist die Elementtrenneigenschaft aus­ reichend sichergestellt.

Ähnlich zu den anderen Ausführungsformen ist auch in dem Fall der vierten Ausführungsform der auf dem P-Typ Halbleitersub­ strat 1 gebildete Ausgabe-NMOS-Transistor beschrieben. Es ist jedoch überflüssig zu sagen, daß ein Ausgabe-PMOS-Transistor auf einem N-Typ Halbleitersubstrat in einer ähnlichen Art ge­ bildet werden kann und daß die gleichen Vorteile erzielt werden können.

Die Herstellungsverfahren einer Halbleitereinrichtung der obi­ gen dritten und vierten Ausführungsform können wie folgt zusam­ mengefaßt werden.

Bei den Herstellungsverfahren einer Halbleitereinrichtung, die zumindest einen ersten und einen zweiten MOS-Transistor ent­ hält, wird eine Wanne einer ersten Dotierungskonzentration in einem Bereich für den ersten MOS-Transistor gebildet. Gleich­ zeitig wird eine andere Wanne der ersten Dotierungskonzentrati­ on unterhalb von einem von einem Kanalbereich des zweiten MOS-Transistors oder einem Elementtrennbereich, der den zweiten MOS-Transistor umgibt, gebildet. Ein Bereich einer zweiten Dotierungskonzentration wird für den Source- und den Drainbe­ reich und unter dem anderen von dem Kanalbereich des zweiten MOS-Transistors oder einem Elementtrennbereich, der zweiten MOS-Transistor umgibt, gebildet und die zweite Dotierungskon­ zentration ist geringer als die erste Dotierungskonzentration.

Fünfte Ausführungsform

Im folgenden wird eine fünfte Ausführungsform beschrieben. Fig. 9 zeigt eine Querschnittsansicht einer Halbleitereinrich­ tung entsprechend der fünften Ausführungsform. In Fig. 9 ist eine Querschnittsansicht eines normalen NMOS-Transistors Q1 (erster MOS-Transistor), der in einer Logikschaltung enthalten ist, auf der linken Seite gezeigt und ist eine Querschnittsan­ sicht eines NMOS-Transistors Q2 (zweiter MOS-Transistor), der in einem Ausgabeabschnitt eines Eingabe-/Ausgabepuffers einer Logikschaltung enthalten ist, auf der rechten Seite gezeigt.

In der ersten bis vierten Ausführungsform ist eine Wanne nicht unter dem Source-/Drainbereich 4 des Ausgabe-NMOS-Transistors, der auf dem P-Typ Halbleitersubstrat 1 gebildet ist, gebildet. Im Gegensatz dazu unterscheidet sich die fünfte Ausführungsform von der obigen ersten und bis vierten Ausführungsform darin, daß die Halbleitereinrichtung dieser Ausführungsform P-Typ Wan­ nen 17 niedriger Konzentration, die unterhalb dem Source-/Drain­ bereich 4 gebildet sind, wie in Fig. 9 gezeigt ist, auf­ weist.

Das Verfahren zur Herstellung einer CMOS-Einrichtung, die den in Fig. 9 gezeigten NMOS-Transistor enthält, wird im folgenden mit Bezug zu Fig. 10(a) bis 10(b) beschrieben.

Die Struktur der CMOS-Einrichtung ist in Fig. 10(a) gezeigt. In Fig. 10(a) sind von links nach rechts ein normaler PMOS-Transi­ stor T, ein normaler NMOS-Transistor Q0 (erster MOS-Transistor) und ein Speicherzellen bildender NMOS-Transistor M, die für ei­ ne normale Logikschaltung benutzt werden, und schließlich ein NMOS-Transistor Q5 (zweiter MOS-Transistor), der für einen Aus­ gabeabschnitt eines Eingangs-/Ausgangspuffers benutzt wird, ge­ zeigt.

Bei der Herstellung der Halbleitereinrichtung werden, wie in Fig. 10(b) gezeigt ist, die Elementtrennbereiche 2 in aktiven Bereichen einer Hauptfläche des Halbleitersubstrates 1 gebil­ det. Danach wird eine Maske 18a auf den Bereichen des NMOS-Transistors und der Speicherzellen bildenden NMOS-Transistors gebildet und eine Maske 18b wird auf den Elementtrennbereichen 2 um den Ausgabe-NMOS-Transistorbildungsbereich herum und auf dem Kanalbildungsbereich für den Ausgabe-NMOS-Transistor gebil­ det. Dann wird eine N-Typ Dotierungsionenimplantation derart durchgeführt, daß die N-Wanne 11 in dem PMOS-Transistor­ bildungsbereich und N-Wannen 11a in den Source-/Drainbereichen des Ausgabe-NMOS-Transistors Q5 gebildet werden. Danach werden die Masken 18a und 18b entfernt.

Dann wird, wie in Fig. 10(c) gezeigt ist, die Maske 14a auf dem PMOS-Transistorbildungsbereich gebildet. Danach wird eine P-Typ Dotierungsionenimplantation durchgeführt und die P-Wanne 3a wird in dem NMOS-Transistorbildungsbereich und in dem Speicher­ zellentransistorbildungsbereich gebildet. Zur gleichen Zeit werden die P-Typ Dotierungen auch in den NMOS-Transistor­ bildungsbereich für einen Ausgabepuffer implantiert und die P-Wanne 3b wird unterhalb der Elementtrennbereiche 2 gebildet und die P-Wanne 3c wird unterhalb des Kanalbereiches gebildet (erste Dotierungskonzentration). Da die N-Wanne 11a schon in und unterhalb den Source-/Drainbereichen 4 des Ausgabe-NMOS-Tran­ sistors gebildet ist, werden P-Typ Wannen 17 niedriger Kon­ zentration in und unterhalb der Bereiche 4 durch Implantieren der P-Typ Dotierungen mit einer Konzentration, die niedriger ist als die der P-Wannen 3a, 3b und 3c erzeugt (zweite Dotie­ rungskonzentration). Danach wird die Maske 14a entfernt.

Dann wird, wie in Fig. 10(d) gezeigt ist, eine Maske 19 auf Be­ reichen gebildet, die andere sind als der Speicherzellentransi­ storbildungsbereich, und eine Ionenimplantation wird derart durchgeführt, daß die Schwellwerteinstellschicht 16 auf der Oberfläche des aktiven Bereiches des Speicherzellen-NMOS-Tran­ sistors gebildet wird, um die Dotierungskonzentration des Kanalbereiches fein einzustellen. Danach wird die Maske 19 ent­ fernt.

Durch Folgen des obigen Herstellungsprozesses kann die in Fig. 10(a) gezeigte Halbleitereinrichtung des CMOS-Aufbaus erhalten werden. Zur Vereinfachung ist die Schwellwerteinstellschicht 16 in Fig. 10(a) nicht gezeigt.

In dem so gebildeten Ausgabe-NMOS-Transistor sind die Source-/Drain­ bereiche 4 in Kontakt mit der Wanne 17, die im Vergleich mit dem P-Typ Halbleitersubstrat 1 oder einer normalen P-Typ Wanne eine reduzierte Konzentration aufweist. Daher ist es mög­ lich, die Übergangskapazität dieses Abschnittes zu reduzieren.

Bezüglich der Konzentration jeder Wanne weist die P-Typ Wanne niedriger Konzentration des Ausgabe-NMOS-Transistors Q5 die mi­ nimale Konzentration auf und weist die N-Wanne 11 des PMOS-Transistors T eine mittlere Konzentration auf und weisen die P-Wannen 3b und 3c des NMOS-Transistors Q5 die maximale Konzen­ tration auf. Die P-Wanne 3a des Speicherzellentransistors weist auch eine Konzentration auf, die fast gleich zu der Konzentra­ tion der P-Wannen 3b und 3c des NMOS-Transistors ist.

Die Spitzendotierungskonzentration der P-Wanne 17 niedriger Konzentration des Ausgabe-NMOS-Transistors Q5 ist so einge­ stellt, daß sie ungefähr 1,0×10¹⁷/cm³ bis 3,0×10¹⁷/cm³ beträgt (zweite Dotierungskonzentration). Der minimale Wert der Spit­ zendotierungskonzentration ist so eingestellt, daß er nicht kleiner als 1,0×10¹⁷/cm³ ist. Wenn die Dotierungskonzentration kleiner als 1,0×10¹⁷/cm³ ist, steigt der Widerstand einer P-Wanne 17 an und die aufgrund des Effektes heißer Ladungsträger erzeugten Löcher werden nicht ausreichend abgesaugt, was in ei­ nem instabilen Erdungspotential resultiert. Daher ist es bevor­ zugt, die Dotierungskonzentration einer Wanne 17 auf einen Wert einzustellen, der größer als 1,0×10¹⁷/cm³ ist.

In dem Ausgabe-NMOS-Transistor, wie oben beschrieben, sind die P-Wannen 3b und 3c unterhalb des Kanalbereiches 5 und unterhalb der Elementtrennbereiche 2 gebildet. Dadurch wird die Element­ trenneigenschaft erhöht und ein Wannenpotential wird stabili­ siert. Weiterhin wird, da die P-Wannen 3b und 3c gebildet sind, eine Halbleitereinrichtung mit besserer Betriebseigenschaft er­ halten, ohne zusätzliche Herstellungsschritte zu dem der Anmel­ derin bekannten CMOS-Herstellungsverfahren hinzuzufügen.

Auch im Fall der fünften Ausführungsform wird ein Ausgabe-NMOS-Tran­ sistor auf dem P-Typ Halbleitersubstrat 1 ähnlich wie in den anderen Ausführungsformen gebildet. Es ist jedoch überflüs­ sig zu erwähnen, daß ein Ausgabe-PMOS-Transistor auf einem N-Typ Halbleitersubstrat gebildet werden kann und daß die glei­ chen Vorteile erzielt werden können.

Die vorteiligen Effekte der vorliegenden Erfindung werden im folgenden zusammengefaßt.

Entsprechend einem Aspekt enthält eine Halbleitereinrichtung einen ersten MOS-Transistor mit einer normalen Wannenstruktur und einen zweiten MOS-Transistor, der durch die Wannenstruktur charakterisiert ist. Die Dotierungskonzentration (zweite Dotie­ rungskonzentration) des Bereiches unterhalb dem Source-/Drain­ bereich des zweiten MOS-Transistors ist so eingestellt, daß sie gleich zu der Dotierungskonzentration des Halbleitersubstrates ist. Die Dotierungskonzentration (erste Dotierungskonzentrati­ on) eines Kanalbereiches und eines Bereiches unter dem Kanalbe­ reich und weiter die Dotierungskonzentration des Bereiches un­ ter den Elementtrennbereichen sind so eingestellt, daß sie gleich zu der Dotierungskonzentration der Wanne des ersten MOS-Transistors sind. Daher kontaktieren die Source-/Drainbereiche des zweiten MOS-Transistors ein Halbleitersubstrat, das eine Konzentration aufweist, die kleiner ist als die einer normalen Wanne. Dadurch kann die Übergangskapazitanz in der Source-/Drain­ bereichsgrenze reduziert werden. Weiterhin wird die Ele­ menttrenneigenschaft verbessert und das Wannenpotential des Bereiches unter dem Kanalbereich kann stabilisiert werden.

Gemäß einem anderen Aspekt enthält eine Halbleitereinrichtung einen ersten MOS-Transistor mit einer normalen Wannenstruktur und einen zweiten MOS-Transistor, der durch die Wannenstruktur charakterisiert ist. Die Dotierungskonzentration des Bereiches unterhalb des Source-/Drainbereiches des zweiten MOS-Transi­ stors ist so eingestellt, daß sie geringer ist als die Konzen­ tration der Wanne. Dadurch kann die Source-/Drainkapazität des zweiten MOS-Transistors reduziert werden.

Gemäß einem anderen Aspekt enthält eine Halbleitereinrichtung einen ersten MOS-Transistor mit einer normalen Wannenstruktur und einen zweiten MOS-Transistor, der durch die Wannenstruktur charakterisiert ist. Ein Dotierungsbereich, der als eine Wanne des zweiten MOS-Transistors dient, ist unterhalb des Ele­ menttrennbereiches, der den aktiven Bereich umgibt, gebildet und ist nicht unterhalb dem Source-/Drainbereich gebildet. Da­ durch kann die Übergangskapazität bzw. -kapazitanz des Grenzab­ schnittes der Source-/Drainbereiche reduziert werden. Weiterhin wird die Elementtrenneigenschaft aufgrund der unter dem Ele­ menttrennbereich gebildeten Wanne verbessert. Weiterhin können die Abmessungen des Elementtrennbereiches verglichen mit dem Fall, bei dem die Wanne nicht unterhalb des Trennbereiches ge­ bildet ist, verringert werden.

Gemäß einem anderen Aspekt enthält eine Halbleitereinrichtung einen ersten MOS-Transistor mit einer normalen Wannenstruktur und einen zweiten MOS-Transistor, der durch die Wannenstruktur charakterisiert ist. Ein Dotierungsbereich, der als Wanne des zweiten MOS-Transistors dient, ist in und unter dem Kanalbe­ reich gebildet und ist nicht unterhalb dem Source-/Drainbereich gebildet. Dadurch kann die Übergangskapazität des Grenzab­ schnittes der Source-/Drainbereiche reduziert werden. Weiterhin wird aufgrund der unterhalb des Elementtrennbereiches gebilde­ ten Wanne die Elementtrenneigenschaft verbessert. Weiterhin wird das Potential des Bereiches unterhalb des Kanalbereiches stabilisiert, da eine Wanne mit einer Dotierungskonzentration, die gleich oder größer als ein vorbestimmter Wert ist, in und unterhalb des Kanalbereiches gebildet ist.

Gemäß einem anderen Aspekt enthält eine Halbleitereinrichtung einen ersten MOS-Transistor mit einer normalen Wannenstruktur und einen zweiten MOS-Transistor, der durch die Wannenstruktur charakterisiert ist. Der zweite MOS-Transistor weist eine Struktur auf, durch die eine Source-/Drainkapazität verglichen mit der eines normalen MOS-Transistors, der eine normale Wand­ struktur aufweist, reduziert ist. Für den Ausgabeabschnitt ei­ nes Eingangs-/Ausgangspuffers der Halbleitereinrichtung wird der MOS-Transistor benutzt. Dadurch wird die Ausgangskapazität der Halbleitereinrichtung reduziert und die Produktspezifikati­ on kann erfüllt werden.

Gemäß einem anderen Aspekt enthält eine Halbleitereinrichtung einen ersten MOS-Transistor mit einer normalen Wannenstruktur und einen zweiten MOS-Transistor, der durch die Wannenstruktur charakterisiert ist. Die Halbleitereinrichtung ist in einem Ni­ veau einer 0,4-µm-Regel gebildet und in dem zweiten MOS-Transi­ stor ist der Abstand zwischen einer Gateelektrode und Kontakten zu dem Source-/Drainbereich des Transistors so eingestellt, daß er nicht geringer als 0,5 µm und nicht größer als 0,3 µm ist.

Dadurch wird die Stoßwiderstandsspannung der MOS-Transistoren in dem zulässigen Bereich eingestellt und die Source-/Drain­ übergangskapazität wird auf einen zulässigen Wert einge­ stellt. Somit können die Produktspezifikationsbedingungen durch Einstellen des Abstandes zwischen dem Gateelektrodenkontakt und den Kontakten auf den obigen Wert erfüllt werden.

Gemäß einem anderen Aspekt wird bei einem Herstellungsverfahren einer Halbleitereinrichtung eine Wanne für einen MOS-Transistor mit einer normalen Wannenstruktur gebildet. Gleichzeitig werden Wannen für einen zweiten MOS-Transistor in Bereichen, die ande­ re sind als der Source-/Drainbereich eines zweiten MOS-Transi­ stors, gebildet. Dadurch wird die Dotierungskonzentration (zweite Dotierungskonzentration) des Bereiches unterhalb dem Source-/Drainbereich des zweiten MOS-Transistors derart einge­ stellt, daß sie geringer ist als die Dotierungskonzentration (erste Dotierungskonzentration) des Kanalbereiches und des Be­ reiches unterhalb dem Kanalbereich und weiter des Bereiches un­ ter dem Elementtrennbereich. Dadurch kann eine Übergangskapazi­ tät reduziert werden. Die charakteristische Wannenstruktur ei­ nes zweiten MOS-Transistors kann gleichzeitig mit dem Bilden der Wanne eines ersten MOS-Transistors gebildet werden. Daher ist es möglich, eine Halbleitereinrichtung mit guten Betriebs­ eigenschaften zu bilden, ohne die Anzahl der Herstellungs­ schritte zu erhöhen.

Gemäß einem anderen Aspekt wird in einem Herstellungsverfahren einer Halbleitereinrichtung eine Wanne für einen ersten MOS-Transistor mit einer normalen Wannenstruktur gebildet. Gleich­ zeitig wird eine Wanne unterhalb des Elementtrennbereiches, der um den zweiten MOS-Transistor herum angeordnet ist, gebildet oder es wird eine Wanne in einem Kanalbereich und einen Bereich unterhalb des Kanalbereiches gebildet. Dadurch wird die Dotie­ rungskonzentration (zweite Dotierungskonzentration) des Berei­ ches unterhalb des Source-/Drainbereiches des zweiten MOS-Transistors derart eingestellt, daß sie geringer ist als die Dotierungskonzentration (erste Dotierungskonzentration) des Ka­ nalbereiches und des Bereiches unterhalb des Kanalbereiches und weiter des Bereiches unterhalb des Elementtrennbereiches. Da­ durch kann die Übergangskapazität des Source-/Drainbereiches reduziert werden. Die charakteristische Struktur des zweiten MOS-Transistors kann gleichzeitig mit der Bildung der Wanne des ersten MOS-Transistors gebildet werden. Daher ist es möglich, eine Halbleitereinrichtung mit guten Betriebseigenschaften zu bilden, ohne die Anzahl der Herstellungsschritte zu erhöhen.

Claims (14)

1. Halbleitervorrichtung mit zumindest einem ersten und einem zweiten MOS-Transistor (Q1, Q2) des gleichen Leitungstypes, die auf einem Halbleitersubstrat (1) gebildet sind, wobei
der erste MOS-Transistor (Q1) in einer Wanne (3a) mit einer er­ sten Dotierungskonzentration gebildet ist,
der zweite MOS-Transistor (Q2) einen Kanalbereich (5), einen Sourcebereich (3b) und einen Drainbereich (3b) enthält,
der Kanalbereich (5) des zweiten MOS-Transistors (Q2), ein Be­ reich unter dem Kanalbereich (5) und einen Bereich unter einem Elementtrennbereich (2), der um den zweiten MOS-Transistor (Q2) herum angeordnet ist, jeweils in einem Bereich einer ersten Do­ tierungskonzentration gebildet sind,
der Sourcebereich und der Drainbereich (3b) des zweiten MOS-Transistors (Q2) in Kontakt mit einem Bereich einer zweiten Dotierungskonzentration gebildet sind und
die erste Dotierungskonzentration größer ist als die zweite Dotierungskonzentration.

2. Halbleitereinrichtung nach Anspruch 1, wobei der Bereich der ersten Dotierungskonzentration durch Wannen ge­ bildet ist und der Bereich der zweiten Dotierungskonzentration durch das Halbleitersubstrat (1) gebildet ist.

3. Halbleitereinrichtung nach Anspruch 1 oder 2, wobei der Bereich der ersten Dotierungskonzentration durch Wannen ge­ bildet ist und der Bereich der zweiten Dotierungskonzentration durch eine andere Wanne (17) gebildet ist.

4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, wobei der Abstand zwischen einer Gateelektrode (7) des zweiten MOS-Transistors (Q2) und eines Kontaktes (10) zu einem Sourcebe­ reich oder einem Drainbereich (3b) 0,5 bis 3,0 µm beträgt.

5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, wobei der zweite MOS-Transistor (Q2) für einen Ausgabeabschnitt eines Eingangs-/Ausgangspuffers der Halbleitereinrichtung verwendet wird.

6. Halbleitervorrichtung mit zumindest einem ersten und einem zweiten MOS-Transistor (Q1, Q2) des gleichen Leitungstypes, die auf einem Halbleitersubstrat (1) gebildet sind, wobei
der erste MOS-Transistor (Q1) in einer Wanne (3a) mit einer er­ sten Dotierungskonzentration gebildet ist,
der zweite MOS-Transistor (Q2) einen Kanalbereich (5), einen Sourcebereich (3b) und einen Drainbereich (3b) enthält,
einer von dem Kanalbereich (5) plus einem Bereich unter dem Ka­ nalbereich (5) des zweiten MOS-Transistors (Q2) oder einem Be­ reich unterhalb eines Elementtrennbereiches (2), der um den zweiten MOS-Transistor (Q2) herum angeordnet ist, durch einen Bereich einer ersten Dotierungskonzentration gebildet ist,
der Sourcebereich und der Drainbereich (3b) des zweiten MOS-Transistors (Q2) und der andere von dem Kanalbereich (5) plus dem Bereich unter dem Kanalbereich (5) des zweiten MOS-Transi­ stors (Q2) oder dem Bereich unter einem Elementtrennbereich (2) in Kontakt mit einem Bereich einer zweiten Dotierungskonzentra­ tion gebildet ist und
die erste Dotierungskonzentration größer ist als die zweite Dotierungskonzentration.

7. Halbleitereinrichtung nach Anspruch 6, wobei der Bereich der ersten Dotierungskonzentration durch eine Wanne (3c) gebildet ist und der Bereich der zweiten Dotierungskonzen­ tration durch das Halbleitersubstrat (1) gebildet ist.

8. Halbleitereinrichtung nach Anspruch 6 oder 7, wobei der Kanalbereich (5) und der Bereich unter dem Kanalbereich (5) des zweiten MOS-Transistors (Q2) durch einen Bereich der ersten Dotierungskonzentration gebildet ist und der Sourcebereich und der Drainbereich (3b) des zweiten MOS-Transistors (Q2) und der Bereich unterhalb des Elementtrennbe­ reiches (2) in Kontakt mit einem Bereich der zweiten Dotie­ rungskonzentration gebildet sind.

9. Halbleitereinrichtung nach einem der Ansprüche 6 bis 8, wobei die Breite des Elementtrennbereiches (2) nicht kleiner als 5,0 µm eingestellt ist.

10. Halbleitereinrichtung nach einem der Ansprüche 6 bis 9, wobei der Bereich unterhalb eines Elementtrennbereiches (2), der um den zweiten MOS-Transistor (Q2) herum angeordnet ist, durch ei­ nen Bereich der ersten Dotierungskonzentration gebildet ist und der Sourcebereich und der Drainbereich (3b) des zweiten MOS-Transistors (Q2) und der Kanalbereich (5) und der Bereich un­ terhalb des Kanalbereiches (5) des zweiten MOS-Transistors (Q2) in Kontakt mit einem Bereich der zweiten Dotierungskonzentration gebildet sind.

11. Halbleitereinrichtung nach einem der Ansprüche 6 bis 10, wobei der Abstand zwischen einer Gateelektrode des zweiten MOS-Transistors und eines Kontaktes zu einem Sourcebereich oder einem Drainbereich 0,5 bis 3,0 µm beträgt.

12. Halbleitereinrichtung nach einem der Ansprüche 6 bis 11, wobei der zweite MOS-Transistor (Q2) für einen Ausgabeabschnitt eines Eingangs-/Ausgangspuffers der Halbleitereinrichtung verwendet wird.

13. Herstellungsverfahren einer Halbleitereinrichtung, die zu­ mindest einen ersten und einen zweiten MOS-Transistor (Q1, Q2) enthält, mit den Schritten:
Bilden einer Wanne (3a) einer ersten Dotierungskonzentration in einem Bereich für den ersten MOS-Transistor (Q1),
gleichzeitiges Bilden von anderen Wannen (3b, 3c) der ersten Dotierungskonzentration unterhalb eines Kanalbereiches (5) des zweiten MOS-Transistors (Q2) und unterhalb eines Elementtrenn­ bereiches (2), der den zweiten MOS-Transistor (Q2) umgibt,
Bilden von Bereichen (1) einer zweiten Dotierungskonzentration für einen Sourcebereich und einen Drainbereich, wobei
die zweite Dotierungskonzentration niedriger ist als die erste Dotierungskonzentration.

14. Herstellungsverfahren einer Halbleitereinrichtung, die zu­ mindest einen ersten und einen zweiten MOS-Transistor enthält, mit den Schritten:
Bilden einer Wanne (3a) einer ersten Dotierungskonzentration in einem Bereich für den ersten MOS-Transistor (Q1),
gleichzeitiges Bilden einer anderen Wanne (3b, 3c) der ersten Dotierungskonzentration unter einem Kanalbereich (5) des zwei­ ten MOS-Transistors (Q2) oder einem Elementtrennbereich (2), der den zweiten MOS-Transistor (Q2) umgibt,
Bilden eines Bereiches einer zweiten Dotierungskonzentration für den Source- und Drainbereich und unter dem anderen von dem Kanalbereich des zweiten MOS-Transistors (Q2) oder einem Ele­ menttrennbereich, der den zweiten MOS-Transistor umgibt,
wobei die zweite Dotierungskonzentration niedriger ist als die erste Dotierungskonzentration ist.