DE102006042115B4

DE102006042115B4 - Schaltungsanordnung und Verfahren zum Betrieb einer Schaltungsanordnung

Info

Publication number: DE102006042115B4
Application number: DE102006042115.9A
Authority: DE
Inventors: Johannes Fellner; Peter Bösmüller
Original assignee: Ams AG
Current assignee: Ams Osram AG
Priority date: 2006-09-07
Filing date: 2006-09-07
Publication date: 2018-02-08
Anticipated expiration: 2026-09-08
Also published as: DE102006042115A1; WO2008028853A1

Abstract

Schaltungsanordnung, umfassend – eine Steuerschaltung (400), – eine Speicherkette (500), umfassend eine erste Mehrzahl n von Speicherschaltungen (501, 511, 521, 531), bei der zumindest eine der Speicherschaltungen (501, 511, 521, 531) – eine nicht-flüchtige Speicherzelle (502, 512, 522, 532), – einen ersten Verstärker (11), – einen Eingang (503, 504, 507, 513, 514, 517, 523, 524, 527, 533, 534, 537), welcher einen Dateneingang (503, 513, 523, 533) umfasst, und – einen ersten Ausgang (505, 515, 525, 535) zur Abgabe eines Ausgangssignals (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) umfasst und der Dateneingang (503) der ersten Speicherschaltung (501) mit einem Ausgang (413) der Steuerschaltung (400) gekoppelt ist, wobei zumindest zwei Speicherschaltungen (501, 511, 521, 531) in Serie geschaltet sind und jeweils der Dateneingang (513, 523, 533) einer weiteren Speicherschaltung (511, 521, 531) mit einem zweiten Ausgang (506, 516, 526) der jeweils vorgeschalteten Speicherschaltung (501, 511, 521) gekoppelt ist und wobei die nicht-flüchtige Speicherzelle (502, 512, 522, 532) zwischen einen Versorgungsanschluss (12) des ersten Verstärkers (11) und einen Verbindungsknoten (2) geschaltet ist, der mit einem Versorgungsspannungsanschluss (9) gekoppelt ist, – einen Datenbus (597), der mit den ersten Ausgängen (505, 515, 525, 535) der Speicherschaltungen (501, 511, 521, 531) zur Abgabe der Ausgangssignale (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) an den Datenbus (597) gekoppelt ist und der als Parallelbus mit der ersten Mehrzahl n von Leitungen realisiert ist, – einen bidirektionalen Anschluss (300), einen Schalter (600) und eine Verbindung (601), wobei die letzte Speicherschaltung (531) einen seriellen Datenausgang (598) umfasst, an dem ein serielles Datensignal (REGOUT) bereitgestellt wird, wobei an dem seriellen Datenausgang (598) die Ausgangssignale (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) seriell abgreifbar sind, wobei eine Betriebsart das parallele Auslesen der nicht flüchtigen Speicherzellen (502, 512, 522, 532) der Speicherschaltungen (501, 511, 521, 531) und eine weitere Betriebsart das serielle Auslesen der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) in Form des ...

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung mit einer Steuerschaltung und einer Speicherkette, eine Verwendung der Schaltungsanordnung und ein Verfahren zum Betrieb einer Schaltungsanordnung.
Ein Speicher kann nicht-flüchtige Speicherzellen aufweisen und Daten wie Seriennummern oder Trimmeinstellungen von analogen Schaltungen in einem Halbleiterkörper speichern.
Das Dokument US 5,384,746 A zeigt einen Schaltkreis und ein Verfahren zum Speichern und wiedergewinnen von Daten. Der Schaltkreis verwendet zum Speichern eine Sicherung, englisch fuse.
Dokument US 2006/0048027 A1 beschreibt ein Halbleiterbauelement mit mehreren Flip-Flop-Schaltkreisen, die in Serie geschaltet sind. Die Flip-Flop-Schaltkreise weisen jeweils ein nicht-flüchtiges Element, einen Eingangsdatenanschluss und einen Ausgangsdatenanschluss auf.
Dokument US 6,373,771 B1 erläutert einen integrierten Speicher mit einer Sicherung und ein Schieberegister. Eine Schaltung umfasst eine Bank von Speichern und einen Datenbus. Ein Speicher umfasst ein Element mit zwei Zuständen, das als Sicherung realisiert ist, einen Eingang und einen Ausgang. Der Datenbus ist als Parallelbus realisiert und ist an die Ausgänge der Speicher angeschlossen.
Dokument WO 02/33707 A2 beschreibt ein flächeneffizientes Verfahren zum Programmieren elektrischer Sicherungen. Eine Schaltung umfasst ein Schieberegister mit Speichern. Eine Taktleitung ermöglicht jedem Speicher des Schieberegisters, Daten zwischen den Speichern zu übertragen. Daten werden dem Schieberegister an einem ersten Speicher durch eine Datenleitung zugeführt. Die Speicher des Schieberegisters sind jeweils mit einer Sicherung verbunden. Der Zustand einer Sicherung wird über einen Auslesetransistor dem Speicher zugeleitet.
Dokument US 2006/0039210 A1 befasst sich mit dem Reparieren einer Speicheradresse, ohne eine Sicherung zu verwenden. Dabei wird eine Vielzahl von Sicherungselementen über eine Vielzahl von Sicherungsspeichern parallel an ein weiteres Schaltungsteil angeschlossen.
Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung sowie ein Verfahren zum Betrieb einer Schaltungsanordnung bereitzustellen, die mehr als ein Bit speichern können und flexibel einsetzbar sind.
Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 sowie dem Verfahren gemäß Patentanspruch 11 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der abhängigen Ansprüche.
In verschiedenen Ausführungsformen umfasst eine Schaltungsanordnung eine Steuerschaltung und eine Speicherkette, die mit der Steuerschaltung gekoppelt ist. Die Speicherkette umfasst eine erste Mehrzahl n von Speicherschaltungen. Zumindest eine Speicherschaltung aus der ersten Mehrzahl n von Speicherschaltungen umfasst eine nicht-flüchtige Speicherzelle, einen Eingang, welcher einen Dateneingang umfasst, sowie einen ersten Ausgang. Die Steuerschaltung ist mit dem Dateneingang der ersten Speicherschaltung verbunden. Zumindest zwei Speicherschaltungen sind in Serie geschaltet. Jeweils der Dateneingang einer weiteren Speicherschaltung ist mit einem zweiten Ausgang der jeweils vorgeschalteten Speicherschaltung gekoppelt.
Die Schaltungsanordnung umfasst einen Datenbus, der mit den ersten Ausgängen der Speicherschaltungen zur Abgabe der Ausgangssignale an den Datenbus gekoppelt ist und der als Parallelbus mit der ersten Mehrzahl n von Leitungen realisiert ist.
Die letzte Speicherschaltung umfasst einen seriellen Datenausgang, an dem ein serielles Datensignal bereitgestellt wird, wobei an dem seriellen Datenausgang die Ausgangssignale seriell abgreifbar sind. Eine Betriebsart ist das parallele Auslesen der nicht-flüchtigen Speicherzellen der Speicherschaltungen und eine weitere Betriebsart ist das serielle Auslesen der nicht-flüchtigen Speicherzellen in Form des seriellen Datensignals an dem seriellen Datenausgang.
Die Steuerschaltung stellt Informationen ausgangsseitig bereit, die der Speicherkette zugeleitet werden. Die bereitgestellten Informationen werden den Speicherschaltungen zugeführt. Zumindest eine Speicherschaltung stellt an dem jeweiligen ersten Ausgang das Ausgangssignal bereit.
Es ist ein Vorteil der Schaltungsanordnung, dass mit der Mehrzahl n von Speicherschaltungen eine Mehrzahl n von nichtflüchtigen Speicherzellen betreibbar und damit eine größere Datenmenge als 1 Bit speicherbar ist. Die erste Mehrzahl n ist flexibel an die zu speichernde Datenmenge anpassbar. Es ist ein Vorteil der Schaltungsanordnung, dass die notwendigen Funktionen für die Speicherschaltungen in einer Steuerschaltung zusammengefasst sind.
In einer Ausführungsform können die bereitgestellten Informationen den Speicherschaltungen in serieller Form zugeleitet werden. Alternativ können diese in paralleler Form den Speicherschaltungen zugeführt werden. Bevorzugt können die Informationen teils in serieller Form und teils in paralleler Form den Speicherschaltungen zugeleitet werden.
Der Eingang zumindest einer Speicherschaltung aus der ersten Mehrzahl n von Speicherschaltungen umfasst den Dateneingang, einen Takteingang und einen Steuereingang. Die Steuerschaltung ist mit dem Dateneingang des Eingangs der ersten Speicherschaltung verbunden.
Der Dateneingang kann mehrere Leitungen aufweisen. Bevorzugt umfasst der Dateneingang eine Leitung.
Der Takteingang kann bevorzugt eine Leitung aufweisen. Der Takteingang wird mit einem Taktsignal beaufschlagt.
Der Steuereingang kann eine Leitung aufweisen. Bevorzugt umfasst der Steuereingang mehrere Leitungen. Ein Steuersignal wird dem Steuereingang zugeleitet. Bevorzugt umfasst das Steuersignal mehrere Signale.
Zumindest eine Speicherschaltung aus der ersten Mehrzahl n von Speicherschaltungen umfasst die nicht-flüchtige Speicherzelle, den Dateneingang, den Takteingang und den Steuereingang sowie den ersten Ausgang. Zumindest eine Speicherschaltung kann bedeuten, dass genau eine Speicherschaltung aus der ersten Mehrzahl n von Speicherschaltungen dies umfasst oder alternativ dass mehrere Speicherschaltungen aus der ersten Mehrzahl n von Speicherschaltungen jeweils dies umfassen. Bevorzugt bedeutet dies, dass jede Speicherschaltung aus der ersten Mehrzahl der Speicherschaltungen dies umfasst.
In einer Ausführungsform werden das Steuersignal beziehungsweise die mehreren Signale des Steuersignals von der Steuerschaltung parallel an die Mehrzahl n der Speicherschaltungen gegeben. Es ist ein Vorteil der seriellen Anordnung der Speicherschaltung, dass nur eine geringe Anzahl von Steuer- und Datenleitungen benötigt wird, die unabhängig von der ersten Mehrzahl n der Speicherschaltungen sind.
In einer Ausführungsform wird das Taktsignal dem Takteingang der ersten Speicherschaltung zugeführt. In einer Weiterbildung der Ausführungsform wird das Taktsignal mindestens einer weiteren Speicherschaltung zugeleitet. Bevorzugt wird das Taktsignal jeder Speicherschaltung zugeführt. Das Taktsignal kann von der Steuerschaltung bereitgestellt werden.
In einer Ausführungsform stellt die Steuerschaltung ein erstes Datensignal bereit, das dem Dateneingang der ersten Speicherschaltung zugeleitet wird. Die erste Speicherschaltung gibt ein zweites Datensignal an dem zweiten Ausgang der ersten Speicherschaltung ab. Dabei erzeugt die erste Speicherschaltung das zweite Datensignal in Abhängigkeit von dem Taktsignal und von dem ersten Datensignal und den parallel an allen Speicherschaltungen anliegenden Steuersignalen. Die zweite und eine weitere Speicherschaltung gibt jeweils an dem zweiten Ausgang ein drittes beziehungsweise weiteres Datensignal ab, das in Abhängigkeit von einem Datensignal, den Steuersignalen und dem Taktsignal bereitgestellt wird, das dem Dateneingang der zweiten beziehungsweise weiteren Speicherschaltung zugeführt wird. Mit Vorteil kann somit ein Datensignal von der ersten Speicherschaltung bis zur letzten Speicherschaltung durchgeschleift werden.
Das Taktsignal kann dazu eingesetzt werden, die Weitergabe des Datensignals von einer Speicherschaltung zur nächsten Speicherschaltung zu triggern.
In einer Weiterbildung weist eine der letzten Speicherschaltungen einen Signalausgang auf. An diesem wird ein Abarbeitungssignal bereitgestellt. Der Signalausgang ist mit der Steuerschaltung verbunden, der das Abarbeitungssignal zugeführt wird. Es ist ein Vorteil dieser Ausführungsform, dass die Steuerschaltung unabhängig von der Anzahl der von ihr anzusteuernden Speicherschaltungen realisiert werden kann. Die Schaltungsanordnung ist somit mit Vorteil sehr flexibel an die zu speichernde Datenmenge anpassbar.
In einer Ausführungsform umfasst die Steuerschaltung eine Ablaufsteuerung. Die Ablaufsteuerung kann einen Mikroprozessor aufweisen. Alternativ kann die Ablaufsteuerung als Logikschaltung realisiert sein. Bevorzugt ist die Ablaufsteuerung als Finite State Machine realisiert, so dass Aufwand und Flächenbedarf für die Steuerschaltung gering gehalten sind.
Ein Oszillator zur Abgabe eines internen Taktsignals kann über einen Multiplexer mit der Ablaufsteuerung gekoppelt sein. Das interne Taktsignal kann alternativ von einer externen Taktquelle bereitgestellt werden.
In einer Weiterbildung umfasst die Schaltungsanordnung einen bidirektionalen Anschluss. Der bidirektionale Anschluss kann mit der Ablaufsteuerung und/oder mit der letzten Speicherschaltung und/oder mit der ersten Speicherschaltung verbunden sein. Bevorzugt ist der bidirektionale Anschluss mit allen Speicherzellen verbunden.
In einer Ausführungsform ist der bidirektionale Anschluss über einen zweiten Schalter mit einem ersten Anschluss der nichtflüchtigen Speicherzelle der ersten Speicherschaltung verbunden. In Abhängigkeit von den Steuer- und Datensignalen kann die Verbindung wirksam geschaltet sein. Die Verbindung ist bevorzugt niederohmig ausgelegt. Ein zweiter Anschluss der nicht-flüchtigen Speicherzelle der ersten Speicherschaltung kann über einen Programmiertransistor mit einem Bezugspotenzialanschluss verbunden sein. Es ist ein Vorteil dieser Anordnung, dass zwischen dem bidirektionalen Anschluss und dem Bezugspotenzialanschluss im Wesentlichen nur die nicht-flüchtige Speicherzelle der ersten Speicherschaltung geschaltet ist, so dass mittels eines Messgerätes, das von extern an den bidirektionalen Anschluss angeschlossen werden kann, ein Widerstandswert der nicht-flüchtigen Speicherzelle bestimmt werden kann. Alternativ kann der Widerstandswert an dem bidirektionalen Anschluss auch durch eine Messschaltung auf einem Halbleiterkörper bestimmt werden, der die Schaltungsanordnung umfasst. Es ist ein weiterer Vorteil, dass über diesen niederohmigen Zugang zu der nicht-flüchtigen Speicherzelle der ersten Speicherschaltung die nicht-flüchtige Speicherzelle programmiert werden kann. Die Programmierung kann mittels eines Programmierstroms, welcher dem bidirektionalen Anschluss zugeleitet wird, erfolgen.
In einer Weiterbildung sind die ersten Anschlüsse der nichtflüchtigen Speicherzellen miteinander verbunden und über den zweiten Schalter mit dem bidirektionalen Anschluss verbunden.
Der jeweilige zweite Anschluss der nicht-flüchtigen Speicherzelle ist jeweils über einen eigenen Programmiertransistor mit dem Bezugspotenzialanschluss verbunden. Somit kann über den jeweiligen Programmiertransistor ausgewählt werden, welche der nicht-flüchtigen Speicherzellen direkt mit dem bidirektionalen Anschluss verbunden wird, so dass ein Widerstandswert dieser nicht-flüchtigen Speicherzelle ermittelt oder die jeweilige nicht-flüchtige Speicherzelle mittels eines Programmierstroms programmiert werden kann.
Die nicht-flüchtige Speicherzelle kann eine maskenprogrammierte Speicherzelle sein. Alternativ kann die nicht-flüchtige Speicherzelle eine reversibel programmierbare Speicherzelle umfassen. In einer weiteren alternativen Ausführungsform kann die nicht-flüchtige Speicherzelle als irreversibel programmierbare Speicherzelle realisiert sein.
Die nicht-flüchtige Speicherzelle kann als Widerstand realisiert sein, wobei ein Programmierstrom den Widerstandswert der nicht-flüchtigen Speicherzelle irreversibel vergrößert. Alternativ kann die nicht-flüchtige Speicherzelle eine Sicherung, englisch Fuse, sein, die mittels eines Laserstrahles programmiert wird. Bevorzugt ist die nicht-flüchtige Speicherzelle als Sicherung realisiert, die einen mittels eines Programmierstroms aufschmelzbaren Widerstand umfasst. Die nicht-flüchtige Speicherzelle kann einen Metall-Widerstand, einen Polysilizium-Widerstand oder einen kombinierten Polysilizium/Silizid-Widerstand aufweisen.
In einer alternativen Ausführungsform kann die nicht-flüchtige Speicherzelle als Antifuse-Element realisiert sein, wobei der Widerstandswert irreversibel mittels eines Programmierstroms verkleinerbar ist. In einer Ausführungsform kann das Antifuse-Element als Diode, insbesondere als Zenerdiode, realisiert sein.
Die Schaltungsanordnung kann auf einem Halbleiterkörper ausgebildet sein. Sie kann in einer Bipolar-Integrationstechnik realisiert sein. Bevorzugt kann sie mittels Complementary Metal-Oxide-Semiconductor Integrationstechnik, abgekürzt CMOS-Integrationstechnik, hergestellt sein und als Feldeffekttransistoren realisierte Schalter und Transistoren aufweisen.
Die Schaltungsanordnung kann zu einer dauerhaften Speicherung von Daten verwendet werden. Die Daten können eine Seriennummer oder eine Identifikationsnummer für den Halbleiterkörper umfassen. Alternativ kann die Schaltungsanordnung zur Speicherung einer Trimmeinstellung einer analogen Schaltung, insbesondere eines Analog/Digital- oder eines Digital/Analog-Wandlers, vorgesehen sein. Sie kann zum Reparieren eines Random Access Memory, abgekürzt RAM, mittels Zugreifen auf redundante Zellen oder Spalten anstelle defekter Zeilen oder Spalten dienen.
In verschiedenen Ausführungsformen sieht ein Verfahren zum Betrieb einer Schaltungsanordnung folgende Schritte vor: Ein erstes Datensignal wird an eine erste Speicherschaltung aus einer ersten Mehrzahl n von seriell geschalteten Speicherschaltungen zugeleitet. Die erste Speicherschaltung umfasst eine nicht-flüchtige Speicherzelle. Ein Steuersignal wird parallel der ersten Mehrzahl n der Speicherzellen zur Verfügung gestellt. Ein zweites Datensignal wird von der ersten Speicherschaltung an einem zweiten Ausgang bereitgestellt. Das zweite Datensignal wird in Abhängigkeit von dem Steuersignal und von dem ersten Datensignal erzeugt. Das zweite Datensignal wird der zweiten Speicherschaltung zugeleitet. Entsprechend stellt die zweite Speicherschaltung ein weiteres Datensignal an einem zweiten Ausgang der zweiten Speicherschaltung bereit, welches einer nachgeschalteten Speicherschaltung zugeleitet wird. Das weitere Datensignal wird in Abhängigkeit von dem zugeführten Steuersignal und dem vorangegangenen Datensignal erzeugt. Mit Vorteil werden somit die Datensignale von einer Speicherschaltung zur nächsten Speicherschaltung durchgeschleift.
Daten der Speicherschaltungen werden mittels Bereitstellen der ersten Mehrzahl n von an einem jeweiligen ersten Ausgang der Speicherschaltungen bereitgestellten Ausgangssignalen an einem internen Bus parallel ausgelesen. Der interne Bus ist als Parallelbus mit der ersten Mehrzahl n von Leitungen realisiert.
Daten der Speicherschaltungen werden mittels seriellem Bereitstellen der ersten Mehrzahl n von Ausgangssignalen an einem seriellen Datenausgang seriell ausgelesen. Die letzte Speicherschaltung umfasst den seriellen Datenausgang. Eine Betriebsart ist das parallele Auslesen der nicht-flüchtigen Speicherzellen der Speicherschaltungen und eine weitere Betriebsart ist das serielle Auslesen der nicht-flüchtigen Speicherzellen in Form eines seriellen Datensignals an dem seriellen Datenausgang.
In einer Ausführungsform wird ein Taktsignal der ersten Speicherschaltung zugeführt. Vorzugsweise wird das Taktsignal parallel allen Speicherschaltungen zugeführt. Das zweite Datensignal wird in Abhängigkeit von dem Steuersignal, dem ersten Datensignal und dem Taktsignal erzeugt.
In einer Ausführungsform werden das Steuersignal und das erste Datensignal von einer Steuerschaltung bereitgestellt. Das Steuersignal kann mehrere Signale umfassen. Das Taktsignal kann der Schaltungsanordnung von extern zugeleitet werden. Alternativ kann das Taktsignal als ein internes Taktsignal von der Steuerschaltung bereitgestellt werden.
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.
1 zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einer Steuerschaltung und einer Speicherkette,
2 zeigt eine beispielhafte Weiterbildung der Schaltungsanordnung und
3 zeigt eine beispielhafte Ausführungsform einer Speicherschaltung mit einer nicht-flüchtigen Speicherzelle.
1 zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einer Steuerschaltung 400 und einer Speicherkette 500. Die Steuerschaltung 400 weist eine Ablaufsteuerung 440 auf. Die Ablaufsteuerung 440 ist als Finite State Maschine FSM realisiert. Die Speicherkette 500 umfasst eine erste Mehrzahl n von in Serie geschalteten Speicherschaltungen 501, 511, 521, 531. In der beispielhaften Ausführungsform gemäß 1 ist die erste Mehrzahl n gleich 4. Die Ablaufsteuerung 440 ist über einen Ausgang 413 der Steuerschaltung 400 mit einem Dateneingang 503 eines Einganges der ersten Speicherschaltung 501 verbunden. Die Ablaufsteuerung ist über einen weiteren Ausgang 417 parallel mit den Steuereingängen 507, 517, 527, 537 der Eingänge der Speicherschaltungen 501, 511, 521, 531 verbunden. Die Verbindung des weiteren Ausgangs 417 zu den Steuereingängen 507, 517, 527, 537 umfasst mehrere Leitungen. Die Speicherschaltungen 501, 511, 521, 531 weisen jeweils eine nicht-flüchtige Speicherzelle 502, 512, 522, 532 auf. Der Eingang der ersten Speicherschaltung 501 umfasst darüber hinaus einen Takteingang 504 und einen Steuereingang 507. Die erste Speicherschaltung 501 weist einen ersten Ausgang 505 und einen zweiten Ausgang 506 auf, der mit einem Dateneingang 513 der zweiten Speicherschaltung 511 verbunden ist. Weiter umfasst der Eingang der zweiten Speicherschaltung 511 einen Takteingang 514 und einen Steuereingang 517. Die zweite Speicherschaltung 511 umfasst einen ersten Ausgang 515 und einen zweiten Ausgang 516, der mit einem Dateneingang 523 der nächstfolgenden Speicherschaltung 521 verbunden ist. Weiter umfasst der Eingang der dritten Speicherschaltung 521 einen Takteingang 524 und einen Steuereingang 527. Die dritte Speicherschaltung 521 umfasst einen ersten Ausgang 525 und einen zweiten Ausgang 526, der mit einem Dateneingang 533 der vierten Speicherschaltung 531, also der letzten Speicherschaltung verbunden ist. Weiter umfasst der Eingang der vierten Speicherschaltung 531 einen Takteingang 534 und einen Steuereingang 537. Die vierte Speicherschaltung 531 umfasst einen ersten Ausgang 535, einen Signalausgang 599, welcher mit der Ablaufsteuerung 440 der Steuerschaltung 400 gekoppelt ist, und einen seriellen Datenausgang 598.
Die Ablaufsteuerung 440 stellt an dem Ausgang 413 ein erstes Datensignal S1 bereit, welches dem Dateneingang 503 des Eingangs der ersten Speicherschaltung 501 zugeleitet wird. Die Ablaufsteuerung 440 stellt an einem Ausgang 417 ein Steuersignal F1 bereit, das parallel den Steuereingängen 507, 517, 527, 537 der Speicherschaltungen 501, 511, 521, 531 zugeleitet wird. Den Takteingängen 504, 514, 524, 534 der Speicherschaltungen 501, 511, 521, 531 wird ein Taktsignal SCLK zugeleitet. An dem ersten Ausgang 505 der ersten Speicherschaltung 501 ist ein erstes Ausgangssignal DATAOUT1 abgreifbar. Die erste Speicherschaltung 501 erzeugt in Abhängigkeit von dem Steuersignal 507, dem ersten Datensignal S1 sowie dem Taktsignal SCLK ein zweites Datensignal S2, das über den zweiten Ausgang 506 der ersten Speicherschaltung 501 dem Dateneingang 513 der zweiten Speicherschaltung 511 zugeführt wird. An dem ersten Ausgang 515 der zweiten Speicherschaltung 511 ist ein zweites Ausgangssignal DATAOUT2 abgreifbar. Die zweite Speicherschaltung 511 stellt ein drittes Datensignal S3 an dem zweiten Ausgang 516 der zweiten Speicherschaltung 511 bereit. Das dritte Datensignal S3 wird in Abhängigkeit von dem Steuersignal F1, dem zweiten Datensignal S2 sowie dem Taktsignal SCLK erzeugt. In analoger Weise stellen die dritte und die vierte Speicherschaltung 521, 531 an ihren jeweiligen ersten Ausgängen 525, 535 ein drittes beziehungsweise viertes Ausgangssignal DATAOUT3, DATAOUT4 bereit. Die vierte Speicherschaltung 531 stellt an dem Signalausgang 599 ein Abarbeitungssignal REGLAST bereit, das der Ablaufsteuerung 440 in der Steuerschaltung 400 zugeleitet wird. Mit dem Signal REGLAST wird signalisiert, dass ein Befehl oder eine Dateninformation der letzten Speicherschaltung 531 zugeleitet wurde. Durch das Zuführen des Abarbeitungssignals REGLAST von der letzten Speicherschaltung 531 an die Steuerschaltung 400 erhält die Steuerschaltung 400 die Information, ob Daten oder ein Befehl durch die Speicherkette 500 durchgeschleift sind. Die vierte Speicherschaltung 531 stellt darüber hinaus an dem seriellen Datenausgang 598 ein serielles Datensignal REGOUT bereit, das die Daten des ersten bis zum vierten Ausgangssignal DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4 umfasst. An dem seriellen Datenausgang 598 sind das erste bis zum vierten Ausgangssignal DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4 seriell abgreifbar.
Es ist ein Vorteil der Schaltungsanordnung gemäß 1, dass die Steuerschaltung 400 und die Speicherkette 500 unabhängig voneinander entworfen werden können. Die Steuerschaltung 400 ist dabei unabhängig von der Mehrzahl n von Speicherelementen in der Speicherkette 500.
In einer alternativen Ausführungsform weist die vorletzte Speicherschaltung, also gemäß 1 die dritte Speicherschaltung 521, den Signalausgang 599 zum Bereitstellen des Abarbeitungssignals REGLAST auf.
2 zeigt eine beispielhafte Ausführungsform der Schaltungsanordnung, die eine Weiterbildung der 1 ist. Die Schaltungsanordnung kann die Steuerschaltung 400 und die Speicherkette 500 gemäß 1 umfassen. Die Steuerschaltung 400 weist zusätzlich zu der Ablaufsteuerung 440 eine Erkennungsschaltung 410 und einen Oszillator 430 auf. Die Erkennungsschaltung 410 ist mit der Ablaufsteuerung 440 verbunden. Der Oszillator 430 ist mit einem Eingang eines Signalumschalters 420, in Folge MUX-Gatter genannt, verbunden. Ein Ausgang des MUX-Gatters 420 ist an die Ablaufsteuerung 440 und an die zweiten Signaleingänge 504, 514, 524, 534 der Speicherschaltungen 501, 511, 521, 531 angeschlossen. Die Schaltungsanordnung 700 weist einen ersten Eingang 701 auf, der mit der Erkennungsschaltung 410 verbunden ist. Darüber hinaus weist die Schaltungsanordnung einen zweiten Eingang 702 auf, der mit einem weiteren Eingang des MUX-Gatters 420 und mit einem Eingang der Erkennungsschaltung 410 verbunden ist. Der erste und der zweite Eingang 701, 702 weisen jeweils einen Puffer zur Signalanpassung auf. Dieser Puffer kann als schaltungsinterner Puffer oder als Peripherie Zelle ausgeführt sein.
Die Schaltungsanordnung 700 umfasst ferner einen bidirektionalen Anschluss 300, der an einem Ausgang 301 mit einem Eingang 403 der Ablaufsteuerung 440 und mit der Erkennungsschaltung 410 verbunden ist. Der serielle Datenausgang 598 der vierten Speicherschaltung 531 ist mit einem Eingang 302 des bidirektionalen Anschlusses 300 verbunden. Der bidirektionale Anschluss 300 weist einen Puffer 304, der dem Ausgang 301 vorgeschaltet ist, und einen weiteren Puffer 305 auf, der dem Eingang 302 nachgeschaltet ist. Ein Steuereingang 303 des bidirektionalen Anschlusses 300 ist mit einem Ausgang 411 der Ablaufsteuerung 440 verbunden. Eine Verbindung 601, die als gut leitender Pfad realisiert ist, koppelt den bidirektionalen Anschluss 300 über einen zweiten Schalter 600 mit den Analoganschlüssen 508 der Speicherschaltungen 501, 511, 521, 531. Die Verbindung 601 ist ohne Zwischenschaltung eines Puffers direkt von extern zugänglich. Ein Steuerausgang 402 der Ablaufsteuerung 440 ist mit einem Steuereingang des zweiten Schalters 600 verbunden. Ein nicht gezeigter Schaltungsteil der Schaltungsanordnung ist über einen internen Anschluss 401 mit der Ablaufsteuerung 440 verbunden. Die Ablaufsteuerung 440 ist über einen Ausgang 412 mit einem nicht gezeigten Schaltungsteil der Schaltungsanordnung verbunden. Die ersten Ausgänge 505, 515, 525, 535 der Speicherschaltungen 501, 511, 521, 531 sind über einen internen Datenbus 597 mit einem nicht gezeigten Schaltungsteil der Schaltungsanordnung verbunden. Der interne Datenbus 597 ist als Parallelbus mit der ersten Mehrzahl n von Leitungen realisiert.
Der Erkennungsschaltung 410 wird über den ersten Eingang 701 ein Betriebsartensignal MODE, über den zweiten Eingang 702 ein Signal CLK und über den dritten Eingang 703 ein Signal DATA zugeleitet. Die Erkennungsschaltung 410 erkennt aus diesen Signalen die einzustellende Betriebsart. Eine Betriebsart kann beispielsweise das parallele Auslesen der nicht-flüchtigen Speicherzellen 502, 512, 522, 532 der vier Speicherschaltungen 501, 511, 521, 531 bedeuten. Eine weitere Betriebsart kann beispielsweise das serielle Auslesen der nicht-flüchtigen Speicherzellen 502, 512, 522, 532 in Form des Signals REGOUT an dem seriellen Datenausgang 598 sein. Eine andere Betriebsart kann beispielsweise das Programmieren der nichtflüchtigen Speicherzellen 502, 512, 522, 532 über die Verbindung 601 und den zweiten Schalter 600 an den bidirektionalen Anschluss 300 bedeuten. Eine wieder andere Betriebsart kann beispielsweise das Anschließen einer der nicht-flüchtigen Speicherzellen 502, 512, 522, 532 ebenfalls über die Verbindung 601 und den zweiten Schalter 600 an den bidirektionalen Anschluss 300 zum Zwecke der Bestimmung des analogen Widerstandswertes der nicht flüchtigen Speicherelemente 502, 512, 522, 532 sein.
Ein Taktsignal CLK wird über den zweiten Eingang 702 einem Eingang des MUX-Gatters 420 zugeleitet. Der Oszillator 430 stellt ausgangsseitig ein internes Taktsignal ICLK bereit, das einem weiteren Eingang des MUX-Gatters 420 zugeleitet wird. Ein Taktsignal SCLK, das von dem MUX-Gatter 420 bereitgestellt wird, wird der Ablaufsteuerung 440 und den Takteingängen 504, 514, 524, 534 der Speicherschaltungen 501, 511, 521, 531 zugeleitet. Die Schaltung kann somit entweder mit dem externen Taktsignal CLK oder mit dem vom internen integrierten Oszillator 430 generierten Taktsignal ICLK betrieben werden.
Der Oszillator kann über den Multiplexer 420 geschaltet werden. Das interne Taktsignal SCLK kann vom Oszillator 430 oder extern über den Eingang 702 bereitgestellt werden.
Die Ablaufsteuerung 440 kann den bidirektionalen Anschluss 300 entsprechend der Betriebsart über ein Einstellsignal ES einstellen, das von der Ablaufsteuerung 440 an dem Ausgang 411 bereitgestellt wird. In der Betriebsart serielles Auslesen wird ein serielles Datensignal REGOUT an dem seriellen Datenausgang 598 der vierten Speicherschaltung 531 bereitgestellt und über den bidirektionalen Anschluss 300 als Signal DATA extern zur Verfügung gestellt. Daten, beispielsweise zur Programmierung der nicht-flüchtigen Speicherzellen 502, 512, 522, 532, werden als das Signal DATA über den bidirektionalen Anschluss 300 dem Eingang 403 der Ablaufsteuerung 440 zugeführt, die die Daten über den Ausgang 413 mittels des Datensignals S1 an den Dateneingang 503 der ersten Speicherzelle 501 weiterleiten kann. Über die Verbindung 601 kann der bidirektionale Anschluss 300 mit einem Analoganschluss 508 der Speicherschaltungen 501, 511, 521, 531 und in dieser mit der entsprechenden Speicherzelle 502, 512, 522, 532 verbunden werden. Mittels dieser Verbindung 601 kann somit ein Widerstandswert der nichtflüchtigen Speicherzellen 502, 512, 522, 532 in serieller Abfolge gemessen werden oder diese programmiert werden.
Die vier Ausgangssignale DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4 werden über den internen Bus 597 parallel einem weiteren Schaltungsteil der Schaltungsanordnung zugeleitet, der nicht gezeigt ist. Ein Signal POR wird über den internen Anschluss 401 der Ablaufsteuerung 440 zugeleitet. Das Signal POR ermöglicht, die Daten beim Einschalten der Schaltung aus den nicht-flüchtigen Speicherzellen 502, 512, 522, 532 auszulesen, und am internen Bus 597 zur Verfügung zu stellen. Die Ablaufsteuerung 440 stellt an dem Ausgang 412 ein Bereitschaftssignal BUSY zur Verfügung, das eine Information über den Bereitschaftszustand der Steuerschaltung 400 und der Speicherkette 500 umfasst.
3 zeigt eine beispielhafte Ausführungsform einer Speicherschaltung, wie sie in den Schaltungsanordnungen gemäß 1 und 2 einsetzbar ist. Exemplarisch ist in 3 für die Mehrzahl n von Speicherschaltungen die erste Speicherschaltung 501 gezeigt. Auch andere als in 3 gezeigte Ausführungsformen von Speicherschaltungen eignen sich für den Einsatz in eine Speicherkette, wie sie in 1 oder 2 gezeigt ist.
Die Speicherschaltung 501 weist einen differenziellen Strompfad mit einem ersten Zweig 35 und einem zweiten Zweig 55 auf, die zwischen einen Versorgungsspannungsanschluss 9 und einen Bezugspotenzialanschluss 8 geschaltet sind. Der erste und der zweite Zweig 35, 55 bilden zusammen einen differenziellen Strompfad eines Komparators 3. Der Komparator 3 weist einen ersten Verstärker 11 und einen zweiten Verstärker 21 auf. Der erste Verstärker 11 ist zwischen einen Versorgungsanschluss 12 des ersten Verstärkers 11 und den Bezugspotenzialanschluss 8 geschaltet und weist einen ersten Transistor 30 und einen zweiten Transistor 40 auf, die zueinander in Serie geschaltet sind. Die Transistoren 30, 40 sind eingangsseitig mit einem Eingang 14 des ersten Verstärkers 11 verbunden. Ein Knoten 31 zwischen dem ersten und dem zweiten Transistor 30, 40 des ersten Verstärkers 11 bildet einen Ausgang 15 des ersten Verstärkers 11. Entsprechend weist der zweite Verstärker 21 einen ersten Transistor 50 und einen zweiten Transistor 60 auf, die zwischen einen Versorgungsanschluss 22 des zweiten Verstärkers 21 und den Bezugspotenzialanschluss 8 geschaltet sind. Die beiden Transistoren 50, 60 des zweiten Verstärkers 21 sind eingangsseitig an einem Eingang 24 des zweiten Verstärkers 21 angeschlossen. Ein Knoten 51 zwischen dem ersten und dem zweiten Transistor 50, 60 des zweiten Verstärkers 21 dient als Ausgang 25 des zweiten Verstärkers 21. Der erste Verstärker 11 umfasst somit einen Inverter und der zweite Verstärker 21 umfasst ebenfalls einen Inverter. Die beiden Verstärker 11, 21 sind somit symmetrisch aufgebaut. Der Ausgang 15 des ersten Verstärkers 11 ist mit dem Eingang 24 des zweiten Verstärkers 21 und der Ausgang 25 des zweiten Verstärkers 21 ist mit dem Eingang 14 des ersten Verstärkers 11 verbunden. Der Ausgang 15 des ersten Verstärkers 11 ist über einen ersten Ladetransistor 70 und der Ausgang 25 des zweiten Verstärkers 21 ist über einen zweiten Ladetransistor 80 mit dem Bezugspotenzialanschluss 8 gekoppelt.
Der erste Zweig 35 umfasst die nicht-flüchtige Speicherzelle 502, die zwischen den Versorgungsanschluss 12 des ersten Verstärkers 11 und einen Verbindungsknoten 2 geschaltet ist. Der zweite Zweig 55 umfasst ein Referenzelement 20, das zwischen den Versorgungsanschluss 22 des zweiten Verstärkers 21 und den Verbindungsknoten 2 geschaltet ist. Der Verbindungsknoten 2 ist über einen Schalter 160 mit dem Versorgungsanschluss 9 gekoppelt. Ein Steuereingang des Schalters 160 ist an einen Steuerausgang einer Logikschaltung 509 der Speicherschaltung 501 angeschlossen. Der Verbindungsknoten 2 ist direkt mit dem Analoganschluss 508 verbunden. Der erste und der zweite Ladetransistor 70, 80 sind eingangsseitig miteinander und mit einem Ausgang der Logikschaltung 509 verbunden.
Die Speicherschaltung 501 in 3 weist einen Programmiertransistor 150 auf, der den Versorgungsanschluss 12 des ersten Verstärkers 11 mit dem Bezugspotenzialanschluss 8 verbindet. Der Programmiertransistor 150 ist an einem Steuereingang mit einem Ausgang der Logikschaltung 509 der Speicherschaltung 501 verbunden. Zusätzlich ist ein kapazitives Kompensationselement 151 an den Versorgungsanschluss 22 des zweiten Verstärkers 21 angeschlossen. Das Kompensationselement 151 ist als Transistor ausgebildet.
An den Ausgang 15 des ersten Verstärkers 11 ist ein erster Puffer 106 und an den Ausgang 25 des zweiten Verstärkers 21 ist ein zweiter Puffer 104 angeschlossen. Der erste Puffer 106 weist einen Inverter, umfassend zwei Transistoren 130, 140, auf, der zwischen den Versorgungsspannungsanschluss 9 und den Bezugspotenzialanschluss 8 geschaltet ist. Entsprechend weist der zweite Puffer 104 einen weiteren Inverter, umfassend zwei Transistoren 110, 120, auf, der zwischen den Bezugspotenzialanschluss 8 und den Versorgungsspannungsanschluss 9 geschaltet ist. Die Eingänge der beiden Transistoren 130, 140 des ersten Puffers 106 sind mit dem Ausgang 15 des ersten Verstärkers 11 sowie die Eingänge der beiden Transistoren 110, 120 des zweiten Puffers 104 mit dem Ausgang 25 des zweiten Verstärkers 21 verbunden. Ein Knoten 102 zwischen den beiden Transistoren 110, 120 des zweiten Puffers 104 bildet einen Ausgang des zweiten Puffers 104, der mit dem ersten Ausgang 505 der ersten Speicherschaltung 501 verbunden ist.
Der Ausgang 15 des ersten Verstärkers 11 ist über einen ersten Schalter 100 einer Schreibanordnung 89 mit einem Anschluss der Logikschaltung 509 verbunden. Ebenso ist der Ausgang 25 des zweiten Verstärkers 21 über einen zweiten Schalter 90 der Schreibanordnung 89 mit einem weiteren Anschluss der Logikschaltung 509 verbunden. Die Steueranschlüsse des ersten und des zweiten Schalters 90, 100 sind miteinander und mit einem Steuereingang 92 der Schreibanordnung 89 verknüpft, der wiederum mit einem Steuerausgang der Logikschaltung 509 verbunden ist.
Die Transistoren 30, 40, 50, 60, 70, 80, 90, 100, 110, 120, 130, 140, 150, 151 und der Schalter 160 können als Feldeffekttransistoren, insbesondere als Metall-Oxid-Halbleiter Feldeffekttransistoren, abgekürzt MOSFETs, realisiert sein.
Die Logikschaltung 509 ist eingangsseitig mit dem Dateneingang 503, dem Takteingang 504 und dem Steuereingang 507 der ersten Speicherschaltung 501 und ausgangsseitig mit dem zweiten Ausgang 506 der ersten Speicherschaltung 501 verbunden. Die Logikschaltung 509 umfasst ein Flip-Flop 510 und Logikgatter.
An dem Versorgungsspannungsanschluss 9 ist eine Versorgungsspannung VDD angeschlossen. Den Steueranschlüssen des ersten und des zweiten Ladetransistors 70, 80 ist ein Ladesignal LOAD zuführbar. Der erste und der zweite Ladetransistor 70, 80 sowie der Schalter 160 sind in einem ersten Betriebszustand leitend geschaltet. Somit ist der erste Transistor 30 und der erste Transistor 50 des ersten und des zweiten Verstärkers 11, 21 leitend und der zweite Transistor 40 und der zweite Transistor 60 des ersten und des zweiten Verstärkers 11, 21 sperrend geschaltet. In den beiden Zweigen des differentiellen Strompfades 35, 55 treten auf Grund der unterschiedlichen Widerstände der nicht-flüchtigen Speicherzelle 502 und des Referenzelements 20 verschieden grobe Ströme I1, I2 auf, die an den Versorgungsanschlüssen 12 und 22 unterschiedliche Spannungspotentiale hervorrufen. Werden die beiden Ladetransistoren 70 und 80 sperrend geschaltet, detektiert der Komparator 3 den Spannungsunterschied zwischen den Versorgungsanschlüssen 12 und 22 und speichert das Ergebnis selbsthaltend in den beiden Verstärkern 11 und 21 ab.
Weist die nicht-flüchtige Speicherzelle 502 einen kleineren Widerstandswert als das Referenzelement 20 auf, so steigt die invertierte Ausgangsspannung NVOUT schneller als die Ausgangsspannung VOUT an, so dass aufgrund der Rückkopplung des ersten und des zweiten Verstärkers 11, 21 der zweite Transistor 60 des zweiten Verstärkers 21 sowie der erste Transistor 30 des ersten Verstärkers 11 leitend und die beiden weiteren Transistoren 50, 40 als Sperre geschaltet sind. An dem Ausgang 15 des ersten Verstärkers 11 ist eine invertierte Ausgangsspannung NVOUT und an dem Ausgang 25 des zweiten Verstärkers 21 eine Ausgangsspannung VOUT abgreifbar.
Der Programmiertransistor 150 dient zum Bereitstellen eines ersten Stromes I1 mit einem hohen Stromwert, der durch die nicht-flüchtige Speicherzelle 502 zur Durchführung eines Programmiervorgangs fließt. Durch seine Größe stellt der Programmiertransistor 150 eine kapazitive Last an dem Versorgungsanschluss 12 dar. Beim oben beschriebenen Auslesevorgang werden die beiden Zweige 35, 55 des differentiellen Strompfades mit Vorteil in gleicher Weise kapazitiv belastet, um eine symmetrische Auslegung des Komparators 3 zu gewährleisten. Dazu wird der Versorgungsanschluss 22 des zweiten Verstärkers 21 mit dem Kompensationselement 151 verbunden. Dieses Kompensationselement 151 ist als Transistor ausgebildet und stellt für den zweiten Zweig 55 des differentiellen Strompfades die gleiche kapazitive Belastung dar, wie sie der Programmiertransistor 150 für den ersten Zweig 35 darstellt.
Der Logikschaltung 509 wird das erste Datensignal S1, das Taktsignal SCLK und das Steuersignal F1 über den Dateneingang 503, den Takteingang 504 und den Steuereingang 507 zugeführt. In Abhängigkeit von dem Taktsignal SCLK, dem Steuersignal F1 und dem Datensignal S1 stellt die Logikschaltung 509 unter Verwendung des Flip-Flops 510 das zweite Datensignal S2 sowie die Signale zum Betrieb der Speicherschaltung 501 wie das Programmiersignal BURN, das Ladesignal LOAD und das Schreibsignal WRITE bereit. Ein Datensignal DATAIN und ein dazu invertiertes Datensignal NDATAIN wird je nach Betriebsart von der Logikschaltung 509 bereitgestellt oder von der Logikschaltung 509 empfangen. Das Flip-Flop 510 kann mittels des Taktsignals SCLK taktgesteuert realisiert sein.
Mit Vorteil ist der Komparator 3 symmetrisch aufgebaut und umfasst eine Selbsthaltefunktion, die durch die Rückkopplung der beiden Verstärker 11, 21 erzielt wird.
Mit Vorteil ist an den beiden Ausgängen 15, 25 des ersten und des zweiten Verstärkers 11, 21 jeweils ein Puffer 104, 106 nachgeschaltet, sodass eine kapazitive Last an dem Ausgang 15 des ersten Verstärkers 11 und eine kapazitive Last an dem Ausgang 25 des zweiten Verstärkers 21 gleich sind. Somit beeinflussen nachgeschaltete Schaltungsteile nicht den Einstell- und Umschaltvorgang des ersten und des zweiten Verstärkers 11, 21. Mit Vorteil kann mittels der Schreibanordnung 89 die Ausgangsspannung VOUT mit dem Wert des Datensignals DATAIN und die invertierte Ausgangsspannung NVOUT mit dem Wert des invertierten Datensignals NDATAIN bereitgestellt werden, sobald mittels eines Schreibsteuersignals WRITE die beiden Schalter 90, 100 leitend geschaltet sind. Mit Vorteil ist es daher möglich, Daten auf eine zweite Art und Weise in den beiden Verstärkern 11 und 21 zu speichern, sofern die nichtflüchtige Speicherzelle 502 niederohmig ist. Damit können für Testzwecke Daten unabhängig von der nicht-flüchtigen Speicherzelle 502 gespeichert werden.
In einer alternativen Ausführungsform weist eine weitere Speicherschaltung 511, 521, 531 keinen Takteingang zum Zuführen des Taktsignals SCLK auf. In einer alternativen Ausführungsform umfassen das Steuersignal F1 oder die weiteren Datensignale S2, S3, S4 das Taktsignal SCLK oder ein von dem Taktsignal SCLK abgeleitetes Signal.
Bezugszeichenliste

2: Verbindungsknoten
3: Komparator
8: Bezugspotenzialanschluss
9: Versorgungsanschluss
11: erster Verstärker
12: Versorgungsanschluss
14: Eingang
15: Ausgang
20: Referenzelement
21: zweiter Verstärker
22: Versorgungsanschluss
24: Eingang
25: Ausgang
30: erster Transistor
31: Knoten
35: erster Zweig
40: zweiter Transistor
50: erster Transistor
51: Knoten
55: zweiter Zweig
60: zweiter Transistor
70: erster Ladetransistor
80: zweiter Ladetransistor
89: Schreibanordnung
90: zweiter Schalter
91: zweiter Eingang
92: Steuereingang
100: erster Schalter
101: erster Eingang
102, 103: Knoten
104: zweiter Puffer
106: erster Puffer
110, 120, 130, 140: Transistor
150: Programmiertransistor
151: Kompensationselement
160: Schalter
300: bidirektionaler Anschluss
301: Ausgang
302: Eingang
303: Steuerung
304, 305: Puffer
400: Steuerschaltung
401: internen Anschluss
402: Steuerausgang
403: Eingang
410: Erkennungsschaltung
411, 412, 413, 417: Ausgang
420: MUX-Gatter
430: Oszillator
440: Ablaufsteuerung
500: Speicherkette
501: erste Speicherschaltung
511: zweite Speicherschaltung
521: dritte Speicherschaltung
531: vierte Speicherschaltung
502, 512, 522, 532: nicht-flüchtige Speicherzelle
503, 513, 523, 533: Dateneingang
504, 514, 524, 534: Takteingang
505, 515, 525, 535: erster Ausgang
506, 516, 526: zweiter Ausgang
507, 517, 527, 537: Steuereingang
508: Analoganschluss
510: Flip-Flop
597: interner Bus
598: serieller Datenausgang
599: Signalausgang
600: zweiter Schalter
601: Verbindung
700: Schaltungsanordnung
701: erster Eingang
702: zweiter Eingang
BURN: Programmiersignal
BUSY: Bereitschaftssignal
CLK: Taktsignal
SCLK: internes Taktsignal
DATA: Signal
DATAIN: einzulesendes Datensignal
DATAOUT1: erstes Ausgangssignal
DATAOUT2: zweites Ausgangssignal
DATAOUT3: drittes Ausgangssignal
DATAOUT4: viertes Ausgangssignal
ES: Einstellsignal
F1: Steuersignal
FSM: Finite State Machine
ICLK: internes Taktsignal
I1: erster Strom
I2: zweiter Strom
LOAD: Ladesignal
MODE: Betriebsartensignal
NDATAIN: invertiertes Datensignal
NDATAOUT: invertiertes erstes Datensignal
NVOUT: invertierte Ausgangsspannung
POR: internes Steuersignal
REGLAST: Abarbeitungssignal
REGOUT: serielles Datensignal
S1: erstes Datensignal
S2: zweites Datensignal
S3: drittes Datensignal
S4: viertes Datensignal
VDD: Versorgungsspannung
VOUT: Ausgangsspannung
VSS: Bezugspotenzial
WRITE: Schreibsteuersignal

Claims

Schaltungsanordnung, umfassend – eine Steuerschaltung (400), – eine Speicherkette (500), umfassend eine erste Mehrzahl n von Speicherschaltungen (501, 511, 521, 531), bei der zumindest eine der Speicherschaltungen (501, 511, 521, 531) – eine nicht-flüchtige Speicherzelle (502, 512, 522, 532), – einen ersten Verstärker (11), – einen Eingang (503, 504, 507, 513, 514, 517, 523, 524, 527, 533, 534, 537), welcher einen Dateneingang (503, 513, 523, 533) umfasst, und – einen ersten Ausgang (505, 515, 525, 535) zur Abgabe eines Ausgangssignals (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) umfasst und der Dateneingang (503) der ersten Speicherschaltung (501) mit einem Ausgang (413) der Steuerschaltung (400) gekoppelt ist, wobei zumindest zwei Speicherschaltungen (501, 511, 521, 531) in Serie geschaltet sind und jeweils der Dateneingang (513, 523, 533) einer weiteren Speicherschaltung (511, 521, 531) mit einem zweiten Ausgang (506, 516, 526) der jeweils vorgeschalteten Speicherschaltung (501, 511, 521) gekoppelt ist und wobei die nicht-flüchtige Speicherzelle (502, 512, 522, 532) zwischen einen Versorgungsanschluss (12) des ersten Verstärkers (11) und einen Verbindungsknoten (2) geschaltet ist, der mit einem Versorgungsspannungsanschluss (9) gekoppelt ist, – einen Datenbus (597), der mit den ersten Ausgängen (505, 515, 525, 535) der Speicherschaltungen (501, 511, 521, 531) zur Abgabe der Ausgangssignale (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) an den Datenbus (597) gekoppelt ist und der als Parallelbus mit der ersten Mehrzahl n von Leitungen realisiert ist, – einen bidirektionalen Anschluss (300), einen Schalter (600) und eine Verbindung (601), wobei die letzte Speicherschaltung (531) einen seriellen Datenausgang (598) umfasst, an dem ein serielles Datensignal (REGOUT) bereitgestellt wird, wobei an dem seriellen Datenausgang (598) die Ausgangssignale (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) seriell abgreifbar sind, wobei eine Betriebsart das parallele Auslesen der nicht flüchtigen Speicherzellen (502, 512, 522, 532) der Speicherschaltungen (501, 511, 521, 531) und eine weitere Betriebsart das serielle Auslesen der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) in Form des seriellen Datensignals (REGOUT) an dem seriellen Datenausgang (598) ist, wobei das serielle Datensignal (REGOUT) über den bidirektionalen Anschluss (300) als ein Signal (DATA) extern zur Verfügung gestellt wird, wobei der bidirektionale Anschluss (300) über die Verbindung (601) und den Schalter (600) mit Analoganschlüssen (508) der Speicherschaltungen (501, 511, 521, 531) und in diesen mit den ersten Anschlüssen der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) verbunden ist und ein zweiter Anschluss der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) jeweils über einen Programmiertransistor (150) der Speicherschaltungen (501, 511, 521, 531) mit einem Bezugspotenzialanschluss (8) verbunden ist und in einer Betriebsart eine der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) über die Verbindung (601) und den Schalter (600) an den bidirektionalen Anschluss (300) angeschlossen ist, und wobei Daten zur Programmierung der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) als das Signal (DATA) über den bidirektionalen Anschluss (300) der Steuerschaltung (400) zugeführt werden, die die Daten mittels eines ersten Datensignals (S1) über den Ausgang (413) an den Dateneingang (503) der ersten Speicherschaltung (501) weiterleitet.
Schaltungsanordnung nach Anspruch 1, wobei der Eingang zumindest einer der Speicherschaltungen (501, 511, 521, 531) – den Dateneingang (503, 513, 523, 533), – einen Takteingang (504, 514, 524, 534) und – einen Steuereingang (507, 517, 527, 537) umfasst.
Schaltungsanordnung nach Anspruch 1 oder 2, wobei – dem Dateneingang (503) der ersten Speicherschaltung (501) das erste Datensignal (S1) zugeleitet wird, – dem Takteingang (504) der ersten Speicherschaltung (501) ein Taktsignal (SCLK) zugeleitet wird, – dem Steuereingang (507) der ersten Speicherschaltung (501) ein Steuersignal (F1) zugeleitet wird, – an dem zweiten Ausgang (506) der ersten Speicherschaltung (501) ein zweites Datensignal (S2) in Abhängigkeit von dem Steuersignal (F1), dem ersten Datensignal (S1) und dem Taktsignal (SCLK) bereitgestellt wird und – jeweils an dem zweiten Ausgang (516, 526) der weiteren Speicherschaltung (511, 521) ein weiteres Datensignal (S3, S4) in Abhängigkeit von dem Steuersignal (F1), dem Taktsignal (SCLK) und einem weiteren Datensignal (S2, S3), das dem Dateneingang (513, 523) der weiteren Speicherschaltung (511, 521) zugeleitet wird, bereitgestellt wird.
Schaltungsanordnung nach einem der Ansprüche 1 bis 3, wobei zumindest eine der Speicherschaltungen (501, 511, 521, 531) umfasst: – den ersten Verstärker (11), der einen Eingang (14) und einen Ausgang (15) aufweist und zwischen den Versorgungsanschluss (12) des ersten Verstärkers (11) und den Bezugspotentialanschluss (8) geschaltet ist, – einen zweiten Verstärker (21), der einen Eingang (24), der mit dem Ausgang (15) des ersten Verstärkers (11) verbunden ist, und einen Ausgang (25), der mit dem Eingang (14) des ersten Verstärkers (11) verbunden ist, aufweist und zwischen einen Versorgungsanschluss (22) des zweiten Verstärkers (21) und den Bezugspotentialanschluss (8) geschaltet ist, und – ein Referenzelement (20), das zwischen den Versorgungsanschluss (22) des zweiten Verstärkers (21) und den Verbindungsknoten (2) geschaltet ist.
Schaltungsanordnung nach Anspruch 4, wobei der erste Verstärker (11) als Inverter und der zweite Verstärker (21) als Inverter ausgebildet sind.
Schaltungsanordnung nach Anspruch 4 oder 5, wobei zumindest die eine Speicherschaltung (501, 511, 521, 531) umfasst: – einen ersten Puffer (106), der dem Ausgang (15) des ersten Verstärkers (11) nachgeschaltet ist, und – einen zweiten Puffer (104), der dem Ausgang (25) des zweiten Verstärkers (21) nachgeschaltet ist und an dem ausgangsseitig das Ausgangssignal (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) abgreifbar ist.
Schaltungsanordnung nach einem der Ansprüche 2 bis 6, wobei zumindest eine Speicherschaltung (501, 511, 521, 531) eine Logikschaltung (509) umfasst, die mit dem Dateneingang (503, 513, 523, 533), dem Takteingang (504, 514, 524, 534), dem Steuereingang (507, 517, 527, 537) und dem zweiten Ausgang (506, 516, 526) gekoppelt ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 7, wobei die Steuerschaltung (400) umfasst: – eine Ablaufsteuerung (440), – einen Oszillator (430), der zur Abgabe eines internen Taktsignals (ICLK) mit der Ablaufsteuerung (440) gekoppelt ist, und – eine Erkennungsschaltung (410), die mit der Ablaufsteuerung (440) gekoppelt ist und zum Einstellen einer Betriebsart der Schaltungsanordnung (700) vorgesehen ist.
Schaltungsanordnung nach Anspruch 8, umfassend – einen ersten Eingang (701), der mit der Erkennungsschaltung (410) gekoppelt ist, – einen zweiten Eingang (702), der zum Zuführen eines Taktsignals (CLK) vorgesehen ist und mit der Ablaufsteuerung (440), den Speicherschaltungen (501, 511, 521, 531) und der Erkennungsschaltung (410) gekoppelt ist, und – den bidirektionalen Anschluss (300), der mit der Ablaufsteuerung (440) und der Erkennungsschaltung (410) gekoppelt ist.
Verwendung der Schaltungsanordnung nach einem der Ansprüche 1 bis 9 zur dauerhaften Speicherung von Daten, insbesondere einer Seriennummer, einer Halbleiterkörpernummer oder einer Trimmeinstellung einer analogen Schaltung auf einem Halbleiterkörper, der die Schaltungsanordnung umfasst.
Verfahren zum Betrieb einer Schaltungsanordnung, umfassend folgende Schritte: – Zuführen eines Steuersignals (F1) und eines ersten Datensignals (S1) an eine erste Speicherschaltung (501), umfassend eine nicht-flüchtige Speicherzelle (502), einer ersten Mehrzahl n von seriell geschalteten Speicherschaltungen (501, 511, 521, 531), – Bereitstellen eines zweiten Datensignals (S2) in Abhängigkeit von dem Steuersignal (F1) und dem ersten Datensignal (S1) an einem zweiten Ausgang (506) der ersten Speicherschaltung (501), – jeweils Zuführen eines Datensignals (S2, S3, S4) an eine weitere Speicherschaltung (511, 521, 531) und Bereitstellen des jeweiligen Datensignals (S3, S4) an einem zweiten Ausgang (516, 526) einer jeweiligen Speicherschaltung (511, 521) an eine nachgeschaltete Speicherschaltung (521, 531) in Abhängigkeit von dem zugeführten Steuersignal (F1) und dem zugeführten Datensignal (S2, S3), – paralleles Auslesen von Daten der Speicherschaltungen (501, 511, 521, 531) mittels Bereitstellen der ersten Mehrzahl n von an einem jeweiligen ersten Ausgang (505, 515, 525, 535) der Speicherschaltungen (501, 511, 521, 531) bereitgestellten Ausgangssignalen (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) an einem internen Bus (597), der als Parallelbus mit der ersten Mehrzahl n von Leitungen realisiert ist, und – serielles Auslesen von Daten der Speicherschaltungen (501, 511, 521, 531) mittels seriellem Bereitstellen der ersten Mehrzahl n von Ausgangssignalen (DATAOUT1, DATAOUT2, DATAOUT3, DATAOUT4) an einem seriellen Datenausgang (598), wobei die letzte Speicherschaltung (531) den seriellen Datenausgang (598) umfasst, wobei eine Betriebsart das parallele Auslesen der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) der Speicherschaltungen (501, 511, 521, 531) und eine weitere Betriebsart das serielle Auslesen der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) in Form eines seriellen Datensignals (REGOUT) an dem seriellen Datenausgang (598) ist, wobei das serielle Datensignal (REGOUT) über einen bidirektionalen Anschluss (300) als ein Signal (DATA) extern zur Verfügung gestellt wird, wobei der bidirektionale Anschluss (300) über eine Verbindung (601) und einen Schalter (600) mit Analoganschlüssen (508) der Speicherschaltungen (501, 511, 521, 531) und in diesen mit den ersten Anschlüssen der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) verbunden ist, ein zweiter Anschluss der nichtflüchtigen Speicherzellen (502, 512, 522, 532) jeweils über einen Programmiertransistor (150) der Speicherschaltungen (501, 511, 521, 531) mit einem Bezugspotenzialanschluss (8) verbunden ist und in einer Betriebsart eine der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) über die Verbindung (601) und den Schalter (600) an den bidirektionalen Anschluss (300) angeschlossen ist, wobei Daten zur Programmierung der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) als das Signal (DATA) über den bidirektionalen Anschluss (300) einer Steuerschaltung (400) zugeführt werden, die die Daten mittels des ersten Datensignals (S1) an einen Dateneingang (503) der ersten Speicherschaltung (501) weiterleitet, und wobei zumindest eine der Speicherschaltungen (501, 511, 521, 531) einen ersten Verstärker (11) umfasst und die nicht-flüchtige Speicherzelle (502, 512, 522, 532) zwischen einen Versorgungsanschluss (12) des ersten Verstärkers (11) und einen Verbindungsknoten (2) geschaltet ist, der mit einem Versorgungsspannungsanschluss (9) gekoppelt ist.
Verfahren nach Anspruch 11, wobei ein Taktsignal (SCLK) zumindest der ersten der Speicherschaltungen (501, 511, 521, 531) zugeführt wird und das zweite Datensignal (S2) in Abhängigkeit von dem Taktsignal (SCLK) bereitgestellt wird.
Verfahren nach Anspruch 11 oder 12, umfassend Bereitstellen – einer Verbindung zwischen dem bidirektionalen Anschluss (300) und dem ersten Anschluss einer der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) und – einer Verbindung zwischen dem Bezugspotentialanschluss (8) und dem zweiten Anschluss der nicht-flüchtigen Speicherzelle (502, 512, 522, 532) für eine analoge Messung eines Widerstandswertes der nichtflüchtigen Speicherzelle (502, 512, 522, 532) oder für ein Programmieren der nicht-flüchtigen Speicherzelle (502, 512, 522, 532) mittels eines Programmierstroms.
Verfahren nach einem der Ansprüche 11 bis 13, umfassend Bereitstellen – einer Verbindung zwischen einem Versorgungsspannungsanschluss (9) und dem ersten Anschluss einer der nicht-flüchtigen Speicherzellen (502, 512, 522, 532) und – einer Verbindung zwischen dem Bezugspotentialanschluss (8) und dem zweiten Anschluss der nicht-flüchtigen Speicherzelle (502, 512, 522, 532) für ein Programmieren der nicht-flüchtigen Speicherzelle (502, 512, 522, 532) mittels eines Programmierstroms.
Verfahren nach einem der Ansprüche 13 oder 14, wobei eine Höhe des Programmierstroms derart eingestellt ist, dass die nicht-flüchtige Speicherzelle (502, 512, 522, 532) durchgebrannt wird.