DE102006011473B4

DE102006011473B4 - Mehrchipgehäuse und Verfahren zum Bilden von Mehrchipgehäusen für eine ausgeglichene Leistung

Info

Publication number: DE102006011473B4
Application number: DE102006011473A
Authority: DE
Inventors: Farid Barakat; Thoai-Thai Le; Petros Negussu
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-03-14
Filing date: 2006-03-13
Publication date: 2009-01-02
Anticipated expiration: 2026-03-14
Also published as: DE102006011473A1; US20060202317A1

Abstract

Ein Verfahren zum Bilden von Mehrchipgehäusen, mit folgenden Schritten:
Positionieren einer ersten integrierten Schaltung (202) in einer mit der Vorderseite nach oben zeigenden Position über einem Substrat (204), das eine erste Substratoberfläche definiert und eine Mehrzahl von Kontaktbereichen (216, 218) aufweist, wobei in der mit der Vorderseite nach oben zeigenden Position eine erste Oberfläche der ersten integrierten Schaltung (202) und die erste Substratoberfläche in einer einander zugewandten Beziehung sind und eine zweite Oberfläche der ersten integrierten Schaltung (202) von dem Substrat (204) abgewandt ist; wobei die erste integrierte Schaltung (202) eine erste Mehrzahl von Anschlussflächen (312) aufweist, die auf der zweiten Oberfläche der ersten integrierten Schaltung (202) angeordnet sind;
Positionieren zumindest eines Abschnitts einer zweiten integrierten Schaltung (206) über zumindest einem Abschnitt der ersten integrierten Schaltung (202), so dass die zweite Oberfläche der ersten integrierten Schaltung (202) einer ersten Oberfläche. der zweiten integrierten Schaltung (206) zugewandt ist, wobei...

Description

Diese Anmeldung ist verwandt mit der U.S.-Patentanmeldung US 2006/0157866A1, Anwaltsaktenzeichen INFN/0097 (2004P53356US), mit dem Titel SIGNAL REDISTRIBUTION USING BRIDGE LAYER FOR MULTICHIP MODULE, eingereicht am 20. Januar 2005, von Thoai Thai Le u. a., und der U.S.-Patentanmeldung US 2006/0205111A1, Anwaltsaktenzeichen INFN/WB0157, mit dem Titel METHOD FOR PRODUCING CHIP STACKS AND CHIP STACKS FORMED BY INTEGRATED DEVICES, eingereicht am 14. März 2005, von Harald Gross.
Hintergrund der Erfindung
Gebiet der Erfindung
Die Erfindung bezieht sich allgemein auf Mehrchipmodule (MCMs; MCM = multichip module).
Beschreibung der verwandten Technik
Viele elektronische Anwendungen erfordern einen Satz von Integrierte-Schaltung-Chips (IC-Chips; IC = integrated circuit), die gemeinsam z. B. auf einer gemeinsamen gedruckten Schaltungsplatine (PC-Platine; PC = printed circuit) gehäust sind. Viele Verlangen fordern z. B., dass ein Prozessor und ein bestimmter Typ eines Speichers oder unterschiedliche Typen eines Speichers, wie z. B. ein flüchtiger Speicher (z. B. dynamischer Direktzugriffsspeicher oder DRAM) und ein nichtflüchtiger (z. B. Flash-)Speicher, auf der gleichen PC-Platine beinhaltet sind. Wenn Massenproduktionswirtschaftlichkeit den Ton angibt, ist es manchmal kostenwirksamer, diese integrierten Schaltungen gemeinsam in ein einzelnes Mehrchip-Gehäuse (MCP; MOP = multi-chip package; könnte auch als ein Mehrchipmodul oder MCM bezeichnet werden) zu häusen, was eine enge Integration der Bauelemente erlaubt und weniger PC-Platinenraum einnimmt.
1 stellt ein MOP 100 des Stands der Technik vor einer Gehäuseeinkapselung dar. Das MOP 100 weist eine obere integrierte Schaltung (IC) 110, die über einer unteren integrierten Schaltung 120 positioniert ist, die über einem Gehäusesubstrat 140 positioniert ist, auf. Anschlussflächen 160, die auf der oberen und der unteren IC 110, 120 gebildet sind, sind mit Stiften 170 auf dem Substrat 140 mit dünnen Bonddrähten 150, die üblicherweise aus Gold oder Aluminium hergestellt sind, verbunden. Die Bonddrähte werden unter Verwendung einer Bonddrahttechnik mit den ICs 110 und 120 und dem Substrat 140 verbunden.
1 stellt eine bestimmte Anordnung dar, in der die obere und die untere IC 110 und 120 den gleichen Typ und die gleichen Abmessungen aufweisen, wie z. B., wenn die ICs beide Chips eines dynamischen Direktzugriffsspeichers (DRAM) sind. Das Ziel in einer derartigen Anordnung besteht darin, entweder eine höhere Dichte mit der gleichen Datenbusbreite zu erzielen (d. h. 256 M × 16 bis 512 M × 16) oder eine höhere Leistung zu erhalten, indem die Datenbusbreite erweitert wird (d. h. 256 M × 16 bis 512 M × 32) und gleichzeitig eine Betriebsspezifizierung beizubehalten, die verglichen mit dem gleichen Chip in einem Einzelchipgehäuse leicht unterschiedlich ist (Betriebsspannung, Frequenz).
Ein Problem jedoch, das beim Drahtbonden eines MOP auftritt, besteht darin, dass die verschiedenen ICs in Bezug aufeinander aufgrund der unterschiedlichen Bonddrahtlängen unterschiedlich arbeiten. In den 1 und 2 z. B. ist der Bonddraht, der die obere IC 110 verbindet, relativ länger als der Bonddraht, der die untere IC 120 verbindet. Die Differenz der Bonddrahtlänge führt zu einer längeren Laufzeit für Signale, die sich durch den Bonddraht ausbreiten, der mit der oberen IC 110 verbunden ist, verglichen mit den Signalen, die sich durch den Bonddraht ausbreiten, der mit der unteren IC 120 verbunden ist. Als ein Ergebnis besteht eine RLC-Wert-Differenz, die aus einer unterlegenen-Leistung der oberen IC 110 relativ zu der Leistung der unteren IC 120 resultiert. Folglich ist die Spezifizierung der Gesamt-MCP-Leistung reduziert.
Aus der US 2003/0189256 A1 ist ein Umverdrahtungselement für ein Halbleiterbauelement bekannt, das einen dielektrischen Film aufweist, der leitfähige Durchkontaktierungen, leitfähige Elemente und Kontaktanschlussflächen aufweist. Die leitfähigen Durchkontaktierungen sind an Positionen angeordnet, die den Orten von Bondanschlussflächen eines Halbleiterbauelements, mit dem das Umverdrahtungselement verwendet werden soll, entsprechen. Die leitfähigen Elemente, die mit entspreche den leitfähigen Durchkontaktierungen kommunizieren, liefehn eine Umverdrahtung der Orte der Bondanschlussflächen zu entsprechenden Orten von Kontaktanschlussflächen, die benachbart zu einem Rand oder zwei Rändern des Halbleiterbauelements angeordnet sind. Die Halbleiterbauelemente sind übereinander versetzt zueinander angeordnet, so dass die Kontaktanschlussflächen an Rändern derselben über Bonddrähte mit Kontaktflächen auf einem darunterliegenden Substrat verbunden werden können.
Aus der US 6 376 904 B1 ist ein Halbleitermodul bekannt, bei dem übereinander mehrere Halbleiterchips versetzt zueinander angeordnet sind. Der unterste Halbleiterchip ist auf einem Substrat angeordnet, und Anschlussflächen auf der oberen Oberfläche des untersten Chips sind über Bonddrähte mit Anschlussflächen auf dem Substrat verbunden. Anschlussflächen auf einer unteren Oberfläche eines über dem unteren Chip an geordneten Chips sind über Bonddrähte mit Anschlussflächen auf dem Substrat verbunden.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, Techniken und Vorrichtungen für ein verbessertes Mehrchiphäusen zu schaffen, die das Zuführen einer ausgeglichenen Leistung zu einer Mehrzahl von Chips ermöglichen.
Diese Aufgabe wird durch Verfahren gemäß den Ansprüchen 1 und 4 und Mehrchipgehäuse gemäß den Ansprüchen 10 und 11 gelöst.
Ausführungsbeispiele der Erfindung stellen allgemein Verfahren und Vorrichtungen zum Aufbauen von Mehrchip-Gehäusen bereit. Die folgenden Ausführungsbeispiele sind lediglich darstellend und umschließen den Schutzbereich der Erfindung nicht erschöpfend.
Ein Ausführungsbeispiel stellt ein Verfahren zum Bilden von Mehrchipgehäusen bereit, bei dem eine erste integrierte Schaltung in einer mit der Vorderseite nach oben zeigenden Position über einem Substrat positioniert ist, das eine erste Substratoberfläche definiert und eine Mehrzahl von Kontaktbereichen aufweist, wobei in der mit der Vorderseite nach oben zeigenden Position eine erste Oberfläche der ersten integrierten Schaltung und die erste Substratoberfläche in einer einander zugewandten Beziehung sind und eine zweite Oberfläche der ersten integrierten Schaltung von dem Substrat abgewandt ist, wobei die erste integrierte Schaltung eine erste Mehrzahl von Anschlussflächen aufweist, die auf der zweiten Oberfläche der ersten integrierten Schaltung angeordnet sind. Zumindest ein Abschnitt einer zweiten integrierten Schaltung ist über zumindest einem Abschnitt der ersten integrierten Schaltung positioniert, so dass die zweite Oberfläche der ersten integrierten Schaltung einer ersten Oberfläche der zweiten integrierten Schaltung zugewandt ist, wobei die zweite integrierte Schaltung eine zweite Mehrzahl von Anschlussflächen aufweist; und wobei ein Positionieren zumindest eines Abschnitts der zweiten integrierten Schaltung ein seitliches Versetzen der zweiten integrierten Schaltung relativ zu der ersten integrierten Schaltung aufweist, um im Wesentlichen zu verhindern, dass die erste Mehrzahl von Anschlussflächen, die auf der ersten integrierten Schaltung gebildet ist, durch die zweite integrierte Schaltung bedeckt ist. Die erste und die zweite Mehrzahl von Anschlussflächen sind mit elektrischen Leitern mit der Mehrzahl von Kontaktbereichen gekoppelt, wobei das Substrat ferner eine Signalführungsstruktur aufweist.
Ein weiteres Verfahren zum Bilden von Mehrchipgehäusen umfasst ein Bereitstellen einer ersten integrierten Schaltung, die eine erste Mehrzahl von Anschlussflächen aufweist, die auf einer ersten Oberfläche der ersten integrierten Schaltung angeordnet sind; wobei die erste Mehrzahl von Anschlussflächen eine erste Mehrzahl innerer Anschlussflächen, die an einem Innenabschnitt der ersten Oberfläche angeordnet sind, und eine erste Mehrzahl äußerer Anschlussflächen, die auf der ersten Oberfläche der ersten integrierten Schaltung und nach außen hin von der ersten Mehrzahl innerer Anschlussflächen angeordnet sind, aufweist; und weist ferner eine Mehrzahl von Neuverteilungsleitungen auf, die auf der ersten Oberfläche der ersten integrierten Schaltung angeordnet sind und die erste Mehrzahl innerer Anschlussflächen mit der ersten Mehrzahl äußerer Anschlussflächen verbinden. Die erste integrierte Schaltung ist in einer mit der Vorderseite nach oben zeigenden Position über einem Substrat positioniert, das eine erste Substratoberfläche definiert und eine Mehrzahl von Kontaktbereichen aufweist, wobei in der mit der Vorderseite nach oben zeigenden Position eine erste Oberfläche der ersten integrierten Schaltung und die erste Substratoberfläche in eine gemeinsame Richtung zeigen. Zumindest ein Abschnitt einer zweiten integrierten Schaltung ist über zumindest einem Abschnitt der ersten integrierten Schaltung positioniert, so dass die erste Oberfläche der ersten integrierten Schaltung einer ersten Oberfläche der zweiten integrierten Schaltung zugewandt ist, wobei die zweite integrierte Schaltung eine zweite Mehrzahl von Anschlussflächen aufweist. Die erste Mehrzahl von Anschlussflächen und die zweite Mehrzahl von Anschlussflächen sind mit elektrischen Leitern mit der Mehrzahl von Kontaktbereichen gekoppelt, wobei ein Koppeln der ersten Mehrzahl von Anschlussflächen ein Koppeln der äußeren Mehrzahl von Anschlussflächen mit den elektrischen Leitern aufweist, wodurch eine elektrische Verbindung zwischen der ersten Mehrzahl innerer Anschlussflächen und der Mehrzahl von Kontaktbereichen über die elektrischen Leiter hergestellt wird.
Ein weiteres Ausführungsbeispiel stellt ein Mehrchipgehäuse bereit, das ein Substrat aufweist, das eine erste Substratoberfläche definiert und eine Mehrzahl von Kontaktbereichen aufweist. Eine erste integrierte Schaltung ist über dem Substrat in einer mit der Vorderseite nach oben zeigenden Position angeordnet, so dass eine erste Oberfläche der ersten integrierten Schaltung und die erste Substratoberfläche in einer einander zugewandten Beziehung sind und eine zweite Oberfläche der ersten integrierten Schaltung von dem Substrat abgewandt ist; wobei die erste integrierte Schaltung eine erste Mehrzahl von Anschlussflächen aufweist, die auf der zweiten Oberfläche der ersten integrierten Schaltung angeordnet sind. Eine zweite integrierte Schaltung ist über zumindest einem Abschnitt der ersten integrierten Schaltung angeordnet, so dass die zweite Oberfläche der ersten integrierten Schaltung einer ersten Oberfläche der zweiten integrierten Schaltung zugewandt ist, wobei die zweite integrierte Schaltung eine zweite Mehrzahl von Anschlussflächen aufweist; und wobei die zweite integrierte Schaltung seitlich relativ zu der ersten integrierten Schaltung versetzt ist, um im Wesentli chen zu verhindern, dass die erste Mehrzahl von Anschlussflächen, die auf der ersten integrierten Schaltung gebildet sind, durch die zweite integrierte Schaltung bedeckt ist. Elektrische Leiter koppeln die erste und die zweite Mehrzahl von Anschlussflächen mit der Mehrzahl von Kontaktbereichen, mit einem Abstandhalter zwischen den integrierten Schaltungen, der einen Zwischenraum bildet in dem ein Bonddracht angeordnet ist.
Ein weiteres Verfahren stellt ein Mehrchipgehäuse bereit, das ein Substrat aufweist, das eine erste Substratoberfläche definiert und eine Mehrzahl von Kontaktbereichen aufweist. Ein erster Speicherchip ist in einer mit der Vorderseite nach oben zeigenden Position über dem Substrat angeordnet, so dass eine erste Oberfläche des ersten Speicherchips und die erste Substratoberfläche in einer einander zugewandten Beziehung sind und eine zweite Oberfläche des ersten Speicherchips von dem Substrat abgewandt ist; wobei der erste Speicherchip eine erste Mehrzahl von Anschlussflächen aufweist, die auf einer der ersten Oberfläche und der zweiten Oberfläche des ersten Speicherchips angeordnet sind. Ein zweiter Speicherchip ist über zumindest einem Abschnitt der ersten integrierten Schaltung angeordnet, so dass die zweite Oberfläche des ersten Speicherchips einer ersten Oberfläche des zweiten Speicherchips zugewandt ist, wobei der zweite Speicherchip eine zweite Mehrzahl von Anschlussflächen aufweist; und wobei der zweite Speicherchip seitlich relativ zu dem ersten Speicherchip versetzt ist, so dass der zweite Speicherchip einen Überhang relativ zu dem ersten Speicherchip bildet. Bonddrähte koppeln die erste und die zweite Mehrzahl von Anschlussflächen mit der Mehrzahl von Kontaktbereichen.
Ein ein weiteres Verfahren stellt ein Mehrchipgehäuse bereit, das ein Substrat aufweist, das eine erste Substratoberfläche definiert und eine Mehrzahl von Kontaktbereichen aufweist. Ein erster Speicherchip ist in einer mit der Vorderseite nach oben zeigenden Position über dem Substrat, so dass eine erste Oberfläche des ersten Speicherchips und die erste Substratoberfläche in einer einander zugewandten Beziehung sind und eine zweite Oberfläche des ersten Speicherchips von dem Substrat abgewandt ist; wobei der erste Speicherchip eine Neuverteilungsschicht aufweist, die eine Mehrzahl innerer Kontakte aufweist, die mit einer Mehrzahl äußerer Anschlussflächen über jeweilige Leiterbahnen gekoppelt sind; wobei sich die inneren Anschlussflächen in einer inneren Region der zweiten Oberfläche befinden und die äußeren Anschlussflächen in einer äußeren Region der zweiten Oberfläche befinden; wobei ein zweiter Speicherchip die gleichen Abmessungen aufweist wie der erste Speicherchip und über zumindest einem Abschnitt der ersten integrierten Schaltung angeordnet ist, so dass die zweite Oberfläche des ersten Speicherchips einer ersten Oberfläche des zweiten Speicherchips zugewandet ist, wobei der zweite Speicherchip eine Mehrzahl von Anschlussflächen aufweist; und wobei der zweite Speicherchip ausreichend seitlich relativ zu dem ersten Speicherchip versetzt ist, um die äußere Region freizulegen und im Wesentlichen zu verhindern, dass die Mehrzahl äußerer Anschlussflächen durch den zweiten Speicherchip bedeckt ist. Bonddrähte koppeln die äußeren Anschlussflächen des ersten Speicherchips und die Mehrzahl von Anschlussflächen des zweiten Speicherchips mit der Mehrzahl von Kontaktbereichen.
Kurze Beschreibung der Zeichnungen
Damit die Art und Weise der oben genannten Merkmale der vorliegenden Erfindung detailliert verständlich wird, könnte eine ausführlichere Beschreibung der Erfindung, die oben kurz zusammengefasst wurde, unter Bezugnahme auf Ausführungsbeispiele erfolgen, von denen einige in den beigefügten Zeichnungen dargestellt sind. Es wird jedoch angemerkt, dass die beigefügten Zeichnungen nur typische Ausführungsbeispiele dieser Erfindung darstellen und deshalb nicht als deren Schutzbereich einschränkend betrachtet werden sollen, denn die Erfindung könnte gleichermaßen wirksame Ausführungsbeispiele zulassen.
1 ist eine Seitenansicht eines Mehrchipgehäuses des Stands der Technik vor einer Gehäuseeinkapselung.
2 ist eine Seitenansicht eines Mehrchipgehäuses gemäß einem Ausführungsbeispiel der vorliegenden Erfindung vor einer Gehäuseeinkapselung.
3–7 ist eine perspektivische Ansicht einer ersten Form, auf der eine Neuverteilungsschicht angeordnet ist.
8 + 9 ist eine perspektivische Ansicht einer zweiten Form, auf der eine Neuverteilungsschicht angeordnet ist.
10 ist eine Seitenansicht eines Mehrchipgehäuses gemäß einem Ausführungsbeispiel der vorliegenden Erfindung vor einer Gehäuseeinkapselung.
Detaillierte Beschreibung des bevorzugten Ausführungsbeispiels
Ausführungsbeispiele der Erfindung stellen allgemein ausgeglichene Häusungsverfahren und ausgeglichene Gehäuse bereit. Bei einem Ausführungsbeispiel bietet die Erfindung ein alternatives Häusungsverfahren, das die RLC-Differnz zwischen zwei oder mehr Formen in einem MCP reduziert oder beseitigt. Zusätzlich wäre die kapazitive Belastung zwischen den Formen relativ ausgeglichener; dies bedeutet, dass eine der Formen keine viel größere Kapazitivlast aufweist als eine andere Form in dem Gehäuse.
Bei einem ersten Ausführungsbeispiel umfasst ein MCP mit der Vorderseite nach oben zeigende Formen, d. h. die An schlussflächen auf den Formen sind von einem Substrat abgewandt. 2 zeigt ein MCP 200 mit einer derartigen Anordnung. Insbesondere ist eine untere Form 202 über einem Substrat 204 angeordnet und befindet sich in einer mit der Vorderseite nach oben zeigenden Ausrichtung, was bedeutet, dass Kontaktanschlussflächen (316, 318), die auf einer oberen Oberfläche der unteren Form 202 gebildet sind, von dem Substrat 204 abgewandt sind. Eine obere Form 206 ist über der unteren Form 202 angeordnet und befindet sich ebenso in einer mit der Vorderseite nach oben zeigenden Position, was bedeutet, dass Kontaktanschlussflächen (304, 312), die auf einer oberen Oberfläche der oberen Form 206 gebildet sind, von dem Substrat 204 abgewandt sind. Der Ort der Kontaktanschlussflächen der unteren und der oberen Form ist in 3 dargestellt.
3 zeigt eine perspektivische auseinandergezogene Ansicht der unteren Form 202 und der oberen Form 206 gemäß einem Ausführungsbeispiel der Erfindung. Eine Struktur 302 innerer Anschlussflächen 304₁, ... 304_N (kollektiv innere Anschlussflächen 304) ist auf einer oberen Oberfläche 306 der unteren Form 202 angeordnet. Darstellend ist die Struktur 302 in einer x-Richtung allgemein linear, jede beliebige Struktur kommt jedoch in Betracht. Ferner sind bei dem darstellenden Ausführungsbeispiel die inneren Anschlussflächen 304 allgemein in gleicher Entfernung von den Kanten, die sich parallel zu einer Längsachse L (der Hauptachse) der Form 202 erstrecken. So sind die inneren Anschlussflächen 304 in einem mittleren inneren Abschnitt der Form 202.
Darstellend sind die inneren Anschlussflächen 304 durch die Bereitstellung äußerer Anschlussflächen 312₁ , ... 312_N (kollektiv äußere Anschlussflächen 312), die mit den inneren Anschlussflächen 304 gekoppelt sind, von einem mittleren inneren Abschnitt der Form 204 zu einem Umfangsabschnitt der Form 204 „verschoben". Die äußeren Anschlussflächen 312₁ , ... 312_N sind in einer Struktur 310 auf der oberen Oberfläche 306 an dem Umfang der Form 202 angeord net. Die inneren Anschlussflächen 304 und die äußeren Anschlussflächen 312₁ , ... 312_N sind miteinander durch eine Mehrzahl leitender Bauteile (Leiterbahnen) 314₁ , ... 314_N (kollektiv leitende Bauteile 314) gekoppelt. Jedes der leitenden Bauteile 314 koppelt eine innere Anschlussfläche 304 mit einer jeweiligen äußeren Anschlussfläche 312. Die leitenden Bauteile 314 könnten aus einem geeigneten leitfähigen Material, wie z. B. Gold oder Kupfer, sein.
Die obere Form 206 ist ähnlich wie die untere Form 202 aufgebaut. Insbesondere ist eine Struktur 320 innerer Anschlussflächen 316₁ , ... 316_N (kollektiv innere Anschlussflächen 316) auf einer oberen Oberfläche 322 der oberen Form 206 angeordnet. Die inneren Anschlussflächen 316 sind mit jeweiligen äußeren Anschlussflächen 318₁ , ... 318_N durch eine Mehrzahl leitender Bauteile (Leiterbahnen) 324₁ , ... 324_N (kollektiv leitende Bauteile 324) gekoppelt, wobei die äußeren Anschlussflächen ebenso in einer Struktur 321 angeordnet sind.
Bei einem Ausführungsbeispiel sind die inneren/äußeren Anschlussflächen und leitenden Bauteile von einer oder beiden der Formen Komponenten einer Neuverteilungsschicht (RDL; RDL = redistribution layer). Ein Ausführungsbeispiel einer RDL 400 ist in 4 gezeigt. Darstellend ist die RDL 400 auf der unteren Form 202 angeordnet gezeigt, eine ähnliche RDL könnte jedoch auch auf der oberen Form 206 angeordnet sein. Bei dem dargestellten Ausführungsbeispiel umfasst die RDL 400 eine isolierende Schicht 402, in die Kontaktbauteile 314 eingebettet sind. Öffnungen 404 sind an den entsprechenden Orten der äußeren Anschlussflächen 312 gebildet, um die Anschlussflächen für einen Kontakt zu z. B. einem Bonddraht (in 2 gezeigt) freizulegen. Öffnungen 406 könnten auch an den jeweiligen Orten der inneren Anschlussflächen 304 gebildet sein. Der Aufbau von Neuverteilungsschichten ist Fachleuten auf dem Gebiet bekannt und folglich ist keine detaillierte Beschreibung erforderlich.
Während die Anschlussflächenanordnungen der unteren und der oberen Form gleich oder ähnlich sein könnten, ist in einem bestimmten MCP (wie z. B. MCP 200, in 2 gezeigt) zumindest gemäß einem Ausführungsbeispiel der Erfindung die Ausrichtung der Formen derart, dass die jeweiligen äußeren Anschlussflächen 314, 318 auf gegenüberliegenden Seiten sind. Eine Darstellung einer derartigen Ausrichtung ist in 5 gezeigt, die eine Draufsicht des MCP 200 gemäß einem Ausführungsbeispiel zeigt. Zusätzlich zu der relativen Ausrichtung der äußeren Anschlussflächen sind die Formen seitlich um eine Entfernung D versetzt, so dass die jeweiligen äußeren Anschlussflächen frei liegen.
Wieder Bezug nehmend auf 2 ist zu sehen, dass der seitliche Versatz D (gemessen als die Entfernung zwischen den jeweiligen Mittelachsen A1, A2 der oberen und unteren Form) ein stufiges Profil des MCP 200 erzeugt. Abhängig von den relativen Abmessungen der Formen könnte ein Überhang 209 durch die obere Form 206 erzeugt werden. Bei den dargestellten Ausführungsbeispielen weisen die Formen die gleichen Abmessungen auf, wie z. B. der Fall sein könnte, wenn die Formen der gleiche Typ eines Chips sind (z. B. beide DRAM-Chips). Entsprechend ist, um die äußeren Anschlussflächen 312 der unteren Form 202 freizulegen, die obere Form 206 seitlich verschoben, wie gezeigt ist, wodurch der Überhang 209 erzeugt wird.
Da die jeweiligen Neuverteilungsschichten auf gegenüberliegenden Seiten ihrer jeweiligen Formen sind, bleiben die äußeren Kontaktanschlussflächen 312 der unteren Form 202 freiliegend, um eine Verbindung von Bonddrähten 208 (nur einer gezeigt) zu ermöglichen. Bei dem dargestellten Ausführungsbeispiel sind auch Bonddrähte 210 (nur einer gezeigt) mit den Kontaktanschlussflächen 318 der oberen Form 206 verbunden. Die Bonddrähte 208/210 sind mit jeweiligen Kontakten 216/218 auf dem Substrat 204 gekoppelt. Das resultierende MCP 200 ist bedingt dadurch, dass es Bond drähte mit einer kleineren relativen Längendifferenz aufweist, ausgeglichener.
Bei einem Ausführungsbeispiel könnte die ausgeglichene Leistung eines MCP durch die Bereitstellung einer Signalführungsstruktur gestützt werden. 2 z. B. zeigt eine Signalführungsstruktur 214, die mit zumindest einer der äußeren Anschlussflächen 312 der unteren Form 202 über einen Bestimmten der Bonddrähte 208 gekoppelt ist. Die Signalführungsstruktur 214 ist konfiguriert, um die Leistung der unteren Form in Bezug auf die obere Form auszugleichen. Die Signalführungsstruktur 214 könnte z. B. konfiguriert sein, um eine Signalleistung von Signalen, die sich durch den bestimmten einen der Bonddrähte 208 ausbreiten, an Signale anzupassen, die sich durch andere der Bonddrähte 210 ausbreiten, die das Substrat 204 mit den Kontaktanschlussflächen 318 der oberen Form 206 koppeln.
Vorstehendes beschreibt Ausführungsbeispiele zum Neuverteilen (oder Verschieben) von Kontakten von einem Bereich einer Form zu einem weiteren Bereich zu dem Zweck eines Erzielens einer vorteilhaften Stapelarchitektur. Es ist jedoch zu erkennen, dass die oben beschriebenen Ausführungsbeispiele lediglich darstellend sind, und dass weitere Ausführungsbeispiele, die in Betracht kommen könnten, innerhalb des Schutzbereichs der vorliegenden Erfindung sind. 6 z. B. zeigt eine Draufsicht einer Form, die eine Variation an den Innenanschlussflächenorten und entsprechenden Leiterbahnen, die die inneren und äußeren Anschlussflächen koppeln, darstellt. 7 zeigt ein MCP 700 mit einer unteren Form 702 und einer oberen Form 704, die eine Anschlussflächenstruktur und entsprechende Stapelanordnung aufweisen, bei der die äußeren Anschlussflächen 706, 708 entlang zweier orthogonal verwandter Seiten 710/712, 714/716 der jeweiligen Formen neuverteilt sind. Es kommt ferner in Betracht, dass die Anschlussflächenstrukturen der jeweiligen Formen in einem bestimmten Stapel nicht gleich sein müssen. 8 z. B. zeigt ein Ausführungsbei spiel eines MCP 800, bei dem die äußeren Anschlussflächen der unteren Form 802 und der oberen Form 804 unterschiedlich angeordnet sind. Zusätzlich zu der geometrischen Anordnung könnte die Anzahl von Anschlussflächen unterschiedlich sein. Es kommt ferner in Betracht, dass ein bestimmter Stapel mehr als zwei Formen umfassen könnte. 9 z. B. zeigt eine Seitenansicht eines MCP 900 mit drei Formen 902, 904, 906, die gemäß einem Ausführungsbeispiel der Erfindung verschobene äußere Anschlussflächen aufweisen und gestapelt sind. Folglich ist zu erkennen, dass die in den 2 bis 9 gezeigten Anordnungen lediglich darstellend sind und die anderen Anordnungen (symmetrisch und asymmetrisch) in Betracht kommen.
Ferner könnte die Zuwendungsbeziehung der Formen in einem Gehäuse gemäß unterschiedlichen Ausführungsbeispielen variiert werden. Bei den in Bezug auf die 2 bis 9 dargestellten Ausführungsbeispielen zeigen die Formen in die gleiche Richtung. Es kommt jedoch ebenso in Betracht, dass die Formen in entgegengesetzte Richtungen zeigen könnten (d. h. weg voneinander) oder einander zugewandt sein könnten. Ein Ausführungsbeispiel, bei dem benachbarte Formen in einer Zuwendungsbeziehung sind, ist in 10 gezeigt. Insbesondere zeigt 10 ein Ausführungsbeispiel eines MCP 1000, bei dem eine untere Form 1002 mit der Vorderseite nach oben zeigt und eine obere Form 1004 mit der Vorderseite nach unten zeigt. Bei dem dargestellten Ausführungsbeispiel werden die Verbindungen zwischen den Kontaktanschlussflächen 1006/1008, die sich an inneren Abschnitten der jeweiligen Formen 1002/1004 befinden, und den Kontaktbereichen 1010/1012 des Substrats 1017 mit der Bereitstellung strukturierter Zwischenschichten 1014/1016 erzielt. Darstellend ist die Verbindung zwischen den inneren Kontaktanschlussflächen 1006/1008 und entsprechenden inneren Kontaktelementen 1018/1020 der jeweiligen Zwischenschichten 1014/1016 unter Verwendung von Bonddrähten 1022/1024 hergestellt. Ähnlich werden Bonddrähte 1026/1028 verwendet, um entsprechende äußere Kontaktelemente 1030/1032 der jeweili gen Zwischenschichten mit den Kontaktbereichen 1010/1012 des Substrats 1017 zu verbinden. Bei einem Ausführungsbeispiel könnten die untere und die obere Form 1002/1004 ferner mit Abstandshaltern 1034/1036 und Füllschichten 1038/1040, die so angeordnet sind, wie in 10 gezeigt ist, voneinander getrennt sein. Diese Anordnung zusätzlich zu einem seitlichen Versatz D zwischen den Formen erzeugt einen ausreichenden Zwischenraum G, der eine Verbindung der Bonddrähte erlaubt.
Schlussfolgerung
Folglich stellen Ausführungsbeispiele der Erfindung allgemein Verfahren und Vorrichtungen zum Aufbauen von Mehrchipgehäusen bereit, die eine ausgeglichene Leistung zwischen den verschiedenen integrierten Schaltungen in einem Stapel aufweisen. Bei einem Ausführungsbeispiel sind Kontakte auf einer Außenoberfläche einer ersten Anschlussfläche von einem Bereich der äußeren Oberfläche zu einem weiteren Bereich der ersten Anschlussfläche „neuverteilt" (z. B. zu einem weiteren Bereich der äußeren Oberfläche). Ein zweiter Chip ist benachbart zu dem ersten Chip und seitlich von demselben versetzt, wodurch die neuverteilten Kontakte des ersten Chips frei liegen. Die Chips könnten in die gleiche Richtung zeigen, in entgegengesetzte Richtungen zeigen oder einander zugewandt sein. Ferner könnten die Chips von dem gleichen Typ (z. B. beide DRAMs) oder unterschiedliche Typen sein. Ähnlich könnten die Geometrien in einem bestimmten MCP unterschiedlich oder gleich sein. Ferner kommt, obwohl Ausführungsbeispiele in Bezug auf Stapel beschrieben sind, die zwei Formen (ICs) aufweisen, eine beliebige Anzahl von Formen in Betracht.
Während Vorstehendes auf Ausführungsbeispiele der vorliegenden Erfindung gerichtet ist, könnten andere und weitere Ausführungsbeispiel der Erfindung entwickelt werden, ohne von dem grundlegenden Schutzbereich derselben abzuweichen, und der Schutzbereich derselben ist durch die folgenden Ansprüche bestimmt.

Claims

Ein Verfahren zum Bilden von Mehrchipgehäusen, mit folgenden Schritten: Positionieren einer ersten integrierten Schaltung (202) in einer mit der Vorderseite nach oben zeigenden Position über einem Substrat (204), das eine erste Substratoberfläche definiert und eine Mehrzahl von Kontaktbereichen (216, 218) aufweist, wobei in der mit der Vorderseite nach oben zeigenden Position eine erste Oberfläche der ersten integrierten Schaltung (202) und die erste Substratoberfläche in einer einander zugewandten Beziehung sind und eine zweite Oberfläche der ersten integrierten Schaltung (202) von dem Substrat (204) abgewandt ist; wobei die erste integrierte Schaltung (202) eine erste Mehrzahl von Anschlussflächen (312) aufweist, die auf der zweiten Oberfläche der ersten integrierten Schaltung (202) angeordnet sind; Positionieren zumindest eines Abschnitts einer zweiten integrierten Schaltung (206) über zumindest einem Abschnitt der ersten integrierten Schaltung (202), so dass die zweite Oberfläche der ersten integrierten Schaltung (202) einer ersten Oberfläche. der zweiten integrierten Schaltung (206) zugewandt ist, wobei die zweite integrierte Schaltung (206) eine zweite Mehrzahl von Anschlussflächen (318) aufweist; und wobei das Positionieren zumindest eines Abschnitts der zweiten integrierten Schaltung (206) ein seitliches Versetzen der zweiten integrierten Schaltung relativ zu der ersten integrierten Schaltung (202) aufweist, um zu verhindern, dass die erste Mehrzahl von Anschlussflächen (312), die auf der ersten integrierten Schaltung (202) gebildet ist, durch die zweite integrierte Schaltung (206) bedeckt ist; und Koppeln der ersten und der zweiten Mehrzahl von Anschlussflächen (312, 318) mit elektrischen Leitern (208, 210) mit der Mehrzahl von Kontaktbereichen (216, 218), wobei das Substrat (204) ferner eine Signalführungsstruktur (214) aufweist, die mit zumindest einer der ersten Mehrzahl von Anschlussflächen (312) über einen Bestimmten der elektrischen Leiter (208) gekoppelt ist; wobei die Signalführungsstruktur (214) konfiguriert ist, um ein Signalverhalten von Signalen, die sich durch einen Bestimmten der elektrischen Leiter (208) ausbreiten, an Signale anzupassen, die sich durch andere der elektrischen Leiter (210) ausbreiten, die das Substrat mit der zweiten Mehrzahl von Anschlussflächen (218) koppeln.
Das Verfahren gemäß Anspruch 1, bei dem die zweite Mehrzahl von Anschlussflächen auf der ersten Oberfläche der zweiten integrierten Schaltung gebildet ist.
Das Verfahren gemäß Anspruch 1, bei dem die zweite Mehrzahl von Anschlussflächen auf einer zweiten Oberfläche der zweiten integrierten Schaltung gebildet ist, wobei die zweite Oberfläche gegenüber von der ersten Oberfläche der zweiten integrierten Schaltung gebildet ist.
Ein Verfahren zum Bilden von Mehrchipgehäusen, mit folgenden Schritten: Positionieren einer ersten integrierten Schaltung (1002) in einer mit der Vorderseite nach oben zeigenden Position über einem Substrat (1017), das eine erste Substratoberfläche definiert und eine Mehrzahl von Kontaktbereichen (1010, 1012) aufweist, wobei in der mit der Vorderseite nach oben zeigenden Position eine erste Oberfläche der ersten integrierten Schaltung (1002) und die erste Substratoberfläche in einer ein ander zugewandten Beziehung sind und eine zweite Oberfläche der ersten integrierten Schaltung (1002) von dem Substrat (1017) abgewandt ist; wobei die erste integrierte Schaltung (1002) eine erste Mehrzahl von Anschlussflächen (1032) aufweist, die auf der zweiten Oberfläche der ersten integrierten Schaltung (1002) angeordnet sind; Positionieren zumindest eines Abschnitts einer zweiten integrierten Schaltung (1004) über zumindest einem Abschnitt der ersten integrierten Schaltung (1002), so dass die zweite Oberfläche der ersten integrierten Schaltung (1002) einer ersten Oberfläche der zweiten integrierten Schaltung (1004) zugewandt ist, wobei die zweite integrierte Schaltung (1004) eine zweite Mehrzahl von Anschlussflächen (1030) aufweist; und wobei das Positionieren zumindest eines Abschnitts der zweiten integrierten Schaltung (1004) ein seitliches Versetzen der zweiten integrierten Schaltung relativ zu der ersten integrierten Schaltung (1002) aufweist, um zu verhindern, dass die erste Mehrzahl von Anschlussflächen (1032), die auf der ersten integrierten Schaltung (1002) gebildet ist, durch die zweite integrierte Schaltung (1004) bedeckt ist; und Koppeln der ersten und der zweiten Mehrzahl von Anschlussflächen (1030, 1032) mit elektrischen Leitern (1026, 1028) mit der Mehrzahl von Kontaktbereichen (1010, 1012), wobei die zweite Mehrzahl von Anschlussflächen (1030) auf der ersten Oberfläche der zweiten integrierten Schaltung (1004) angeordnet ist, und wobei ferner ein Abstandshalter (1034, 1036) vorgesehen ist, der zwischen der ersten integrierten Schaltung (1002) und der zweiten integrierten Schaltung (1004) angeordnet ist, um einen Zwischenraum zwischen denselben zu bilden, in dem ein Bonddraht (1022, 1024) angeordnet ist.
Das Verfahren gemäß Anspruch 1, bei dem das Koppeln ein Verwenden einer Drahtbondtechnik aufweist, um die elektrischen Leiter zu bilden.
Das Verfahren gemäß Anspruch 1, bei dem die elektrischen Leiter Bonddrähte sind.
Ein Verfahren gemäß Anspruch 1 oder 4, wobei die erste Mehrzahl von Anschlussflächen eine erste Mehrzahl innerer Anschlussflächen (304), die an einem inneren Abschnitt der ersten Oberfläche angeordnet sind, und eine erste Mehrzahl von äußeren Anschlussflächen (312), die auf der zweiten Oberfläche der ersten integrierten Schaltung (202) und nach außen hin von der ersten Mehrzahl innerer Anschlussflächen (304) angeordnet sind, aufweist, wobei ferner eine Mehrzahl von Neuverteilungsleitungen (314) vorgesehen ist, die auf der ersten Oberfläche der ersten integrierten Schaltung (202) angeordnet sind und die erste Mehrzahl innerer Anschlussflächen (304) mit der ersten Mehrzahl äußerer Anschlussflächen (312) verbinden, und wobei das Koppeln der ersten Mehrzahl von Anschlussflächen ein Koppeln der äußeren Mehrzahl von Anschlussflächen (312) mit den elektrischen Leitern (208) aufweist, wodurch eine elektrische Verbindung zwischen der ersten Mehrzahl innerer Anschlussflächen (304) und der Mehrzahl von Kontaktbereichen (216) über die elektrischen Leiter (208) hergestellt wird.
Das Verfahren gemäß Anspruch 7, bei dem die elektrischen Leiter Bonddrähte sind.
Das Verfahren gemäß Anspruch 7, bei dem die erste Mehrzahl äußerer Anschlussflächen (312) an einem Umfangsabschnitt der ersten Oberfläche der ersten integrierten Schaltung (202) angeordnet ist.
Ein Mehrchipgehäuse mit folgenden Merkmalen: einem Substrat (204), das eine erste Substratoberfläche definiert und eine Mehrzahl von Kontaktbereichen (216, 218) aufweist; einer ersten integrierten Schaltung (202) in einer mit der Vorderseite nach oben zeigenden Position über dem Substrat (204), wobei in der mit der Vorderseite nach oben zeigenden Position eine erste Oberfläche der ersten integrierten Schaltung (202) und die erste Substratoberfläche in einer einander zugewandeten Beziehung sind und eine zweite Oberfläche der ersten integrierten Schaltung (202) von dem Substrat (204) abgewandt ist; wobei die erste integrierte Schaltung (202) eine erste Mehrzahl von Anschlussflächen (312) aufweist, die auf der zweiten Oberfläche der ersten integrierten Schaltung (202) angeordnet sind; einer zweiten integrierten Schaltung (206), die über zumindest einem Abschnitt der ersten integrierten Schaltung (202) angeordnet ist, so dass die zweite Oberfläche der ersten integrierten Schaltung (202) einer ersten Oberfläche der zweiten integrierten Schaltung (206) zugewandt ist, wobei die zweite integrierte Schaltung (206) eine zweite Mehrzahl von Anschlussflächen (318) aufweist; und wobei die zweite integrierte Schaltung (206) seitlich relativ zu der ersten integrierten Schaltung (202) versetzt ist, um zu verhindern, dass die erste Mehrzahl von Anschlussflächen (312), die auf der ersten integrierten Schaltung (202) gebildet ist, durch die zweite integrierte Schaltung (206) bedeckt ist; elektrischen Leitern (208, 210), die die erste und die zweite Mehrzahl von Anschlussflächen (312, 318) mit der Mehrzahl von Kontaktbereichen (216, 218) koppeln; und einer Signalführungsstruktur (214) in dem Substrat, wobei die Struktur (214) mit zumindest einer der ersten Mehrzahl von Anschlussflächen (312) über einen bestimmten der elektrischen Leiter (208) gekoppelt ist; wobei die Signalführungsstruktur (214) konfiguriert ist, um ein Signalverhalten von Signalen, die sich durch einen bestimmten der elektrischen Leiter (208) ausbreiten, an Signale anzupassen, die sich durch andere der elektrischen Leiter (210) ausbreiten, die das Substrat (204) mit der zweiten Mehrzahl von Anschlussflächen (318) koppeln.
Ein Mehrchipgehäuse mit folgenden Merkmalen: einem Substrat (1017), das eine erste Substratoberfläche definiert und eine Mehrzahl von Kontaktbereichen (1010, 1012) aufweist; einer ersten integrierten Schaltung (1002) in einer mit der Vorderseite nach oben zeigenden Position über dem Substrat (1017), wobei in der mit der Vorderseite nach oben zeigenden Position eine erste Oberfläche der ersten integrierten Schaltung (1002) und die erste Substratoberfläche in einer einander zugewandeten Beziehung sind und eine zweite Oberfläche der ersten integrierten Schaltung (1002) von dem Substrat (1017) abgewandt ist; wobei die erste integrierte Schaltung (1002) eine erste Mehrzahl von Anschlussflächen (1032) aufweist, die auf der zweiten Oberfläche der ersten integrierten Schaltung (1002) angeordnet sind; einer zweiten integrierten Schaltung (1004), die über zumindest einem Abschnitt der ersten integrierten Schaltung (1002). angeordnet ist, so dass die zweite Oberfläche der ersten integrierten Schaltung (1002) einer ersten Oberfläche der zweiten integrierten Schaltung (1004) zugewandt ist, wobei die zweite integrierte Schaltung (1004) eine zweite Mehrzahl von Anschlussflächen (1030) aufweist; und wobei die zweite integrierte Schaltung (1004) seitlich relativ zu der ersten integrierten Schaltung (1002) versetzt ist, um zu verhindern, dass die erste Mehrzahl von Anschlussflächen (1032), die auf der ersten integrierten Schaltung (1002) gebildet ist, durch die zweite integrierte Schaltung (1004) bedeckt ist; elektrischen Leitern (1026, 1028), die die erste und die zweite Mehrzahl von Anschlussflächen (1030, 1032) mit der Mehrzahl von Kontaktbereichen (1010, 1012) koppeln; wobei die zweite Mehrzahl von Anschlussflächen (1030) auf der ersten Oberfläche der zweiten integrierten Schaltung (1004) angeordnet ist, und wobei ferner ein Abstandshalter (1034, 1036) vorgesehen ist, der zwischen der ersten integrierten Schaltung (1002) und der zweiten integrierten Schaltung (1004) angeordnet ist, um einen Zwischenraum zwischen denselben zu bilden, in dem ein Bonddraht (1022, 1024) angeordnet ist.
Das Mehrchipgehäuse gemäß Anspruch 10 oder 11, das ferner zumindest eine weitere integrierte Schaltung (906) aufweist, die über der zweiten integrierten Schaltung angeordnet ist.
Das Mehrchipgehäuse gemäß Anspruch 10 oder 11, bei dem die erste und die zweite integrierte Schaltung (202, 206; 1002, 1004) der gleiche Typ sind.
Das Mehrchipgehäuse gemäß Anspruch 10 oder 11, bei dem die erste und die zweite integrierte Schaltung (202, 206; 1002, 1004) die gleichen Abmessungen aufweisen.
Das Mehrchipgehäuse gemäß Anspruch 10 oder 11, bei dem die elektrischen Leiter (208, 210; 1026, 1028) Bonddrähte sind.
Das Mehrchipgehäuse gemäß Anspruch 10 oder 11, bei dem zumindest eine der ersten Mehrzahl von Anschlussflächen (312) und der zweiten Mehrzahl von Anschlussflächen (318) Teil einer Neuverteilungsschicht (400) ist, wodurch nach innen hin angeordnete Anschlussflächen (304, 316) mit jeweiligen Leiterbahnen (314, 324) mit nach außen hin angeordneten Anschlussflächen (312, 318) gekoppelt sind.
Das Mehrchipgehäuse gemäß Anspruch 10 oder 11, bei dem zumindest eine der ersten Mehrzahl von Anschlussflächen und der zweiten Mehrzahl von Anschlussflächen Teil einer Neuverteilungsschicht (400) ist, wodurch nach innen hin angeordnete Anschlussflächen (304, 316) mit jeweiligen Leiterbahnen (314, 324) mit nach außen hin angeordneten Anschlussflächen (312, 318) gekoppelt sind, und wobei die nach außen hin angeordneten Anschlussflächen (312, 318) linear auf einer Seite der jeweiligen integrierten Schaltung (202, 206), auf der sich die Neuverteilungsschicht (400) befindet, angeordnet sind.
Das Mehrchipgehäuse gemäß einem der Ansprüche 10 bis 17, bei dem die erste integrierte Schaltung (202; 1002) ein erster Speicherchip ist; die zweite integrierte Schaltung (206; 1004) ein zweiter Speicherchip ist, der seitlich relativ zu dem ersten Speicherchip (202; 1002) versetzt ist, so dass der zweite Speicherchip (206; 1004) einen Überhang relativ zu dem ersten Speicherchip (202; 1002) bildet; und die elektrischen Leiter (208, 210; 1026, 1028) Bonddrähte sind.
Das Mehrchipgehäuse gemäß Anspruch 18, bei dem sich der Überhang an einer Kante des ersten Speicherchips (202; 1002) vorbei erstreckt.
Das Mehrchipgehäuse gemäß Anspruch 18, bei dem der erste und der zweite Speicherchip (202, 206; 1002, 1004) die gleichen Abmessungen aufweisen.
Das Mehrchipgehäuse gemäß Anspruch 18, bei dem der erste und der zweite Speicherchip (202, 206; 1002, 1004) Chips eines dynamischen Direktzugriffsspeichers sind.
Das Mehrchipgehäuse gemäß Anspruch 18, wobei der erste Speicherchip (202) eine Neuverteilungsschicht (400) aufweist, die eine Mehrzahl innerer Kontakte (304) aufweist, die mit einer Mehrzahl äußerer Anschlussflächen (312) über jeweilige Leiterbahnen gekoppelt (314) sind; wobei die inneren Anschlussflächen (304) in einer inneren Region der zweiten Oberfläche positioniert sind und die äußeren Anschlussflächen (312) in einer äußeren Region der zweiten Oberfläche positioniert sind.
Das Mehrchipgehäuse gemäß Anspruch 22, bei dem die äußeren Anschlussflächen (312) linear auf einer Seite des ersten Speicherchips (202) angeordnet sind.