DE102006009561A1

DE102006009561A1 - Stapel aus Chips mit einer flexiblen Verbindung

Info

Publication number: DE102006009561A1
Application number: DE102006009561A
Authority: DE
Inventors: Siva Raghuram
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2005-02-28
Filing date: 2006-02-28
Publication date: 2006-09-14
Also published as: US20060192277A1; US7291907B2

Abstract

Es wird ein Chipstapel (2, 3) vorgeschlagen, der integrierte BGA- oder FBGA-Chipbausteine umfasst. Jeweils zwei der Chipbausteine (11, 21) weisen untere Oberflächen (106, 206) auf, die mit Anordnungen (120, 220) von elektrischen Kontakten (12, 22) versehen und die im Stapel zueinander orientiert sind. Die Kontakte sind mit in einem flexiblen Substrat ausgebildeten leitfähigen Kontaktmustern (70, 78) verbunden. Eine erste Anordnung (120) kontaktiert ein leitfähiges Kontaktmuster (70) auf einer oberen Oberfläche (504), die andere Anordnung (220) kontaktiert ein Muster (75) auf einer unteren Oberfläche (506) des flexiblen Substrats (153) innerhalb eines gleichen Endabschnitts. Der andere Endabschnitt weist ebenfalls ein leitfähiges Kontaktmuster (78) auf, das mit einer dritten Anordnung (620) elektrischer Kontakte (62) verbunden ist. Das flexible Substrat (153) ist um einen Rand des Chipbausteins (21) herumgelegt, um die dritte Anordnung (620) mit den anderen zwei Anordnungen (120, 220) zu verbinden. Falls vier Chipbausteine (11, 21, 31, 41) innerhalb dieses Designs vorgesehen sind, wird das Layout von Leiterbahnen (159) innerhalb mindestens eines der erforderlichen flexiblen Substrate mäandriert ausgebildet, um Längen- und Laufzeitdifferenzen relativ zu dem anderen flexiblen Substrat zu kompensieren.

Description

Die Erfindung betrifft das Stapeln von Chips auf Modulen. Die Erfindung betrifft insbesondere gekapselte integrierte Schaltungschips, die zum Einsparen von Fläche auf einer Leiterplatte übereinander gestapelt sind und die mit Hilfe einer flexiblen Verbindung elektrisch miteinander verbunden sind. Die Erfindung betrifft weiterhin Chip-Scale-Package-Designs.

Um die funktionelle Eigenschaften einer integrierten Schaltung über Zeiträume erhalten, sind Chips im Allgemeinen in einer verkapselnden Kunststoffumgebung gekapselt, die auch einen Teil von elektrischen Verbindungen vom Chip zu einer Leiterplatte (PWB – printed wiring board) bereitstellt, auf der der resultierende Baustein montiert werden soll. Eine geradzahlige Anzahl solcher gekapselten, auf einer PWB montierten Chips bildet in der Regel zum Beispiel ein Speichermodul. Das Speichermodul kann auch einen Hub umfassen, der Signale von einem Speichercontroller über Leitungen an ausgewählte Chips verteilt.

Insbesondere auf dem Gebiet des Speichermoduldesigns gibt es einen starken Bedarf nach Erhöhung von Speicherkapazitäten pro PWB, der einhergeht mit abnehmenden Chipgrößen und/oder zunehmenden Strukturdichten, die erhalten werden bezüglich Halbleiterspeicherdesign und -herstellung. Dies gilt insbesondere im Fall von Speichermodulen, die an Serveranwendungen angepasst sind, wo spezielle weitere Anforderungen bezüglich Verfügbarkeit und Lebensdauer erfüllt werden müssen. Es ist deshalb erforderlich, Fläche auf einer Leiterplatte (PWB) einzusparen, die nur begrenzte Abmessungen aufweist, welche für die Platzierung von Chips zur Verfügung stehen.

Gemeinhin ist ein integrierter Schaltungsbaustein (IC) mit Zwischenverbindungen zu der Leiterplatte (PWB) in Form von TSOP (thin small outline package) ausgelegt. Dabei treten Leitungen, die elektrische Pads des Bausteins kontaktieren, an den äußeren Rändern des Bausteins aus, um an der Leiterplatte (PWB) vorgesehene Pads zu kontaktieren. Da der rechteckige flache Körper eines Bausteins bereits eine erhebliche Fläche auf der Leiterplatte (PWB) bedeckt, sind die Leitungen und die PWB-Kontakte neben jedem Baustein positioniert, d.h. entlang des Umfangs der Ränder. Ein derartiges Design nimmt jedoch viel Fläche auf einer Leiterplatte (PWB) in Anspruch.

Folglich ist ein alternatives Bausteindesign entwickelt worden, das die Bodenfläche eines Bausteins auf Abmessungen eines Chips oder Einzelchips skaliert, der im Baustein gekapselt ist. Gemäß diesem Design (Chip scale packaging, CSP) ist an einer unteren Oberfläche eines integrierten Schaltungsbausteins eine Anordnung von Kontakten vorgesehen. Diese Kontakte sind auch als Kugeln (balls) bekannt und weisen hauptsächlich eine kugelförmige oder halbkugelförmige Form auf. Die Kontakte sind in der Regel zu je zwei Arrays auf der unteren Oberfläche des Bausteins angeordnet, wobei jedes Array zwei oder drei Spalten und bis zu z.B. fünfzehn Zeilen aufweist.

Die entsprechenden Pads auf der Leiterplatte (PWB) weisen ein ähnlich schmales Arraydesign auf. Es brauchen jene Pads nun nicht länger neben dem Baustein angeordnet zu sein und sind stattdessen gemäß dem CSP-Design unter einem Baustein angeordnet. Die PWB-Fläche kann in diesem Fall für eine höhere Dichte von auf einer Leiterplatte angeordneten Bausteinen genutzt werden.

Ein weiterer Ansatz zu Erhöhung der Speicherkapazität auf einer Leiterplatte besteht darin, verkapselte Chips übereinander zu stapeln oder alternativ beide Seiten einer PWB zum Platzieren von Bausteinen zu verwenden, wodurch die dritte Dimension einer Leiterplatte genutzt wird. Das Stapeln erfolgt, indem zuerst ein unterster Baustein auf einer PWB platziert wird, wobei zum Beispiel die Anordnung von angeordneten Kontakten elektrisch mit entsprechenden Pads auf der Leiterplatte verbunden wird. Dann wird ein weiterer Baustein auf der oberen Oberfläche des untersten Chipbausteins platziert, wobei die entsprechende Anordnung von Kontakten elektrisch mit einer so genannten flexiblen Verbindung (flex circuit, im folgenden auch kurz „Flexverbindung" genannt) verbunden wird, die um den äußeren Rand des untersten Chipbausteins herumgelegt wird.

Die flexible Verbindung verbindet beide Anordnungen von Kontakten, d.h. die Kontakte des untersten Chipbausteins mit jeweiligen Kontakten des weiteren Chipbausteins. Im Fall von zwei Arrays von Kontakten, die auf jeder Seite der unteren Oberfläche des Bausteins verlaufen, werden zwei flexible Verbindungen verwendet, d.h. eine für jede Seite. Ein Beispiel für ein derartiges Moduldesign ist zum Beispiel im US Patent Nr. 6, 576, 992 B1 beschrieben.

Aufgrund von Differenzen in den Signallaufzeiten zwischen einer Verbindung des Chips des untersten Bausteins mit einem Controller und einer Verbindung des Chips des weiteren, oberen Bausteins mit diesem Controller kommt es jedoch zu einer Qualitätseinbuße. Bezüglich verschiedener Kontakte entlang des Signalwegs bei unterschiedlichen Laufzeiten auftretende Signalreflexionen können nämlich die Signalqualität erheblich verschlechtern.

Dieser Effekt tritt noch deutlicher hervor, wenn mehr als zwei Chips, z.B. vier Chips – bzw. ihre jeweiligen Bausteine – übereinander gestapelt sind, da die Höhe des Chipstapels erheblich zunimmt.

Eine Aufgabe der Erfindung besteht deshalb in der Bereitstellung eines Chipstapels, der die vorgenannten Probleme reduziert, die auf die Laufzeitdifferenzen zurückgehen können.

Eine weitere Aufgabe der Erfindung besteht in der Erhöhung der Speicherkapazität eines Moduls und insbesondere in der Erhöhung der Anzahl gekapselter Chips, die pro Leiterplatte zur Verfügung stehen.

Noch eine weitere Aufgabe der Erfindung besteht in der Verbesserung der Signalqualität der Kommunikation zwischen einem Speichermodul und dem Speichercontroller.

Noch eine weitere Aufgabe besteht darin, die Anforderungen von Speichermodulen für Serveranwendungen im Hinblick auf Signalqualität zu erfüllen, um die Verfügbarkeit und Gesamtlebensdauer eines Speichermoduls zu verbessern.

Gemäß einem Aspekt der Erfindung wird ein Chipstapel mit mindestens zwei integrierten Chipbausteinen bereitgestellt. Die integrierten Chipbausteine weisen jeweils eine Anordnung von elektrischen Kontakten auf, z.B. kugelförmig oder halbkugelförmig, die auf den unteren Oberflächen der Chipbausteine angeordnet sind. Die Kontakte gemäß der Erfindung sind nicht auf eine bestimmte dreidimensionale Form (Kugel, Halbkugel etc.) beschränkt. Die elektrischen Kontakte oder Kugeln können weiterhin als Arrays angeordnet sein.

Der Chipstapel gemäß diesem Aspekt der Erfindung ist weiterhin mit einer flexiblen Verbindung versehen, die Leiterbahnen umfasst zur Bereitstellung einer elektrischen Zwischenverbindung zwischen den elektrischen Kontakten und der Leiterplatte. Die Flex-Verbindung umfasst ferner ein (mechanisch) flexibles Substrat, das die Leiterbahnen voneinander isoliert und mechanisch stützt.

Beide Anordnungen von Kontakten sind mit elektrisch leitfähigen Kontaktmustern verbunden, die in der oberen bzw. unteren Oberfläche des flexiblen Substrats ausgebildet sind. Die leitfähigen Kontaktmuster können aus Öffnungen im Substrat, die zu den vorstehenden elektrischen Kontakten Zugang gewähren, oder auch Kugeln zum Verbinden mit den Leiterbahnen innerhalb des flexiblen Substrats bestehen. Die Erfindung ist jedoch nicht auf diese Ausführungsform beschränkt.

Die auf der oberen und unteren Oberfläche der flexiblen Verbindung vorgesehenen leitfähigen Kontaktmuster sind innerhalb des gleichen Abschnitts der flexiblen Verbindung ausgebildet. Die Kontaktmuster können auf dem flexiblen Substrat einander gegenüberliegend innerhalb dieses Abschnitts positioniert sein. Bevorzugt stellt dieser Abschnitt einen Endabschnitt des flexiblen Substrats dar, wobei der Abschnitt dann ein Ausmaß aufweist, das der Größe des leitfähigen Kontaktmusters oder der Menge elektrischer Kontakte entspricht.

Beide leitfähigen Kontaktmuster sind auf gegenüberliegenden Seiten der flexiblen Substrate platziert. Diese sind ferner mit elektrischen Kontakten verbunden, die an Bodenseiten der Chipbausteine vorgesehen. Daher ergibt sich bei dieser Aus führungsform, dass die Bodenseiten beider Chipbausteine zueinander hin orientiert sind.

Infolgedessen ist die obere Oberfläche des Paars jeweils nach außen hin orientiert, und eine Verbindung zu der Leiterplatte (PWB) wird nur mit Hilfe der flexiblen Verbindung hergestellt, die sich aus dem Chipstapel heraus erstreckt. Dabei wird sie um den Rand des untersten Chipbausteins des Paars herumgelegt, um eine elektrische Verbindung zu der Verdrahtung auf der Leiterplatte unter dem unteren Chipbaustein zu ermöglichen. Die Verbindung zur Leiterplatte befindet sich dann nahe der oberen Oberfläche des unteren Bausteins (d.h., die der Bodenseite gegenüberliegende Oberseite des unteren Bausteins, welcher mithin umgedreht positioniert ist). Die Bodenseite eines Bausteins bezeichnet hier die Seite mit den Kontaktanschlüssen für den Chip.

Ferner umfasst die flexible Verbindung ein drittes leitfähiges Kontaktmuster, das – wegen des Herumlegens der Flex-Verbindung um den Rand des unteren Bausteins – auf der oberen Oberfläche der flexiblen Verbindung ausgebildet ist, die nun aber in die "untere" Richtung orientiert ist, d.h. in Richtung der Leiterplatte.

Weitere Ausführungsformen sehen vor, weitere Kontaktmuster für den Anschluss an die Leiterplatte innerhalb dieses Abschnitts der flexiblen Verbindung herzustellen. Diese weitere Verbindung greift auf das flexible Substrat von ihrer eigenen unteren Oberfläche aus zu. Diese weist aber bei diesem Aspekt eine "obere" Orientierung auf, wenn sie um den unteren Baustein herumgelegt ist.

Aufgrund der vorteilhaften Stapeltechnik gemäß dieser Ausführungsform der Erfindung wird ein Stapeln von Chips ermöglicht, wobei es im wesentlichen keine Laufzeitdifferenzen gibt, weil beide Anordnungen elektrischer Kontakte (Arrays) mit dem gleichen Abschnitt der flexiblen Verbindung verbunden sind und somit die gleiche Entfernung bezüglich zum Beispiel eines Hubs oder eines Controllers aufweisen.

Gemäß einem weiteren Aspekt der Erfindung wird ein Chipstapel mit vier integrierten Chipbausteinen vorgeschlagen. Der Stapel umfasst zwei Paare von Chipbausteinen, die – ähnlich dem ersten Aspekt – jeweils aufeinander zu orientiert sind. Dementsprechend werden nur zwei flexible Verbindungen benötigt, die elektrischen Zugang zu den vier Anordnungen elektrischer Kontakte (Arrays) bereitstellen.

Wenngleich dieser Aspekt für noch größere Speicherkapazitäten je Leiterplatte sorgt, führen unterschiedliche Höhen der gestapelten Bausteine zu unterschiedlichen Längen des flexiblen Substrats.

Die resultierenden Signallaufzeitdifferenzen können mit Hilfe einer mäandrierten Anordnung behoben werden. Die Leiterbahnen in der kürzeren flexiblen Verbindung zu dem untersten Paar von Chipbausteinen werden dadurch verlängert.

Idealerweise sind die Längen der Leiterbahnen zwischen dem Kontakt zu der Leiterplatte und den Anordnungen von Kontakten auf den Bausteinen innerhalb beider flexibler Schaltungen relativ zueinander gleich. Es sind dabei unterschiedliche Designs für die Verlegung der Leiterbahnen im flexiblen Substrat möglich. Eine Mäandrierung stellt nur eine unter vielen Alternativen dar. Wichtig ist, dass die Weglänge der Leiter bahnen zu unterschiedlichen Bausteinen im gleichen Chipstapel auf die gleiche Größe gebracht wird.

Gemäß einem weiteren Aspekt wird eine flexible Verbindung bereitgestellt, die Leiterbahnen umfasst zur Bereitstellung einer elektrischen Zwischenverbindung zwischen den elektrischen Kontakten und der Leiterplatte und umfasst weiterhin ein flexibles Substrat, das die Leiterbahnen isoliert und mechanisch stützt.

Gemäß diesem Aspekt sind bei der flexiblen Verbindung Kontaktmuster auf einer oberen bzw. einer unteren Oberfläche des flexiblen Substrats vorgesehen, die innerhalb des gleichen Abschnitts des flexiblen Substrats ausgebildet sind. Die Kontaktmuster sind in dem flexiblen Substrat auf gegenüberliegenden Seiten relativ zueinander positioniert. Bevorzugt stellt jener Abschnitt einen Endabschnitt des flexiblen Substrats dar, wobei dann der Abschnitt eine Erstreckung aufweist, die der Größe des leitfähigen Kontaktmusters oder des Arrays elektrischer Kontakte entspricht.

Die flexible Verbindung weist weiterhin ein drittes leitfähiges Kontaktmuster auf, das in einem zweiten Abschnitt des flexiblen Substrats angeordnet ist, bevorzugt einen anderen Endabschnitt gegenüber jedem Abschnitt des ersten und zweiten leitfähigen Kontaktmusters. Ein kennzeichnendes Merkmal ist, dass das dritte leitfähige Kontaktmuster auf der oberen Oberfläche des flexiblen Substrats angeordnet ist. Infolgedessen kann das flexible Substrat um einen Umfangsrand eines Chipbausteins derart herumgelegt werden, dass das auf der oberen Oberfläche ausgebildete leitfähige Kontaktmuster nun in Richtung einer Leiterplatte (PWB) oder präziser zu an der PWB montierten elektrischen Kontakten orientiert ist.

Bei einem weiteren Aspekt weisen die innerhalb des flexiblen Substrats vorgesehenen Leiterbahnen ein geschlängeltes (mäandrierendes) Layout auf, um Längendifferenzen relativ zu einer anderen flexiblen Verbindung zu kompensieren, welche die gleichen Anschlusspads auf der Leiterplatte, aber einen anderen Chipbaustein innerhalb des gleichen Stapels kontaktiert.

Diese und weitere Merkmale der Erfindung werden nun mit Bezug auf die Zeichnungen detailliert erläutert. Es zeigen:
1 eine Schnittansicht eines ersten Chipstapels gemäß dem Stand der Technik;
2 ein Signalverlauf, der das Problem der Signalqualität gemäß dem Stand der Technik verdeutlicht;
3 eine Schnittansicht einer ersten Ausführungsform gemäß der Erfindung;
4 eine Schnittansicht einer zweiten Ausführungsform gemäß der Erfindung.
5 zeigt in einer schematischen Darstellung eine obere Schnittansicht der beiden flexiblen Verbindungen der in 4 gezeigten Ausführungsform.
1 zeigt in einer Schnittansicht ein Beispiel eines Chipstapels gemäß dem Stand der Technik, der beispielsweise 1 des US-Patents Nr. 6,576,992 B1 ähnlich ist. Auf einer Leiterplatte (PWB) 90 ist ein Chipstapel 1 angeordnet, der einen ersten integrierten Schaltungschipbaustein 10 und einen zweiten integrierten Schaltungschipbaustein 20 umfasst. Beide Chipbausteine 10, 20 weisen jeweils eine obere Oberfläche 104, 106 und eine untere Oberfläche 204, 206 auf.
Die oberen Oberflächen 104, 106 werden jeweils durch ein Gehäuse 16, 26 gebildet, in dem sich der nicht gezeigte Chip befindet. Die unteren Oberflächen 106, 206 werden von einem Verdrahtungssubstrat 17 bzw. 27 gebildet. Die Verdrahtungssubstrate 17, 27 umfassen eine Verdrahtung 18, 28. Diese Verdrahtung verbindet hier nicht gezeigte Bondpads des Chips mit Anordnungen oder Anordnungen (Arrays) von elektrischen Kontakten 12, 13, 22 bzw. 23. Elektrische Kontakte 12, 13, 22, 23 sind in den Arrays 120, 130, 220, 230 angeordnet. In den hier gezeigten Schnittansichten bestehen die Arrays aus Kontakten, die jeweils in 3 Spalten (gezeigt) und z.B. 11 Zeilen (nicht gezeigt) angeordnet sind. Jedoch ist weder diese Ausführungsform noch die Erfindung auf ein Array beschränkt, das wie hier beschrieben angeordnet ist.
Beide Chipbausteine sind übereinander gestapelt. Sie stellen Chip-Scale-Packages (CSP) dar und besitzen als Kontaktanordnungen Fine-Pitch-Ball-Grid-Arrays (FBGA). Beide Bausteine sind an eine auf der PWB 90 vorgesehene Verdrahtung 67 angeschlossen. Dazu sind weitere elektrische Kontakte 62, 63 oder Kugeln vorgesehen, die mit einer flexiblen Verbindung 51 zu verbinden sind. Die Flex-Verbindung ist so angeordnet, dass sie elektrische Signale 80 über in der flexiblen Verbindung ausgebildete Leiterbahnen zu dem ersten Chipbaustein 10 und durch innerhalb der flexiblen Verbindung 51 ausgebildete Durchgangslöcher zu dem zweiten Chipbaustein 20 verteilt.
Elektrische Kontakte 62, 63 bilden Anordnungen/Arrays von Kontakten 620, 630. Um einem gegebenen Standard zu entsprechen, z.B. über JEDEC, ist das Layout von Arrays 120, 130, 220, 230, 620, 630 festgelegt. Weiterhin ist jedes der Arrays 120, 130 des ersten Chipbausteins über eine flexible Verbindung mit einem der Arrays 220, 230 des zweiten Chipbausteins verbunden. Folglich sind bei dieser Ausführungsform zwei flexible Verbindungen 51, 52 vorgesehen. Beide flexible Verbindungen 51, 52 sind um Außenränder des zweiten Chipbausteins 20 herumgelegt, um die Mengen 220 und 230 des zweiten Bausteins und die Verdrahtung 67 unter dem Stapel zu erreichen. Weiterhin sind beide flexiblen Verbindungen mit Hilfe einer Klebeschicht 55, 56 an der oberen Oberfläche 204 des zweiten Chipbausteins angebracht.
Um eine elektrische Verbindung zu der flexiblen Verbindung zu ermöglichen, umfasst das flexible Substrat 53 jeder der flexiblen Verbindungen 51 und 52 leitfähige Kontaktmuster 70, 72, 74, 76, 78, 79, die in einer oberen Oberfläche 504 und einer unteren Oberfläche 506 des flexiblen Substrats 53 ausgebildet sind. Dabei ist z.B. ein leitfähiges Kontaktmuster 70, das die Menge 120 von Kontakten mit den Leiterbahnen verbindet, in einer oberen Oberfläche 504 ausgebildet, während ein leitfähiges Kontaktmuster 74 innerhalb einer unteren Oberfläche ausgebildet ist. Leitfähige Kontaktmuster 70 und 74 sind jedoch in verschiedenen, einander gegenüberliegenden Endabschnitten des flexiblen Substrats 53 ausgebildet.
Dementsprechend weisen beide Chipbausteine auf der PWB eine identische Orientierung auf, wobei die untere Oberfläche in jedem Fall in Richtung der Leiterplatte orientiert ist. Die Chipbausteine gemäß diesem Beispiel des Stands der Technik können mit identischem Design hergestellt werden.
Ein Nachteil, der sich aus diesem Beispiel des Stands der Technik ergibt, ist in 2 gezeigt. Es wird dort die Ver teilung von Signalstärken bezüglich einer Taktperiode gezeigt, die von einem ersten Zeitstempel t1 bis zu einem zweiten Zeitstempel t2 reicht. Die fetten Linien zeigen ein ideales Verhalten von Signaländerungen (von einer logischen "1" bis zur logischen "0" oder von einer logischen "0" bis zu einer logischen "1"), identifiziert durch den X-förmigen Übergang zwischen den Zeittakten in dieser graphischen Darstellung. Bei einem "Ein-Chip-Stapel" verbreitert sich dieser Übergang aufgrund stochastischer Fluktuationen, wie durch den schraffierten Bereich angegeben.
Wird nun ein Chipstapel wie in 1 beschrieben eingesetzt, so verbreitert sich der Übergang noch weiter, während ein verbleibender Zeitabschnitt, der eine zweifelsfreie Signalinterpretation liefern kann, auf weniger als 50% der Taktperiode schrumpft (durch gestrichelte Linien angegeben).
Eine erste Ausführungsform der Erfindung, die diesem Effekt entgegenwirkt, wie durch die Pfeile in 2 angegeben, ist in 3 gezeigt. Der Chipstapel 2 umfasst einen ersten integrierten Schaltungschipbaustein 11 und einen zweiten integrierten Schaltungschipbaustein 21. Im Gegensatz zum Beispiel nach dem Stand der Technik ist das Paar von Chipbausteinen 11, 21 in dieser Ausführungsform zueinander hin orientiert. Das heißt, die unteren Oberflächen 104, 106 sowie die Anordnungen 120, 220 elektrischer Kontakte 12, 22 der verschiedenen Chipbausteine sind zueinander orientiert. Die flexiblen Verbindungen 151, 152 sind zwischen den elektrischen Kontakten 12, 22 und 13, 23 angeordnet.
Um diese Anordnung zu erreichen, umfasst die flexible Verbindung 151 oder das flexible Substrat 153 leitfähige Kontaktmuster 70 auf einer oberen Oberfläche 504, um eine Verbindung zu Kugeln 12 bereitzustellen, und weiterhin ein leitfähiges Kontaktmuster 75 auf einer unteren Oberfläche 506, um eine elektrische Verbindung zu Kugeln 22 zu ermöglichen.
Beide Muster sind innerhalb des gleichen (End-) Abschnitts des flexiblen Substrats 153 ausgebildet und weiterhin aufeinander ausgerichtet. Wie in dem vorausgegangenen Beispiel entsprechen die Layouts der Arrays elektrischer Kontakte 12, 22 und der leitfähigen Kontaktmuster 70, 75 dem JEDEC-Standard. Dies gilt auch für die dritte Anordnung 620 (und die entsprechende Menge 630) von Kontakten 62 oder Kugeln, die die Verbindung zu der Verdrahtung 67 der PWB 90 herstellt. Da jedoch der Chipbaustein 21 hinsichtlich seiner Orientierung umgedreht ist, ist die obere Oberfläche 204 zu jener Anordnung 620 elektrischer Kontakte hin ausgerichtet, die hinter der flexiblen Verbindung 151 verborgen ist und mit einem auf der oberen Oberfläche 504 des flexiblen Substrats 153 ausgebildeten leitfähigen Kontaktmuster 78 verbunden ist. Eine Klebeschicht 160 sorgt deshalb für mechanische Stabilität.
Wie aus 3 deutlich wird, führt die Drehung des zweiten Chipbausteins zu einer Spiegelung elektrischer Kontakte. Dieses Merkmal wird durch die in 3 schraffierten Bondkontakte 184, 185 verdeutlicht, die eine elektrische Verbindung zwischen der Verdrahtung 18, 28 und den integrierten Schaltungschips 180 herstellen.
Jeweils zwei Kontakte 12, 22, die mit den gleichen, innerhalb des flexiblen Substrats 153 ausgebildeten Leiterbahnen verbunden sind, müssen bezüglich des Chips 180 die gleiche logische Funktionalität liefern. Das Layout der Chiplogik selbst wird im Allgemeinen jedoch nicht gespiegelt sein. Folglich hat das Layout der Verdrahtung 18, 28 und der Bonds 184, 185 die Spiegelung der Chipfunktionalität zu übernehmen.
Die Bezugszahl 182 bezeichnet eine Klebeschicht, 188 bezeichnet das Gehäusesubstrat (bevorzugt Kunststoff) und 189 bezeichnet das Verdrahtungssubstrat, das die Verdrahtung 18, 28 und die Bonds 184, 185 umfasst.
Die Spiegelung der Verdrahtung beinhaltet, dass das Layout von beiden Verdrahtungssubstraten 189 einschließlich der Verdrahtung 18, 28 und der Bonds 184, 185 nicht notwendigerweise präzise gespiegelt sein muss. Da zwei verschiedene Verdrahtungssubstrate 189 für den Zweck dieser Ausführungsform herzustellen sind, reicht eine Spiegelung der Logik aus, während das präzise Layout in der Regel nicht spiegelsymmetrisch sein wird.
4 zeigt eine zweite Ausführungsform bezüglich eines zweiten Aspekts der Erfindung. Anstelle eines Doppel-Stapel-Chipbausteins, wie in 3 gezeigt, wird ein Vierer-Stapel-Chipbaustein bereitgestellt, der zwei Paare von Chipbausteinen aufweist, die zueinander orientiert – und relativ zueinander gespiegelt – sind, wie für den Doppel-Stapel-Fall in der ersten Ausführungsform demonstriert. Im Folgenden werden nur Unterschiede bezüglich der ersten Ausführungsform erläutert.
Der Chipstapel 3 weist vier integrierte Chipbausteine 21, 11, 41, 31 auf. Das Paar von Bausteinen 21, 11 ist ähnlich der vorausgegangenen Ausführungsform, während das Paar von Bausteinen 41, 31 auf das erste Paar aufgesetzt ist. Eine Klebeschicht 162 ist zwischen der oberen Oberfläche des ersten Chipbausteins 11 und der oberen Oberfläche des vierten Chipbausteins 41 vorgesehen.
Der in 4 gezeigte Vierer-Chip-Stapel 3 weist weiterhin zwei flexible Verbindungen 151, 351 auf jeder Seite des Stapels auf, die jeweils ein Paar von Anordnungen elektrischer Kontakte mit Anordnungen 620 elektrischer Kontakte auf dem PWB 90 verbindet. Darin ist die erste flexible Verbindung 151 wie in der vorausgegangenen Ausführungsform um den äußeren Rand 401 des zweiten integrierten Chipbausteins 21 herum gelegt. Die zweite flexible Verbindung ist jedoch um eine Kombination aus den drei Rändern 401, 402, 403 herumgelegt, die aus dem ersten (11), dem zweiten (21) und dem vierten (41) Chipbaustein des Stapels 3 besteht.
Beide flexible Verbindungen sind unter dem untersten (dem "zweiten") Chipbaustein aufeinander ausgerichtet. Beide flexiblen Verbindungen sind mit einem leitfähigen Kontaktmuster 700 versehen, das so ausgelegt ist, dass es mit der Anordnung 620 elektrischer Kontakte auf den PWB 90 verbunden ist. Insbesondere weisen die elektrischen Kontakte 62 der Menge 620 eine elektrische Verbindung sowohl zu den Leiterbahnen der ersten als auch der zweiten Schaltung auf. Beispielsweise kann die untere, zweite flexible Verbindung 351 ein leitfähiges Kontaktmuster aufweisen, das mit Öffnungen oder Durchgangslöchern derart ausgestattet ist, dass elektrische Kontakte 62 durch die flexible Verbindung 351 reichen und gleichzeitig die flexible Verbindung 151 kontaktieren. Alternativ können weitere Kugeln an der Position der jeweiligen leitfähigen Kontaktmuster zwischen beiden flexiblen Verbindungen vorgesehen sein.
Wie aus 4 deutlich wird, weisen die flexiblen Verbindungen 151 und 351 eine Längendifferenz auf, und zwar aufgrund einer Höhendifferenz über der PWB 90, mit der sie die Chipbausteine verbinden.
5 zeigt in einer oberen Schnittansicht einen Abschnitt des Layouts von Leiterbahnen innerhalb beider flexibler Verbindungen zum Vergleich. 5a zeigt das herkömmliche Layout von geraden Leiterbahnen 159, die von dem leitfähigen Kontaktmuster 700 zu den leitfähigen Kontaktmustern 702, 704 verlaufen, die auf gegenüberliegenden Oberflächen innerhalb eines Endabschnitts der gleichen flexiblen Verbindung 351 ausgebildet sind. Jeweils drei parallele Bahnen sind so ausgelegt, dass sie mit einer Teilmenge aus drei elektrischen Kontakten verbunden werden, die in einer Linie eines Arrays angeordnet sind.
5 zeigt ein geschlängeltes Layout von Leiterbahnen 158, die im flexiblen Substrat 153 der flexiblen Verbindung 151 ausgebildet sind. Das geschlängelte Layout dient dazu, die Länge der Bahnen zu vergrößern, so dass sie gleich derjenigen Länge der Bahnen 159 des längeren Substrats ist. Durch diese Maßnahme kann der durch die Pfeile in 2 angedeutete Effekt kompensiert werden.

1: Chipstapel (Stand der Tech
: nik)
2, 3: Chipstapel (Erfindung)
10, 20: integrierte Chipbausteine
: (Stand der Technik)
11, 21, 31, 41: integrierte Chipbausteine
: (Erfindung)
12, 13, 22, 23: elektrische Kontakte
16: Gehäuse
18, 28: Verdrahtung
51, 151, 351: flexible Verbindung
53, 153: flexibles Substrat
55, 56: Klebeschicht
67: Verdrahtung und Pads am PWB
70–79, 700, 702, 704: leitfähiges Kontaktmuster
80: Signal
90: PWB
104, 106, 204, 206: obere/untere Oberfläche von
: Chipbaustein
120, 130, 220, 230, 620, 630: Menge von Kontakten
158, 159: Leiterbahnen
160, 162: Klebeschicht
180: integrierte Schaltung
182: Klebeschicht
184, 185: Bonds
188: Gehäusesubstrat
189: Verdrahtungssubstrat
401–403: äußere Ränder von Bausteinen

504, 506: obere/untere Oberfläche des
: flexiblen Substrats

Claims

Chipstapel (2), der folgendes umfasst: eine flexible Verbindung (151), die folgendes umfasst: (a) ein flexibles Substrat (153), (b) mehrere in dem flexiblen Substrat (153) ausgebildete Leiterbahnen (159), (c) ein auf einer oberen Oberfläche (504) des flexiblen Substrats (153) ausgebildetes erstes leitfähiges Kontaktmuster (70), (d) ein auf einer unteren Oberfläche (506) des flexiblen Substrats (153) ausgebildetes zweites leitfähiges Kontaktmuster (75), (e) wobei die leitfähigen Kontaktmuster (70, 75) auf den Oberflächen (504, 506) gegenüberliegend innerhalb eines ersten Abschnitts des flexiblen Substrats (153) ausgebildet sind und beide leitfähigen Kontaktmuster (70, 75) elektrisch mit den in dem flexiblen Substrat (153) ausgebildeten Leiterbahnen (159) verbunden sind; einen ersten integrierten Chipbaustein (11) mit einer ersten Anordnung (120) von Kontakten (12), wobei die erste Anordnung (120) von Kontakten (12) so ausgelegt ist, dass sie mit dem auf der oberen Oberfläche (504) des flexiblen Substrats (153) ausgebildeten ersten leitfähigen Kontaktmuster (70) elektrisch verbunden ist; mindestens einen zweiten integrierten Chipbaustein (21) mit einer zweiten Anordnung (220) von Kontakten (22), wobei die zweite Anordnung (220) von Kontakten (22) so ausgelegt ist, dass sie mit dem auf der unteren Oberfläche (506) des flexiblen Substrats (153) ausgebildeten ersten leitfähigen Kontaktmuster (75) elektrisch verbunden ist; wobei die flexible Verbindung (151) ein auf der oberen Oberfläche (504) innerhalb eines zweiten Abschnitts des flexiblen Substrats (153) angeordnetes drittes leitfähiges Kontaktmuster (78) umfasst, wobei das dritte leitfähige Kontaktmuster (78) elektrisch leitend mit den Leiterbahnen (159) verbunden ist; und wobei mindestens der zweite Abschnitt des flexiblen Substrats um einen äußeren Rand des zweiten integrierten Chipbausteins (21) herumgelegt ist.
Chipstapel (2) nach Anspruch 1, wobei: der erste und zweite integrierte Chipbaustein (11, 21) jeweils eine untere Oberfläche (106, 206) umfassen, die mit den jeweiligen Anordnungen von Kontakten (120, 220) ausgestattet ist, und jeweils eine obere Oberfläche (104, 204) umfassen, die der unteren Oberfläche (106, 206) gegenüberliegt; und beide untere Oberflächen (104, 204) des ersten und zweiten integrierten Schaltungschipbausteins (11, 21) zueinander orientiert sind, so dass der erste Abschnitt des flexiblen Substrats (153) zwischen beiden unteren Oberflächen (104, 204) und zwischen den Anordnungen (120, 220) von Kontakten (12, 22) des ersten und zweiten integrierten Chipbausteins (11, 21) angeordnet ist.
Chipstapel (2) nach Anspruch 1 oder 2, wobei: der um den äußere Rand des zweiten integrierten Chipbausteins (21) herumgelegte zweite Abschnitt des flexiblen Substrats (153) an der oberen Oberfläche (204) des zweiten integrierten Schaltungschipbausteins (21) angebracht ist.
Chipstapel (2) nach einem der Ansprüche 1 bis 3, wobei: die obere Oberfläche (204) des zweiten integrierten Chipbausteins (21) mit einer Klebeschicht (160) versehen ist und der zweite Abschnitt des flexiblen Substrats (153), der um den Rand des zweiten integrierten Chipbausteins (21) herumgelegt ist, an der auf der oberen Oberfläche (204) des zweiten integrierten Chipbausteins (21) vorgesehenen Klebeschicht (160) angebracht ist.
Chipstapel (2) nach einem der Ansprüche 1 bis 4, der folgendes umfasst: eine dritte Anordnung (620) von Kontakten, welche elektrisch mit dem dritten leitfähigen Kontaktmuster (78) verbunden ist.
Chipstapel (2) nach einem der Ansprüche 1 bis 5, wobei: jeder der Kontakte (12) der ersten Anordnung (120) auf genau einen der Kontakte (22) der zweiten Anordnung (220) gegenüberliegend ausgerichtet ist.
Chipstapel (2) nach Anspruch 6, wobei: das erste leitfähige Kontaktmuster (70) und das zweite leitfähige Kontaktmuster (75) in dem flexiblen Substrat (153) aufeinander derart ausgerichtet sind, dass jeder der Kontakte (12) der ersten Anordnung (120) und die jeweils zugeordneten Kontakte (22) der zweiten Anordnung (220) mit genau einer der Leiterbahnen (159) leitend verbunden sind.
Chipstapel (2) nach Anspruch 7, wobei: jeder der integrierten Chipbausteine (11, 21) die Anordnung (120, 220) von Kontakten (12, 22), eine integrierte Schaltung (180), ein Gehäusesubstrat (188) und ein Verdrahtungssubstrat (189) umfasst, wobei das Verdrahtungssubstrat (189) mit Verdrahtung (18, 28) und Bonds (184, 185) versehen ist, um auf der integrierten Schaltung (180) ausgebildete Kontakte elektrisch mit jedem einzelnen der Kontakte (12, 22) zu verbinden, alle integrierten Schaltungen (180) identische Kopien voneinander sind, das Verdrahtungssubstrat (189) des ersten integrierten Chipbausteins (11) derart ausgebildet ist, dass Kontakte auf der integrierten Schaltung (180) mit Kontakten (12) in einer Weise assoziiert werden, die gespiegelt ist im Vergleich zu der durch das Verdrahtungssubstrat (189) des zweiten integrierten Chipbausteins (21) hergestellten Assoziierung.
Chipstapel (2) nach einem der Ansprüche 1 bis 8, wobei: jeder der integrierten Chipbausteine (11, 21) ein Chip-Scale-Packing-(CSP)-Bauelement ist.
Chipstapel (2) nach einem der Ansprüche 1 bis 9, wobei: jeder der integrierten Chipbausteine (12, 22) eines aus der Gruppe bestehend aus: (a) einem Ball-Grid-Array-(BGA)-Bauelement; (b) einem Fine-Pitch-Ball-Grid-Array-(FBGA) Bauelement, ist.
Chipstapel (3) nach einem der Ansprüche 1 bis 10, weiterhin umfassend: eine zweite flexible Verbindung (351), die folgendes umfasst (a) ein zweites flexibles Substrat (153), (b) mehrere in dem zweiten flexiblen Substrat (153) ausgebildete Leiterbahnen (159), (c) ein auf einer oberen Oberfläche (504) des flexiblen Substrats (153) ausgebildetes viertes leitfähiges Kontaktmuster (702), (d) ein auf einer unteren Oberfläche (506) des zweiten flexiblen Substrats (153) ausgebildetes fünftes leitfähiges Kontaktmuster (704), (e) wobei die leitfähigen Kontaktmuster (704, 706) beide auf den Oberflächen (504, 506) gegenüberliegend innerhalb eines ersten Abschnitts des flexiblen Substrats (153) ausgebildet sind und die vierten und fünften leitfähigen Kontaktmuster (702, 704) mit den in dem zweiten flexiblen Substrat (153) ausgebildeten Leiterbahnen (159) leitend verbunden sind; einen dritten integrierten Chipbaustein (31) mit einer vierten Anordnung (120) von Kontakten (12), wobei die vierte Anordnung (120) von Kontakten (12) so ausgelegt ist, dass sie mit dem auf der oberen Oberfläche (504) des flexiblen Substrats ausgebildeten vierten leitfähigen Kontaktmuster (702) elektrisch verbunden ist; einen vierten integrierten Chipbaustein (41) mit einer fünften Anordnung (220) von Kontakten (22), wobei die fünfte Anordnung (120) von Kontakten (22) so ausgelegt ist, dass sie mit dem auf der unteren Oberfläche (506) des zweiten flexiblen Substrats (153) ausgebildeten fünften leitfähigen Kontaktmuster (704) elektrisch verbunden ist; wobei die zweite flexible Verbindung (351) ein auf der oberen Oberfläche (504) innerhalb eines zweiten Abschnitts des zweiten flexiblen Substrats (153) angeordnetes sechsten leitfähiges Kontaktmuster (700) umfasst, wobei das sechste leitfähige Kontaktmuster (700) elektrisch mit den Leiterbahnen (159) verbunden ist; und wobei mindestens der zweite Abschnitt des zweiten flexiblen Substrats (153) um einen äußeren Rand herumgelegt ist, der gebildet wird durch einen Stapel aus den ersten, zweiten und vierten integrierten Chipbausteinen (11, 21, 41).
Chipstapel (3) nach Anspruch 11, wobei: der dritte und vierte integrierte Chipbaustein (31, 41) jeweils eine untere Oberfläche (106, 206) umfassen, die mit den jeweiligen vierten und fünften Anordnungen (120, 220) von Kontakten (12, 22) ausgestattet ist, und eine obere Oberfläche (104, 204), welcher der unteren Oberfläche (106, 206) gegenüberliegt; und beide untere Oberflächen (106, 206) des dritten und vierten Chipbausteins (31, 41) zueinander orientiert sind, wobei der erste Abschnitt des zweiten flexiblen Substrats (153) zwischen beiden unteren Oberflächen (106, 206) und zwischen den vierten und fünften Anordnungen (120, 220) von Kontakten (12, 22) des dritten und vierten Chipbausteins (31, 41) angeordnet ist.
Chipstapel (3) nach Anspruch 11 oder 12, wobei: der zweite Abschnitt des zweiten flexiblen Substrats (153), der um den äußeren Rand des ersten, zweiten und vierten Chipbausteins (11, 21, 41) herumgelegt ist, an der oberen Oberfläche (204) des zweiten Chipbausteins (21) angebracht ist.
Chipstapel (3) nach einem der Ansprüche 11 bis 13, wobei: die obere Oberfläche (204) des zweiten integrierten Chipbausteins (21) mit einer Klebeschicht (160) versehen ist und der zweite Abschnitt des zweiten flexiblen Substrats (153), der um den äußeren Rand des ersten, zweiten und vierten Chipbausteins (11, 21, 41) herumgelegt ist, an der auf der oberen Oberfläche (204) des zweiten Chipbausteins (21) vorgesehenen Klebeschicht (160) angebracht ist.
Chipstapel nach einem der Ansprüche 11 bis 14, wobei: das dritte leitfähige Kontaktmuster (78) und das sechste leitfähige Kontaktmuster (700) aufeinander ausgerichtet sind; die dritte Anordnung (620) von Kontakten elektrisch leitend mit dem dritten und dem sechsten leitfähigen Kontaktmuster (78, 700) verbunden ist.
Chipstapel (3) nach einem der Ansprüche 11 bis 15, wobei: jeder der Kontakte der vierten Anordnung (120), die auf der unteren Oberfläche (106) des dritten integrierten Chipbausteins (31) vorgesehen sind, auf jeweilige Kontakte der fünften Anordnung (220), die auf der unteren Oberfläche (220) des vierten integrierten Chipbausteins (41) vorgesehen sind, ausgerichtet ist.
Chipstapel (3) nach Anspruch 16, wobei: das vierte leitfähige Kontaktmuster (702) und das fünfte leitfähige Kontaktmuster (704) derart ausgerichtet sind, dass jeder der Kontakte (12) der vierten Anordnung (120) und die jeweiligen Kontakte (22) der fünften Anordnung (220) mit genau einer der Leiterbahnen in der zweiten flexiblen Verbindung (351) verbunden sind.
Chipstapel nach einem der Ansprüche 11 bis 17, wobei: das erste flexible Substrat (153) eine erste Länge zwischen der Position des ersten und zweiten leitfähigen Kontaktmusters (70, 75) in dem ersten Abschnitt und der Position des dritten leitfähigen Kontaktmusters (78) in dem zweiten Abschnitt des ersten flexiblen Substrats aufweist; das zweite flexible Substrat eine zweite Länge zwischen der Position des vierten und fünften leitfähigen Kontaktmusters (702, 704) des ersten Abschnitts des zweiten flexiblen Substrats und der Position des sechsten leitfähigen Kontaktmusters (700) des zweiten Abschnitts des zweiten flexiblen Substrats (153) aufweist und die zweite Länge größer ist als die erste Länge.
Chipstapel (3) nach Anspruch 18, wobei: die in dem ersten flexiblen Substrat (153) ausgebildeten Leiterbahnen so ausgelegt sind, dass sie eine dritte Länge aufweisen; die in dem zweiten flexiblen Substrat (153) ausgebildeten Leiterbahnen so ausgelegt sind, dass sie eine vierte Länge aufweisen; und die vierte Länge identisch mit der dritten Länge ist, um entlang der Leiterbahnen (159) der ersten und zweiten flexiblen Verbindung (151, 351) gleiche Signallaufzeiten zu erhalten.
Chipstapel (3) nach Anspruch 19, wobei: die zweite flexible Verbindung (351) mit einem mäanderförmigen Layout von Leiterbahnen (159) versehen ist.
Flexible Verbindung (151) zum Bereitstellen einer elektrischen Verbindung zwischen mindestens einem integrierten Chipbaustein (11, 21) und einer Leiterplatte (90), die folgendes umfasst: ein flexibles Substrat (153), mehrere in dem flexiblen Substrat (153) ausgebildete Leiterbahnen (159), ein auf einer oberen Oberfläche (504) des flexiblen Substrats (153) ausgebildetes erstes leitfähiges Kontaktmuster (70) für den Anschluss an eine erste Anordnung (120) von Kontakten (12) eines ersten integrierten Chipbausteins (11), ein auf einer unteren Oberfläche (506) des flexiblen Substrats (153) ausgebildetes zweites leitfähiges Kontaktmuster (75) für den Anschluss an eine zweite Anordnung (220) von Kontakten (22) eines zweiten integrierten Chipbausteins (21), wobei die leitfähigen Kontaktmuster (70, 75) beide einander gegenüberliegend auf den Oberflächen (504, 506) innerhalb eines ersten Abschnitts des flexiblen Substrats (153) ausgebildet sind und beide leitfähigen Kontaktmuster (70, 75) elektrisch mit den in dem flexiblen Substrat (153) ausgebildeten Leiterbahnen (159) verbunden sind; ein drittes leitfähiges Kontaktmuster (78), das innerhalb eines zweiten Abschnitts des flexiblen Substrats (153) angeordnet ist und für den Anschluss an eine dritten Anordnung (620) von Kontakten (62) der Leiterplatte (90) eingerichtet ist; wobei das dritte leitfähige Kontaktmuster (78) elektrisch leitend mit den Leiterbahnen (159) verbunden ist; und wobei das dritte leitfähige Kontaktmuster (78) den Anschluss an die dritten Anordnung (620) von Kontakten (62) auf der Leiterplatte (90) genau dann ermöglicht, wenn die flexible Verbindung (153) um einen äußeren Rand eines der integrierten Chipbausteine (21) herumgelegt ist.
Flexible Verbindung (151) nach Anspruch 21, wobei: das erste, zweite und dritte leitfähige Kontaktmuster (70, 75, 78) durch in den Oberflächen (504, 506) des flexiblen Substrats (153) ausgebildete Öffnungen ausgebildet ist, so dass der Anschluss an die Leiterbahnen durch Kontakte (12, 22) ermöglicht wird, die von einem Chipbaustein (11, 21) oder von der Leiterplatte (90) hervorstehen.
Flexible Verbindung (151) nach einem der Ansprüche 21 oder 22, wobei: die flexible Verbindung (151) mit einem mäanderförmigen Layout von Leiterbahnen bereitgestellt wird, um Unterschiede in der Signallaufzeit relativ zu einer zweiten flexiblen Verbindung (351) auszugleichen, die in einem gleichen Chipstapel (3) eingesetzt wird und eine andere Länge besitzt.