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Die
vorliegende Erfindung betrifft ein Verfahren und System zum Testen
einer Speichervorrichtung, wobei die Speichervorrichtung eine Vielzahl von
Speicherzellen aufweist, die jeweils mittels einer Adresse ansteuerbar
sind. Ein Testspeicher ist zum Abspeichern von Testergebnissen vorgesehen.
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Beim
Test von Speicherbauelementen wird üblicherweise für jede einzelne
Speicherzelle die Information abgespeichert, ob die Speicherzelle
fehlerfrei beschrieben und gelesen werden kann. Diese Information
wird vorzugsweise separat für
jede Speicherzelle erfasst, da ansonsten die Fehler den einzelnen
Speicherzellen nicht zugeordnet werden können. Die Informationen sind
insbesondere für
eine Auswertung von Testergebnissen erforderlich.
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Systeme
zum Testen von Speichervorrichtungen brauchen einen Testspeicher,
um die Testergebnisse abspeichern zu können. Die Testsysteme umfassen
daher eine große
Anzahl schneller und damit kostspieliger Speicherbauelemente. Aus
Kostengründen
sollte der im Testsystem vorhandene Testspeicher kleiner als die
Größe des getesteten
Speichers gewählt
werden. Dies hat jedoch zur Folge, dass die Testergebnisse aller
Speicherzellen der getesteten Speichervorrichtung nicht in dem Testspeicher
abgelegt werden können.
Es entstehen also entweder hohe Anschaffungskosten oder die Analysetauglichkeit
des Testsystems wird stark eingeschränkt. Die in dem Testspeicher
abgelegten Informationen können
erst nach dem Testablauf ausgewertet werden. Aufgrund der zu verarbeitenden
Datenmenge ist der Bearbeitungsaufwand groß, und die Wartezeit zum Auswerten
der Testergebnisse ist sehr lang.
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Herkömmlicherweise
werden unterschiedlich Verfahren eingesetzt, um einen guten Kompromiss zwischen
der Analysetauglichkeit der Testergebnisse und den Kosten für den Testspeicher
zu finden. Der in herkömmlichen
Testsystemen implementierte Speicher zur Aufnahme der Testergebnisse
ist kleiner als derjenige, der für
die Aufnahme aller Messergebnisse verwendet werden müsste. Anstelle
alle Testergebnisse abzuspeichern wird nur eine begrenzte Anzahl
von Testergebnissen gespeichert. Herkömmlicherweise wird der Testspeicher
nur mit Informationen von Messergebnissen gefüllt, die eine Fehlfunktion
von Speicherzellen anzeigen. Damit entfallen alle Testergebnisse,
die lediglich die Funktionsfähigkeit
des Speichers bestätigen.
D.h., dass die Auswertung der Testergebnisse zumindest teilweise durchgeführt wird,
während
der Test abläuft.
Eine solche Auswertung beschränkt
sich in der Regel nur auf die Feststellung, ob überhaupt ein Fehler vorlag
oder nicht.
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Sofern
der Testspeicher nicht groß genug
ist, um alle Informationen fehlerhafter Speicherzellen aufzunehmen,
werden nur diejenigen Testergebnisse abgespeichert, die in der zeitlichen
Reihenfolge des Tests als erstes auftreten. Dies liegt daran, dass
die Fehlerinformationen abgespeichert werden, sobald sie auftreten.
Ist der Testspeicher vollständig
gefüllt, können alle
später
erfassten Fehler nicht mehr in den Testspeicher geschrieben werden.
Die zeitliche Abfolge des Tests bestimmt, welche Fehlerinformationen
abgespeichert werden und welche nicht abgespeichert werden.
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Nachteilig
an diesem Verfahren ist insbesondere, dass der Nutzer keine Möglichkeit
hat später auftretende
Fehler auszuwerten. Daher sind Testsysteme entwickelt worden, bei
denen der Nutzer die Zeitfenster für die Aufnahme von Testergebnissen definieren
kann. Aber auch hier müssen
weitere, nach dem Füllen
des Testspeichers auftretende Fehler innerhalb des Zeitfensters
ignoriert werden.
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Die
vorstehenden beschriebenen Testsysteme sind jedoch wenig praxisnah.
Denn für
die Auswertung und Beurteilung von Speicherfehlern ist es zunächst einmal
unerheblich in welcher zeitlichen Reihenfolge sie aufgrund des gewählten Testverfahrens
auftreten. Insofern erlaubt zwar die Begrenzung auf Zeitfenster
dem Benutzer Fehler zu erfassen, die er ansonsten gar nicht erfassen
könnte.
Für die
gezielte Suche nach Fehlern und deren Ursachen ist dieses Verfahren
jedoch sehr umständlich
und zeitaufwendig. Ferner ist es bei blockartigen Ausfällen von
Speicherzellen nicht mehr möglich,
weitere Ausfälle
zu analysieren oder auch nur zu erfassen, da die blockartigen Ausfälle bereits
den beschränkten
Testspeicher gefüllt
haben. Ein solcher blockartiger Ausfall tritt beispielsweise auf,
wenn eine große
Anzahl von Speicherzellen aufgrund des Ausfalls eines zentralen
Steuerungselements nicht korrekt arbeitet.
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Es
ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren und
System zum Testen von Speichervorrichtungen bereitzustellen, die
trotz eines begrenzten Testspeichers einen praxisnahen und kostengünstigen
Test der Speichervorrichtung ermöglichen.
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Die
Aufgabe wird durch das Verfahren und System gemäß den beigefügten Ansprüchen gelöst. Das
erfindungsgemäße System
zum Testen einer Speichervorrichtung umfasst eine Vielzahl von Speicherzellen.
Jede der Speicherzellen ist mittels einer Adresse ansteuerbar. Ein
Testspeicher zum Ablegen von Testergebnissen ist vorgesehen. Eine
Adressvergleichseinheit ist dazu ausgebildet, zu bestimmen, ob die
Adresse einer Speicherzelle in einem vorbestimmten Adressbereich
liegt. Eine steuerbare Einheit zum Abspeichern von Testergebnissen
ist mit dem Testspeicher und der Adressvergleichseinheit verbunden.
Die steuerbare Einheit wird von der Adressvergleichseinheit derart
angesteuert wird, dass Fehlerinformationen der getesteten Speicherzelle
in dem Testspeicher nur abgespeichert werden, wenn die Adresse der
getesteten Speicherzelle in dem ausgewählten Adressraum liegt.
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Das
erfindungsgemäße System
sieht somit vor, dass die Entscheidung, ob ein fehlerhaftes Messergebnis
im Testspeicher abgelegt wird, von der Adresse der zugehörigen Speicherzelle
abhängig
gemacht wird. Dieser Auswahl liegt die Erkenntnis zugrunde, dass
bei der Analyse von Fehlern in einer Speichervorrichtung meist nur
ein gewisser Adressbereich um den zu analysierenden Fehler von Interesse
ist. Indem der zu testenden Speicherbereich aufgrund des ausgewählten Adressbereichs
ausgewählt
werden kann, ist es möglich,
auf einfache und praxisnahe Weise den von einem Fehler betroffenen Adressbereich
eines Speichers genauer zu analysieren. Ohne die Kosten für das Testsystem
mittels mehr Testspeicher zu erhöhen,
ist es möglich,
einfacher und praxisnaher wertvolle Testergebnisse zu erhalten.
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Vorzugsweise
umfasst das erfindungsgemäße System
zum Testen einer Speichervorrichtung eine zentralen Steuereinheit,
die dazu vorgesehen ist, Adress- und Steuersignale für die Speicherzellen in
Echtzeit während
des Tests der Speichervorrichtung zu berechnen. Von Echtzeitsystemen
(englisch real-time system) spricht man, wenn ein System ein Ergebnis
innerhalb eines vorher fest definierten Zeitraums garantiert berechnet,
also bevor eine bestimmte Zeitschranke erreicht ist. Ein Echtzeitsystem muss
also nicht nur ein Berechnungsergebnis mit dem richtigen Wert, sondern
dasselbe auch noch rechtzeitig liefern.
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Gemäß einer
bevorzugten Ausführungsform der
Erfindung wird in Echtzeit entschieden, ob die Fehlerinformation
der getesteten Speicherzelle in dem Testspeicher abgespeichert wird.
Die Entscheidung findet zu dem Zeitpunkt statt, in dem die Fehlerinformation
erfasst wird. Vorzugsweise wird die Entscheidung darüber, ob
die Fehlerinformation abgespeichert wird, rechtzeitig getroffen,
d.h. es wird so schnell entschieden, dass das Testen der Speicherzellen
dadurch nicht oder unmerklich verzögert wird.
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Die
Adressvergleichseinheit kann beispielsweise an die zentrale Steuereinheit
angeschlossen sein. Die Steuereinheit übermittelt die Adresse der getesteten
Speicherzelle an die Vergleichseinheit. Dies ist möglich, da
die zentrale Steuereinheit während
des Testablaufs die Information der getesteten Speicherzelle hat.
Diese Informationen liegen insbesondere dann vor, wenn die zentrale
Steuereinheit dazu vorgesehen ist, Adress- und Steuersignale für die Speicherzellen
in Echtzeit während
des Tests der Speichervorrichtung zu berechnen.
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Die
zentrale Steuereinheit kann aber auch dazu vorgesehen sein, Adress-
und Steuersignale für die
Speicherzellen vor dem Test der Speichervorrichtung zu berechnen.
In diesem Fall liegen die Adressdaten der aktuell getesteten Speicherzelle
nicht jederzeit vor, so dass die Adressvergleichseinheit diese Informationen
nicht ohne weiteres von der Steuereinheit erhalten kann. Bei einer
derartigen Implementierung der vorliegenden Erfindung werden vorzugsweise
lokale Speicher für
die von der zentralen Steuereinheit berechneten Adress- und Steuersignale
für die
zu testenden Speicherzellen angelegt.
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Die
zentrale Steuereinheit greift beispielsweise während des Tests nicht in das
Testgeschehen ein. Vorteilhaft daran ist, dass der Test selber nicht durch
die Berechnungen der zentralen Steuereinheit verzögert wird.
Die zentrale Steuereinheit kann während des Tests anderweitig
eingesetzt werden. Die Ressourcen des Testsystems können somit
effektiver genutzt werden.
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Allerdings
bedarf es bei einem Testsystem, bei dem die Adress- und Steuersignale
vor dem eigentlichen Testablauf berechnet werden, geeigneter Maßnahmen,
um die Testergebnisse den getesteten Speicherzellen und insbesondere
deren Adressen zuordnen zu können.
Aus diesem Grunde legt die zentrale Steuereinheit vor dem Test der
Speichervorrichtung eine zeitliche Abfolge des Tests der Speicherzellen
fest. Damit ist der Zeitpunkt für
das Auftreten eines Fehlers mit der zu diesem Zeitpunkt getesteten
Speicherzelle korreliert. Anhand des Zeitpunktes des Auftretens
von Testergebnissen kann die entsprechende Adresse der getesteten
Speicherzelle ermittelt werden. Dazu ist ein Zyklenzähler vorgesehen,
der dazu ausgebildet ist, den Zeitpunkt innerhalb der zeitlichen
Abfolge des Tests in Echtzeit zu berechnen. Die Adressvergleichseinheit
ist mit dem Zyklenzähler
verbunden und dazu ausgebildet, anhand des von dem Zyklenzähler empfangenen
Zeitpunkts die Adresse der aktuell getesteten Speicherzelle zu ermitteln.
Sofern zu diesem Zeitpunkt ein Fehler erfasst wird, kann der Fehler
mit der Adresse der getesteten Speicherzelle korreliert werden.
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Nachfolgend
werden bevorzugte Ausführungsbeispiele
der vorliegenden Erfindung anhand der beigefügten Figuren beschrieben. Die
Ausführungsbeispiele
geben lediglich beispielhafte Implementierungen der vorliegenden
Erfindung an und sind nicht als einschränkend zu verstehen. Insbesondere
sind die in den Ausführungsbeispielen
dargestellten Merkmalskombinationen nicht als zwingend notwendig
zur Lösung
der erfindungsgemäßen Aufgabe
anzusehen.
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1 zeigt
einen Adressraum einer zu testenden Speichervorrichtung gemäß der vorliegenden Erfindung;
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2 zeigt
ein erstes Zeitdiagramm für
einen Lesezugriff auf die zu testende Speichervorrichtung gemäß einem
ersten Ausführungsbeispiel;
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3 zeigt
ein zweites Zeitdiagramm für
einen Lesezugriff auf die zu testende Speichervorrichtung gemäß dem ersten
Ausführungsbeispiel;
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4 zeigt
ein Zeitdiagramm für
einen Lesezugriff auf die zu testende Speichervorrichtung gemäß einem
zweiten Ausführungsbeispiel;
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5a zeigt
einen schematischen Aufbau eines Systems zum Testen einer Speichervorrichtung gemäß dem ersten
Ausführungsbeispiel
der vorliegenden Erfindung;
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5b zeigt
einen schematischen Aufbau eines Systems zum Testen einer Speichervorrichtung gemäß dem zweiten
Ausführungsbeispiel
der vorliegenden Erfindung; und
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6 zeigt
einen schematischen Aufbau eines Systems zum Testen einer Speichervorrichtung gemäß einem
dritten Ausführungsbeispiel
der vorliegenden Erfindung.
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Der
in 1 gezeigte Adressraum des Speichers umfasst zwei
unterschiedliche Bereiche A und B. Der Adressraum A umfasst die
Adressen aller Speicherzellen der zu testenden Speichervorrichtung.
Der Adressraum ist in ein Koordinatensystem bestehend aus X- und
Y-Achse eingebettet. Jede Adresse entspricht genau einem Punkt in
dem Koordinatensystem. Der gesamte Adressraum A entspricht einem
Rechteck.
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Ferner
ist in 1 ein zweiter Adressraum B dargestellt. Dieser
Adressraum B bildet eine Teilmenge des gesamten adressierbaren Adressbereich.
Der Adressraum B bestimmt den Raum derjenigen fehlerhaften Messergebnisse,
die in einem erfindungsgemäßen Testspeicher
abgespeichert werden. D.h. nur diejenigen Speicherzellen, deren
Adresse innerhalb des Adressraums B liegt, werden – sofern
sie fehlerhaft sind – in
dem Testspeicher zum Speichern der fehlerhaften Messergebnisse abgespeichert.
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Der
in 1 rechteckig eingezeichnete Adressbereich B ist
nicht notwendigerweise ein Rechteck. Ohne Beschränkung des Schutzbereichs umfasst
die beanspruchte Erfindung alle Adressbereichswahlmöglichkeiten.
D.h. jeder beliebige Teiladressbereich innerhalb des gesamten Adressbereichs
A kann als bestimmter Adressbereich B festgelegt werden, dessen
fehlerhafte Speicherzellen dazu vorgesehen sind, in dem Testspeicher
abgespeichert zu werden. Insbesondere alle Adressbereiche, die durch
die Zustände
aller Adressbits und logischer Operation (kleiner, größer, gleich,
und, oder, Exklusiv-Oder, Nicht) definierbar sind, können als vorbestimmter
Adressbereich B dienen.
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2 zeigt
ein erstes Zeitdiagramm für
einen Lesezugriff auf die zu testende Speichervorrichtung gemäß dem ersten
Ausführungsbeispiel.
Das Zeitdiagramm umfasst eine Zeitachse t, die den zeitlichen Verlauf
anzeigt. Oberhalb der Zeitachse t sind mehrere Signale dargestellt.
Bezugszeichen CLK stellt ein Taktsignal dar. Das Taktsignal ist
rechteckförmig.
Die ansteigenden Flanken der Taktsignale können weitere Signale triggern.
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Unterhalb
des Taktsignals CLK ist ein Lesekommando-Signal RD dargestellt.
Dieses Signal wird dazu verwendet, um Daten aus einer vorbestimmten Speicherzelle
auszulesen. Ein solcher Lesevorgang wird insbesondere zum Testen
der Speicherzellen ausgeführt.
Entspricht das ausgelesene Signal dem zuvor eingegebenen Speicherwert,
so ist die Speicherzelle funktionsfähig. Ansonsten ist ein Fehler
der Speicherzelle erfasst worden.
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Liegt
die Adresse der getesteten und fehlerhaften Speicherzelle innerhalb
des vorbestimmten Adressbereichs B, so wird die Adresse der Speicherzelle
in dem Testspeicher abgelegt. Gegebenenfalls können noch weitere Informationen über die
fehlerhafte Speicherzelle in dem Testspeicher abgespeichert werden.
Insbesondere Informationen über
die Art des erfassten Fehlers könnten
bei aufwendigeren Tests in dem Testspeicher aufgezeichnet werden.
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Zwischen
dem Auslesen der Speicherzelle aufgrund des Lesekommandos RD und
dem Empfang der entsprechenden Daten 20 vergeht eine gewisse
Latenzzeit 10. Diese wird durch die eingesetzte Speicherhardware
bestimmt. Die ausgelesenen Daten 20 sind wiederum mit dem
Taktsignal CLK synchronisiert. Unterhalb des Datensignals 20 ist
ein so genanntes Strobe-Signal 30 eingezeichnete.
Für den in 1 eingezeichneten
Adressbereich B ist die Datenbewertung (Strobe) aktiv geschaltet,
so dass diese Daten für
den Fall einer fehlerhaften Speicherzelle in dem Testspeicher gespeichert
werden können.
Die Strobe-Pfeile in 2 lassen erkennen, dass die Adressen
aller ausgelesenen Speicherzellen innerhalb des vorbestimmten Adressbereichs
B liegen.
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Für den Fall,
dass die ausgelesenen Speicherzellen nicht innerhalb des Adressbereichs
B liegen, bewertet der Tester die Speicherdaten aufgrund des fehlenden
Strobe-Signals nicht. Durch die fehlende Bewertung werden Fehler
nicht erfasst, die ansonsten im Testspeicher abgelegt werden müssten. Unabhängig davon
ob die Speicherzelle fehlerhaft ist oder nicht, wird das Ergebnis
der Fehleranalyse verworfen, sofern der Adressbereich nicht innerhalb
des Speicherbereichs B liegt. Dieser Fall ist in 3 dargestellt. 3 zeigt
wiederum das Taktsignal CLK, das Daten-Lesesignal RD, die ausgelesenen
Daten 20 und das Strobe-Signal 30. Da jedoch keine
Strobe-Pfeile unterhalb der entsprechenden Daten in
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3 eingezeichnet
sind, werden keinerlei Informationen über die ausgelesenen Daten
und deren Speicherzellen in dem Testspeicher abgelegt.
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4 zeigt
ein Zeitdiagramm für
einen Lesezugriff auf die zu testende Speichervorrichtung gemäß dem zweiten
Ausführungsbeispiel.
In 4 ist ebenfalls eine Zeitachse vorgesehen. Die
für 2 und 3 verwendete
Bezugszeichen kennzeichnen die gleichen Gegenstände in 4. Zusätzlich zu dem
Strobe-Signal 30 ist ein Strobe-Aktivierungssignal 40 in 4 vorgesehen.
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In 4 ist
ein gemischter Lesezugriff auf Speicherzellen aus den Adressbereichen
A und B dargestellt. Die Daten aus den verschiedenen Adressbereichen
A und B folgen in 4 unmittelbar aufeinander. In
diesem Fall ist die Zuordnung der Daten 20 zu den unterschiedlichen
Adressbereichen in Echtzeit mittels des Strobe-Signals problematisch. Das
Problem der Zuordnung der ausgelesenen Daten zu den unterschiedlichen
Adressbereichen wird in diesem Ausführungsbeispiel mittels eines
Strobe-Aktivierungssignals 40 gelöst. Dieses Signal wird durch
eine zentrale Steuereinheit in Echtzeit erzeugt, um die ausgelesenen
Daten den unterschiedlichen Adressbereichen zuzuordnen.
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Die
Unterscheidung zwischen Daten aus dem Adressbereich A und B erfolgt
durch das Strobe-Aktivierungssignal 40. Sobald das Strobe-Aktivierungssignal 40 aktiv
ist bzw. einen hohen Pegel eingenommen hat, werden alle darüber befindlichen
Datenpakete 20 als aus dem Adressbereich B stammend bewertet.
Umgekehrt sind bei niedrigem Pegel des Strobe-Aktivierungssignals 40 die
Datenpakete 20 nicht aus dem Speicherbereich B. Folglich
sind die ersten beiden Datenpakete in 4 aktiv,
weil sie im Adressraum B liegen. Die letzten beiden Datenpakete
des Datensignals 20 in 4 liegen
nicht im Adressraum B. Die Ergebnisse der Fehlerbewertung hinsichtlich
der letzten Datenpakete werden im Testspeicher nicht abgelegt.
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5a zeigt
einen schematischen Aufbau eines Systems zum Testen einer Speichervorrichtung gemäß dem ersten
Ausführungsbeispiel
der vorliegenden Erfindung. Es handelt sich um ein Ausführungsbeispiel,
bei dem die Steuersignale in Echtzeit während des Tests des Speichers
berechnet werden. Das heißt,
dass nach jedem Test einer bestimmten Speicherzelle, die Steuersignale
zum Ansteuern und Testen der nächsten
Speicherzelle in Echtzeit berechnet werden. Dazu besitzt das erfindungsgemäße System
eine zentrale Steuereinheit 140, welche mit einem Signaltreiber 100 für die Adressen
der Speicherzellen, einem Signaltreiber 110 für die Steuersignale
und einem Signaltreiber 120 für die Schreibdaten verbunden
ist. Die zentrale Steuereinheit 140 hat jederzeit Kenntnis
von der Adresse der gerade getesteten Speicherzelle.
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Die
zentrale Steuereinheit 140 berechnet zum Zeitpunkt des
Tests einer Speicherzelle alle notwendigen Adressdaten, Schreibdaten
und Lesedaten. Zum Testen der Speicherzelle wird diese zunächst mit
vorbestimmten Schreibdaten beschrieben. Danach werden die Daten
wieder aus dem Speicher ausgelesen. Die erforderlichen Ansteuerungsbefehle
werden von der zentralen Steuereinheit berechnet. Ein Signalempfänger 130 erfasst
daraufhin die Lesedaten 20 von der Speicherzelle.
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Die
ausgelesenen Daten kennzeichnen den Ist-Zustand der Speicherzelle.
Der Soll-Zustand der getesteten Speicherzelle wird durch die zuvor
eingeschriebenen Daten gekennzeichnet.
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Eine
Datenvergleichseinheit 160 ist dazu vorgesehen den Soll-Zustand mit dem Ist-Zustand
zu vergleichen. Dazu empfängt
die Vergleichseinheit 160 die ausgelesenen Daten von dem
Signalempfänger 130 und
die erwarteten Lese-Daten (Soll-Zustand)
von einer Berechnungseinheit 150 für die erwarteten Lese-Daten.
Die Berechnungseinheit empfängt
ihrerseits von der zentralen Steuereinheit 140 die Adresse
der getesteten Speicherzelle. Anhand der Adresse ermittelt die Berechnungseinheit 150, welche
Daten zuvor in die entsprechende Speicherzelle geschrieben wurden.
Diese Daten (Soll-Zustand) werden an die Datenvergleichseinheit 160 übertragen.
Sofern eine Diskrepanz zwischen dem Soll- und dem Ist-Zustand von
der Datenvergleichseinheit 160 ermittelt wird, gibt diese
ein Fehlersignal aus.
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Das
Fehlersignal von der Datenvergleichseinheit 160 wird jedoch
nicht ohne weiteres an einen Testspeicher 190 übertragen.
Der Kern der Erfindung besteht darin, nur solche Fehlerdaten abzuspeichern,
die für
Speicherzellen innerhalb des vorbestimmten Adressbereichs B ermittelt
wurden. Dazu ist in 5a eine Adressvergleichseinheit 170 vorgesehen.
Während
die Datenvergleichseinheit feststellt, ob ein Fehler vorliegt, bestimmt
die Adressvergleichseinheit 170, ob der Fehler eine Speicherzelle innerhalb
des vorbestimmten Adressbereichs B betrifft. Sollte die getestete
Speicherzelle innerhalb des Adressbereichs B liegen, so wird das
Fehlersignal an den Testspeicher 190 übertragen. Dazu ist eine steuerbare
Einheit 180 zum Weiterleiten des Fehlersignals von der
Datenvergleichseinheit 160 an den Testspeicher 190 vorgesehen.
Die Steuerbare Einheit 180 ist mit der Adressvergleichseinheit 170 verbunden,
welche bestimmt, ob das Fehler-Signal von der Datenvergleichseinheit 160 an
den Testspeicher 190 weitergegeben wird. Als steuerbare
Einheit 180 kann insbesondere ein Transistor vorgesehen
sein, dessen Gate bzw. Basis von der Adressvergleichseinheit angesteuert
wird. Source und Drain bzw. Kollektor und Emitter des Transistors
sind jeweils mit der Datenvergleichseinheit 160 und dem
Testspeicher 190 verbunden.
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Der
Testspeicher 190 empfängt
von der steuerbaren Einheit 180 das Fehlersignal im Falle
einer fehlerhaften Speicherzelle innerhalb des vorbestimmten Speicherbereichs
B. Gleichzeitig empfängt der
Testspeicher 190 über
einen Eingang 18 die Adresse der fehlerhaft getesteten
Speicherzelle von der zentralen Steuereinheit. Damit kann die Adresse der
fehlerhaften Speicherzelle in dem Testspeicher 190 abgelegt
werden. Ein Anwender kann die Adressen und weiteren Informationen
aus dem Testspeicher auslesen, um den Zustand der getesteten Speichervorrichtung
zu beurteilen.
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5b zeigt
einen schematischen Aufbau des erfindungsgemäßen Systems zum Testen einer Speichervorrichtung
gemäß dem zweiten
Ausführungsbeispiel
der vorliegenden Erfindung. Identische Bezugszeichen in 5a und 5b kennzeichnen die
gleichen Gegenstände.
Das in 5b gezeigte Testsystem ähnelt weitgehend
dem in 5a gezeigten System zum Testen
von Speichervorrichtungen. Anders als in 5a ist
jedoch die Adressvergleichseinheit 170 ausgestaltet. Während die Adressvergleichseinheit 170 des
ersten Ausführungsbeispiels
gemäß 5a durch
ein eigenes Bauteil realisiert wird, sorgt in 5b die
zentrale Steuereinheit 140 für den Adressenvergleich. Die steuerbare
Einheit 180 in 5b ist über die
Leitung 200E für
das Strobe-Aktivierungssignal 40 mit der Steuereinheit 140 verbunden.
Die zentrale Steuereinheit führt
in Echtzeit den Adressvergleich durch. Das über die Leitung 200E übertragene
Strobe-Aktivierungssignal 40 lässt nur dann eine Datenspeicherung
zu, wenn der Datenvergleich ein Datum aus dem ausgewählten Adressbereich
betrifft. Ansonsten verhindert die über Leitung 200E angesteuerte
Einheit 180, dass das Ergebnis des Datenvergleichs in dem
Testspeicher abgelegt wird.
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6 zeigt
einen schematischen Aufbau eines Systems zum Testen einer Speichervorrichtung gemäß dem dritten
Ausführungsbeispiel
der vorliegenden Erfindung. Die gleichen Bestandteile wie in 6 haben
dieselben Bezugszeichen wie in 5a.
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Im
Unterschied zu 5a besitzt das Testsystem gemäß 6 keine
zentrale Steuereinheit, die in Echtzeit die Steuer- und Adress-Signale
berechnet. Die in 6 vorgesehene Berechnungseinheit 230 ist
dazu vorgesehen, vor der Durchführung des
Tests die erforderlichen Steuersignale für die jeweiligen Signaltreiber 100, 110 und 120 zu
berechnen. Die entsprechenden Adress-, Steuer- und Schreibdaten
werden vor der Durchführung
des Tests in lokalen Speichern abgelegt. Der Signaltreiber 100 für Adressen
ist an den lokalen Speicher 210A für Adressen angeschlossen. Entsprechend
ist der lokale Speicher für
Steuersignale und Schreibdaten 210S und 210SD an
die jeweiligen Signaltreiber für
Steuersignale und Schreibdaten 110 und 120 angeschlossen.
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Sobald
der Test eingeleitet wird, überwacht die
Berechnungseinheit nicht die jeweiligen Adress- und Steuerdaten.
Diese Informationen werden während
des Testablaufs unter Kontrolle eines Zykluszählers parallel an die zugehörigen Signaltreiber 100, 110 und 120 übertragen
und an den Datenvergleichsblock 160 weitergeleitet. Während des
Tests sind die Adressen für
die zu bewertenden Speicherzellen unbekannt. Allerdings ist die
Reihenfolge, in der der Test durchgeführt festgelegt. Insofern kann
anhand des Zeitpunkts des Erfassens einer Fehlerinformation darauf
geschlossen werden, welche Speicherzelle mit welcher Adresse die
Fehlerinformation betrifft. Ferner ist es möglich, anhand des Zeitpunkts
des Erfassens von Lesedaten zu bestimmen, welche Soll-Daten ausgelesen
werden müssen.
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Die
Datenvergleichseinheit 160 in 6 ist sowohl
an den Signalempfänger 130 als
auch an einen lokalen Speicher 240 für die erwarteten Lesedaten
angeschlossen. Der lokale Speicher 240 erhält jederzeit
vom Zyklenzähler 220 den
Zeitpunkt des Testablaufs. Anhand dessen bestimmt der lokale Speicher 240,
welche Lesedaten der Signalempfänger 130 empfangen
muss. Die Datenvergleichseinheit 160 bestimmt, ob die Lesedaten
von dem lokalen Speicher 240 (Soll-Daten) mit den Ist-Daten
von dem Signalempfänger 130 übereinstimmen.
Im Falle einer Abweichung beider Eingangssignale der Datenvergleichseinheit 160 gibt
diese ein Fehlersignal aus.
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Die
Adressvergleichseinheit 170 in 6 steuert
nicht die steuerbare Einheit 180 direkt an wie im ersten
Ausführungsbeispiel.
Stattdessen ist ein zusätzlicher
lokaler Speicher 250 für
den Adressvergleich vorgesehen. Der lokale Speicher ermittelt anhand
des Zyklenzählers,
welche Adresse die den Lesedaten des Signalempfängers entsprechenden Speicherzellen
haben. Die Adressvergleichseinheit 170 ermittelt, ob die
ermittelte Adresse in den vorbestimmten Adressbereich B fällt. Die
Adressvergleichseinheit 170 überprüft vor der Ausführung des Tests
jede später
zu lesende Adresse daraufhin, ob sie im für die Auswertung relevanten Bereich
B liegt oder nicht. Falls die Adresse im Bereich B liegt, wird während der
späteren
Testausführung
das Fehler-Signal
an den Testspeicher zur Abspeicherung der Fehleradresse weitergeleitet.
Ansonsten wird das Fehler-Signal
unterdrückt,
so dass kein Fehler abgespeichert werden kann und somit auch kein
Eintrag im Testspeicher verbraucht wird.
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- A
- gesamter
Adressraum
- B
- ausgewählter Adressraum
- CLK
- Taktsignal
- RD
- Lesekommando-Signal
- T
- Zeitachse
- X
- X-Achse
- Y
- Y-Achse
- 10
- Latenzzeit
- 18
- Eingang
des Testspeichers
- 20
- Datensignal
- 30
- Strobe-Signal
- 40
- Strobe-Aktivierungssignal
- 100
- Signaltreibereinheit
für Adressen
von Speicherzellen
- 110
- Signaltreibereinheit
für Steuersignale
- 120
- Signaltreibereinheit
für Schreibdaten
- 130
- Signalempfängereinheit
- 140
- zentrale
Steuereinheit
- 150
- Berechnungseinheit
für erwartete
Lesedaten
- 160
- Datenvergleichseinheit
- 170
- Adressvergleichseinheit
- 180
- Steuerbare
Einheit zum Weiterleiten eines Fehlersignals
- 190
- Testspeicher
- 200A
- Leitung
für Adressen
- 200E
- Leitung
für Strobe-Aktivierungssignal
- 200S
- Leitung
für Steuersignale
- 200SD
- Leitung
für Schreibdaten
- 210A
- lokaler
Speicher für
Adressen
- 210S
- lokaler
Speicher für
Steuersignale
- 210SD
- lokaler
Speicher für
Schreibdaten
- 220
- Zyklenzähler
- 230
- zentrale
Berechnungseinheit
- 240
- lokaler
Speicher für
erwartete Lesedaten
- 250
- lokaler
Speicher für
Adressvergleich