DE10134654A1

DE10134654A1 - Verfahren zur Fehleranalyse von Speichermodulen

Info

Publication number: DE10134654A1
Application number: DE10134654A
Authority: DE
Inventors: Frank Adler; Martin Versen
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2001-07-20
Filing date: 2001-07-20
Publication date: 2003-02-13
Also published as: US20030028342A1; US7124336B2

Abstract

Ein Computersystem (2), das wenigstens einen Datenfehlerspeicher (4), wenigstens einen Adressfehlerspeicher (5) sowie ein Prüfprogramm aufweist, ist mit einem Speichermodul (7) verbunden, das einen Speicherraum mit fehlerfreien und fehlerhaften Speicherzellen, mehrere Datenleitungen sowie mehrere Adressleitungen aufweist. Aus den Informationen des Adressfehlerspeichers (5) sowie aus den Informationen des Datenfehlerspeichers (4) werden die Adressen der fehlerhaften Speicherzellen im Speicherraum sowie die Datenleitungen bestimmt, die mit den fehlerhaften Speicherzellen verbunden sind.

Description

Die Erfindung betrifft ein Verfahren zur Fehleranalyse von Speicherbausteinen oder von Speichermodulen zur Durchführung auf einem Computersystem.
Im Stand der Technik sind Verfahren bekannt, bei denen fehlerhafte Speicherbausteine und fehlerhafte Speichermodule durch mehrfache Wiederholungen von Messungen analysiert werden. Datbei werden in einem ersten Schritt die ausfallenden Datenleitungen, in einem zweiten Schritt die Adressen der ausfallenden Speicherzellen und in einem dritten Schritt die kritischen Parameter des Ausfalls bestimmt. Dabei ist ein Adressfehlerspeicher bzw. ein Analyse-Fail-Speicher vorgesehen, der pro Datenleitung eine begrenzte Speicherkapazität von 16 Mb aufweist.
Bei den bekannten Verfahren ist es von Nachteil, daß Speicherbausteine bzw. Speichermodule, die eine Speichertiefe bzw. einen Speicherraum von ≥ 16 Mb pro Datenleitung aufweisen, nicht zuverlässig analysiert werden können. Weiterhin ist es von Nachteil, daß zur Fehleranalyse von Speichermodulen eine Vielzahl von Schritten nötig ist.
Es ist Aufgabe der Erfindung, ein Verfahren zur Fehleranalyse von Speichermodulen bereitzustellen, mit dem Speichermodule und Speicherbausteine, die eine hohe Speichertiefe bzw. einen großen Speicherraum pro Datenleitung aufweisen, zuverlässig und geschwindigkeitsoptimal analysierbar sind.
Diese Aufgabe wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den jeweiligen Unteransprüchen.
Gemäß der Erfindung ist zur Durchführung des Verfahrens zur Fehleranalyse von Speichermodulen ein Computersystem vorgesehen, daß mit einem zu testenden Speichermodul verbindbar ist. Das Computersystem weist wenigstens einen Datenfehlerspeicher, wenigstens einen Adressfehlerspeicher sowie ein Prüfprogramm auf.
Das Speichermodul gliedert sich in einen Speicherraum, der eine Vielzahl von Speicherzellen zur Speicherung von Informationen beinhaltet, in mehrere durchnumerierte Datenleitungen, die zum Einlesen und zum Auslesen von Informationen verwendet werden sowie in mehrere Adressleitungen, die zur Ansteuerung der Speicherzellen vorgesehen sind.
Jede Speicherzelle ist durch eine Adresse im Speichermodul sowie durch einen Teil des Speicherraums, in dem die Speicherzelle angeordnet ist, eindeutig bestimmt. Die Ansteuerung der Adressen der einzelnen Speicherzellen erfolgt mittels der Adressleitungen. Die Adressleitungen sind parallel an alle Speicherbausteine angeschlossen. Die Adressleitungen werden gemultiplext und dazu benutzt, den ganzen Adreßraum aufzuspannen.
Ein erfindungsgemäßes Speichermodul weist eine Vielzahl von Speicherbausteinen auf. Jeder Speicherbaustein weist eine Vielzahl von Speicherzellen auf, die durch Datenleitungen eindeutig ansteuerbar sind. Durch die betreffenden Datenleitungen sind einzelne Teile des Speicherraums festgelegt.
Der Datenfehlerspeicher ist als Liste vorgesehen, in der alle Nummern derjenigen Datenleitungen abgelegt werden, die mit fehlerhaften Speicherzellen verbunden sind. Der Adressfehlerspeicher ist zur Aufnahme von Eigenschaftsinformationen über die Funktionsfähigkeit von Speicherzellen vorgesehen. Je eine Adressfehlerspeicherzelle enthält eine Information über fehlerfreie und über fehlerhafte Speicherzellen. Der Adressfehlerspeicher wird aus dem Speicherraum oder aus einem Bereich des Speicherraums gebildet, wobei die Aufteilung des Adressfehlerspeichers hinsichtlich der Adressen der Speicherzellen im Speichermodul mit der Aufteilung des Speicherraums übereinstimmt.
Bei einer Analyse des Speichermoduls werden durch ein Prüfprogramm Testinformationen in alle Speicherzellen geschrieben und anschließend wieder gelesen. Dabei wird erwartet, daß die gelesenen Speicherinformationen mit den zuvor geschriebenen Testinformationen übereinstimmen. Dieser Vergleich findet auf allen Datenleitungen gleichzeitig statt. Wenn bei einer Speicherzelle die Speicherinformationen nicht mit den Testinformationen übereinstimmen, so handelt es sich um eine fehlerhafte Speicherzelle. In diesem Fall wird vom Prüfprogramm ein Fehler registriert. Die Fehlerausgabe erfolgt dabei auf der Datenleitung, die mit der fehlerhaften Speicherzelle verbunden ist. Die Nummer dieser Datenleitung wird im Datenfehlerspeicher abgelegt.
Aus dieser Auswertung ergibt sich keine Aussage darüber, wie viele Speicherzellen auf dem durch die Datenleitung bestimmten Teil des Speicherraums fehlerhaft sind und welche Adressen im Speicherraum diesen Speicherzellen zugeordnet sind.
Falls der Datenfehlerspeicher keine Nummern von Datenleitungen aufweist, beinhaltet das getestete Speichermodul keine fehlerhaften Speicherzellen. Das Verfahren zur Fehleranalyse von Speichermodulen ist in diesem Fall hier beendet.
Anschließend werden durch das Prüfprogramm zum wiederholten mal Testinformationen in alle Speicherzellen geschrieben und wieder ausgelesen. Danach erfolgt ein Vergleich der Testinformation mit der Speicherinformation für jede Speicherzelle auf Übereinstimmung. Jeder getesteten Speicherzelle wird eine Adressfehlerspeicherzelle zugeordnet. In den Adressfehlerspeicherzellen werden jeweils unterschiedliche Informationen für fehlerfreie und für fehlerhafte Speicherzellen abgelegt. Vorzugsweise wird im Falle einer Abweichung der Testinformation von der Speicherinformation einer Speicherzelle in der entsprechenden Adressfehlerspeicherzelle eine Zahl "1" abgelegt, während im Falle einer Übereinstimmung der Testinformation mit der Speicherinformation eine Zahl "0" in der entsprechenden Adressfehlerspeicherzelle abgelegt wird.
In dem nächsten Schritt des erfindungsgemäßen Verfahrens werden die Adressen der fehlerhaften Speicherzellen im Speicherraum aus den Informationen des Adressfehlerspeichers bestimmt. Die Datenleitungen, die mit dem Teil des Speicherraums verbunden sind, in dem die jeweiligen fehlerhaften Speicherzellen angeordnet sind, sind aus dem Datenfehlerspeicher ermittelbar.
Anschließend erfolgt die Ausgabe der Adressen der fehlerhaften Speicherzellen im Speichermodul sowie die durch die Datenleitungen bestimmten Teile des Speicherraums, in dem die fehlerhaften Speicherzellen angeordnet sind.
Gemäß einem Grundgedanken der Erfindung weist das Verfahren zur Fehleranalyse von Speicherbausteinen ein vorteilhaftes zweistufiges Vorgehen auf, bei dem in einem ersten Schritt die Datenleitungen ermittelt werden, die mit fehlerhaften Speicherzellen verbunden sind, und in einem zweiten Schritt die Adressen der fehlerhaften Speicherzellen bestimmt werden, indem ein Abbild des Speicherraums auf dem Adressfehlerspeicher erzeugt wird.
Werden bei dem Schritt der Ermittlung der Datenleitungen keine Datenleitungen identifiziert, die mit fehlerhaften Speicherzellen verbunden sind, so ist an dieser Stelle das Verfahren beendet. Fehlerfreie Speichermodule können durch das erfindungsgemäße Verfahren demnach besonders schnell identifiziert werden.
Der bei dem zweiten Schritt des Verfahrens verwendete Adressfehlerspeicher ist vorteilhafterweise sehr hardwarenah programmiert. Hierbei wird die Struktur des zu testenden Speichermoduls exakt auf dem Adressfehlerspeicher übertragen, was eine besondere Transparenz und Nachvollziehbarkeit des Verfahrens zur Folge hat.
Durch den modularen Aufbau des Verfahrens zur Fehleranalyse von Speichermodulen ist eine automatische Zuordnung der einzelnen Schritte des Verfahrens sehr einfach möglich. Dies kann besonders vorteilhaft durch ein Steuerfile realisiert werden.
Durch die zweistufige Vorgehensweise des Verfahrens sowie durch die Verwendung des Datenfehlerspeichers und des Adressfehlerspeichers ist eine geschwindigkeitsoptimale und sehr speichereffiziente Überprüfung von Speichermodulen gewährleistet.
Durch das erfindungsgemäße Verfahren wird ein Informationsverlust verhindert, der bei einer anderen Erzeugung des Adressfehlerspeichers unumgänglich ist.
Die Ausbildung des Speicherraums sowie die Ausbildung des Adressfehlerspeichers können zweidimensional vorgesehen sein, wobei in einer ersten Dimension die Datenleitungen und in einer weiteren Dimension die Adressen der Speicherzellen enthalten sind. Dadurch wird eine besonders schnelle und sehr einfache Ausführung des erfindungsgemäßen Verfahrens gewährleistet.
Gemäß einer Ausführungsform der Erfindung werden mehrere Teile des Speicherraums zusammengefaßt. Die zusammenzufassenden Teile des Speicherraums sind durch eine Anzahl von Speicherzellen festgelegt, die mit jeweils derselben Datenleitung verbunden sind. Danach wird ein Abbild dieser Teile des Speicherraums auf einem Bereich des Adressfehlerspeichers erzeugt. Dabei weisen die Speicherzellen, deren Abbilder in einer Adressfehlerspeicherzelle zusammengefaßt werden, im Speicherraum sowie im Adressfehlerspeicher jeweils die gleiche Adresse auf. In einer Adressfehlerspeicherzelle zusammengefaßte Speicherzellen sind in jeweils unterschiedlichen Teilen des Speicherraums angeordnet.
In je einer Adressfehlerspeicherzelle ist eine Eigenschaftsinformation aufnehmbar, welche die Funktionsfähigkeit der betreffenden Speicherzellen beschreibt. Werden mehrere fehlerfreie Speicherzellen zusammengefaßt, so ist in der entsprechenden Adressfehlerspeicherzelle die Eigenschaftsinformation einer fehlerfreien Speicherzelle, vorzugsweise eine Zahl "0", eingetragen. Wenn eine von mehreren zusammenzufassenden Speicherzellen fehlerhaft ist, so wird die Eigenschaftsinformation einer fehlerhaften Speicherzellen, vorzugsweise eine Zahl "1", in die entsprechende Adressfehlerspeicherzelle eingetragen.
Gemäß einem weiteren Grundgedanken der Erfindung werden Teile des Speicherraums des Speichermoduls komprimiert, um die Informationen des kompletten Speicherraums auf den Adressfehlerspeicher abbilden zu können. In gängigen Speicherbausteinfehleranalysesystemen ist der Adressfehlerspeicher oft kleiner ausgebildet als der Speicherraum des zu testenden Testspeichermoduls. Die Speichertiefe entspricht der Anzahl der Speicherzellen pro Datenleitung. Die Speichertiefe ist bei zu testenden Testspeichermodulen oft so groß ausgebildet, daß die Adressen der Speicherzellen nicht vollständig im Adressfehlerspeicher abgelegt werden können. Dabei übersteigt die Speichertiefe des zu testenden Testspeichermoduls diejenige des Adressfehlerspeichers.
Durch die erfindungsgemäße Kompression bzw. Zusammenfassung von Teilen des Speicherraums und durch die Abbildung dieser zusammengefaßten Teile des Speicherraums im Adressfehlerspeicher ist es sehr vorteilhaft möglich, die Informationen des Speicherraums des zu testenden Testspeichermoduls komplett im Adressfehlerspeicher abzubilden.
Durch diese Ausführungsform der Erfindung ist eine sehr schnelle und vollständige Überprüfung von Testspeichermodulen sehr einfach möglich. Durch diese Ausführungsform der Erfindung können auch Adressfehlerspeicher zur Fehleranalyse von Testspeichermodulen eingesetzt werden, die hinsichtlich der Speicherkapazität kleiner ausgebildet sind als der jeweilige Speicherraum des Testspeichermoduls.
Gemäß einer weiteren Ausführungsform der Erfindung werden die Schritte des Schreibens von Testinformationen, des Auslesens von Speicherinformationen, des Vergleichs der Testinformationen mit den Speicherinformationen für jede Speicherzelle auf Übereinstimmung, die Zusammenfassung von Teilen des Speicherraums sowie das Erzeugen eines Abbilds dieser zusammengefaßten Teile des Speicherraums auf einem Bereich des Adressfehlerspeichers wiederholt.
Diese Wiederholung wird dann vorgenommen, wenn bei der Zusammenfassung von mehreren Teilen des Speicherraums zwei oder mehr Speicherzellen auf diesen Teilen des Speicherraums als fehlerhaft festgestellt wurden. Beim Vorhandensein von zwei oder mehr fehlerhaften Speicherzellen auf zusammenzufassenden Teilen des Speicherraums sind die Informationen über die Adressen der fehlerhaften Speicherzellen im Speicherraum sowie über die Datenleitungen, mit denen die fehlerhaften Speicherzellen verbunden sind, nicht eindeutig ermittelbar, wenn nur ein Adressfehlerspeicher gebildet wird.
Dementsprechend wird bei jeder Wiederholung der oben genannten Schritte eine neue Fehlerinformation in den Adressfehlerspeicher abgelegt, wobei die Teile des Speicherraums so zusammengefaßt werden, daß sich die zusammengefaßten Teile des Speicherraums von den bisherigen Zusammenfassungen der Teile des Speicherraums unterscheiden. Aus diesen zusammengefaßten Teilen wird bei jeder Wiederholung der obengenannten Schritte ein Abbild im Adressfehlerspeicher erzeugt, welches das in der jeweils letzten Wiederholung erzeugte Abbild ersetzt.
Nach jedem Erzeugen eines neuen Adressfehlerspeichers werden die Adressen der fehlerhaften Adressfehlerspeicherzellen sowie die Datenleitungen der im Adressfehlerspeicher zusammengefaßten Teile des Speicherraums vom Prüfprogramm gemerkt.
Wenn bei der Zusammenfassung von mehreren Speicherzellen zwei oder mehr Speicherzellen fehlerhaft sind, so wird die Eigenschaftsinformation einer fehlerhaften Speicherzelle, vorzugsweise eine Zahl "1", in die entsprechende Adressfehlerspeicherzelle eingetragen.
Bei dieser Ausführungsform der Erfindung erfolgt die Bestimmung der Datenleitung, die mit der fehlerhaften Speicherzelle verbunden ist, aus den im Datenfehlerspeicher enthaltenen Nummern der Datenleitungen. Die Bestimmung der Adressen der fehlerhaften Speicherzellen im Speicherraum erfolgt aus den gemerkten Adressen der fehlerhaften Adressfehlerspeicherzellen sowie aus den Datenleitungen der im Adressfehlerspeicher zusammengefaßten Teile des Speicherraums.
Dabei sind aus den verschiedenen Kombination von Teilen des Speicherraums die Adressen der fehlerhaften Speicherzellen mittels einer Anzahl von Bestimmungsgleichungen errechenbar. Hierbei ist die maximale Anzahl der Fehler pro Speicherraum auf die Gesamtzahl der Datenleitungen begrenzt. Für jede Datenleitung des Testspeichermoduls ist eine Bestimmungsgleichung aufstellbar.
Bei dieser Ausführungsform der Erfindung ist von Vorteil, daß ein eine Vielzahl von fehlerhaften Speicherzellen aufweisendes Testspeichermodul sehr schnell und sehr speicheroptimal überprüfbar ist. Mit einer geringen Anzahl von Lese- und Schreibbefehlen ist ein Testspeichermodul unter Verwendung des erfindungsgemäßen Verfahrens in der vorliegenden Ausführungsform sehr geschwindigkeitsoptimal und sehr zuverlässig überprüfbar.
Durch die schrittweise Ausführung von verschiedenen Kompressionen bzw. verschiedenen Zusammenfassungen von Teilen des Speicherraums und durch deren Abbildung im Adressfehlerspeicher ist ein Test von Testspeichermodulen mit Hilfe eines Adressfehlerspeichers möglich, der hinsichtlich der Speicherkapazität den Speicherraum des Testspeichermoduls stark unterschreitet.
Gemäß einer weiteren Ausführungsform der Erfindung werden die . Schritte des Schreibens von Testinformationen in die Speicherzellen, des Auslesens der Speicherinformation aus den Speicherzellen, des Vergleichs der Testinformationen mit den Speicherinformationen für jede Speicherzelle auf Übereinstimmung sowie die Zusammenfassung von mehreren Teilen des Speicherraums und das Erzeugen eines Abbilds dieser zusammengefaßten Teile des Speicherraums auf einen Bereich des Adressfehlerspeichers wiederholt. Bei der Bestimmung von n fehlerhaften Speicherzellen bei der ersten Erzeugung des Abbilds der Teile des Speicherraums im Adressfehlerspeicher erfolgt die Wiederholung der obengenannten Schritte (n-1)-mal. Damit ist gewährleistet, daß die Adressen der fehlerhaften Speicherzellen im Speicherraum sowie die Datenleitungen, die mit den fehlerhaften Speicherzellen verbunden sind, eindeutig bestimmt werden können.
Durch das mehrfache Ausführen der oben genannten Schritte werden Mehrdeutigkeiten vermieden. Durch diese Ausführungsform der Erfindung ist eine besonders effektive Bestimmung der Adressen der fehlerhaften Speicherzellen im Speicherraum sowie der Datenleitungen, die mit den fehlerhaften Speicherzellen verbunden sind, sichergestellt. Dementsprechend ist eine besonders zuverlässige und besonders geschwindigkeitsoptimale Durchführung des Verfahrens zur Fehleranalyse von Speichermodulen gewährleistet.
Bei dieser Ausführungsform der Erfindung werden x verschiedene Teile des Speicherraums zusammengefaßt und ein Abbild dieser zusammengefaßten Teile des Speicherraums auf einem Bereich des Adressfehlerspeichers erzeugt. Insgesamt sind auf dem zu testenden Testspeichermodul y Datenleitungen angeordnet. Mit dem erfindungsgemäßen Verfahren ist eine eindeutige Bestimmung der Adressen der fehlerhaften Speicherzellen im Speicherraum sowie der Datenleitungen, die mit den fehlerhaften Speicherzellen verbunden sind, genau dann möglich, wenn Fehler auf maximal z = y - x - 1 Datenleitungen auftreten. Im Fall, daß auf der maximalen Anzahl von Datenleitungen fehlerhafte Speicherzellen auftreten, werden diejenigen Datenleitungen, die keine fehlerhaften Speicherzellen aufweisen, jeweils mit einer eine fehlerhafte Speicherzelle enthaltenden Datenleitung zusammengefaßt und so jeweils sukzessive alle fehlerhaften Speicherzellen zu den Datenleitungen bestimmt. Diese parallele Zusammenfassung erfolgt insgesamt z-mal.
Die Erfindung ist auch in einem Computerprogramm zur Ausführung eines Verfahrens zur Fehleranalyse von Speichermodulen verwirklicht. Das Computerprogramm ist dabei so ausgebildet, daß nach Anschließen eines Testspeichermoduls an das Computersystem ein Verfahren gemäß einem der vorhergehenden Ansprüche verwirklicht ist. Dabei ist als Ergebnis des Verfahrens eine Anzahl von fehlerhaften Speicherzellen mit den zugehörigen Adressinformationen ausgebbar.
Durch das erfindungsgemäß verbesserte Computerprogramm ergeben sich eine verbesserte Abdeckung der Überprüfung von Speicherzellen, eine einfache und effektive Fehleranalyse von Speichermodulen und eine Laufzeitverbesserung gegenüber den bekannten Verfahren zur Fehleranalyse von Speichermodulen.
Die Erfindung betrifft außerdem ein Computerprogramm, das auf einem Speichermedium enthalten ist, das in einem Computerspeicher abgelegt ist, das in einem Direktzugriffsspeicher enthalten ist oder das auf einem elektrischen Trägersignal übertragen wird.
Weiterhin betrifft die Erfindung einen Datenträger mit einem solchen Computerprogramm sowie ein Verfahren, bei dem ein solches Computerprogramm aus einem elektronischen Datennetz, wie beispielsweise aus dem Internet, auf einen an das Datennetz angeschlossenen Computer heruntergeladen wird.
Die Bestimmung der Datenleitungen, die mit fehlerhaften Speicherzellen enthaltenden Teilen des Speicherraums verbunden sind, kann durch ein "Data Fail Memory"-Kommando erfolgen. Die Bestimmung der Adressen der fehlerhaften Speicherzellen kann durch ein "Adress Fail Memory"-Kommando erfolgen. Die mittels des erfindungsgemäßen Verfahrens zur Fehleranalyse von Speichermodulen erhaltenen Informationen über fehlerhafte Speicherzellen können durch Ausfallbilder aufgezeichnet und in bestehenden Auswerteprogrammen weiter analysiert werden. Dadurch erhält man umfangreiche Analysedatensätze über Testspeichermodule, die unter gleichen Bedingungen gemessen wurden.
Mit einer Abfolge von Testmustern und mit einer Auswertung des Adressfehlerspeichers kann beispielsweise ein Programm zur "Retention"-Analyse erstellt werden, das gleichzeitig "Pass/Fail"-Informationen sowie Informationen über die Anzahl der fehlerhaften Speicherzellen und die Adressen der fehlerhaften Speicherzellen ermittelt.
Die Informationen zu Adressen von Speicherzellen umfassen Bank-, Zeilen- und Spaltenadressen sowie die Datenleitungsinformationen bzw. DQ-/Data Query-Informationen. Die Datenleitungen eines Testspeichermoduls bilden den "Bus", über den die Daten übertragen werden. Über jede Datenleitung des Bus ist über eine feste Verdrahtung ein bestimmter Bereich des Adressfehlerspeichers zugewiesen. Somit ist auch eine bestimmte Speichertiefe definiert. Dies ist der voreingestellte Betriebsmodus des Prüfprogramms.
Die Speichertiefe ist oft von Taktraten abhängig, mit denen das Testspeichermodul betrieben wird. Bei einem beispielhaft verwendeten Testsystem "Advantest T5581" beträgt die Speichertiefe 16 MBit pro Datenleitung bei einer Taktrate von 16 ns oder mehr. Bei Taktraten zwischen 8 ns und 16 ns reduziert sich die Speichertiefe auf 8 MBit.
Die Erfindung ist in den Zeichnungen anhand von sechs Ausführungsbeispielen näher veranschaulicht.
Fig. 1 zeigt eine schematische Abbildung eines Speicherbausteinfehleranalysesystems 1 mit einem Computersystem 2, mit einer ersten Datenverbindung 3, mit einem Datenfehlerspeicher 4, mit einem Adressfehlerspeicher 5, mit einer zweiten Datenverbindung 6 und mit einem Testspeichermodul 7,
Fig. 2 zeigt eine vergrößerte Draufsicht des Testspeichermoduls 7 aus Fig. 1, das sich in einen ersten Speicherbaustein 8, in eine erste Datenleitung 9, in einen ersten Datenleitungskontakt 10, in einen ersten Adressleitungskontakt 11, in einen Kommandoleitungskontakt 12 und in einen Spannungsversorgungskontakt 13 gliedert,
Fig. 3 zeigt eine schematische Darstellung einer ersten Adressfehlerspeicheraufteilung 14 des in Fig. 1 gezeigten Adressfehlerspeichers 5 gemäß einem ersten Ausführungsbeispiel,
Fig. 4 zeigt schematische Darstellungen einer zweiten Adressfehlerspeicheraufteilung 15, einer dritten Adressfehlerspeicheraufteilung 16, einer vierten Adressfehlerspeicheraufteilung 17 sowie einer fünften Adressfehlerspeicheraufteilung 18 des in Fig. 1 gezeigten Adressfehlerspeichers 5 gemäß einem zweiten Ausführungsbeispiel,
Fig. 5 zeigt ein Flußdiagramm eines Speicherbausteinfehleranalyseverfahrens 19, das ein Startfeld, fünf Ausführungsfelder, ein Entscheidungsfeld sowie ein Endfeld aufweist, gemäß einem dritten Ausführungsbeispiel, gemäß einem vierten Ausführungsbeispiel und gemäß einem fünften Ausführungsbeispiel,
Fig. 6 zeigt eine erste Datenleitungskombination 20, eine zweite Datenleitungskombination 21 und eine dritte Datenleitungskombination 22 gemäß einem sechsten Ausführungsbeispiel.
Fig. 1 zeigt ein Speicherbausteinfehleranalysesystem 1 mit einem Computersystem 2, mit einer ersten Datenverbindung 3, mit einem Datenfehlerspeicher 4, mit einem Adressfehlerspeicher 5, mit einer zweiten Datenverbindung 6 und mit einem Testspeichermodul 7.
Das Computersystem 2 weist eine hier nicht gezeigte Recheneinheit mit wenigstens einem Prozessor, eine hier nicht gezeigte Speichereinheit mit wenigstens einem Direktzugriffsspeicher bzw. Arbeitsspeicher RAM und mit wenigstens einem Festplattenspeicher und ein Ausgabemedium, wie einen Bildschirm auf. Das Computersystem 2 ist durch die erste Datenverbindung 3 mit dem Datenfehlerspeicher 4 sowie mit dem Adressfehlerspeicher 5 verbunden. Der Datenfehlerspeicher 4 und der Adressfehlerspeicher 5 können sowohl in dem Computersystem 2 vorgesehen sein, als auch extern an das Computersystem 2 angeschlossen werden, wie in Fig. 1 dargestellt ist.
Das Testspeichermodul 7 ist über die zweite Datenverbindung 6 mit dem Computersystem 2 bzw. mit dem Datenfehlerspeicher 4 und mit dem Adressfehlerspeicher 5 verbunden.
Zur Durchführung von Fehleranalysen im Testspeichermodul 7 ist ein Prüfprogramm auf dem Computersystem 2 vorgesehen. Der Datenfehlerspeicher 4 sowie der Adressfehlerspeicher 5 stellen zusätzliche Speichereinheiten des Computersystems 2 dar, mit deren Hilfe Informationen über die Adressen von defekten Speicherzellen des Testspeichermoduls 7 speicherbar sind und die durch Befehle des Prüfprogramms aktivierbar und auslesbar sind.
Mittels des Speicherbausteinfehleranalysesystems 1 ist eine Vielzahl von handelsüblichen Speicherchips und Speichermodulen analysierbar und auf defekte Speicherzellen überprüfbar, die in Personalcomputern, Servern, Routern und Mobilfunkanwendungen zum Einsatz kommen.
Der Datenfehlerspeicher 4 ist als Liste zur Aufnahme von Nummern derjenigen Datenleitungen ausgebildet ist, die mit fehlerhaften Speicherzellen verbunden sind.
Der Adressfehlerspeicher 5 ist aus dem Testspeichermodul 7 erzeugbar. Er ist als Abbild des Speicherraums oder eines Bereichs des Speicherraums des Testspeichermoduls 7 ausgebildet. Jede Adressfehlerspeicherzelle weist eine Eigenschaftsinformation über die Funktionsfähigkeit je einer Speicherzelle auf. Somit sagt jede in einer Adressfehlerspeicherzelle enthaltene Information aus, ob eine entsprechende Speicherzelle fehlerfrei oder fehlerhaft ist.
In den erfindungsgemäßen Ausführungsbeispielen beträgt die Speicherkapazität des Adressfehlerspeichers 5 256 Mbit.
Fig. 2 zeigt eine vergrößerte Draufsicht des Testspeichermoduls 7 aus Fig. 1, das sich in einen ersten Speicherbaustein 8, in eine erste Datenleitung 9, in einen ersten Datenleitungskontakt 10, in einen ersten Adressleitungskontakt 11, in einen Kommandoleitungskontakt 12 und in einen Spannungsversorgungskontakt 13 gliedert.
Das Testspeichermodul 7 weist einen ersten Speicherbaustein 8 sowie sieben weitere baugleiche Speicherbausteine auf, die eine Vielzahl von Speicherzellen zur Ablage von Informationen aufweisen. Jeder Speicherbaustein hat eine Speicherkapazität von 128 Mbit. Dementsprechend beträgt die gesamte Speicherkapazität des Testspeichermoduls 7 1,024 Gbit. Der erste Speicherbaustein 8 weist die erste Datenleitung 9 sowie sieben weitere Datenleitungen auf, die mittels des ersten Datenleitungskontakts 10 sowie sieben weiteren Datenleitungskontakten an das Computersystem 2 bzw. an den Datenfehlerspeicher 4 sowie an den Adressfehlerspeicher 5 anschließbar sind.
Die sieben weiteren Speicherbausteine des Testspeichermoduls 7 weisen ebenfalls je acht Datenleitungen und je acht Datenleitungskontakte auf. Dementsprechend beinhaltet das Testspeichermodul 7 64 Datenleitungen. Die gesamte Speicherkapazität von 1,024 Gbit pro 64 Datenleitungen entspricht einer Speicherkapazität von 16 Mbit pro Datenleitung bzw. von 2²⁴ bit pro Datenleitung.
Die Adressierung der Speicherzellen der Speicherbausteine des Testspeichermoduls 7 erfolgt durch insgesamt 14 hier nicht gezeigte Adressleitungen, die parallel an alle acht Speicherbausteine angeschlossen sind. Der Anschluß der Adressleitungen an das Computersystem 2 bzw. an den Adressfehlerspeicher 5 erfolgt über den ersten Adressleitungskontakt 11 sowie über 13 weitere Adressleitungskontakte, die jeweils mit einer Adressleitung verbunden sind. Die Adressleitungen werden gemultiplext und dazu benutzt, den gesamten Adressraum aufzuspannen. Insgesamt 24 Adressbits werden dazu auf 14 x-Adressen und 10 y-Adressen aufgeteilt. Dementsprechend ergibt sich der gesamte Adressraum zu einer Größe von 2¹⁴ × 21¹⁰ Bit = 2²⁴ Bit = 16 Mbit.
Das Testspeichermodul 7 beinhaltet neben den Adress- und Datenleitungen zusätzlich den Spannungsversorgungskontakt 13 zur Versorgung des Testspeichermoduls 7 mit Spannung sowie den ersten Kommandoleitungskontakt 12 und weitere hier nicht gezeigte Kommandoleitungskontakte, die jeweils mit Kommandoleitungen verbunden sind und mit Hilfe derer Lese- und Schreibbefehle abgesetzt werden können.
Fig. 3 zeigt eine schematische Darstellung einer ersten Adressfehlerspeicheraufteilung 14 des in Fig. 1 gezeigten Adressfehlerspeichers 5 gemäß einem ersten Ausführungsbeispiel.
Dabei ist das Testspeichermodul 7, das eine Speicherkapazität von 1,024 GBit aufweist, mit dem Adressfehlerspeicher 5 verbunden, der eine Gesamtkapazität 256 Mb aufweist.
Der Adressfehlerspeicher 5 ist aus dem Testspeichermodul 7 gebildet. Der Adressfehlerspeicher 5 weist eine Vielzahl von Adressfehlerspeicherzellen auf, die als Abbilder von Speicherzellen des Testspeichermoduls 7 ausgebildet sind.
Jeder Adressfehlerspeicherzelle der ersten Adressfehlerspeicheraufteilung 14 in Fig. 3 entspricht genau einer Speicherzelle des Testspeichermoduls 7. In jeder Adressfehlerspeicherzelle der ersten Adressfehlerspeicheraufteilung 14 in Fig. 3 ist je eine Information enthalten, die besagt, ob die jeweils zugehörige Speicherzelle des Testspeichermoduls 7 einen Fehler aufweist oder nicht.
In x-Richtung der ersten Adressfehlerspeicheraufteilung 14 in Fig. 3 sind die 64 Datenleitungen des zu testenden Testspeichermoduls 7 dargestellt. Dabei ist die Speicherkapazität des Adressfehlerspeichers 5 auf die 64 Datenleitungen des Testspeichermoduls 7 aufgeteilt. In Fig. 3 sind jeweils die Datenleitungen "0-15" der ersten beiden Speicherbausteine, die Datenleitungen "16-31" des dritten und vierten Speicherbausteins, die Datenleitungen "32-47" des fünften und sechsten Speicherbausteins sowie die Datenleitungen "48-63" des siebten und achten Speicherbausteins als Blöcke zusammengefaßt dargestellt.
Die als Blöcke dargestellten Speicherbausteine sind physikalisch voneinander getrennt. Sie können durch eine Softwareanwendung, insbesondere durch das Prüfprogramm miteinander verbunden werden. Der schraffierte Bereich im zweiten Block der Fig. 3 stellt die Datenleitung 16 dar.
In Fig. 3 ist in y-Richtung der Adressraum abgetragen. Der Adressraum beinhaltet alle Adressen der Adressfehlerspeicherzellen. Im vorliegenden Ausführungsbeispiel ist der Adressraum des Adressfehlerspeichers 5 auf 2²² Bit pro Datenleitung begrenzt. Die gesamte Speicherkapazität des Adressfehlerspeichers 5 beträgt 256 Mbit, die im vorliegenden Ausführungsbeispiel auf 64 Datenleitungen aufgeteilt werden. Dementsprechend ergibt sich eine Speicherkapazität von 4 MBit pro Datenleitung bzw. 2²² Bit pro Datenleitung.
Mit dieser ersten Adressfehlerspeicheraufteilung 14 wird nur ein Viertel der Speicherkapazität von 1,024 Mb pro 24 Datenleitungen bzw. von 2²⁴ Bit pro Datenleitung des zu testenden Testspeichermoduls 7 in dem Adressfehlerspeicher 5 abgebildet. Somit ergibt sich pro Datenleitung eine Differenz von 3 × 2²² Bit, die verloren geht. Dementsprechend sind mit der ersten Adressfehlerspeicheraufteilung 14 nicht alle Informationen über die Speicherzellen des Testspeichermoduls 7 auf den Adressfehlerspeicher 5 abbildbar. Der Datenverlust beträgt insgesamt 768 MBit.
Fig. 4 zeigt eine zweite Adressfehlerspeicheraufteilung 15, eine dritte Adressfehlerspeicheraufteilung 16, eine vierte Adressfehlerspeicheraufteilung 17 sowie eine fünfte Adressfehlerspeicheraufteilung 18 des in Fig. 1 gezeigten Adressfehlerspeichers 5 gemäß einem zweiten Ausführungsbeispiel.
Bei diesen Adressfehlerspeicheraufteilungen sind die Informationen über die Funktionsfähigkeit der Speicherzellen des Testspeichermoduls 7 so auf den Adressfehlerspeicher 5abgebildet, daß mehrere Teile des Speicherraums zusammengefaßt sind und daß eine Adressfehlerspeicherzelle mehreren Speicherzellen entspricht.
Hierbei werden immer vier Datenleitungen des Testspeichermoduls 7 parallel an den Adressfehlerspeicher 5 angeschlossen. Der Adressfehlerspeicher 5 ist jeweils auf 16 Bereiche des Testspeichermoduls 7 aufgeteilt, die jeweils vier Datenleitungen zusammenfassen. Somit ergibt sich eine Gesamtspeicherkapazität des Adressfehlerspeichers 5 von 256 MBit pro 16 Datenleitungen sowie eine Speicherkapazität des Adressfehlerspeichers 5 von 16 MBit pro Datenleitung bzw. von 2²⁴ Bit pro Datenleitung. Diese Speicherkapazität pro Datenleitung des Adressfehlerspeichers 5 stimmt mit der Speicherkapazität pro Datenleitung des Testspeichermoduls 7 überein. Somit tritt kein Datenverlust in den Datenleitungen auf. Die Informationen der Speicherzellen des Testspeichermoduls 7 sind auf den Adressfehlerspeicher 5 abbildbar.
In der zweiten Adressfehlerspeicheraufteilung 15, in der Adressfehlerspeicheraufteilung 16, in der vierten Adressfehlerspeicheraufteilung 17 und in der fünften Adressfehlerspeicheraufteilung 18 gemäß Fig. 3 sind in x-Richtung jeweils die Bereiche der zusammengefaßten Datenleitungen und in y-Richtung jeweils der Adressraum dargestellt. Die untereinander dargestellten Datenleitungen des Testspeichermoduls 7 sind parallel an den Adressfehlerspeicher 5 angeschlossen.
Bei der zweiten Adressfehlerspeicheraufteilung 15 sind die Datenleitungen in Gruppen (0-7, 8-15), (16-23, 24-31), (32-39, 40-47) und (48-55, 56-63) angeschlossen. Bei der dritten Adressfehlerspeicheraufteilung 16 sind die Datenleitungen in Gruppen von (0-7, 16-23), (8-15, 24-31), (32-39, 48-55) und (40-47, 56-63) angeschlossen. Bei der vierten Adressfehlerspeicheraufteilung 17 sind die Datenleitungen in Gruppen von (0-7, 16-23), (8-15, 24-31), (48-55, 32-39) und (56-63, 40-47) angeschlossen. Bei der fünften Adressfehlerspeicheraufteilung 18 sind die Datenleitungen in Gruppen von (0-7, 8-15), (16-23, 24-31), (40-47, 32-39) und (56-63, 48-55) parallel angeschlossen.
Der schraffierte Bereich stellt jeweils die Datenleitung 16 dar. Die Datenleitung 16 ist bei der zweiten Adressfehlerspeicheraufteilung 15 parallel mit den Datenleitungen 0, 32 und 48 angeschlossen. Die Datenleitung 16 ist bei der dritten Adressfehlerspeicheraufteilung 16 parallel mit den Datenleitungen 24, 48 und 56 angeschlossen. Die Datenleitung 16 ist bei der vierten Adressfehlerspeicheraufteilung 17 parallel mit den Datenleitungen 24, 32 und 40 angeschlossen. Sie ist in der fünften Adressfehlerspeicheraufteilung 18 parallel mit den Datenleitungen 0, 40 und 56 angeschlossen.
Durch den parallelen Anschluß von jeweils vier Datenleitungen des Testspeichermoduls 7 an den Adressfehlerspeicher 5 ergibt sich eine Mehrdeutigkeit. In einer Adressfehlerspeicherzelle sind jeweils Informationen zu vier Speicherzellen enthalten.
Die Mehrdeutigkeit wird dadurch gelöst, daß zusätzlich ein Datenfehlerspeicher 4 ausgewertet wird. In diesem Datenfehlerspeicher 4 sind die Fehler pro Datenleitung abgelegt. Weiterhin wird die Mehrdeutigkeit durch den parallelen Anschluß von mehreren Datenleitungen dadurch gelöst, daß weitere Adressfehlerspeicheraufteilungen gewählt werden, die sich hinsichtlich der zusammengefaßten Datenleitungen unterscheiden.
Die vier Adressfehlerspeicheraufteilungen in Fig. 4 sind nötig, um auch dann alle Mehrdeutigkeiten auszuschließen, wenn vier Fehler auf vier parallel angeschlossenen Datenleitungen auftreten. Wenn beispielsweise je ein Fehler auf den Datenleitungen 0, 16, 32 und 48 auftritt, so können die auftretenden Mehrdeutigkeiten nicht durch die zweite Adressfehlerspeicheraufteilung 15 gelöst werden. Durch die Wahl von weiteren Adressfehlerspeicheraufteilungen, insbesondere durch die dritte Adressfehlerspeicheraufteilung 16, durch die vierte Adressfehlerspeicheraufteilung 17 sowie durch die fünfte Adressfehlerspeicheraufteilung 18 können die Mehrdeutigkeiten gelöst werden.
Fig. 5 zeigt ein Speicherbausteinfehleranalyseverfahren 19, das in Form eines Flußdiagramms mit einem Startfeld, mit fünf Ausführungsfeldern, mit einem Entscheidungsfeld sowie mit einem Endfeld dargestellt ist, gemäß einem dritten Ausführungsbeispiel, gemäß einem vierten Ausführungsbeispiel und gemäß einem fünften Ausführungsbeispiel.
Das Speicherbausteinfehleranalyseverfahren 19 verdeutlicht die erfindungsgemäße Prüfung eines Testspeichermoduls 7, das mit dem Computersystem 2 oder mit dem Datenfehlerspeicher 4 sowie mit dem Adressfehlerspeicher 5 verbunden ist.
Zu Beginn des Speicherbausteinfehleranalyseverfahrens 19 wird das Prüfprogramm auf dem Computersystem 2 ausgeführt. Dabei werden Daten in alle Speicherzellen des Testspeichermoduls 7 geschrieben und danach wieder ausgelesen. Speicherzellen, bei denen die geschriebenen von den ausgelesenen Informationen abweichen, sind fehlerhaft. Datenleitungen, über die solche fehlerhaften Speicherzellen übertragen werden, werden in den Datenfehlerspeicher 4 geschrieben. Anschließend werden die Informationen aus dem Datenfehlerspeicher 4 ausgelesen.
Im Falle, daß kein Fehler aufgetreten ist, ist der Datenfehlerspeicher 4 leer. In diesem Fall ist das Speicherbausteinfehleranalyseverfahren 19 für das zu prüfende Testspeichermodul 7 beendet. Im Testspeichermodul 7 wurden keine fehlerhaften Speicherzellen identifiziert.
Im Falle, daß ein oder mehrere Fehler aufgetreten sind, enthält der Datenfehlerspeicher 4 Informationen über Datenleitungen, die fehlerhafte Speicherzellen aufweisen. Für jeden aufgetretenen Fehler bzw. für jede fehlerhafte Speicherzelle ergeben sich n Mehrdeutigkeiten pro komprimierter Datenleitung. Im zweiten Ausführungsbeispiel gemäß Fig. 4 ergeben sich demnach maximal 4 Mehrdeutigkeiten für jeden Bereich von zusammengefaßten Datenleitungen.
Im Falle des Vorhandenseins von fehlerhaften Speicherzellen wird der Datenfehlerspeicher 4 ausgelesen, um den Adressfehlerspeicher 5 so zu konfigurieren, daß die Fehlerinformationen eindeutig ausgelesen werden können. Dabei werden Adressfehlerspeicheraufteilungen gewählt, bei denen Datenleitungen des Testspeichermoduls parallel an den Adressfehlerspeicher 5 angeschlossen werden, wie in Fig. 4 gezeigt.
Anschließend wird das Prüfprogramm erneut ausgeführt, wobei Informationen über fehlerfreie und über fehlerhafte Speicherzellen in den Adressfehlerspeicher 5 geschrieben werden. Danach werden die Fehlerinformationen aus dem Adressfehlerspeicher 5 ausgelesen.
Die Schritte der Konfigurierung des Adressfehlerspeicher 5, der Ausführung des Prüfprogramms mit dem Schreiben der Fehlerinformationen in den Adressfehlerspeicher 5 sowie des Lesens der Fehlerinformationen aus dem Adressfehlerspeicher 5 werden (n-1)-mal wiederholt. Im zweiten Ausführungsbeispiel gemäß Fig. 4 werden demnach 3 Wiederholungen ausgeführt.
Danach ist das Speicherbausteinfehleranalyseverfahren 19 beendet. Die fehlerhaften Speicherzellen sowie ihre Adressen innerhalb des Testspeichermoduls 7 sind eindeutig bestimmt.
Nachfolgend werden drei Ausführungsbeispiele zur Fehleranalyse des Testspeichermoduls 7 erläutert.
Bei allen drei Ausführungsbeispielen wird sowohl die in Fig. 3 anhand der ersten Adressfehlerspeicheraufteilung 14 erläuterte Methode, die nachfolgend Zuordnungsmethode genannt wird, als auch die in Fig. 4 anhand der zweiten Adressfehlerspeicheraufteilung 15, der dritten Adressfehlerspeicheraufteilung 16, der vierten Adressfehlerspeicheraufteilung 17 und der fünften Adressfehlerspeicheraufteilung 18 beschriebene Methode erklärt, die nachfolgend Verbindungsmethode genannt wird.
Im dritten Ausführungsbeispiel wird das Testspeichermodul 7 betrachtet, das einen Fehler auf der Datenleitung 16 aufweist, wobei die Adresse der fehlerhaften Speicherzelle im Adressraum 0<f<2²² Bit liegt. Der Datenfehlerspeicher 4 liefert einen Fehler auf der Datenleitung 16.
Bei der Zuordnungsmethode liefert der Adressfehlerspeicher 5 einen Fehler auf der Datenleitung 16 und die Adresse der fehlerhaften Speicherzelle im Adreßraum 0<f<2²² Bit. Dementsprechend sind sowohl die Information über die Datenleitung als auch die Information über die Adresse der fehlerhaften Speicherzelle vorhanden. Somit ist die fehlerhafte Speicherzelle im Testspeichermodul 7 eindeutig bestimmt.
Bei der Verbindungsmethode liefert der Adressfehlerspeicher 5 gemäß der zweiten Adressfehlerspeicheraufteilung 15 einen Ausfall auf der Datenleitung 0 oder 16 oder 32 oder 48 sowie die Adresse der fehlerhaften Speicherzelle im Adreßraum 0<f<2²² Bit. Die Information über die betroffene Datenleitung ist durch den Datenfehlerspeicher 4 gegeben. Die Information über die Adresse der fehlerhaften Speicherzelle ist durch den Adressfehlerspeicher 5 vorgegeben. Somit ist die fehlerhafte Speicherzelle des Testspeichermoduls 7 eindeutig bestimmt. Die Mehrdeutigkeit der Information über die Datenleitung, die durch die Auswertung des Adressfehlerspeichers 5 nach der Verbindungsmethode zustande kommt, wird durch die Auswertung des Datenfehlerspeichers 4 aufgehoben.
In einem vierten Ausführungsbeispiel wird das Testspeichermodul 7 betrachtet, das einen Fehler auf der Datenleitung 16 aufweist, wobei die Adresse der fehlerhaften Speicherzelle im Adressraum 2²² Bit<f<2²⁴ Bit angeordnet ist. Der Datenfehlerspeicher 4 liefert einen Fehler auf der Datenleitung 16.
Bei der Zuordnungsmethode liefert der Adressfehlerspeicher einen Ausfall auf der Datenleitung 16. Der Adressfehlerspeicher 5 liefert keine Adresse einer Speicherzelle im Adressraum 0<f<2²² Bit. Demnach ist die Adresse der fehlerhaften Speicherzelle über die Zuordnungsmethode nicht feststellbar. Die Fehleranalyse des Testspeichermoduls 7 gibt in diesem Ausführungsbeispiel kein zufriedenstellendes Ergebnis.
Gemäß der Verbindungsmethode ergibt sich aus der zweiten Adressfehlerspeicheraufteilung 15 ein Fehler auf der Datenleitung 0 oder 16 oder 32 oder 48 sowie die Adresse der fehlerhaften Speicherzelle im Adreßraum 2²² Bit<f<2²⁴ Bit. Somit ist die Information über die Datenleitung, auf der die fehlerhafte Speicherzelle übertragen wird, aus dem Datenfehlerspeicher 4 sowie die Information über die Adresse der fehlerhaften Speicherzelle aus dem Adressfehlerspeicher 5 ermittelbar. Die fehlerhafte Speicherzelle des Testspeichermoduls 7 ist demnach eindeutig bestimmt.
Im fünften Ausführungsbeispiel weist das untersuchte Testspeichermodul 7 je einen Fehler auf den Datenleitungen 0, 16, 32 und 48 auf. Die Adressen der fehlerhaften Speicherzellen a, b, c und d liegen alle im Adreßraum 2²² Bit< a, b, c, d<2²⁴ Bit. Der Datenfehlerspeicher 4 liefert je einen Fehler auf den Datenleitungen 0, 16, 32 und 48.
Bei der Zuordnungsmethode liefert der Adressfehlerspeicher 5 je einen Fehler auf den Datenleitungen 0, 16, 32, und 48. Der Adressfehlerspeicher 5 liefert keine Adressen von fehlerhaften Speicherzellen im Adreßraum 0<f<2²² Bit. Somit können die fehlerhaften Speicherzellen nicht mittels der Zuordnungsmethode ermittelt werden, da keine Informationen über die Adressen der fehlerhaften Speicherzellen im Adressraum 2²² Bit<a, b, c, d<2²⁴ Bit vorhanden sind. Demnach ist mit der Zuordnungsmethode in diesem Fall kein zufriedenstellendes Ergebnis erzielbar.
Bei der Verbindungsmethode liefert der Adressfehlerspeicher 5 in der zweiten Adressfehlerspeicheraufteilung 15 vier Fehler auf der Datenleitung 0 oder 16 oder 32 oder 48 sowie vier Adressen von fehlerhaften Speicherzellen a, b, c, und d im Adreßraum 2²² Bit<a, b, c, d<2²⁴ Bit. Die Informationen über die Datenleitungen sowie die Informationen über die Adressen der fehlerhaften Speicherzellen sind mehrdeutig. Dementsprechend sind die fehlerhaften Speicherzellen nicht eindeutig definiert.
Gemäß dem Speicherbausteinfehleranalyseverfahren 19 in Fig. 5 werden beim Auftreten von Mehrdeutigkeiten die Schritte "Lesen der Fehlerinformation des Datenfehlerspeichers zur Konfigurierung des Adressfehlerspeichers", "Ausführung des Prüfprogramms, Fehlerinformation wird in Adressfehlerspeicher geschrieben" und "Lesen der Fehlerinformation des Adressfehlerspeichers" wiederholt. Die Anzahl der Wiederholungen entspricht der um 1 reduzierten Anzahl der Mehrdeutigkeit.
Im vorliegenden fünften Ausführungsbeispiel ergeben sich aus der Ausführung des Prüfprogramms mit der zweiten Adressfehlerspeicheraufteilung 15 vier Mehrdeutigkeiten. Dementsprechend werden die oben genannten Schritten dreimal wiederholt, wobei bei der ersten Wiederholung der Adressfehlerspeicher 5 gemäß der dritten Adressfehlerspeicheraufteilung 16 aufgeteilt ist, bei der zweiten Wiederholung der Adressfehlerspeicher 5 gemäß der vierten Adressfehlerspeicheraufteilung 17 aufgeteilt ist und bei der dritten Wiederholung der Adressfehlerspeicher 5 gemäß der fünften Adressfehlerspeicheraufteilung 18 aufgeteilt ist.
Aus dieser mehrfachen Erstellung des Adressfehlerspeichers 5 mit unterschiedlichen Adressfehlerspeicheraufteilungen werden die Datenleitungen sowie die Adressen der fehlerhaften Speicherzellen eindeutig bestimmt. Dementsprechend ist mit der Zuordnungsmethode der Adressfehlerspeicheraufteilung ein eindeutiges Ergebnis der Überprüfung des Testspeichermoduls 7 erzielbar.
Mittels der Verbindungsmethode sind im vorliegenden fünften Ausführungsbeispiel die Adressen sowie die Datenleitungen der fehlerhaften Speicherzellen eindeutig bestimmbar. Das fünfte Ausführungsbeispiel ist an dieser Stelle beendet.
Im allgemeinen Fall mit 64 Fehlern auf 64 Datenleitungen ist eine eindeutige Zuordnung möglich. Gemäß dem oben geschriebenen Verfahren werden nacheinander 64 Durchläufe der Schritte "Lesen der Fehlerinformation des Datenfehlerspeichers zur Konfigurierung des Adressfehlerspeichers", "Ausführung des Prüfprogramms, Fehlerinformation wird in Adressfehlerspeicher geschrieben" und "Lesen der Fehlerinformation des Adressfehlerspeichers" getätigt. Bei jedem Schritt wird der Adressfehlerspeicher 5 mit einer neuen Adressfehlerspeicheraufteilung versehen. Dementsprechend stehen nach Durchführung dieser Wiederholungen 64 Bestimmungsgleichungen für die 64 unbekannten Adressen der fehlerhaften Speicherzellen sowie für die 64 nicht eindeutigen Datenleitungen zur Verfügung.
Fig. 6 zeigt eine erste Datenleitungskombination 20, eine zweite Datenleitungskombination 21 und eine dritte Datenleitungskombination 22 gemäß einem sechsten Ausführungsbeispiel.
In diesem sechsten Ausführungsbeispiel liegen fehlerhafte Speicherzellen auf genau 61 Datenleitungen vor. Jeweils auf den Datenleitungen 0-60 liegt eine fehlerhafte Speicherzelle vor, die Datenleitungen 61, 62 und 63 sind fehlerfrei. Um mittels der Verbindungsmethode eine eindeutige Zuordnung von Datenleitungen und von Adressen von defekten Speicherzellen zu erreichen, werden die drei fehlerfreien Datenleitungen jeweils mit einer Datenleitung parallel verschaltet, die eine fehlerhafte Speicherzelle aufweist. So werden sukzessive alle fehlerhaften Zellen auf den Datenleitungen bestimmt, die fehlerhafte Speicherzellen aufweisen. Diese Prozedur wird nacheinander 61 Mal ausgeführt.
Bei der ersten Datenleitungskombination 20 werden die fehlerfreien Datenleitungen 61, 62 und 63 mit der Fehler aufweisenden Datenleitung 0 kombiniert. Anschließend ist die Adresse der fehlerhaften Speicherzelle auf der Datenleitung 0 bestimmt. Danach wird die zweite Datenleitungskombination 21 erstellt, wobei die Fehler aufweisende Datenleitung 1 mit den fehlerfreien Datenleitungen 61, 62 und 63 kombiniert wird. Danach ist die Adresse der fehlerhaften Speicherzelle auf der Datenleitung 1 bestimmt. Diese Verfahren wird für die nächsten Datenleitungen 2, 3, . . . 58, 59 fortgesetzt. Schließlich wird die Fehler aufweisende Datenleitung 60 mit den fehlerfreien Datenleitungen 61, 62 und 63 kombiniert. Anschließend sind alle Fehler aufweisenden Datenleitungen sowie sämtliche Adressen der fehlerhaften Speicherzellen auf diesen Datenleitungen bekannt.
Durch dieses Verfahren kann immer eine eindeutige Zuordnung von Datenleitungen sowie Adressen von fehlerhaften Speicherzellen im Adressfehlerspeicher 5 vorgenommen werden. Dies ist nur dann möglich, wenn Fehler auf maximal 64 - 3 = 61 Datenleitungen auftreten. Bezugszeichenliste 1 Speicherbausteinfehleranalysesystem
2 Computersystem
3 erste Datenverbindung
4 Datenfehlerspeicher
5 Adressfehlerspeicher
6 zweite Datenverbindung
7 Testspeichermodul
8 erster Speicherbaustein
9 erste Datenleitung
10 erster Datenleitungskontakt
11 erster Adressleitungskontakt
12 erster Kommandoleitungskontakt
13 Spannungsversorgungskontakt
14 erste Adressfehlerspeicheraufteilung
15 zweite Adressfehlerspeicheraufteilung
16 dritte Adressfehlerspeicheraufteilung
17 vierte Adressfehlerspeicheraufteilung
18 fünfte Adressfehlerspeicheraufteilung
19 Speicherbausteinfehleranalyseverfahren
20 erste Datenleitungskombination
21 zweite Datenleitungskombination
22 dritte Datenleitungskombination

Claims

1. Verfahren zur Fehleranalyse von Speichermodulen (7) zur Durchführung auf einem mit einem Speichermodul (7) verbindbaren Computersystem (2), das wenigstens einen Datenfehlerspeicher (4), wenigstens einen Adressfehlerspeicher (5) sowie ein Prüfprogramm aufweist,
wobei das Speichermodul (7) einen Speicherraum mit einer Vielzahl von Speicherzellen zur Ablage von Informationen, mehrere durchnumerierte Datenleitungen (9) zum Einlesen und zum Auslesen von Informationen sowie mehrere Adressleitungen zur Ansteuerung der Speicherzellen aufweist,
wobei jede Speicherzelle durch eine Adresse im Speichermodul (7) sowie durch einen Teil des Speicherraums, in dem die Speicherzelle angeordnet ist, eindeutig bestimmt ist,
wobei ein vorgegebener Teil des Speicherraums durch diejenige Datenleitung (9) festgelegt ist, mit der Speicherzellen des betreffenden Teils des Speicherraums verbunden sind,
wobei der Datenfehlerspeicher (4) als Liste zur Aufnahme von Nummern derjenigen Datenleitungen (9) ausgebildet ist, die mit fehlerhaften Speicherzellen verbunden sind,
wobei der Adressfehlerspeicher (5) als Abbild des Speicherraums oder eines Bereichs des Speicherraums ausgebildet ist,
wobei in je einer Adressfehlerspeicherzelle eine Eigenschaftsinformation über die Funktionsfähigkeit je einer Speicherzelle aufnehmbar ist,
wobei das Verfahren die folgenden Schritte aufweist:

a) Erstmaliges Schreiben von Testinformationen in die Speicherzellen und anschließendes Auslesen der in den Speicherzellen enthaltenen Speicherinformationen,

b) Vergleich der Testinformationen mit den Speicherinformationen für jede Speicherzelle auf Übereinstimmung,

c) Speicherung der Nummern derjenigen Datenleitungen (9) im Datenfehlerspeicher (4), die mit den Speicherzellen verbunden sind, bei denen in Schritt b) Abweichungen gefunden wurden,

d) Wiederholtes Schreiben von Testinformationen in die Speicherzellen und anschließendes Auslesen der in den Speicherzellen enthaltenen Speicherinformationen,

e) Vergleich der Testinformationen mit den Speicherinformationen für jede Speicherzelle auf Übereinstimmung,

f) Anfängliches Leeren des Adressfehlerspeichers (5) und Ablegen je einer Eigenschaftsinformation über die Funktionsfähigkeit jeder in Schritt e) überprüften Speicherzelle im Adressfehlerspeicher (5),

g) Bestimmung der Adressen der fehlerhaften Speicherzellen im Speicherraum aus den Informationen des Adressfehlerspeichers (5) sowie der Datenleitungen (9), die mit den fehlerhaften Speicherzellen verbunden sind, aus den Informationen des Datenfehlerspeichers (4).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
mehrere Teile des Speicherraums zusammengefaßt werden und ein Abbild dieser zusammengefaßten Teile des Speicherraums auf einem Bereich des Adressfehlerspeichers (5) erzeugt wird,
wobei diejenigen Speicherzellen, deren Abbilder in einer Adressfehlerspeicherzelle zusammengefaßt werden, jeweils die gleiche Adresse im Speicherraum aufweisen und in jeweils unterschiedlichen Teilen des Speicherraums angeordnet sind,
wobei in je einer Adressfehlerspeicherzelle eine Eigenschaftsinformation aufnehmbar ist, welche die Funktionsfähigkeit der betreffenden Speicherzellen beschreibt,
wobei in Schritt f) bei der Zusammenfassung von ausschließlich fehlerfreien Speicherzellen die Eigenschaftsinformation einer fehlerfreien Speicherzelle in die den betreffenden Speicherzellen entsprechende Adressfehlerspeicherzelle eingetragen wird und
wobei in Schritt f) bei der Zusammenfassung von mehreren Speicherzellen, bei denen eine fehlerhaft ist, die Eigenschaftsinformation einer fehlerhaften Speicherzelle in die der fehlerhaften Speicherzelle entsprechenden Adressfehlerspeicherzelle eingetragen wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
für den Fall, daß bei der Zusammenfassung von mehreren Teilen des Speicherraums zwei oder mehr Speicherzellen auf diesen Teilen des Speicherraums als fehlerhaft festgestellt wurden, die Schritte d) bis f) wiederholt werden,
wobei bei jeder Wiederholung in Schritt f) mehrere Teile des Speicherraums so zusammengefaßt werden, daß sich die zusammengefaßten Teile des Speicherraums von der bzw. den in den vorherigen Wiederholungen der Schritte d) bis f) zusammengefaßten Teilen des Speicherraums unterscheiden,
wobei ein Abbild dieser zusammengefaßten Teile des Speicherraums auf einem Bereich des Adressfehlerspeichers (5) erzeugt wird, welches das in der jeweils letzten Wiederholung erzeugte Abbild ersetzt,
wobei in Schritt f) die Adressen der fehlerhaften Adressfehlerspeicherzellen sowie die Datenleitungen (9) der im Adressfehlerspeicher (5) zusammengefaßten Teile des Speicherraums gemerkt werden,
wobei in Schritt f) bei der Zusammenfassung von mehreren Speicherzellen, bei denen mehr als eine Speicherzelle fehlerhaft ist, die Eigenschaftsinformation einer fehlerhaften Speicherzelle in die der fehlerhaften Speicherzellen entsprechende Adressfehlerspeicherzelle eingetragen wird und wobei anstelle des Schritts g) der folgende Schritt g') ausgeführt wird:
g')Bestimmung der Datenleitungen (9), die mit den fehlerhaften Speicherzellen verbunden sind, aus den Informationen des Datenfehlerspeichers (4) und Bestimmung der Adressen der fehlerhaften Speicherzellen im Speicherraum aus den gemerkten Adressen der fehlerhaften Adressfehlerspeicherzellen und aus den gemerkten Datenleitungen (9) der im Adressfehlerspeicher (5) zusammengefaßten Teile des Speicherraums.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß für den Fall, daß bei der Zusammenfassung von mehreren Teilen des Speicherraums bei der ersten Durchführung des Schritts f) n fehlerhafte Speicherzellen auf verschiedenen Teilen des Speicherraums festgestellt werden, die Schritte d) bis f) (n-1)-mal wiederholt werden.

5. Computerprogrammprodukt sowie Computerprogramm zur Ausführung eines Verfahrens zur Fehleranalyse von Speichermodulen, das so ausgebildet ist, daß ein Verfahren gemäß einem der vorhergehenden Ansprüche ausführbar ist.

6. Computerprogramm nach Anspruch 5, das auf einem Speichermedium enthalten ist.

7. Computerprogramm nach Anspruch 5, das in einem Computerspeicher abgelegt ist.

8. Computerprogramm nach Anspruch 5, das in einem Direktzugriffsspeicher enthalten ist.

9. Computerprogramm nach Anspruch 5, das auf einem elektrischen Trägersignal übertragen wird.

10. Datenträger mit einem Computerprogrammprodukt bzw. Computerprogramm nach Anspruch 5.

11. Verfahren, bei dem ein Computerprogrammprodukt bzw. Computerprogramm nach Anspruch 5 aus einem elektronischen Datennetz wie beispielsweise aus dem Internet auf einen an das Datennetz angeschlossenen Computer heruntergeladen wird.