DE2340547B2

DE2340547B2 - Schaltungsanordnung zum testen logischer schaltungen

Info

Publication number: DE2340547B2
Application number: DE19732340547
Authority: DE
Inventors: Louis Jersey City N.J. JeVito (V .StA.)
Original assignee: Instrumentation Engineering, Inc., Franklin Lakes, NJ. (V.St A.)
Priority date: 1972-10-25
Filing date: 1973-08-10
Publication date: 1977-06-02
Also published as: GB1445470A; JPS49135539A; FR2219573B3; ES419952A1; FR2219573A1; JPS5318368B2; BE806456A; NL7314600A; US3832535A; DE2340547A1; CA999051A

Description

Viele komplexe elektrische Schaltungen enthalten logische Komponenten, die auf Eingangsspannungen mit unterschiedlichen Pegeln und Wellenformen ansprecher müssen.

Beispielsweise müssen logische Elemente oft die Fähigkeit besitzen, mit unterschiedlichen Impulsfrequenzen zu arbeiten und eine befriedigende Betriebscharakteristik auch dann noch zu zeigen, wenn die angelegten Impulse Form- und Pegelabweichungen aufweisen. Üblicherweise ist eine Vielzahl solcher logischer Komponenten auf einer einzelnen gedruckten Sch; ltungsplatine zusammengefaßt und bildet so den Teil eines komplexen Systems. Wünschenswert ist es alle diese Komponenten automatisch auf ihr dynami sches und statisches Verhalten auf einem einzigen Prüfstand untersuchen zu können, ohne die Platinen zu mehreren Prüfständen transportieren zu müssen, welche jeweils nur einen beschränkten Test durchführen können. Mit der vorliegenden Erfindung wird ein vollständiger logischer Test durch Erzeugung und Untersuchung digitaler Folgen ermöglicht.

U τι einen vollständigen Test logischer Schaltungen zu ermöglichen, muß jede Testvorrichtung die Möglichkeit Dieten.den verschiedenen Punkten und Anschlüssen eine- logischen Schaltung Signale nicht nur in Form unterschiedlicher digitaler Parallelworte, sondern auch in Farm unterschiedlicher Serienworte bzw. Bitfolgen mit eventuell unterschiedlicher Eingabegeschwindigkeit der Worte zuzuführen. Diese Möglichkeit bietet jedoch kein; der bekannten Testvorrichtungen.

Die Erzeugung digitaler Bitfolgen bzw. von Worten zur Beaufschlagung einer zu testenden Schaltung ist bekannt. Alle bekannten Systeme bedienen sich in dem Umfang, in dem sie automatisiert sind, der Kapazität eines Computers zur Erzeugung der anzulegenden Worte. Dabei wird jedoch das Testen der elektronischen Schaltung stark behindert durch die Kapazität und Geschwindigkeit des diese Operationen kontrollierenden digitalen Computers. Ein digitales Wort kann daher nicht schneller erzeugt oder verarbeitet werden, als dies die Zykluszeit des Computers zuläßt. Wenn beispielsweise ein digitales Wort auf dem Eingabe-Ausj;abebus des Computers erzeugt wird, um an die zu testende Schaltung angelegt zu werden, muß der Computer auf die Antwort der zu testenden Schaltung warten, bevor er eine Untersuchung der Signale durchführen kann. Außerdem können digitale Worte an die Schaltung nicht schneller angelegt werden, als die Zug! iffszeit zum Gedächtnis des Computers beträgt. Als Ergebnis dieser Beschränkungen ergibt sich, daß Hoeiifrequenzschaltungen mit kurzer Ansprechzeit nichi geprüft werden können, wenn ihre Arbeitsfrequenz wesentlich höher (d. h. schneller) ist als die Zugr iffszeit des Computers. Außerdem ist bei einer

erzeugung der digitalen Worte durch den Computer ielbst die Geschwindigkeit der Worterzeugung durch iie Zykluszeit des Computers bestimmt.

Ein zweiter Nachteil der aus dem Stande der Technik bekannten Vorrichtungen ist deren Unvermögen, die Signalspannungspegel zu verändern, bzw. solche Veränderungen festzustellen. Wenn beispielsweise ein Computer allein, ohne externe Zusatzgeräte, zur Erzeugung des digitalen Signals benutzt wird, kann ein empfangenes oder erzeigtes Signal außerhalb der vom Computer ι ο tolerierten Signalpegel liegen. Dem Stand der Technik fehlt außerdem die Möglichkeit der Erzeugung aufeinanderfolgender paralleler Worte und überhaupt die Vielseitigkeit, die bisher stets gefordert, aber nur stückweise erreicht wurde durch Aufteilen eines Tests und die Gewinnung von Einzelergebnissen in einer Vielzahl von Einzeltests.

Eine Zwischenspeicherung des Testprogramms zwischen einem Rechner und einer Testvorrichtung ist bekannt. So weist beispielsweise eine bekannte Testvorrichtung (IBM Technical Disclosure Bulletin Nr.4, September 1970, Seiten 906-908) eine Anzahl von Spannungsquellen auf, die so programmiert sind, daß sie bestimmte Spannungen bzw. Ströme an die zu testende Schaltung lietern. Die Programmierung erfolgt durch 2s ein Schieberegister, in das vom Rechner gelieferte Informationen bzw. Wörter in paralleler Form eingespeichert werden, worauf diese in ihrer Reihenfolge, also seriell, ausgelesen werden. In dem Schieberegt .ter sind also keine Testbitfolgen gespeichert. Auch liefert dieser Stand der Technik keinen Hinweis auf die Verarbeitung solcher Testbitfolgen.

Ähnliches gilt für eine weitere bekannte Schaltung (Electronic Design 17, August 16,1969, Seiten 196 - 201), bei der ebenfalls ein Zwischenspeicher zwischen einem Rechner und den Elementen einer Testvorrichtung vorgesehen ist, wodurch vermieden wird, daß der Rechner während der Wartezeit für die Testinformationen angeschlossen bleiben muß. Darüber hinaus soll aber mit der Erfindung folgende Aufgabe gelöst werden:

Die Testvorrichtung der eingangs geschilderten Art soll so ausgebildet werden, daß allen Testpunkten bzw. Testanschlüssen des Testlings unterschiedliche Testbitfolgen mit gegebenenfalls unterschiedlicher Eingabegeschwindigkeit zugeführt werden können.

Diese Aufgabe wird erfindungsgemäß durch die im Anspruch 1 angegebenen Merkmale gelöst. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Im Gegensatz zu den bekannten Schaltungsanordnungen erfolgt also zwischen dem Rechner und dem Testling nicht nur eine Zwischenspeicherung, sondern ist für jeden Testanschluß ein Schieberegister, ein Taktgeber, eine Vergleichsstufe und ein Schalter vorgesehen, der abwechselnd so betätigt wird, daß einmal die Testbitfolgen aus dem Schieberegister an den betreffenden Testpunkt abgegeben werden, worauf dann die von dem Testling zurückgelieferten Daten nach Umschalten des Schalters in die Vergleichsstufe ₍,_u gelangen und dort mit den im Schieberegister eingespeicherten Werten verglichen werden. Damn kann erheblich an Rechen:cit eingespart werden, da für die durchzuführenden Tests die Daten sowohl parallel als auch seriell an den Testling gegeben werden können, bs Die einzelnen Testanschlüsse einer logischen Schaltung können völlig unabhängig voneinander aus den von dem in die einzelnen Schieberegister eingespeicherten Testdaten versorgt werden, während der Rechner schon wieder eine vom Testprogramm unabhängige andere Operation ausführt Ist der Rechner wieder frei, so kann dann anschließend der Inhalt der einzelnen Fehlerregister abgefragt werden.

Nachfolgend wird an Hand der Figuren ein Ausführungsbeispiel der Erfindung näher erläutert Es zeigt

F i g. 1 das Blockschaltbild einer beispielsweisen computerkontrollierten Testvorrichtung,

Fig.2 das Blockschaltbild eines beispielsweisen digitalen Wortgenerator-Empfängers,

Fig.3 den detaillierten Schaltplan der signalerzeugenden Elemente in F i g. 2,

F ν g. 4 den Schaltplan der den Signalpegel kontrollierenden Teile in F i g. 3 und

F i g. 5 den Schaltplan der Daten- und Kontrollogik aus F i g. 2.

Beschreibung eines bevorzugten
Ausführungsbeispieles

F i g. 1 zeigt eine computerkontrollierte Testvorrichtung, von der eine zu testende Schaltung 10 auf die korrekte Funktion ihrer logischen Elemente untersucht werden soll. Eine typische zu testende Schaltung besteht aus einer gedruckten Schaltungsplatine, auf der 10, 100 oder 1000 elektronische Bauelemente angeordnet sind und die beispielsweise 100 Anschlußpunkte aufweist, an denen Signale eingespeist oder entnommen werden können. Die Anschlußpunkte sind zu einem Stecker an einer Seite der Schaltung herausgeführt, welcher in den (nicht dargestellten) Teststecker der Testvorrichtung eingeführt wird.

Die Steuerung der Funktionen der in F i g. 1 dargestellten Testvorrichtungen erfolgt durch einen modernen digitalen Kleincomputer 12. Vom Computer erzeugte Signale erschienen auf einem Ein-Ausgabebus 12a. Sie dienen in der Vorrichtung gemäß Fig. 1 zur Steuerung der verschiedenen Vorrichtungen, die für einen speziellen Funktionstest benötigt werden. Zu diesen Vorrichtungen gehören verschiedene Signalgeneratoren, Voltmeter und Netzgeräte. Dargestellt sind allerdings nur die Vorrichtungen, die von der Erfindung betroffen werden.

In üblicher Weise erscheinen Steuer- und Datensignale auf dem Ein-Ausgabebus in Form von Informations-Bytes. Jeweils acht parallele Bits, welche ein Byte darstellen, erscheinen auf parallelen Leitungen des Ein-Ausgabebusses und dienen zur automatischen Kontrolle der Testfunktionen.

Die Kommunikation des Computers mit den peripheren Vorrichtungen, also auch mit dem digitalen Wortgenerator-Empfänger, erfolgt über Vorrichtungssteuerungen 14a, 146,14c und Hd. Diese erhalten, wenn sie adressiert s'nd, Informationen von dem Ein-Ausgabebus und können selbst Pufferstufen zur zeitweiligen Speicherung von Informationen enthalten, die eine Steuerfunktion für die periphere Vorrichtung darstellen, s~> daß — wenn die Vorrichtungssteuerung einmal Daten von dem Computer erhalten hat — sie anschließend in ihrem Betrieb fortfährt, obwohl sie nicht länger adressiert ist und nicht langer Daten vom Computer erhält. Zum Beispiel kann das programmierbare Netzteil 15 auf eine Ausgangsspannung von 3,5 Volt eingestellt und dann so vorbereitet werden, daß es auf einen späteren Befehl hin, ohne Anweisung vom Computer arbeitet. Diese Programmierung bleibt dann erhalten. Verschiedene Vorrichtungssteuerungen sind

bekannt und brauchen hier nicht näher erläutert werden. Sie sind abhängig von der von dem zugehörigen Computer gelieferten Datenform und von dessen Möglichkeiten.

Der digitale Wortgenerator-Empfänger 16 erzeugt nach Erhalt von Instruktionen von dem Computer über seine Vorrichtungssteuerung 14c Digital-Worte, deren digitale Bitfolge zuvor durch den Bedienungsmann festgelegt wurde. Diese digitale Bitfolge kann entweder gleichzeitig in Form eines parallelen Wortes oder als Folge an jeden Anschluß oder Testpunkt der zu testenden Schaltung angelegt werden. Die Eingabe an die zu testende Schaltung erfolgt über die Schaltvorrichtung 17. Die Signale von dem Wortgenerator-Empfänger 16 können auch direkt an die Anschlüsse der zu testenden Vorrichtung gelegt werden.

Die dicken Pfeile 19 und 20 in Fig. 1 verbinden den Wortgenerator-Empfänger 16 und die r.u testende Schaltung 10 mit der Schaltvorrichtung 17 und stellen Busleitungen dar, die beispielsweise so viele Leiter umfassen, wie Testpunkte vorhanden sind. Die Schaltvorrichtung wird von der Vorrichtungssteuerung 14a gesteuert, die, wenn sie adressiert ist, die Schaltvorrichtung 17 veranlaßt, die richtigen Verbindungen zwischen dem Wortgenerator-Empfänger 16 und der zu testenden Schaltung 10 herzustellen.

Der Wortgenerator-Empfänger 16 erhiilt variable Spannungen von dem programmierbaren Netzteil 15, durch die die Amplitudenpegel der an die zu testende Schaltung anzulegenden Signale und die Signalpegel, die in den empfangenen Signalen zulässig sind, festgelegt werden. Impulssignale von einem programmierbaren Signalgenerator 22, der eine bestimmte Beziehung zu der Vorrichtung 16 hat, werden außerdem zugeführt. Insbesondere erzeugt der Generator 22 Impulssignale, die die Geschwindigkeit bestimmen, mit der digitale Bitfolgen an die zu testende Schaltung angelegt werden, und die die Geschwindigkeit bestimmen, mit der Antworten der zu testenden Schaltung auf solche Signale gelesen oder gespeichert werden.

Der Wortgeneratorteil des Wortgenerator-Empfän gers 16 erhält also gemäß der Erfindung variable Spannungspegel von dem programmierbaren Netzteil 15 und Signale mit Clock- bzw. Taktfunktion von dem programmierbaren Signalgenerator 22 und legt gespeicherte, von einem Bedienungsprogramm festgelegte Bitfolgen an die zu testende Schaltung an. Ähnlich prüft der Empfangsteil des Wortgenerator-Empfängers 16 die empfangenen digitalen Bitfolgen auf Richtigkeit und Pegeltoleranz durch Vergleich mit der gespeicherten so Bitfolge. Die genauere Beschreibung dieser Funktionen wird im folgenden gegeben.

F i g. 2 zeigt in einem Blockschaltbild die wesentlichen Elemente des digitalen Wortgenerator-Empfängers 16. der in Zusammenarbeit mit dem programmierbaren Signalgenerator 22, der Schaltvorrichtung 17 und der zu testenden Schaltung 10 arbeitet, zur Erzeugung einer Bitfolge, welche an einen Testpunkt oder an einen Anschluß angelegt wird, und zum Empfang und zur Untersuchung einer von einem Testpunkt empfangenen 6c digitalen Bitfolge. Wie schon erwähnt besitzt die Vorrichtung sowohl die Möglichkeit der Erzeugung von Bitfolgen als auch die Möglichkeit, Bitfolgen zu empfangen und mit an anderen Testpunkten der Schaltung eingegebenen Bitfolgen zu vergleichen. In der r.s folgenden Beschreibung ist die Vorrichtung und das Verfahren für einen einzigen Testpunkt der zu testenden Schaltung beschrieben. Jedoch finden dieselben Grundsätze und Verfahren auch bei den anderen Testpunkten Anwendung. Wenn beispielsweise eine Bitfolge an 100 verschiedene Anschlüsse einer zu testenden Schaltung angelegt werden soll, oder wenn Daten von bestimmten Anschlüssen empfangen werden sollen, so existieren 100 Generator- und Empfängerkanäle gemäß F i g. 2 im gesamten digitalen Wortgenerator-Empfänger.

Wie aus F i g. 2 ersichtlich, erzeugt die Vorrichtung 16 nach Erhalt eines Computerbefehles von der Kontrollvorrichtung 14c Daten und Steuersignale in der Abteilung 24 (im einzelnen aus F i g. 5 ersichtlich), welche Steuer- und Taktsignale von dem programmierbaren Signalgenerator 22 erhält. Diese Taktsignale bestehen im wesentlichen aus Clockimpulsen zum Schieben von Daten durch ein Register 25 und zum Registrieren von Daten in einem Fehlerregister 27. wenn die Vorrichtung 16 sich im Empfangsbetrieb befindet. Das Register 25 speichert Daten, d. h. eine bestimmte Bitfolge, welche entweder (a) eine Bitfolge darstellt, die an einen Testpunkt angelegt werden soll oder (b) eine Bitfolge, deren Empfang von einem Testpunkt der zu testenden Schaltung erwartet wird Diese Bitfolge ist von einem Bedienungsmann erstellt worden, wird der Vorrichtung 16 durch den Computer eingegeben und wird dort bis zum Gebrauch auf einen Computerbefehl hin gespeichert.

Zunächst sei der Fall angenommen, daß der Wortgenerator-Empfänger 16 als digitaler Wortgenerator arbeitet. Dann gelangen Daten aus dem Register 25 über einen logischen Schalter 28 zu einem Pegelübersetzer 30, der die Amplitude des Ausgangssignales regelt, und von dort zu einem Begrenzer-Treiber 31, der das Signal zum Anlegen an den Testpunkt herstellt. Ein Schalter 33 mit Relais K1 und K 2 verbindet den Ausgangsleiter 35 entweder mit dem Generatorkanal (der soeben beschrieben wurde), wenn das Relais K 1 anzieht, oder mit dem Empfangskanal, wenn das Relais K 2 anzieht.

Die Amplitudenhöhen des Ausgangssignals werden f ingestellt durch eine Pegelschalteinheit 36, die in F i g. 4 näher erläutert wird.

Bei dem Empfangsbetrieb gelangen Signale auf dem Leiter 35 zu einem Abschwächer-Puffer 38 und von dort zu einem Spannungskomparator 39, der feststellt, ob die Amplitude des ankommenden Signals innerhalb durch eine Empfangspegelschalteinheit 40 vorgewählter Toleranzgrenzen liegt

Wenn zunächst das empfangene Signal innerhalb dieser Toleranzgrenzen liegt werden passende Signale einem logischen Komparator 42 zugeführt Hier wird der Ausgang des Spannungskomparators 39 auf logische Übereinstimmung direkt mit dem Ausgang des Registers 25 verglichen, da der logische Schalter 28 den Ausgang des örtlichen Registers 25 in dieser Betriebsart mit dem logischen Komparator verbindet

Der logische Komparator 42 macht einen Bit zu Bit-Vergleich der empfangenen digitalen Bitfolge mit der erwarteten Bitfolge (also dem Sollsignal), das vorher im Register 25 gespeichert wurde. Der Ausgang des logischen Komparators42 liefert folglich eine Fehleranzeige, die falls vorhanden, im Register 27 gespeichert wird

Als Zusammenfassung der Arbeitsweise gemäß Fig. 2 wird das Register 25 mit Daten geladen. Diese Daten stellen entweder die an Testpunkte der zu testenden Schaltung anzulegenden Daten dar oder Daten, die als Antwort von einem Testpunkt erwartet

werden. Gewünschte Amplitudenpegel des erzeugten Signals bzw. des erwarteten Signals werden durch die Pegelschalteinheiten 36 und 40 vorgegeben. Beim Generatorbetrieb der Vorrichtung ist das Relais K 1 geschlossen und die digitale Bitfolge wird an die zu testende Schaltung angelegt. Beim Empfangsbetrieb ist das Relais K 2 geschlossen und Signale am Ausgang der zu testenden Schaltung werden an den Empfangskanal der Vorrichtung gelegt, wo der Spannungskompaiator 39 und der logische Komparator 42 die Überprüfung des empfangenen Signals durchführen. Wenn diese Signalvergleiche eine Fehleranzeige ergeben, wird diese Anzeige im Register 27 gespeichert und kann aus diesem zu einem geeigneten späteren Zeitpunkt im Rahmen einer Fehleranalyse ausgelesen werden.

Bestimmte Vorteile der Erfindung ergeben sich schon jetzt. Zunächst ist die Schaltung gemäß F i g. 2 geeignet, einen vollständigen Test der zu testenden digitalen Schaltung zu ermöglichen. Sie kann das Fehlen oder Vorhandensein eines digitalen Signals zu einer bestimmten Zeit untersuchen. Sie kann gewünschte Spannungspegel erzeugen oder untersuchen und kann eine unbestimmte Vielzahl von digitalen Worten durch Auswahl von im Datenregister gespeicherten Daten erzeugen. Ebenso wesentlich ist die Eigenschaft der erfindungsgemäßen Schaltung, daß sie unabhängig von dem Computer, nachdem Daten in das Register eingegeben sinJ. Daten aus dem Register mit jeder gewünschten Geschwindigkeit ausgehen kann, abhängig nur von den Eigenschaften der zu testenden Schaltung und der Testschaltung selbst. Sie ist unabhängig von der Zugriffszeit des Computers und arbeitet generell wesentlich schneller als der Computer. Durch dasselbe Merkmal wird im Falle einer ungewöhnlich langsam arbeitenden zu testenden Schaltung, wenn also eine große Verzögerungszeit besteht zwischen der Eingabe eines TesUigna'es in die zu testende Schaltung und der Ausgabe des Antwortsignales aus der zu testenden Schaltung, nicht unnötig wertvolle Computerzeit beim Warten auf die Antwort verbraucht. Zudem wird beim Empfangsbetrieb eine automatische Untersuchung des empfangenen Signals durchgeführt und werden Fehler zum Auslesen im Rahmen einer Fehleranalyse zu beliebigem späteren Zeitpunkt gespeichert.

Anhand von F i g. 3 bis 5 soll das Vorstehende näher erläutert werden.

Zur Bestimmung eines bestimmten Testpunktes, an dem eine Bitfolge eingespeist oder von dem eine Bitfolge empfangen werden soll, wird von dem Computer 12 eine Adresse erzeugt Diese Adresse wird in einer Steuerschaltung (Fig.5) aufbereitet und schaltet beide Eingangsleitungen des Al (A = Adresse) Gatters 50 ein zur selben Zeit zu der ein Signal an ein Gatter 51 gegeben wird, so daß dieses einen der beiden Flip-Flops 54, 55 schaltet Wenn die Vorrichtung im Generatorbetrieb arbeitet erscheint ein Signal am Eingang des Rip-Flops 54. wodurch dessen Ausgang geschaltet und die Spule 56 des Relais K 1 aktiviert wird. Das Ausgangssignal des Flip-Flops 54 gelangt außer dem an die Gatter Ll (L=Laden) und Sl (S= Schieben) der Steuerschaltungsteile 57Λ und 57B. welche Steuerzubehör zum Register 25 darstellen.

Wenn die Vorrichtung im Empfangsbetrieb arbeitet liegt statt dessen der Ausgang des Flip Flops 55 hoch und es gelangt dieses Signa! an die Und-Gatter L 3, S 2 und Lb, von denen das Letztere in dem Steuerschal-57c liegt, und an das Und Gatter Al (R= Empfang). Der Generator-Flip-Flop 54 wird durch einen Befehl DRIVE OUTPUT (Generatorbetrieb) eingeschaltet, während der Empfänger-Flip-Flop 55 durch einen Befehl RECElVE OUTPUT(Empfangsbetrieb) eingeschaltet wird. In beiden Fällen ist jedoch nur ein bestimmter Testpunkt adressiert (Gatter A 1 bis A 4 auf logisch »1«).

Wie schon erwähnt, wird das Register 25 mit einer Bitfolge geladen, die im Generatorbetrieb der Vorrichtung an einen Testpunkt angelegt werden soll, während es im Empfangsbetrieb mit Daten geladen ist, die als Antwort erwartet werden. In beiden Fällen ist es erforderlich, daß die größte Anzahl von Bits, die in einer Folge an einen Testpunkt angelegt oder von einem Testpunkt empfangen werden soll, vorher bekannt ist. Wenn diese größtmögliche Bitzahl kleiner ist als die Kapazität des Schieberegisters 25, müssen die Daten um einige Stellen durch das Schieberegister transportiert werden, und zwar um so viele Stellen, wie die größtmögliche Bitfolge kleiner ist als die Stellenzahl des Schieberegisters 25.

Daten werden auf die folgende Weise in das Register 25 eingeschrieben bzw. gespeichert. Während des Einschreibens der Computerdaten in dieses Register, erscheinen diese Daten auf der Eingangsleitung 25a des Registers. Außerdem erscheint ein Signal auf der Registersteuerleitung 25b, wodurch das Register so betrieben wird, daß es auf der Leitung 25a ankommende Bits annimmt, aber auf der Leitung 25c von seinem (^-Ausgang her zurückkommende Daten ignoriert. Während des normalen Betriebes des Registers beim Betrieb'der Vorrichtung erscheint kein Befehl auf der Leitung 25b, so daß über die Leitung 25c vom Ausgang her rückzirkulierende Signale erneut in den Eingang

3; eingegeben werden.

Wenn Informationsbits an einem der beiden Eingänge des Registers erscheinen, so müssen sie Bit für Bit durch die einzelnen Registerstufen hindurchgeschoben werden, so daß sie in richtiger Reihenfolge am Ausgang des Registers erscheinen. Während des Einlesens der Daten in das Register liegen Ladeclockimpulse vom Eingang 58 am Gatter L 1. Da die SET- und die ADDRESS-Leitungen hoch liegen, ergibt dies eine logische Aktivierung des Oder-Gatters L 4 und des Inverters L 5, so daß Ladeclockimpulse mit der Folgefrequenz an den Eingang des Registers 25 gelangen. Wenn der Einschreibvorgang abgeschlossen ist, ist es notwendig, die Daten im Register so weit nach vorn zu schieben, bis das vorderste Bit an der vordersten Stelle im Register steht. Dies erfolgt durch den Befehl FILL DRIVER (Fülle Generator), der vom Eingang 59 an das Gatter L 2 gelangt Dieses Kommando besteht aus Ladeclockimpulsen, welche weiterlaufen bis die Daten um die gewünschte Anzahl von Stellen weitergeschoben sind.

Während dieser Zeit liegt auf der Leitung 25a keine Information, so daß nur Nullen hinter der eingeschriebenen Information nachgefüllt werden.

Die Daten werden aus dem Register 25 durch einen geeigneten Befehl ausgegeben, auf den hin Schtebeim pulse am Eingang 63 und am Schiebegatter Sl erscheinen. Die Gatter S1 bis S3 werden offengehalten, da die SET-Leitung und die ADDRESS-Leitung hochliegen, wenn dieser bestimmte Testpunkt adressier» ist

6?. Wenn die Vorrichtung im Generatorbetrieb arbeitet liegen durch den programmierbaren Signalgenerator 22 angeregte Impulse am Eingang 63 und erscheinen demzufolge auf der Leitung 65. Dadurch werden

mcnmo

gespeicherte Daten aus dem Register 25 herausgeschoben, und zwar jeweils ein Bit aufgrund eines Schiebeimpulses. Jeder Impuls gelangt auf den Eingang des logischen Flip-Flops 28. Dieser Flip-Flop arbeitet derart, daß er bei einem logischen 1 am Eingang ein logisches 1 am Ausgang erzeugt. 3ei 0 am Eingang erzeugt er entsprechend 0 am Ausgang.

Demzufolge arbeitet der Flip-Flop 28 so, daß er an seinem Ausgang die letzte am Schluß der Schiebeimpulse an ihn gelangte Information festhält. Der Ausgang des Flip-Flops 28 ändert sich daher nicht, während Impulse ständig durch die Ladeclockimpulse (nicht die Schiebeclockimpulse) vom Ausgang des Registers 25 auf seinen Eingang zurückgeführt werden. Für alle praktisch vorkommenden Fälle sieht daher die zu testende Schaltung (wenigstens in einem statischen Testzustand) eine Wiederholung der gewünschten Bitfolge ohne irgendwelche Lücken.

Daten am Ausgang des Flip-Flops 28 erscheinen an einem der Eingänge des Und-Gatters D\ (D=Unve = Generatorbetrieb). Wenn ein Generatorausgabebefehl DRIVE OUTPUT erfolgt ist, ist auch der andere Eingang dieses Gatters aktiviert und der letzte Ausgabcimpuls vom Register 25 liegt am Gatterausfang. Dieser Impuls läuft zum Pegelübersetzer 30 für den bestimmten Testpunk;

Der Betrieb des digitalen Wortgenerator-Empfängers als Prüfvorrichtung im Empfangsbetrieb ist ähnlich. In diesem Falle sind die erwarteten Daten im Register 25 gespeichert. Empfangene Daten erscheinen beim Empfangsbetrieb an dem logischen Komparator 42 in Form eines zweier möglicher Signale, welche eine Pegelanforderung erfüllt haben. Wenn ein ankommender Pegel gesucht wird, der niedriger ist als eine vorgeschriebene Maximalspannung, so erzeugt ein ankommendes Signal, das die Bedingung für den unteren Pegel erfüllt, ein 1 auf der V,-Leitung zum Und-Galier LGC2 (LGC= Logikkornparator) des Komparators 42. Ähnlich erscheint ein 1 auf der Leitung V»zum Gatter LGC1, wenn ein empfangenes Signal die Anforderungen für einen minimalen oberen Spannungspegel erfüllt.

Fehler werden wie folgt untersucht und gespeichert. Der Wortgenerator-Empfänger 16 befindet sich im Empfangsbetrieb, der Ausgang des das Empfangsstellsignal SET RECEIVER liefernden Flip-Flops 55 liegt hoch und alle Eingangsgatter 1.3, 52, L 6 und R 1 sind effen zum Empfang von Strobeimpulsen (abgeleitet von den Schiebeimpuilsen) zum Schieben von Daten durch das Register 27. Daten (invertiert) gelangen vom Register 25 auf due anderen Eingänge der Gatter LGC1 und LGC 2 des logischen Komparators 42. Wenn bei gleichzeitigem Vorhandensein eines Strobeimpulses die auf einer der Leitungen Vn und V/ ankommenden Signale nicht identisch sind mit den erwarteten Signalen, wird ein Fehlerimpuls auf der Komparatorausgangsleitung 68 erzeugt.

Jeder Fehler, also ein Fehlerimpuls auf der Ausgangs leitung 68. wird in das Register 27 eingelesen und stellt gleichzeitig den Flip-Flop 70. Wenn dieser Flip-Flop eine Fehleranzeige erhalten hat, bleibt sein Ausgang Q aktiv und erzeugt ein Fehleranzeigesignal am Ausgang eines FehlergatteTS 73.

Ankommende Daten können relativ zeitliche Verschiebungen gegenüber der Taktzeit der angelegten Signale aufweisen. Daher werden die Schiebeimpulse. die die Daten aus dem Speicherregister 25 auslesen, um eine gewisse Zeit verzögert, um die Verzögerungszeit bis zur Ankunft der empfangenen Impulse am Ausgang des logischen Komparators 43 auszugleichen. Zu diesem Zweck werden verzögerte Schiebeimpulse an den Eingang 75 zum Und-Gatter 52 des Steuerschaltungsteiles 57f> gelegt. Die Clockimpulse auf der Leitung 65 sind daher zeitlich etwas gegenüber den Schiebeimpulsen verzögert, welche anderen Kanälen der Vorrichtung 16, die im Generatorbetrieb arbeiten, zugeführt werden. Wenn Daten in das Fehlerregister eingelesen, d. h.

ίο geladen werden, ist es wichtig, daß Fehlerbits nicht unnötig angezeigt werden. Es kann manchmal vorkommen, daß beispielsweise das ankommende Signal gegenüber dem ausgegebenen Signal um eine beträchtliche Zeit verzögert ist. Es ist daher wünschenswert, daß das Signal am Ausgang des logischen Komparators 42 dann untersucht wird, wenn ein Signal von der zu testenden Schallung tatsächlich erwartet werden kann Strobeimpulse, welche an das Gatter R1 bei 77 eingespeist werden, sind demgemäß in ihrer Phasenver Schiebung variabel und können mit Hilfe einer variablen Verzögerungsleitung, welche dem programmierbaren Signalgenerator 22 zugeordnet ist, über einen wesentlichen Bereich verschoben werden. Das Gatter R 1 ist nur im Empfangsbetrieb der Vorrichtung offen und liefert dann Strobeimpulse auf seiner Ausgangsleitung 79.

Zum Auslesen des Inhalts des Registers 27 ist es notwendig, die Fehlerfolge vorwärts zu schieben, so daG alle erzeugten Fehlerbits in der richtigen Reihenfolge im Register erscheinen. Dies wird ähnlich durchgeführt wie

das Laden von Informationen in das Register 25. Beim Register 27 erfolgt das Laden jedoch durch Anlegen von Clockimpulsen an die Eingangsleitung 80 zum Und-Gat terZ.6.

Der Ausgang des Fehlerregisters 27 erscheint auf dei Leitung 82, so daß Fehler in beliebiger Bitposition aü: dem Register 27 ausgelesen werden können, wenn au einen geeigneten Befehl hin Leseclockimpulse an die Eingangsleitung 83 gelangen, die zum Und-Gatter L ^mi führt.

Hier muß bemerkt werden, daß beim Generatorbe trieb der Vorrichtung Schiebeimpulse am Eingang 6; des Steuerschaltungsteiles 576 nur so lange erscheinen bis die maximale Anzahl von Bits durchgeschoben ist Danach erscheinen Impulse beispielsweise auf de

Eingangsleitung 59, so daß die Daten im Register 2i weiter umlaufen, während der letzte ausgegeben« Impuls im Flip-Flop 28 gespeichert bleibt. Bein Empfangsbetrieb der Vorrichtung werden Daten zun Ausgang des Registers 25 geschoben und außerden

durch das Fehlerregister 27 zur Vorbereitung de Aufnahme einer neuen Impulsfolge durch Anlegen voi Impulsen an die Leitung 80. Da das Gatter L 7 nur durcl die Adreßleitung und durch die Leseimpulse betätig wird, kann das Fehlerregister ausgelesen werden, auc

wenn die Vorrichtung weder im Empfangsbetrieb nocl im Generatorbetrieb arbeitet.

Pegelauswahl

Fig.4 zeigt die elektronische Schaltung für dei

Vergleich des empfangenen Signals mit Minimum- um Maximumspannungspegeln der logischen Pegel 0 und 1 Die Figur zeigt außerdem die Pegelübersetzungs- un Treiberschaltung für die einzuspeisende Signalfolge, di

an den Testpunkt oder falls keine Schahvorrichtung 1

benutzt wird, direkt an den Anschluß der zu testende

Schaltung gelegt wird.

Zunächst seien die Schaltungsteile betrachtet di während des Generatorbetriebes benötigt werden. Di

digitale Bitfolge, die auf der Leitung 66 (siehe Fig.3) erzeugt wird, gelangt in den Pegelübersetzer 30. der einen sogenannten Pegelschieber (level shifter) aufweist. Diese Vorrichtung erzeugt den unteren logischen Pegel entsprechend der variablen Spannung Vo, die an den Steuerpegeleingang 90 des Pegelübersetzers angelegt ist. Der Ausgang 91 des Pegelübersetzers führt zu dem Begrenzer-Treiber 31, der den oberen logischen Pegel Vi anhand einer Spannung festlegt, die ihm von der programmierbaren Spannungsquelle über die Steuerleitung 93 zugeführt wird. Die beiden Schaltungsteile 30 und 31 arbeiten in Verbindung miteinander und liefern daher die unteren und oberen Signalpegel für die digitale Bitfolge, die an die geschlossenen Kontakte des Relais K1 gelangen, wenn die Vorrichtung im Generatorbetrieb arbeitet.

Wie F i g. 4 weiterhin zeigt, gelangen beim Empfangsbetrieb die empfangenen Signale von der Leitung 35 durch die geschlossenen Kontakte des Relais K 2 und durch die Abschwächerschaltung 95 zum Pufferverstärker 97. Der Abschwächer 95 gewährleistet, daß ankommende Signalpegel bis zu größter Höhe die von der Testschaltung ohne Sicherheitsgefahr verarbeitbare Höhe nicht überschreiten. Das Ausgangssignal des Puffers durchläuft einen weiteren einstellbaren Abschwächer 98 und gelangt sodann zu den zwei entgegengesetzt polarisierten Eingängen der Komparatorverstärker 99 und 100. Jeder dieser Verstärker ist derart betreibbar, daß er den Eingangspegel mit einem festen Pegel Vul und V_u vergleicht, welche von dem programmierbaren Netzteil 15 (siehe F i g. 1 und 2) geliefert werden. Wie schon erläutert, produziert der Komparatorverstärker 99 ein Signal Vh so lange, wie eine vom Abschwächer 98 ankommende Signalfolge eine der Schwellenspannung V;;/ proportionale Spannung übersteigt. Ebenso erzeugt der Komparatorverstärker 100 ein Ausgangssignal V;., wenn das vom Abschwächer 98 kommende Signal niedriger ist als ein zur programmierbaren Spannung V_LL proportionaler Pegel. In allen normalerweise vorkommenden Fällen kann ersichtlich nur einer der beiden Verstärker 99 und 100 zu einer bestimmten Zeit ein 1 am Ausgang produzieren.

Daten- und Steuerlogik

Fig. 5 zeigt die wesentlichen Betriebselemente der DPicn- und Steuerlogik 24, von welcher die verschiedenen Impuls- und Steuerfunktionen für den Wortgenerator-Empfänger erhalten werden. Alle schematisch dargestellten Schaltungen können als Teile einer mit der Vorrichtungssteuerung verbundenen Unter-Steuereinheit aufgefaßt werden, die hier aus Gründen der Vereinfachung nicht dargestellt ist Zur Erläuterung sei hier jedoch ausgeführt daß die Signale, die die Darstellung ruf der linken Seite erreichen bzw. verlassen (ausgenommen die Signale, die von dem programmierbaren Signalgenerator kommen) auf dem Ein-Ausgabebus des Computers stehen. Dieser Bus besteht im Falle des »Interdata 4« aus einer Anzahl von Leitungen (beispielsweise acht Leitungen), durch die Daten an die peripheren Vorrichtungen gegeben werden, die an den Computer angeschlossen sind, und durch die außerdem Signale von den peripheren Vorrichtungen zum Computer geliefert werden. Der Computer erzeugt natürlich außerdem Befehle, die auf separaten Befehlsleitungen oder auf Datenleitungen erscheinen und anschließend in den Vornchtungssteue runden dekodiert werden, so daß gesonderte Signale zum Betrieb der peripheren Vorrichtungen erzeugt werden. Zur Erläuterung der Arbeitsweise der vorliegenden Erfindung sei angenommen, daß Daten in den digitalen Wortgenerator-Empfänger auf Datenzuliefers leitungen (D,4L = data available lines) eingespeist werden und diesen auf Datenempfangsleitungen (D/?L = data receive lines) verlassen, wobei die ersteren Leitungen Daten vom Computer empfangen und die letzteren Daten an den Computer liefern, wenn diese

ίο verlangt werden. Schließlich sei angenommen, daß der Computer Befehle über separate Befehlsleitungen ausgibt und daß diese durch die Vorrichtungssteuerungen dekodiert werden, um spezielle Befehle zu erhalten zur Ausführung von Funktionen wie Übermittlung und Empfang von Daten und Beginn bestimmter Operationen.

Wie aus Fig.5 ersichtlich, werden alle internen Befehle des Wortgenerator-Empfängers in dem Befehlsdekoder 105 erzeugt, der Befehle des Computers von der nicht dargestellten Vorrichtungssteuerung erhält, solange die Befehlsleitung CMDO hoch liegt. Ankommende Daten auf dem ZML-Datenbus 106 gelangen dann in den Dekoder 105 in Form digital kodierter Befehle. Hierauf gibt der Dekoder an seinem Ausgang verschiedene interne Befehle aus. Diese lauten wie folgt: READ (lies), WRITE (schreibe), RESET (ruckstell). FILL (fülle), CYCLE (umlaufe), OCDRIVER (drive output command = Befehl für Generatorbetrieb), OC/?EC£/V£/? (receive output command = Befehl für Empfängerbetrieb), SET INDEX REGISTER (setze Indexregister), CLEAR ERROR (lösche Fehler) und ST,4/?r(starte).

Wie dargestellt gehen die meisten dieser internen Befehle zur Steuerlogik 108. Die Befehle OCRECR und OC DRVR ebenso wie der Befehl CLEAR ERROR erscheinen auf den Leitungen 109, 110 und 111 und werden in F i g. 3 dargestellten Elementen zugeführt.

Adreßdaten, die zur Bezeichnung der Generator- und Empfängerkanäle benötigt werden, die aktiv werden,

d. h. die mit bestimmten Anschlüssen der zu testenden Schaltung verbunden werden sollen, erscheinen auch auf dem DAL-Bus 106, wenn die ankommende DAOLeitung 113 zu den Adreßspeichern 115 aktiviert ist. Wenn dies erfolgt wird die Adresse für den speziellen adressierten Anschluß- oder Testpunkt der zu testenden Schaltung gespeichert (»latched in«), bis sie von neuen Daten übergelesen wird. Adreßinformation wird außerdem bestimmt durch den Adreßdekoder 116 der eine Hauptgruppenadreßabteilung 116a und eine Untergruppenabteilung 1166 enthält. Fur die praktische Anwendung bedeutet das, daß die Gruppenadresse eine von acht Schaltungsplatinen bezeichnet auf der jeweil: Generator- und Empfängerkanäle für 16 Testpunkte angeordnet sind und daß die Untergruppenadresse der einzelnen Testpunkt bezeichnet Adreßdatenieitunger 117 und 118. ausgehend vom Ausgang des Adreßdeko ders 116 versorgen daher die Schaltungsplatinen unc enthalten solche Leitungen wie beispielsweise die Leitungen 117a und 118a, die die Adreßgatter 50 ii

F i g. 3 ansteuern.

Die Steuerlogik 108 erzeugt ebenfalls drei Signale, di< direkt zur Steuerung verschiedener Funktionen de Generator- und Empfängerkanäle benötigt werder Diese Signale sind das Ä£S£T(rückstell-Signal auf de Leitung 120, das WRITE (schreibe)- oder FJLi (fülle)-Signal auf der Leitung 2Sb und das ENABLi {einschalte) oder RESET (rücksteu>SignaI auf de Leitung 121 zum Gatter 51 (F i g. 3). Das letztere Signa

wird erzeugt, damit die Flip-Flops 34 und 55 mit diesem Signal bei gleichzeitiger Adressierung gesetzt oder rückgestellt werden können.

Zusätzlich zur Erzeugung von Schaltsignalen für die Generator- und Empfängerkanäle erzeugt die Steuerlogik 108 Schaltsignale für eine Ladeclocktonteuerung 125. Diese Signale sind: WRITE CONTROL, FILL CONTROL CYCLE CONTROL und INDEX REG. CONTROL Die Ladeclocktorsteuerung 125 hat die wichtige Funktion der Steuerung eines steuerbaren Clockgenerators bzw. Taktgenerators 126. Dieser läuft mit einer Festfrequenz von 2MHz und liefert auswählend steuerbare Clockimpulse auf der Leitung 128 zu allen Generator- und Empfängerkanälen über Leitungen 58,59,80 und 83 (F i g. 3). Die Clocktorsteuerung 125 besorgt die Start/Stoppsteuerung des steuerbaren Clockgenerators 126 über eine Leitung 129. Während der Ausführung eines WRITE-, FILL- oder CrCLF-Befehls ist daher der Clockgenerator 126 durch ein Steuersignal auf der Leitung 129 aufgesteuert, und die Clocktorsteuerung 125 schaltet die Ladclockimpuise auf einen der Ausgänge 130 bis 132. Ladeclockimpulse gehen entsprechend zu den verschiedenen Schaltungsplatinen über die zugehörigen Leitungen, je nachdem, welche der Ausgangsleitungen 130,131 und 132 aktiv ist.

Es wurde schon erläutert, daß, wenn die Anzahl der in das Register 25 eingelesenen Bits kleiner ist als die Kapazität des Registers, es notwendig ist, diese Daten im Register vorwärts zu schieben, so daß, wenn der START-Befehl ausgegeben ist, Daten aus allen den adressierten Testpunkten zugehörigen Registern gleichzeitig und synchron ausgegeben werden. Wenn das Register 25 beispielsweise eine Kapazität von 1024 besitzt und nur 32 Bits (4 Bytes) in dieses Register eingegeben werden, so müssen diese 32 Bits um 992 Stellen vorwärts geschoben werden. Dies wird erreicht, wie schon erwähnt, durch Anlegen von Impulsen vom Ausgang 132 der Clocktorsteuerung auf die LD CLK + FILL DRV (ladeclock + generatorfüll)-Leitung 59 (F i g. 3). In diesem besonderen Falle müssen 992 Impulse abgegeben werden, um den Datenblock im Register nach vorn zu schieben.

In ähnlicher Weise werden im Register 27 gespeicherte Fchlerdaten nach vorn zum Ausgang geschoben. Dies wird erreicht durch Anlegen von Ladeclockimpulsen an die LD CLK + FILL RECR (ladeclock + empfängerfüll)-Leitung 80 (F i g. 3).

Der steuerbare Clockgenerator 126 fährt fort. Impulse auf der Leitung 126 zu erzeugen (welche dann auf den Ausgängen 130 bis 132 erscheinen), bis er den Befehl zum Stopp erhält durch ein geeignetes Signal auf der Leitung 129, das von der Clocktorsteuerung 125 erzeugt wird.

In Fig.5 sind die FILL- und CYCLE-Befehle als getrennte Befehle dargestellt. Ein f/LL-Befehl erscheint, wenn vor der Ausgabe der Signale aus dem Wortgenerator-Empfänger Daten von ihrer anfänglichen Position im Register 25 zu der vordersten Position geschoben werden sollen. Wenn jedoch Daten eingegeben sind und das Register gefüllt ist. zirkulieren die Daten zurück und kommen wieder in ihre ursprüngliche Position. Um diese Daten wieder nach vorn zu schieben, muß dasselbe Bit-Schema wiederholt werden, ein CYCLE-Befehl wird gegeben. Dies ergibt einen LD CLK- + F/LL-Be(eh\ auf der Ausgangsleitung 132 der f>5 Clocktorsteuerung 125, genauso wie im Falle eines F/LL-Befehls. Der Unterschied ist der, daß in diesem -alle keine Daten von der Leitung 25b in das Register gelangen.

Nach dem anfänglichen Laden des Registers erscheint ein WRlTE-BefeM, nachdem zuvor eine Byte-Zahl von den vom DAL-Bus 106 gelieferten Daten im Befehlsdekoder gespeichert wurde.

Eine andere Bytezahl kann für den Empfangsbetrieb der Vorrichtung benutzt werden, wenn dies erforderlich ist Diese Zahlen sagen dem digitalen Wortgenerator-Empfänger, welche maximale Anzahl von Bytes (und daher welche maximale Anzahl von Bits) in die Register im Empfangsbetrieb bzw. im Generatorbatrieb eingelesen werden sollen. Die Erzeugung des WRITE CONTROL-Signals bewirkt daher, daß der steuerbare Clockgenerator 126 eingeschaltet wird und Impulse entsprechend der gespeicherten Bytezahl erzeugt. Die Bytezahl wird durch den WRITE CONTROL-Befthl außerdem der Clocktorsteuerung 125 zugeführt.

Während des Schreibens (WRITE) von Daten stellen alle Daten auf dem Computer-D/4L-Bus Bitfolgen dar, die in das Register 25 einzuschreiben sind, und es erscheint für jedes Byte ankommender Information ein Signal auf der DAOLeitung 113. Dieses DAO-Signal wird außerdem der Clocksteuervorrichtung 125 zugeleitet, um die Byu zahl zu verringern. Für jedes Byte der ankommenden Daten während eines HWTf-Befehls schaltet die Clocktorsteuerung 125 den steuerbaren Clockgenerator 126 acht Impulse lang ein.

Um die Position des in das Register 25 eingeschriebenen Datenblockes auffinden zu können, sind zwei Indexregister 135 und 136 vorgesehen, jedes dieser Register besitzt ebenso viele Stufen wie das. Register 25 und enthält ein bewegliches Merkerbit, das an der Stelle des Indexregisters steht, die die Position des vordersten Bits des Datenblockes im Register 25 anzeigt. Wenn das Register 25 im Generatorbetrieb benutzt wird, so wird das Merkerbit im Indexregister 135 gesetzt. Wenn sich die Vorrichtung im Empfangsbetrieb befindet, zeigt das Merkerbit im Indexregister 136 die Datenposition an.

Während des ursprünglichen Schreibens, von Information in das örtliche Register 25 wird ein INDEX REG. CONTROL-BdtYA dem steuerbaren Clockgenerator 126 zugeführt und öffnet die Torsteuerung, so daß Clockimpulse auf der Leitung 130 erscheinen. Die Ladeclockimpulse werden auch auf die Indexregister 135 und 136 gegeben, um die Merkerbits in diesen Registern um soviel weiter zu schieben, wie dies der Anzahl erzeugter Ladeclockimpulse entspricht, so daß die Merkerbits die Stellung des vordersten Bits im jeweiligen örtlichen Register 25 anzeigen. Die Merker bits werden in das Indexregister von einer Indexregistersteuerung 138 eingegeben, welche ein einzelnes Bit in die hinterste Position des Registers setzt. Dies erfolgt bei Erhalt des Befehls SET INDEX REG^ der auf der Leitung 140 vom Befehlsdekoder 105 ankommt.

Während der FILL- und CVCZ-E-Abläufe werden die Merkerbits in den Indexregistern 135, 136 durch Clockimpulse vorwärts geschoben. Die Register stellen fest, wann der Merkerbit die vorderste Position erreicht hat und erzeugen dann einen S7W-Befehl auf der Leitung 141 zur Indexregistersteuerung 138. Diese erzeugt ein Signal auf der Leitung 143 zwischen der Indexregistersteuerung 138 und der Clocktorsteuerung 125. Durch diesen Befehl werden die Clockimpulse während des F/LL-Betriebes und des CYCLE-Betriebes gestoppt.

SAZ/FT-lmpulse, die eine variable Folgefrequenz besitzen und die von dem programmierbaren Signalgenerator herkommen, gelangen zu einem START/

STOP-Steuergatter 150. Diese Impulse werden außerdem auf eine programmierbare Verzögerungsleitung 151 gegeben, die auch zum programmierbaren Signalgenerator gehören kann und Schiebeimpulse DELAY CLOCK (verzögerte Clockimpulse) auf die Leitung 153 abgibt. In derselben Weise werden STAOfif-lmpulse auf der Leitung 155 dem 57XÄr/57OASteuergatter 150 zugeführt Wenn der digitale Computer dem Wortgenerator-Empfänger den Start befiehlt, wird das Start/Stop-Steuergatter 150 geöffnet und erlaubt den verzögerten Schiebeimpulsen (SHIFT CLOCK und DELAY CLOCK) und den Strobeimpulsen in der bestimmten Frequenz den Zugang zu den Leitungen 63, 75 und 77.

Im Register 27 gespeicherte Fehlerdaten werden durch Schiebeimpulse des steuerbaren Clockgenerators 126 ausgeschoben. Um dies zu ermöglichen, wird der ÄE4Z>Befehl benutzt, um die Torsteuerung 125 zu öffnen. Wenn der Computer dann Daten abfragt, erzeugt ein Signal auf der DÄO-Leitung 145 einen START-Befehl, der über die Leitung 129 zu dem steuerbaren Clockgenerator 126 läuft. Dann werden Daten in einer Länge entsprechend der Zahl von Informationsbits, die ursprünglich im Register 25 standen, ausgelesen. Der ÄEAD-Befehl macht also ebenfalls Gebrauch von der Datenbytezahl. Es werden jedesmal acht Bits ausgelesen, wenn die DRO- Leitung hoch liegt.

Daten auf dem DAL-Bus erreichen den digitalen Wortgenerator-Empfänger durch einen Serien/Parallel- und Parallel/Serien-Konverter 160, der die ankommenden parallelen Datenbytes in Serienform umwandelt zur Übertragung auf das Register 25 über die Leitung 60, wie dargestellt. Daten werden diesem Konverter entnommen über den DÄL-Bus, der Daten entnimmt, die vom Fehlerregister in Serienform zum Konverter 160 gelangen und von diesem in paralleler Form ausgegeben werden. Die Daten von jedem der Fehlerregister gelangen in einen Multiplexer 162. Gruppen- und Untergruppenadreßinformationen von dem Adreßdekoder 116 öffnen einen Signalweg von einem bestimmten der ankommenden Leiter 82, so daß die auf diesem Leiter ankommenden Daten zum Konvertei- 160 überführt werden. Die Daten werden daher jeweils nur von einzelnen Kanälen oder Anschlußklemmen in den Konverter eingelesen.

Da jedes Mal, wenn die DÄO-Leitung hoch liegt, ein Byte bzw. acht Ladeclockimpulse zum Fehlerregister gelangen, kommen Datenimpulse vom Fehlerregister in den Konverter in Gruppen zu acht Bit Die DRO-Leitung bleibt hoch über einen Zeitraum, der größer ist als notwendig, um diese acht Bits zu sammeln. Wenn das

DÄO-Signal abfällt, wird die Information gleichzeitig über den DÄL-Bus auf den Computer übertrager.

In Fällen, in denen lange FILL- oder CVCLf-Zeiten

erforderlich sind, also beispielsweise wenn nur wenige Daten in das Register 25 geladen werden, kann es passieren, daß der Wortgenerator-Empfänger den

nächsten Computerbefehl noch nicht annehmen kann.

Daher darf, solange Ladeclockimpulse bzw. Schiebeclockimpulse erzeugt und benutzt werden, und somit ein Vorgang in der Vorrichtung abläuft, kein neuer

Computerbefehl vor Ausführung des alten Befehls

erzeugt werden. Zu diesem Zweck wird ein BUSY (beschäftigt)-Signal am steuerbaren Clockgenerator 126

und am Start/Stop-Steuergatter 150 erzeugt, solange diese Einheiten Impulse ausgeben. Nach Unterbrechung dieses Signals kann der Computer wieder mit der Vorrichtung 16 Signale austauschen.

Das Ausführungsbeispiel kann in vielen Punkten auch anders ausgeführt sein. Beispielsweise lassen sich viele Funktionen, die im dargestellten Beispiel in bestimmten Vorrichtungen ausgeführt werden, auch in anderen Vorrichtungen ausführen. So gibt es mehrere Möglichkeiten der Steuerung des Clockgenerators um eine Anzahl von Impulsen zu erzeugen, die der maximalen Bytezahl entspricht. Außerdem können die Steuerschaltungen anders aufgebaut sein, wenn andere Computer oder andere Datenformate benutzt werden.

Ein anderes Beispiel einer möglichen anderen Ausführungsform betrifft den Spannungskomparator gemäß F i g. 4. Obwohl es vorteilhaft ist, zunächst die Signale V_H und V_L zum Gebrauch im logischer Komparator zu erzeugen, kann dieselbe Funktion auch erreicht werden durch Pegeleinstellung des Ausgangssignals des Registers 25.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zum Testen logischer Schaltungen mit Hilfe eines Digitalrechners, der Testbitfolgen und Steuerbefehle abgibt, die zur Pufferung in einem Schieberegister gespeichert und von einem Taktgeber ausgelesen werden, dessen Frequenz von der Frequenz des Rechners unabhängig ist, dadurch gekennzeichnet, daß für jeden Testpunkt der logischen Schaltung (17) ein mit dem Rechner (12) verbundenes Schieberegister (25) und ein zugehöriger Taktgeber (22) vorgesehen sind, daß ein logischer Vergleicher (42) vorgesehen ist, der die von dem Testpunkt als Antwort auf die Testhitfolgen abgegebenen Bitfolgen empfängt, und daß ferner ein den Ausgang des Schieberegisters wahlweise mit dem Testpunkt oder mit dem logischen Vergleicher verbindender Schalter (33) vorgesehen ist, wobei der logische Vergleicher eine Fehleranzeige abgibt, wenn die vom Schieberegister abgegebene Bitfolge nicht mit der von der zu testenden Schaltung ankommenden Biifolge übereinstimmt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Speicherung der Fehleranzeiger! ein Fehlerregister (27) vorgesehen ist, das mit einer Geschwindigkeit geladen wird, die der Geschwindigkeit entspricht, mit der die Bits aus dem Schieberegister zum logischen Vergleicher (42) gelangen.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Verzögerungseinrichtung (151) vorgesehen ist, die die Taktgeberimpulse für die Abgabe der Bit-Folge aus dem Schieberegister (25) (und zum Laden des Fehler-Registers) zu den Taktgeberimpulsen für die Abgabe der Testbitfolge an die zu testende Schaltung (10) zeitlich verzögert.

4. Schaltungsanordnung nach einem der Ansprüehe 1 bis 3, wobei der Inhalt des Schieberegisters zirkulieren kynn, dadurch gekennzeichnet, daß ein Flip-Flop (28) zwischen dem Ausgang des Schieberegisters (25) und dem Ausgang der Testvorrichtung vorgesehen ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Schalter aus den Flip-Flop (28) besteht.

b. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Pegelübersetzerschaltung (30), die an den Ausgang des Schieberegisters (25) angeschlossen ist und mit der der Spannungspegel der an die zu testende Schaltung (10) gelangenden Testbitfolge einstellbar ist.

7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen dem logischen Vergleicher (42) vorgeschalteten Pegeivergleichcr (39). der nur dann ein Signal an den logischen Vergleicher abgibt, wenn der Pegel der ankommenden Bits innerhalb vorgegebener Grenzen liegt.

8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Indexregister (135/136) mit einer der Kapazität des Schieberegisters (25) entsprechenden Kapazität vorgesehen ist, wobei ein Merker-Bit im Indexregister an der der Stelle des vordersten Bits einer Bitfolge im Schieberegister entsprechenden Stelle steht und mit Hilfe dessen die Verschiebung der Bitfolge im Schieberegister (25) steuerbar ist.

9. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zur parallelen Abgabe von Test-Bits an die zu testende Schaltung mehrere Ausgänge sowie eine Adressierungseinrichtung (115/116) vorgesehen ist, die die Schieberegister (25) pro Ausgang unabhängig ν oneinander in Betrieb setzt.