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DE102005059534B4 - Halbleitervorrichtung und Herstellungsverfahren der gleichen - Google Patents

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DE102005059534B4
DE102005059534B4 DE200510059534 DE102005059534A DE102005059534B4 DE 102005059534 B4 DE102005059534 B4 DE 102005059534B4 DE 200510059534 DE200510059534 DE 200510059534 DE 102005059534 A DE102005059534 A DE 102005059534A DE 102005059534 B4 DE102005059534 B4 DE 102005059534B4
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Abstract

Halbleitervorrichtung, die einen Zellenbereich, in welchem eine Schaltzellengruppe mit einem vertikalen Halbleiter ausgebildet ist, und einen peripheren Bereich (23) aufweist, der sich auf dem Umfang des Zellenbereichs befindet, wobei die Halbleitervorrichtung aufweist: eine Halbleiterschicht (22), die durchgängig von dem Zellbereich bis zu dem peripheren Bereich (23) ausgebildet ist; eine Isolationsschicht (54), die die Oberfläche der Halbleiterschicht (22) in dem peripheren Bereich (23) bedeckt; und eine Leiterschicht (42a), die mindestens die Oberfläche der Isolationsschicht (54) an dem Zellenbereich bedeckt, wobei eine Super-Junction-Struktur, in welcher eine Kombination eines ersten Abschnittbereichs (27), der sich in der Schichtdickenrichtung ausdehnt und Störstellen eines ersten Leitfähigkeitstyps aufweist, und eines zweiten Abschnittbereichs (25), der sich in der Schichtdickenrichtung ausdehnt und Störstellen eines zweiten Leitfähigkeitstyps beinhaltet, wiederholt in einer Ebene ausgebildet ist, die senkrecht zu der Schichtdickenrichtung ist, ist in dem unteren Bereich der Halbleiterschicht des Zellenbereichs ausgebildet, eine obere Halbleiterschicht (52), die Störstellen des zweiten Leitfähigkeitstyps beinhaltet und eine untere Halbleiterschicht (23), die Störstellen des ersten Leitfähigkeitstyps beinhaltet, deren Konzentration niedriger als die des ersten Abschnittbereichs (27) ist, der die Kombination des Zellbereichs bildet, in der Halbleiterschicht (22) des peripheren Bereichs (23) ausgebildet sind, die Leiterschicht (42a) an der Oberflächenseite, die die Schaltzellengruppe mit einem vertikalen Halbleiter bildet, mit einer Hauptelektrode (37, 39) verbunden ist, die Super-Junction Struktur nur in dem Zellbereich ausgebildet ist, dadurch gekennzeichnet, dass ein Grenzbereich (26) einschließlich Störstellen des ersten Leitfähigkeitstyps an einer Grenze zwischen dem Zellbereich und dem peripheren Bereich in einer Richtung ausgebildet ist, in der erste Abschnittsbereich (27) und der zweite Abschnittsbereich wiederholt ausgebildet sind, und der Grenzbereich schmaler als der erste Abschnittsbereich (27) ist.

Description

  • Das technische Gebiet betrifft eine Halbleitervorrichtung, die einen Zellenbereich, der darin ausgebildet eine Schaltzellgruppe eines vertikalen Halbleiters beinhaltet, und einen peripheren Bereich aufweist, der sich um den Zellenbereich befindet. Insbesondere betrifft das technische Gebiet eine Halbleitervorrichtung, die eine Super-Junction-Struktur (hier im weiteren Verlauf als SJ-Struktur) aufweist, bei welcher eine Kombination eines ersten Abschnittbereichs, der Störstellen eines ersten Leitfähigkeitstyps beinhaltet, und eines zweiten Abschnittbereichs, der Störstellen eines zweiten Leitfähigkeitstyps beinhaltet, wiederholt in dem Zellenbereich ausgebildet ist, und ebenso die Spannungsfestigkeit des peripheren Bereichs höher als die Spannungsfestigkeit des Zellenbereichs ist.
  • Um Erfordernisse eines Erhöhens der Spannungsfestigkeit der Halbleitervorrichtung und Verringerns des Durchlasswiderstands der Halbleitervorrichtung zu erfüllen, sind Halbleitervorrichtungen, die die SJ-Struktur aufweisen, entwickelt worden. Dieser Typ einer Halbleitervorrichtung ist im Allgemeinen unter Verwendung einer Halbleiterschicht ausgebildet, die durchgängig über der Fläche ausgebildet ist, die sich von dem Zellenbereich zu dem Umgebungsbereich ausdehnt. In vielen Fällen ist die SJ-Struktur an dem Mittelseitenbereich der Halbleiterschicht ausgebildet und ist eine Umfangshalbleiterschicht, die eine Schaltung der SJ-Struktur erzeugt, an der Umfangsseite ausgebildet. In der SJ-Struktur wird eine Kombination einer Spalte eines n-Typs, die Störstellen des n-Typs beinhaltet, und einer Spalte des p-Typs, die Störstellen des p-Typs beinhaltet, wiederholt innerhalb einer Fläche angeordnet, die senkrecht zu der Schichtdickenrichtung ist. Die Umfangshalbleiterschicht ist aus einem Halbleiter ausgebildet, der Störstellen des n-Typs beinhaltet. Ein Body-Bereich des p-Typs ist an der oberen Fläche der SJ-Struktur in dem Zellenbereich ausgebildet und eine Gate-Elektrode eines planaren Typs oder eine Gate-Elektrode eines Grabentyps ist derart ausgebildet, dass sie dem Body-Bereich des p-Typs gegenüberliegt. Eine Mehrzahl von Schaltzellen eines vertikalen Halbleiters ist in dem Zellenbereich ausgebildet und führen einen Einschalt/Ausschalt-Betrieb aus. Zum Beispiel offenbaren die JP 2003-273355 A (siehe 14) und die JP 2004-14554 A diesen Typ einer Halbleitervorrichtung. Ein Avalanche-Durch- bruchwiderstandstest einer Halbleitervorrichtung wird durch einen L-Last-Überspannungsdurchbruchswiderstandstest oder dergleichen ausgeführt. Bei dem L-Last-Überspannungsdurchbruchswiderstandstest wird die Halbleitervorrichtung gezwungen, darin einen Durchbruch zu induzieren. Der Durchbruch tritt in einem Bereich über der kritischen Intensität eines elektrischen Felds auf. Unter Berücksichtigung des Verhältnisses der Fläche zwischen dem Zellenbereich und dem peripheren Bereich kann eine Avalanche-Energie pro Einheitsfläche durch Induzieren eines Durchbruchs an der Zellenbereichseite, die eine größere Fläche aufweist, verglichen mit einem Fall, bei dem der Durchbruch an der Seiten des peripheren Bereichs induziert wird, die eine kleinere Fläche aufweist, auf einen kleineren Wert verringert werden. Deshalb kann durch Induzieren des Durchbruchs an der Zellenbereichseite unterdrückt werden, dass eine überschüssige Avalanche-Energie lokal verbraucht wird, und daher kann eine derartige Situation vermieden werden, dass die Halbleitervorrichtung beschädigt wird. Um die vorhergehende Erscheinung zu erzielen, wird die Spannungsfestigkeit des peripheren Bereichs größer als die Spannungsfestigkeit des Zellenbereichs gesetzt, so dass ein Durchbruch vorzugsweise in dem Zellenbereich auftritt.
  • Jedoch kann die Halbleitervorrichtung, die in der JP 2003-273355 A offenbart ist, nicht den Zustand erreichen, in dem die Spannungsfestigkeit des peripheren Bereichs höher als die Spannungsfestigkeit des Zellenbereichs ist. Die vorhergehende Druckschrift schlägt eine Struktur vor, dass die Konzentration der Störstellen der peripheren Halbleiterschicht verringert ist und mehrere Schutzringbereiche des p-Typs, die eine Schaltung des Zellenbereichs erzeugen, an der oberen Fläche der peripheren Halbleiterschicht vorgesehen sind. Durch Verringern der Konzentration der Störstellen der peripheren Halbleiterschicht kann die Breite einer Verarmungsschicht, die sich in der Seitenrichtung in der peripheren Halbleiterschicht ausdehnt, erhöht werden. Weiterhin kann durch Ausbilden der Schutzringbereiche des p-Typs das elektrische Feld, welches dazu neigt, sich in der Nachbarschaft der Grenzfläche zwischen den Zellenbereichen und dem peripheren Bereich zu konzentrieren, abgeschwächt werden. Durch Anwenden dieser Struktur kann das elektrische Feld, welches dazu neigt, sich in der Nachbarschaft der Grenzfläche zwischen dem Zellenbereich und dem peripheren Bereich zu konzentrieren, abgeschwächt werden, und kann ein Verarmungsbereich, der sich in der Seitenrichtung ausdehnt, ausreichend erzielt werden, so dass die Spannungsfestigkeit des peripheren Bereichs durch die Breite in der Längsrichtung des Verarmungsbereichs bestimmt wird.
  • Da die Konzentration der Störstellen der Schutzringschicht des PNP-Typs auf einen verhältnismäßig hohen Wert festgelegt ist, dehnt sich die Verarmungsschicht geringfügig in den Schutzring des p-Typs aus. Demgemäß ist die Breite in der Längsrichtung des Verarmungsbereichs des peripheren Bereichs im Wesentlichen gleich einem Wert, der durch Subtrahieren der Tiefe der Schutzringschicht des p-Typs von der Schichtdicke der peripheren Halbleiterschicht erzielt wird. Andererseits ist die Breite in der Längsrichtung des Verarmungsbereichs des Zellenbereichs gleich der Breite, die durch Subtrahieren der Tiefe des Body-Bereichs des p-Typs von der Schichtdicke der Halbleiterschicht erzielt wird, das heißt, die Breite in der Längsrichtung der SJ-Struktur.
  • Der Body-Bereich des p-Typs und der Schutzringbereich des p-Typs weisen eine im Wesentlichen zueinander gleiche Tiefe auf und daher ist die Breite in der Längsrichtung des Verarmungsbereichs des Zellbereichs im Wesentlichen gleich der Breite der Längsrichtung des Verarmungsbereichs des peripheren Bereichs. Wenn die Tiefe des Body-Bereichs des p-Typs unnötigerweise erhöht wird, kann die Spannungsfestigkeit des peripheren Bereichs als höher als die Spannungsfestigkeit des Zellenbereichs eingestellt werden, jedoch wird die Spannungsfestigkeit des Zellenbereichs geopfert. Die Beschränkung in der herkömmlichen Struktur besteht darin, dass die Spannungsfestigkeit des peripheren Bereichs als maximal gleich der Spannungsfestigkeit des Zellenbereichs erhöht wird, und sie kann nicht als höher als die Spannungsfestigkeit des Zellenbereichs erhöht werden.
  • Eine Halbleitervorrichtung gemäß dem Oberbegriff des Anspruchs 1 ist aus der JP 2001-230 413 A bekannt. Ein weiteres Dokument, das zum Verständnis der Erfindung hilfreich sein kann ist die US 6 639 260 B2 .
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, die einen peripheren Bereich und einen Zellenbereich aufweist, die derart ausgebildet sind, dass die Spannungsfestigkeit des peripheren Bereichs höher als die Spannungsfestigkeit des Zellenbereichs ist.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, die die vorhergehende Beziehung nicht nur durch Verringern der Spannungsfestigkeit des Zellenbereichs, sondern durch Erhöhen der Spannungsfestigkeit des peripheren Bereichs aufweist.
  • Diese Aufgabe wird mit den in Anspruch 1 und 4 angegebenen Maßnahmen gelöst.
  • Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der abhängigen Ansprüche.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist einen Zellenbereich, in welchem eine Schaltzellengruppe mit einem vertikalen Halbleiters ausgebildet ist, und einen peripheren Bereich auf, der sich auf dem Umfang des Zellenbereichs befindet. Die Halbleitervorrichtung weist eine Halbleiterschicht auf, die durchgängig von dem Zellenbereich bis zu dem peripheren Bereich ausgebildet ist. Die Halbleitervorrichtung ist weiterhin mit einer Isolationsschicht ausgestattet, die die Oberfläche der Halbleiterschicht in dem peripheren Bereich bedeckt. Weiterhin ist die Halbleitervorrichtung mit einer Leiterschicht ausgestattet, die mindestens die Oberfläche der Isolationsschicht an dem Zellenbereich bedeckt. Eine Super-Junction-Struktur, in welcher einee Kombination eines ersten Abschnittbereichs, der sich in der Schichtdickenrichtung ausdehnt und Störstellen eines ersten Leitfähigkeitstyps aufweist, und eines zweiten Abschnittbereichs, der sich in der Schichtdickenrichtung ausdehnt und Störstellen eines zweiten Leitfähigkeitstyps aufweist, wiederholt in einer Ebene ausgebildet ist, die senkrecht zur Schichtdickenrichtung ist, ist in dem unteren Bereich der Halbleiterschicht des Zellenbereichs ausgebildet. Eine obere Halbleiterschicht, die Störstellen eines zweiten Leitfähigkeitstyps beinhaltet, und eine untere Halbleiterschicht, die Störstellen eines ersten Leitfähigkeitstyps beinhaltet, deren Konzentration niedriger als die des ersten Abschnittbereichs ist, der die Kombination des Zellenbereichs bildet, sind in der Halbleiterschicht des peripheren Bereichs ausgebildet. Die Leiterschicht ist mit einer Hauptelektrode an der Oberflächenseite verbunden, die die Schaltzellengruppe mit einem vertikalen Halbleiter bildet. Die Super-Junction Struktur ist nur in dem Zellbereich ausgebildet. Ein Grenzbereich einschließlich Störstellen des ersten Leitfähigkeitstyps ist an einer Grenze zwischen dem Zellbereich und dem peripheren Bereich in einer Richtung ausgebildet ist, in der erste Abschnittsbereich (27) und der zweite Abschnittsbereich wiederholt ausgebildet sind. Der Grenzbereich ist schmaler als der erste Abschnittsbereich.
  • Der erste Abschnittbereich und der zweite Abschnittbereich sind zum Beispiel in einer Form einer dünnen Platte, einer Form eines quadratischen Prismas oder einer Form eines hexagonalen Zylinders aufgebaut. Zylindrische zweite Abschnittbereiche können zerstreut in den ersten Abschnittbereichen angeordnet sein, die sich breit in der Ebene ausdehnen, die senkrecht zu der Schichtdickenrichtung ist. Kurz gesagt ist es lediglich ausreichend, dass die Kombination des ersten Abschnittbereichs und des zweiten Abschnittbereichs mindestens in einer Richtung in der Ebene wiederholt wird, die senkrecht zu der Schichtdickenrichtung ist.
  • Der Typ der Schaltzellen mit einem vertikalen Halbleiter, die in dem Zellenabschnitt ausgebildet sind, ist nicht auf einen bestimmten beschränkt. Zum Beispiel können ein MOSFET bzw. Metall-Oxid-Silizium-Feldeffekttransistor, ein IGBT bzw. Isolierschicht-Bipolartransistor, ein SIT bzw. Transistor mit statischer Induktion oder eine SBT bzw. eine Shottky-Übergangsdiode oder dergleichen zweckmäßig als die Schaltzellen mit einem vertikalen Halbleiter verwendet werden. Die Gate-Elektrode, die die Schaltzelle mit einem vertikalen Halbleiter bildet, kann aus irgendeinem eines Grabentyps und eines planaren Typs ausgebildet sein.
  • Da die Schaltzellen mit einem vertikalen Halbleiter in dem Zellenbereich der Halbleitervorrichtung ausgebildet sind, wird ein Paar von Hauptelektroden in der vertikalen Richtung ausgebildet. Demgemäß wird die Spannungsfestigkeit der Halbleitervorrichtung durch die Potentialdifferenz bestimmt, welche in der vertikalen Richtung gehalten wird. In der Halbleitervorrichtung wird die Konzentration der Störstellen eines ersten Leitfähigkeitstyps der unteren peripheren Halbleiterschicht niedriger als die Konzentration der Störstellen des ersten Abschnittbereichs des Zellenbereichs festgelegt und kann sich daher die Verarmungsschicht breit in der Seitenrichtung in der unteren Halbleiterschicht ausdehnen. Demgemäß kann in der unteren Halbleiterschicht die Potentialdifferenz ausreichend in der seitlichen Richtung gehalten werden und kann daher die Spannungsfestigkeit des peripheren Bereichs durch die Breite des Verarmungsbereichs bestimmt werden, der in der vertikalen Richtung ausgebildet ist. Eine obere Halbleiterschicht, die einen entgegengesetzten Leitfähigkeitstyp zu der unteren Halbleiterschicht aufweist, ist auf der Oberfläche der unteren peripheren Halbleiterschicht ausgebildet. Demgemäß kann sich die Verarmungsschicht nicht nur zu der unteren Halbleiterschicht, sondern ebenso zu der oberen Halbleiterschicht ausdehnen, wodurch die Breite in der Vertikalrichtung des Verarmungsbereichs des peripheren Bereichs gleich der Gesamtbreite der unteren peripheren Halbleiterschicht und der oberen peripheren Halbleiterschicht ist.
  • Andererseits ist die Breite in der vertikalen Richtung des Verarmungsbereichs des Zellenbereichs im Wesentlichen gleich der Schichtdicke des unteren Abschnittbereichs, in welchem die SJ-Struktur ausgebildet ist. Demgemäß ist bei einem Vergleichen der Breite in der vertikalen Richtung des Verarmungsbereichs zwischen dem peripheren Bereich und dem Zellenbereich die Breite in der vertikalen Richtung des Verarmungsbereichs des peripheren Bereichs um einen Wert größer, der der Subtraktion der Schichtdicke des unteren Abschnittbereichs, der die darin ausgebildete SJ-Struktur aufweist, von der Schichtdicke der Halbleiterschicht entspricht. Anders ausgedrückt ist die Breite in der vertikalen Richtung des Verarmungsbereichs des peripheren Bereichs um den Wert größer, der dem Abstand zwischen der Oberfläche der SJ-Struktur und der Oberfläche der Halbleiterschicht entspricht. Demgemäß kann eine Halbleitervorrichtung erzielt werden, bei welcher die Spannungsfestigkeit des peripheren Bereichs größer als die Spannungsfestigkeit des Zellenbereichs ist. Weiterhin wird eine Halbleiterschicht durch eine Isolationsschicht an der Oberflächenseite des peripheren Bereichs ausgebildet, um dadurch die Konzentration des elektrischen Felds abzuschwächen, die dazu neigt, sich in der Nachbarschaft der Grenzfläche zwischen den Zellenbereich und den peripheren Bereich (typischerweise einer Stelle, die eine große Krümmung des Halbleiterbereichs aufweist, die in der Nachbarschaft der Grenzfläche vorhanden ist) zu konzentrieren. Demgemäß kann durch das Vorhandensein der Leiterschicht verhindert werden, dass sich die Spannungsfestigkeit der Halbleitervorrichtung in der Nachbarschaft der Grenzfläche beschränkt. Das heißt, die Spannungsfestigkeiten des Zellenbereichs und des peripheren Bereichs werden durch die Breiten in der vertikalen Richtung der Verarmungsbereiche von diesen unberücksichtigt der Konzentration des elektrischen Felds an der Grenzfläche zwischen dem Zellenbereich und dem peripheren Bereich bestimmt. Die Spannungsfestigkeit des peripheren Bereichs, dessen Verarmungsbereich eine größere Breite in der Vertikalrichtung als die des Zellenbereichs aufweist, ist höher als die Spannungsfestigkeit des Zellenbereichs. Weiterhin wird die Beziehung der Amplitude der Spannungsfestigkeit zwischen dem Zellenbereich und dem peripheren Bereich nicht durch Verringern der Spannungsfestigkeit des Zellenbereichs, sondern durch Erhöhen der Spannungsfestigkeit des peripheren Bereichs realisiert.
  • Es ist bevorzugt, dass sich die obere Halbleiterschicht zu der Oberseite der Super-Junction-Struktur des Zellenbereichs ausdehnt. Anders ausgedrückt ist es bevorzugt, dass die obere Halbleiterschicht derart ausgebildet ist, dass sie die Oberfläche der unteren peripheren Halbleiterschicht und die Oberfläche der Super-Junction-Struktur des Zellenbereichs bedeckt.
  • Die obere Halbleiterschicht des Zellenbereichs wird zum Beispiel als die Body-Schicht der Halbleiterschaltzelle oder dergleichen verwendet. Wie es zuvor beschrieben worden ist, wird die obere Halbleiterschicht des peripheren Bereichs als die Halbleiterschicht verwendet, die zu einem Erhöhen der Spannungsfestigkeit beiträgt. Demgemäß kann eine obere Halbleiterschicht sowohl als die Halbleiterschicht, die eine Wirkung an der Zellenbereichseite hervorbringt, als auch als die Halbleiterschicht dienen, die eine andere Wirkung an der Seite des peripheren Bereichs hervorbringt. Es ist nicht erforderlich, jede der Halbleiterschichten an dem Zellenbereich und der Seite des peripheren Bereichs einzeln herzustellen und die zwei Wirkungen können durch Herstellen einer oberen Halbleiterschicht erzielt werden. Demgemäß versteht es sich, dass die zuvor beschriebene Halbleitervorrichtung eine Struktur aufweist, welche einfach hergestellt werden kann.
  • Es ist bevorzugt, dass ein Source-Bereich, der eine hohe Konzentration von Störstellen eines ersten Leitfähigkeitstyps aufweist, und eine Grabengate-Elektrode, welche durch einen Gate-Isolationsfilm einer oberen Halbleiterschicht zum Trennen des Source-Bereichs und des ersten Abschnittbereichs voneinander gegenüberliegt, in einer oberen Halbleiterschicht eines zweiten Leitfähigkeitstyps ausgebildet sind, der sich zu der Oberseite der Super-Junction-Struktur ausdehnt. Ein Body-Bereich, der Störstellen eines zweiten Leitfähigkeitstyps aufweist, der den Source-Bereich umgibt, kann in der oberen Logikschaltung des Zellenbereichs ausgebildet sein, wenn es der Umstand erfordert.
  • Der Schwellwert der Gate-Spannung kann durch Ausbilden des Body-Bereichs auf einen Sollwert eingestellt werden. Durch Vorsehen der vorhergehenden Struktur dient die Schaltzelle mit einem vertikalen Halbleiter, die in dem Zellenbereich ausgebildet ist, als ein MOSFET, der eine Grabengate-Elektrode aufweist. In diesem Fall ist die Breite in der vertikalen Richtung des Verarmungsbereichs des Zellenbereichs gleich der Breite von der Bodenoberfläche der Grabengate-Elektrode zu der hinteren Oberfläche der Halbleiterschicht. Demgemäß ist die Breite in der vertikalen Richtung des Verarmungsbereichs des peripheren Bereichs um den Wert, der der Breite in der Tiefenrichtung der Grabengate-Elektrode entspricht, größer als die Breite des Verarmungsbereichs des Zellenbereichs. Demgemäß wird eine Halbleitervorrichtung erzielt, bei welcher die Spannungsfestigkeit des peripheren Bereichs größer als die Spannungsfestigkeit des Zellenbereichs ist.
  • Die Anmelderin hat ein erfindungsgemäßes Verfahren zum Herstellen einer Halbleitervorrichtung geschaffen, die einen Zellenbereich, der darin ausgebildet eine Schaltzellgruppe mit einem vertikalen Halbleiter aufweist, und einen peripheren Bereich aufweist, der auf dem Umfang des Zellenbereichs angeordnet ist. Dieses Herstellungsverfahren wird geeignet verwendet, um die zuvor beschriebene Halbleitervorrichtung herzustellen.
  • Das erfindungsgemäße Halbleitervorrichtungs-Herstellungsverfahren weist ein Vorbereiten einer Halbleiterschicht eines ersten Leitfähigkeitstyps, die sich durchgängig von einem Zellenbereich zu einem peripheren Bereich ausdehnt, und ein Ausbilden einer Grabengruppe, die sich von der Oberfläche der Halbleiterschicht zu einer hinteren Oberfläche der Halbleiterschicht ausdehnt, in einem Bereich an der Mittenseite der Halbleiterschicht auf. Weiterhin weist das Herstellungsverfahren ein Dotieren von Störstellen des ersten Leitfähigkeitstyps in eine freiliegende Oberfläche der Halbleiterschicht auf. Das Herstellungsverfahren weist weiterhin ein Entfernen eines der Oberfläche benachbarten Bereichs der Halbleiterschicht, die mit den Störstellen des ersten Leitfähigkeitstyps dotiert ist, und ein Füllen eines Halbleitermaterials, das Störstellen des zweiten Leitfähigkeitstyps aufweist, in die Grabengruppe auf. Hierbei wird ein Bereich des ersten Leitfähigkeitstyps an der äußersten peripheren Seite in dem Mittenseitenbereich ausgebildet und der Bereich ist schmäler als jeder von anderen Halbleiterschichten an der Mittenseite.
  • Gemäß dem zuvor beschriebenen Herstellungsverfahren sind durch Ausbilden der Grabengruppe in dem Zellenbereich mehrere Halbleiterschichten (oder Halbleiterschichten, die derart vorhanden sind, dass sie weit voneinander beabstandet sind), die zwischen benachbarten Gräben beidseitig umfasst werden, derart aufgebaut, dass der Abstand von der Seitenoberfläche von ihnen zu dem Tiefenabschnitt von ihnen klein ist. Demgemäß werden durch Ausführen des Dotierschritts die mehreren Halbleiterschichten in dem Zellenbereich dem Dotieren mit Störstellen von den Seitenoberflächen zum Definieren der Gräben unterzogen, die an den beiden Seitenoberflächen von diesen bis zu den tiefen Abschnitten von diesen ausgebildet sind. Demgemäß wird durch Einstellen des Dotierwerts der Störstellen die Konzentration der Störstellen der Halbleiterschicht in dem Zellenbereich erhöht, welcher zwischen den benachbarten Gräben beidseitig umfasst wird. Andererseits werden bezüglich der Halbleiterschicht des peripheren Bereichs die Störstellen von der Oberfläche um einen vorbestimmten Abstand dotiert, wobei es jedoch unmöglich ist, die Störstellen bis zu dem tiefen Abschnitt zu dotieren.
  • Nachfolgend wird der der Oberfläche benachbarte Bereich der Halbleiterschicht, der mit den Störstellen des ersten Leitfähigkeitstyps dotiert ist, entfernt, wodurch eine Halbleiterschicht, in welcher sich die Konzentration der Störstellen nicht ändert, in dem peripheren Bereich ausgebildet wird. Demgemäß kann ein derartiger Zustand erzielt werden, dass die Konzentration der Störstellen in dem Mittenabschnitt hoch ist und die Konzentration der Störstellen in dem peripheren Bereich niedrig ist. Nachfolgend wird durch Füllen des Halbleiters, der die Störstellen des zweiten Leitfähigkeitstyps aufweist, in der Grabengruppe die SJ-Struktur in dem Zellenbereich ausgebildet. Durch diese Schritte kann die Halbleiterschicht erzielt werden, in welcher die SJ-Struktur in dem Zellenbereich ausgebildet ist, und die Halbleiterschicht, die die Störstellen aufweist, deren Konzentration niedriger als die Konzentration der Störstellen des einen Abschnittsbereichs ist, die die SJ-Struktur bildet, wird in dem peripheren Bereich ausgebildet.
  • Es ist bevorzugt, dass in dem Dotierschritt die Freilegungsoberfläche der Halbleiterschicht einem Gas ausgesetzt wird, das Störstellen des ersten Leitfähigkeitstyps aufweist.
  • Unter Verwendung des Gases, das die Störstellen des ersten Leitfähigkeitstyps aufweist, wird eine Sollkonzentration von Störstellen des ersten Leitfähigkeitstyps einfach in die Oberfläche der Halbleiterschicht und die Seitenoberflächen der Halbleiterschicht zum Definieren der Gruppe der Gräben, das heißt, alle der Freilegungsoberflächen der Halbleiterschicht, dotiert.
  • Weiterhin ist eine Kammer, die in dem nachfolgenden Füllschritt verwendet wird, erzielbar und daher ist dieses Verfahren bezüglich der Herstellungskosten vorteilhaft.
  • Es ist bevorzugt, einen Schritt eines Entfernens des Halbleiters vorzusehen, der die Störstellen des zweiten Leitfähigkeitstyps aufweist, die die Oberfläche der Halbleiterschicht bedecken, um die gefüllte Grabengruppe freizulegen, nachdem der Füllschritt ausgeführt worden ist. Weiterhin ist es bevorzugt, einen Schritt eines Ausbildens einer oberen Halbleiterschicht, die Störstellen des zweiten Leitfähigkeitstyps aufweist, auf den Oberflächen der Halbleiterschicht und der gefüllten Grabengruppe, die die Störstellen des zweiten Leitfähigkeitstyps aufweist, durch Kristallwachstum vorzusehen, nachdem der Entfernungsschritt ausgeführt worden ist.
  • Durch Hinzufügen des vorhergehenden Schritts kann die obere Halbleiterschicht erzielt werden, die eine Sollkonzentration von Störstellen aufweist. Zum Beispiel kann eine obere Halbleiterschicht erzielt werden, die ideal zum Ausbilden der Verarmungsbereiche, zum Abschwächen der Konzentration des elektrischen Felds usw. ist. Wenn der Halbleiter in die Grabengruppe gefüllt wird, kann die obere Halbleiterschicht integral ausgebildet werden und kann der Entfernungsschritt weggelassen werden. In diesem Fall kann die Anzahl von Schritten verringert werden und daher ist dieses Verfahren bezüglich der Herstellungskosten vorteilhaft.
  • Die Breite in der vertikalen Richtung der Verarmungsschicht des peripheren Bereichs kann als größer als die Breite in der vertikalen Richtung des Verarmungsbereichs des Zellenbereichs festgelegt werden. Demgemäß kann eine Halbleitervorrichtung erzielt werden, bei welcher die Spannungsfestigkeit des peripheren Bereichs größer als die Spannungsfestigkeit des Zellenbereichs ist.
  • Die vorliegende Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.
  • Es zeigt:
  • 1 eine Querschnittsansicht eines Hauptabschnitts eines Ausführungsbeispiels der vorliegenden Erfindung;
  • 2 eine seitliche Schnittansicht, die entlang einer Linie II-II in 1 genommen ist;
  • 3 eine Potentialverteilung eines peripheren Bereichs des Ausführungsbeispiels der vorliegenden Erfindung;
  • 4 die Beziehung zwischen der Störstellenkonzentrationsverbreitung einer peripheren Halbleiterschicht und der Spannungsfestigkeit;
  • 5 eine Potentialverteilung eines peripheren Bereichs gemäß einem Vergleichsbeispiel;
  • 6 ein Diagramm eines Schritts 1 eines Herstellungsverfahrens einer Halbleitervorrichtung;
  • 7 ein Diagramm eines Schritts 2 des Herstellungsverfahrens der Halbleitervorrichtung;
  • 8 ein Diagramm eines Schritts 3 des Herstellungsverfahrens der Halbleitervorrichtung;
  • 9 ein Diagramm eines Schritts 4 des Herstellungsverfahrens der Halbleitervorrichtung;
  • 10 ein Diagramm eines Schritts 5 des Herstellungsverfahrens der Halbleitervorrichtung;
  • 11 ein Diagramm eines Schritts 6 des Herstellungsverfahrens der Halbleitervorrichtung;
  • 12 ein Diagramm eines Schritts 7 des Herstellungsverfahrens der Halbleitervorrichtung; und
  • 13 ein Diagramm eines Schritts 8 des Herstellungsverfahrens der Halbleitervorrichtung.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden hier im weiteren Verlauf unter Bezugnahme auf die beiliegende Zeichnung beschrieben.
  • Zuerst werden Hauptmerkmale eines Ausführungsbeispiels der vorliegenden Erfindung beschrieben.
  • Erstes Merkmal
  • Eine Halbleitervorrichtung weist einen Zellenbereich, in welchem eine Schaltzellgruppe mit einem vertikalen Halbleiter ausgebildet ist, und einen peripheren Bereich auf, der sich auf dem Umfang des Zellenbereichs befindet. Der Zellenbereich weist eine SJ-Struktur auf. Die periphere Zelle ist mit einer unteren Halbleiterschicht ausgestattet, die Störstellen aufweist, deren Konzentration niedriger als die von einem Abschnittbereich ist, der die SJ-Struktur des Zellenbereichs bildet. Eine obere Halbleiterschicht des entgegengesetzten Leitfähigkeitstyps zu der unteren Halbleiterschicht ist auf der Oberfläche der unteren peripheren Halbleiterschicht vorgesehen. Eine Isolationsschicht ist auf der Oberfläche der oberen Halbleiterschicht vorgesehen. Eine Leiterschicht ist auf der Oberfläche der Isolationsschicht vorgesehen, um mit einer Hauptelektrode an der Oberflächenseite der Schaltzellgruppe mit einem vertikalen Halbleiter verbunden zu sein. Die Leiterschicht ist derart ausgebildet, dass sie sich von der Zellenbereichseite zu dem Umfang ausdehnt.
  • Zweites Merkmal
  • Es gibt einen Halbleiterbereich eines ersten Leitfähigkeitstyps (in diesem Ausführungsbeispiel der vorliegenden Erfindung im weiteren Verlauf als eine Grenzspalte eines n-Typs bezeichnet), die sich entlang der sich wiederholenden Richtung der SJ-Struktur ausdehnt, im Wesentlichen die gleiche Störstellenkonzentration wie der erste Abschnittbereich der SJ-Struktur aufweist und eine Breite aufweist, die kleiner als die des anderen Abschnittbereichs des ersten Leitfähigkeitstyps ist.
  • Drittes Merkmal
  • Die obere Halbleiterschicht dehnt sich auf eine planare Weise (zweidimensional) aus.
  • Viertes Merkmal
  • Die obere Halbleiterschicht ist auf die gesamte Oberfläche der unteren peripheren Halbleiterschicht aufgetragen.
  • Fünftes Merkmal
  • Die Störstellenkonzentration der oberen Halbleiterschicht ist im Wesentlichen gleich der der Spalte des p-Typs.
  • Nachstehend erfolgt die Beschreibung von Ausführungsbeispielen der vorliegenden Erfindung.
  • 1 zeigt eine Querschnittsansicht eines Hauptteils der Nachbarschaft der Grenzfläche zwischen dem Zellenbereich und dem peripheren Bereich. 2 zeigt eine längs geschnittene Ansicht, die entlang einer Linie II-II in 1 genommen ist. Die längs geschnittene Ansicht in 1 ist entlang einer Linie I-I in 2 genommen. Wie es in 2 gezeigt ist, zeigt die längs geschnittene Ansicht die Nachbarschaft einer Ecke der Halbleitervorrichtung. Dieses Ausführungsbeispiel der vorliegenden Erfindung verwendet einen Halbleiter, der aus Silizium als eine Hauptkomponente ausgebildet ist, jedoch können andere Halbleitermaterialien an Stelle von Silizium verwendet werden.
  • Wie es in den 1 und 2 gezeigt ist, weist die Halbleitervorrichtung einen Zellenbereich, in welchem eine Schaltzellgruppe mit einem vertikalen Halbleiter (in diesem Ausführungsbeispiel eine SJ-MOSFET-Gruppe) ausgebildet ist, und einen peripheren Bereich auf, der sich auf dem Umfang des Zellenbereichs befindet. Der periphere Bereich bildet eine Schaltung des Zellenbereichs. Die Halbleitervorrichtung ist mit einer Halbleiterschicht 22 ausgestattet, die durchgängig von dem Zellenbereich bis zum dem peripheren Bereich ausgebildet ist. Eine Feldoxidschicht 54 (ein Beispiel einer Isolationsschicht) ist auf die Oberfläche der Halbleiterschicht 22 des Zellenbereichs aufgetragen. Die Schichtdicke der Feldoxidschicht 54 ist zum Beispiel auf ungefähr 1 bis 1,5 μm festgelegt. Eine Feldplatte 42a ist auf mindestens die Zellenbereichseite der Oberfläche der Feldoxidschicht 54 aufgetragen. Die Feldplatte 42 ist derart vorgesehen, dass sie sich von der Zellenbereichseite zu dem Umfang ausdehnt. Die Feldplatte 42a ist ein Teil der Source-Elektrode 42 und bedeutet einen Teil, der sich auf der Oberfläche der Feldoxidschicht 54 ausdehnt. Die Ausdehnungslänge der Feldplatte 42a an der Umfangsseite ist nicht besonders beschränkt und die Feldplatte 42a ist mit einer Länge ausgebildet, die optimal für das Abschwächen des elektrischen Felds an der Oberflächenseite ist.
  • Eine Kombination der Spalte 27 des n-Typs (ein Beispiel eines ersten Abschnittbereichs), die sich in der Schichtdicke (der vertikalen Richtung der Zeichnungsoberfläche in 1) ausdehnt, und einer Spalte 25 eines p-Typs (ein Beispiel eines zweiten Abschnittbereichs), die sich in der Schichtdickenrichtung ausdehnt, ist wiederholt in einer Ebene ausgebildet, die senkrecht zu der Schichtdickenrichtung in dem unteren Bereich der Halbleiterschicht 22 des Zellenbereichs ist, um dadurch eine sogenannte SJ-Struktur zu bilden. Die Ebene, die senkrecht zu der Schichtdickenrichtung ist, entspricht der längs geschnittenen Ansicht in 2. In diesem Ausführungsbeispiel können die Spalte 25 des n-Typs und die Spalte 27 des p-Typs als eine im Wesentlichen dünne Plattenform aufweisend geschätzt werden und wird die Kombination von diesen in der Richtung nach rechts und nach links auf der Zeichnungsoberfläche in 2 wiederholt. Eine Grenzspalte 26 des n-Typs ist an der Grenzfläche zwischen dem Zellenbereich und dem peripheren Bereich ausgebildet, so dass seine Breite schmäler als die Breiten der anderen Spalten 27 des n-Typs ist. Ein Vorhandensein der Grenzspalte 26 des n-Typs kann durch das später beschriebene Herstellungsverfahren verstanden werden. Bei diesem Ausführungsbeispiel der vorliegenden Erfindung werden der Innenabschnitt, der sich von der Grenzfläche zwischen der Grenzspalte 26 des n-Typs und der benachbarten Spalte 25 des p-Typs zu der Mittenseite ausdehnt, als der Zellenbereich bezeichnet und wird der Außenabschnitt, der sich von der betroffenen Grenzfläche nach außen ausdehnt, als der periphere Bereich bezeichnet. Es ist nicht erforderlich, dass diese Unterscheidung besonders beschränkt ist, und die Grenzspalte 26 des n-Typs kann den Zellenbereich enthalten.
  • Eine untere Halbleiterschicht 23 eines n–-Typs und eine Schicht 52 eines verringerten Oberflächenfelds (RESURF) eines p–-Typs (ein Beispiel der oberen Halbleiterschicht) sind in der Halbleiterschicht 22 des peripheren Bereichs ausgebildet. Die Konzentration der Störstellen der unteren Halbleiterschicht 23 ist niedriger als die der Spalte 27 des n-Typs, die die SJ-Struktur bildet. Die Schichtdicke der unteren Halbleiterschicht 23 ist auf ungefähr 10 bis 13 μm in einem Spannungsfestigkeitssystem von 200 V festgelegt. Die Schichtdicke der Schicht 52 eines verringerten Oberflächenfelds ist auf zum Beispiel 1 bis 3 μm festgelegt. Eine andere Struktur kann an einem Abschnitt ausgebildet sein, der sich an einer weiter äußeren Position (nicht gezeigt) von dem peripheren Bereich befindet. Zum Beispiel können ein Isolations- und Trennungsgraben, ein Kanalstoppbereich oder dergleichen als eine andere Struktur vorgesehen sein.
  • Als Nächstes wird die Struktur des Zellenbereichs beschrieben. Die Schicht 52 eines verringerten Oberflächenfelds ist durchgängig auf dem peripheren Bereich in dem oberen Bereich der Halbleiterschicht 22 des Zellenbereichs ausgebildet. Die Schicht 52 eines verringerten Oberflächenfelds kann aber derart ausgebildet sein, dass sie sich zu der Oberseite der SJ-Struktur ausdehnt. Ein Body-Bereich 31 eines p-Typs ist auf dem Oberflächenabschnitt der Schicht 52 eines verringerten Oberflächenfelds ausgebildet. Die Konzentration der Störstellen des Body-Bereichs 31 ist höher als die der Schicht 52 eines verringerten Oberflächenfelds. Der Schwellwert der Gate-Spannung kann durch Einstellen der Störstellenkonzentration des Body-Bereichs 31 eingestellt werden. Ein Source-Bereich 37 eines n+-Typs und ein Body-Kontaktbereich 39 eines p+-Typs sind selektiv auf dem Oberflächenabschnitt des Body-Bereichs 31 ausgebildet. Der Body-Kontaktbereich, der sich an dem äußersten Umfang des Zellenbereichs in dem Body-Kontaktbereich 39 befindet, wird als ein äußerster peripherer Body-Kontaktbereich 39a bezeichnet, um ihn von den anderen Body-Kontaktbereichen 39 zu unterscheiden. Eine Grabengate-Elektrode 34 ist ausgebildet, um durch den Body-Bereich 31 und die Schicht 52 eines verringerten Oberflächenfelds zu dringen, durch welche der Source-Bereich 37 und die Spalte 27 des n-Typs weit voneinander entfernt sind. Die Grabengate-Elektrode 34 ist durch den Gate-Isolationsfilm 32 bedeckt. Der Source-Bereich 37 und der Body-Kontaktbereich 39 sind elektrisch mit der Source-Elektrode 42 verbunden.
  • Die Source-Elektrode 42 und die Grabengate-Elektrode 34 sind durch einen Zwischenschichtisolationsfilm 36 elektrisch voneinander isoliert. Eine Drain-Schicht 21 eines n+-Typs, die sich auf eine planare Weise (zweidimensional) ausdehnt, ist auf der hinteren Oberfläche der Halbleiterschicht 22 ausgebildet. Die Drain-Schicht 21 ist durchgängig über der Fläche ausgebildet, die sich von dem Zellenbereich zu dem peripheren Bereich ausdehnt. Eine Drain-Elektrode D, die elektrisch mit der Drain-Schicht 21 verbunden ist, ist auf der hinteren Oberfläche der Drain-Schicht 21 ausgebildet. Die Drain-Schicht 21 enthält eine hohe Konzentration von Störstellen und sie kann als im Wesentlichen ein Leiter erachtet werden.
  • Die Störstellenkonzentration von jedem der Bestandteile der Halbleitervorrichtung, die zuvor beschrieben worden ist, wird vorzugsweise gemäß den folgenden Werten erzeugt.
  • Es ist bevorzugt, dass die Störstellenwerte der Spalte 27 des n-Typs und der Spalte 25 des p-Typs zueinander in der Ladung ausgeglichen sind. Der Bereich der SJ-Struktur kann vorzugsweise verarmt werden. Die Spalte 27 des n-Typs ist vorzugsweise derart aufgebaut, dass sie eine hohe Konzentration aufweist, um ihren Durchlasswiderstand zu verringern. Bei diesem Ausführungsbeispiel der vorliegenden Erfindung ist zum Beispiel die Störstellenkonzentration der Spalte 27 des n-Typs auf einen Wert festgelegt, der die RESURF-(verringerte Oberflächenfeld)-Bedingung erfüllt.
  • Die Oberflächenkonzentration der unteren peripheren Halbleiterschicht 23 ist vorzugsweise niedriger als die der Spalte 27 des n-Typs festgelegt. In der unteren Halbleiterschicht 23 kann sich die Verarmungsschicht breit in die Seitenrichtung ausdehnen. Die Störstellenkonzentration der unteren Halbleiterschicht 23 ist vorzugsweise auf 1/10 oder weniger der Störstellenkonzentration der Spalte 27 des n-Typs festgelegt. In diesem Fall kann auch dann, wenn die Störstellenkonzentration der unteren Halbleiterschicht 23 verstreut ist, die Verringerung der Spannungsfestigkeit in dem peripheren Bereich unterdrückt werden, wie es später beschrieben wird. In diesem Ausführungsbeispiel der vorliegenden Erfindung ist die Störstellenkonzentration der unteren Halbleiterschicht zum Beispiel auf 5 × 1014 cm–3 festgelegt.
  • Die Störstellenkonzentration der Schicht 52 eines verringerten Oberflächenfelds ist auf 5 × 1015 cm–3 oder weniger festgelegt. In diesem Ausführungsform der vorliegenden Erfindung ist sie zum Beispiel auf 3 × 1015 cm–3 festgelegt.
  • 3 zeigt eine Potentialverteilung, wenn die Halbleiterschicht ausgeschaltet ist. Es ist aus 3 ersichtlich, dass sich die Verarmungsschicht 3 in die Seitenrichtung in der unteren Halbleiterschicht 23 durch Vorsehen der unteren Halbleiterschicht 23, die eine niedrige Störstellenkonzentration aufweist, ausdehnt, und daher wird eine Potentialverteilung über einen breiten Bereich der unteren Halbleiterschicht 23 ausgebildet. Demgemäß kann die Potentialdifferenz ausreichend in der Seitenrichtung in dem peripheren Bereich gehalten werden, und daher wird die Spannungsfestigkeit des peripheren Bereichs durch die Breite des Verarmungsbereichs bestimmt, der in der vertikalen Richtung ausgebildet ist. Weiterhin ist die Feldplatte 42a an der Zellenbereichseite des peripheren Bereichs ausgebildet und wird daher die Konzentration eines elektrischen Felds an einer Stelle (39b), die eine große Krümmung des äußersten Body-Kontaktbereichs 39a aufweist, und an einer Stelle (31b), die eine starke Krümmung des Body-Bereichs 31 aufweist, abgeschwächt. Demgemäß tritt an diesen Krümmungsstellen (39b, 31b) in der Halbleitervorrichtung kein Durchbruch auf. Da die Spannungsfestigkeit nicht durch die Krümmungsstellen (39b, 31b) beschränkt ist, werden die Spannungsfestigkeiten des Zellenbereichs und des peripheren Bereichs daher durch die Breiten in der vertikalen Richtung ihrer verarmten Bereiche bestimmt. Das elektrische Feld konzentriert sich mehr in der Schicht 52 eines verringerten Oberflächenfelds an der unteren Seite des Endabschnitts der Feldplatte 42a verglichen mit den anderen Bereichen. Jedoch ist die Störstellenkonzentration der Schicht 52 eines verringerten Oberflächenfelds ausreichend niedrig und daher tritt kein Durchbruch in diesem Bereich auf.
  • In der Halbleitervorrichtung ist die Schicht 52 eines verringerten Oberflächenfelds auf der Oberfläche der unteren Halbleiterschicht 23 des peripheren Bereichs ausgebildet. Demgemäß dehnt sich, wie es in 3 gezeigt ist, die Verarmungsschicht in der Schicht 52 eines verringerten Oberflächenfelds aus. Da der Verarmungsbereich ebenso innerhalb der Schicht 52 eines verringerten Oberflächenfelds in dem peripheren Bereich ausgebildet ist, ist die Breite in der vertikalen Richtung des Verarmungsbereichs des peripheren Bereichs gleich der Gesamtbreite der unteren Halbleiterschicht 23 und der Schicht 52 eines verringerten Oberflächenfelds. Andererseits ist, wie es in 3 gezeigt ist, die Breite in der vertikalen Richtung des Verarmungsbereichs des Zellenbereichs gleich der Breite von der Bodenoberfläche der Grabengate-Elektrode 34 zu der Oberfläche der Drain-Schicht 21, das heißt, sie ist im Wesentlichen gleich der Breite in der vertikalen Richtung der SJ-Struktur. Demgemäß ist die Breite in der Vertikalrichtung des Verarmungsbereichs des peripheren Bereichs um den Wert, der der Breite von der Bodenoberfläche der Grabengate-Elektrode 34 zu der Oberfläche der Schicht 52 eines verringerten Oberflächenfelds entspricht (der Breite W, die in 1 gezeigt ist) entspricht, größer als die Breite des Verarmungsbereichs des Zellenbereichs. Demgemäß ist die Spannungsfestigkeit des peripheren Bereichs größer als die Spannungsfestigkeit des Zellenbereichs. Genauer gesagt ist es festgestellt worden, dass die Spannungsfestigkeit des peripheren Bereichs auf 281 V verbessert werden kann, während die Spannungsfestigkeit des Zellenbereichs gleich 245 V ist.
  • In der Halbleitervorrichtung dieses Ausführungsbeispiels der vorliegenden Erfindung ist die Spannungsfestigkeit des Zellenbereichs im Wesentlichen die gleiche wie bei der herkömmlichen Struktur. Jedoch weist dieses Ausführungsbeispiel der vorliegenden Erfindung ein Erhöhen der Spannungsfestigkeit des peripheren Bereichs durch Ausbilden der peripheren Halbleiterschicht 23, die eine niedrige Konzentration aufweist, die Schicht 52 eines verringerten Oberflächenfelds (RESURF) und der Feldplatte 42a auf. Dieses Ausführungsbeispiel der vorliegenden Erfindung ist bei einem Erzielen der Spannungsfestigkeitsbeziehung von ”Zellenbereich < peripherer Bereich” durch Erhöhen der Spannungsfestigkeit des peripheren Bereichs erfolgreich. Da die Spannungsfestigkeit des peripheren Bereichs größer als die Spannungsfestigkeit des Zellenbereichs festgelegt ist, kann ein Durchbruch vorzugsweise in den Zellenbereich induziert werden, der eine größere Fläche aufweist, wenn der L-Last-Stoßdurchbruchswiderstandstest oder dergleichen ausgeführt wird. Demgemäß kann die Avalanche-Energie pro Einheitsfläche verringert werden und kann daher die Situation unterdrückt werden, dass die Halbleitervorrichtung beschädigt wird.
  • Weiterhin weist dieses Ausführungsbeispiel der vorliegenden Erfindung aus Gründen, wie zum Beispiel einer Herstellungstoleranz usw. einen Vorteil auf, dass die Verringerung der Spannungsfestigkeit des peripheren Bereichs auch dann unterdrückt wird, wenn die Störstellenkonzentration der unteren peripheren Halbleiterschicht 23 angeordnet ist.
  • 4 zeigt die Änderung der Spannungsfestigkeit des peripheren Bereichs, wenn sich die Störstellenkonzentration der unteren Halbleiterschicht 23 ändert. Die Spannungsfestigkeit dieses Ausführungsbeispiels der vorliegenden Erfindung, wenn die Störstellenkonzentration auf einen Wert festgelegt ist, der um 10% (+10%) höher als die Störstellenkonzentration (5 × 1014 cm–3) dieses Ausführungsbeispiels der vorliegenden Erfindung festgelegt ist, ist gleich 279 V.
  • Weiterhin ist die Spannungsfestigkeit, wenn die Störstellenkonzentration auf einen Wert festgelegt ist, der um 10% (–10%) niedriger als die Störstellenkonzentration dieses Ausführungsbeispiels der vorliegenden Erfindung ist, gleich 284 V. Auch dann, wenn die Zerstreuung von ±10% auftritt, ändert sich die Spannungsfestigkeit des peripheren Bereichs lediglich geringfügig. Dies bedeutet, dass die Herstellungstoleranz zugelassen wird und dass die Halbleitervorrichtung mit einer hohen Ausbeute hergestellt werden kann. Die Halbleitervorrichtung dieses Ausführungsbeispiels der vorliegenden Erfindung ist ebenso bei einer Einfachheit eines Herstellens vorteilhaft.
  • 5 zeigt eine Querschnittsansicht, die das Hauptteil der Halbleitervorrichtung gemäß einer Ausgestaltung der vorliegenden Erfindung zeigt und zeigt eine Potentialverteilung, wenn die Halbleitervorrichtung ausgeschaltet ist. Bei dieser Ausgestaltung wird die Störstellenkonzentration der Schicht 52 eines verringerten Oberflächenfelds (RESURF) derart festgelegt, dass sie gleich der der Spalte 25 des p-Typs ist, die die SJ-Struktur ausbildet. Weiterhin ist die Feldplatte 42a derart vorgesehen, dass sie sich in einem langen Abstand an dem Umfang ausdehnt. Bei dieser Ausgestaltung ist sie derart ausgebildet, dass sie sich um eine Länge 28 μm an dem Umfang ausdehnt.
  • Wie es später unter Bezugnahme auf das Herstellungsverfahren beschrieben wird, kann die Schicht 52 eines verringerten Oberflächenfelds dieser Ausgestaltung der vorliegenden Erfindung integral hergestellt und erzielt werden, wenn die Spalte 25 des p-Typs durch ein eingebettetes epitaktisches Wachstum ausgebildet wird. Demgemäß weist dieses Verfahren einen Vorteil auf, dass die Anzahl der Herstellungsschritte klein ist. In diesem Fall ist die Spannungsfestigkeit des peripheren Bereichs gleich 265 V. Demgemäß ist die Beziehung, dass die Spannungsfestigkeit des peripheren Bereichs größer als die Spannungsfestigkeit (245 V) des Zellenbereichs ist, erzielt werden, obgleich die Spannungsfestigkeit des peripheren Bereichs verglichen mit dem Ausführungsbeispiel der vorliegenden Erfindung niedriger ist. Demgemäß kann diese Ausgestaltung der vorliegenden Erfindung die Beziehung von ”Zellenbereich < peripherer Bereich” bezüglich der Spannungsfestigkeit erzielen. Gemäß dieser Ausgestaltung der vorliegenden Erfindung können sowohl die Verringerung der Herstellungskosten als auch die Erhöhung der Spannungsfestigkeit des peripheren Bereichs realisiert werden.
  • Als Nächstes wird eine Hauptverarbeitung eines Herstellens der Halbleitervorrichtung gemäß dem vorhergehenden Ausführungsbeispiel der vorliegenden Erfindung unter Bezugnahme auf die 6 bis 13 beschrieben.
  • Es ist anzumerken, dass die Darstellungen der Figuren, die verwendet werden, um das Herstellungsverfahren zu beschreiben, nicht maßstäblich gezeichnet sind.
  • Als Erstes wird ein Halbleiterverbund vorbereitet, bei welchem eine Halbleiterschicht 122 eines n–-Typs auf der Oberfläche eines Halbleitersubstrats 121 eines n+-Typs (das eine hohe Störstellenkonzentration aufweist und im Wesentlichen als ein Leiter erachtet werden kann) ausgebildet ist, wie es in 6 gezeigt ist. Der Halbleiterverbund kann zum Beispiel durch epitaktisches Aufwachsen der Halbleiterschicht 122 auf die Oberfläche des Halbleitersubstrats 121 erzielt werden.
  • Als Nächstes wird, wie es in 7 gezeigt ist, eine Gruppe von Gräben 122a, die sich von der Oberfläche der Halbleiterschicht 122 zu dem Halbleitersubstrat 121 ausdehnen, in einem vorbestimmten Bereich an der Mittenseite der Halbleiterschicht 122 unter Verwendung eines Photolithographieverfahrens oder dergleichen ausgebildet. Die Gruppe von Gräben 122a kann unter Verwendung eines Trockenätzens (anisotropen Ätzens), wie zum Beispiel RIE oder dergleichen, ausgebildet werden, wodurch mehrere Halbleiterschichten 127 derart ausgebildet werden, dass alle der Halbleiterschichten 127 zwischen benachbarten Gräben 122a beidseitig umfasst sind. Anders ausgedrückt werden die mehreren Halbleiterschichten 127 derart ausgebildet, dass sie voneinander entfernt sind. Bezüglich der mehreren Halbleiterschichten 127 innerhalb des Mittenseitenbereichs ist der Abstand von der Seitenoberfläche zu dem tiefen Abschnitt klein. Anders ausgedrückt ist bezüglich der Halbleiterschicht 123 an der peripheren Seite der Abstand von der Seitenoberfläche zu dem tiefen Abschnitt klein. Die mehreren Halbleiterschichten 127 in dem Mittenseitenbereich werden als die Spalten des n-Typs dienen, der die SJ-Struktur aufweist, und die Halbleiterschicht 123 an der peripheren Seite wird als die untere periphere Halbleiterschicht dienen.
  • Als Nächstes wird ein Gasphasen-Diffusionsverfahren, das ein Gas verwendet, das Phosphorwasserstoff (PH3) beinhaltet, ausgeführt, wie es in 8 gezeigt ist. Wenn der Halbleiterverbund Gas ausgesetzt wird, werden Störstellen durch die Oberfläche der Halbleiterschicht 122 und die Seitenoberflächen der Halbleiterschicht 122 zum Definieren der Gräben 122a, das heißt die freiliegende Oberfläche der Halbleiterschicht 122, in die Halbleiterschicht 122 dotiert. Die Störstellen werden isotrop diffundiert und dotiert. Bezüglich den mehreren Halbleiterschichten 127 in dem Mittenseitenbereich ist der Abstand von den Seitenoberflächen von jeder Halbleiterschicht 127, welche die Gräben 122a definiert, die an beiden Seiten der Halbleiterschicht 127 bezüglich dem tiefen Abschnitt davon ausgebildet sind, kurz und werden daher die Störstellen in die tiefen Abschnitte der Halbleiterschichten 127 dotiert. Die Störstellen können in die gesamten Körper der Halbleiterschichten 127 in dem Mittenseitenbereich durch Einstellen der Dotiertiefe als die Hälfte oder mehr der Breite der Halbleiterschicht dotiert werden. Demgemäß werden die Störstellenkonzentrationen der Halbleiterschichten 127 in dem Mittenseitenbereich verglichen mit den Störstellenkonzentrationen der Halbleiterschichten 127 an der Stufe, an der sie vorbereitet werden, gleichmäßig erhöht. Andererseits werden bezüglich der Halbleiterschicht 123 an der peripheren Seite die Störstellen von der Seitenoberfläche bis zu einem vorbestimmten Abstandsabschnitt dotiert, werden jedoch die Störstellen nicht bis zu dem tiefen Abschnitt dotiert. In dem Fall eines Gasphasen-Diffusionsverfahrens können ein schräges Ionenimplantationsverfahren, ein Festphasen-Diffusionsverfahren oder die Kombination von diesen verwendet werden.
  • Nachfolgend wird, wie es in 9 gezeigt ist, die Oberfläche der Halbleiterschicht 122 poliert, um die störstellendotierte Fläche in der Nachbarschaft der Oberfläche der Halbleiterschicht 122 zu entfernen, in welcher die Störstellen dotiert sind, wodurch die mehreren Halbleiterschichten 127, welche eine hohe Störstellenkonzentration aufweisen und voneinander getrennt sind, in dem Mittenseitenbereich ausgebildet werden. Weiterhin wird die Halbleiterschicht 123, deren Störstellenkonzentration nicht geändert wird, an der peripheren Seite ausgebildet. Ein Bereich 126 eines n-Typs, dessen Breite im Wesentlichen einer Hälfte der Breite von jeder der anderen Halbleiterschichten 127 an der Mittenseite ist, wird an der äußersten peripheren Seite in dem Mittenseitenbereich (oder dieser kann als der innerste periphere Bereich der Halbleiterschicht 123 an der peripheren Seite bezeichnet werden) ausgebildet. Der Bereich 126 des n-Typs dient als eine Grenzspalte 26 des n-Typs, die in 1 gezeigt ist. Anders ausgedrückt wird die Halbleitervorrichtung, die unter Verwendung des zuvor beschriebenen Herstellungsverfahrens ausgebildet wird, notwendigerweise in dem Bereich 126 des n-Typs vorgesehen, der im Wesentlichen die gleiche Konzentration wie die anderen Spalten des n-Typs und die Breite aufweist, die kleiner als die Breiten der anderen Spalten des n-Typs in dem Bereich ist, die sich entlang der sich wiederholenden Richtung der SJ-Struktur ausdehnt. Es kann darauf geschlossen werden, dass dann, wenn ein derartiger Bereich 126 des n-Typs vorhanden ist, das zuvor beschriebene Herstellungsverfahren verwendet wird.
  • Nachfolgend wird, wie es in 10 gezeigt ist, die Halbleiterschicht 129 des p-Typs in der Gruppe der Gräben 122a durch ein eingebettetes epitaktisches Aufwachsen ausgebildet. Das eingebettete epitaktische Aufwachsen wird ausgeführt, bis die Oberflächen der Halbleiterschichten 123, 127 von der Halbleiterschicht 129 bedeckt sind.
  • Nachfolgend wird, wie es in 11 gezeigt ist, ein Teil der Halbleiterschicht 129, welche die Oberflächen der Halbleiterschichten 123, 127 bedeckt, poliert, um die Halbleiterschichten 123, 127 und die gefüllte Grabengruppe 125 freizulegen, um dadurch die Struktur, bei der die Kombination des Abschnittsbereichs des n-Typs und des Abschnittsbereichs des p-Typs wiederholt ausgebildet sind, das heißt die SJ-Struktur, zu erzielen.
  • Nachfolgend wird, wie es in 12 gezeigt ist, die Schicht 152 eines verringerten Oberflächenfelds eines p–-Typs epitaktisch auf die Oberflächen der SJ-Struktur und der peripheren Halbleiterschicht 123 aufgewachsen. Nachfolgend werden unter Verwendung eines bestehenden Herstellungsverfahrens oder eines Herstellungsverfahrens, welches für Fachleute offensichtlich ist, alle der Strukturen einer Grabengate-Elektrode 134, eines Source-Bereichs 137, eines Body-Kontaktbereichs 139 usw. in Verbindung mit dem Abschnitt ausgebildet, an welchem die SJ-Struktur ausgebildet ist. Danach werden ein Feldoxidfilm, eine Feldplatte eine Drain-Elektrode usw. ausgebildet, um dadurch die Halbleitervorrichtung dieses Ausführungsbeispiels der vorliegenden Erfindung zu erzielen.
  • Bei dem zuvor beschriebenen Herstellungsverfahren kann der Schritt eines epitaktischen Aufwachsens der RESURF-Schicht 152 des p–-Typs, der in 12 gezeigt ist, weggelassen werden. Das heißt, wie es in 10 gezeigt ist, der Abschnitt der Halbleiterschicht 129, welcher auf die Oberflächen der Halbleiterschichten (123, 127) aufgetragen wird, die ausgebildet werden, wenn die Halbleiterschicht 129 durch das eingebettete epitaktische Aufwachsen ausgebildet wird, wird poliert, um die gleiche Dicke wie die RESURF-Schicht 152 aufzuweisen, wodurch der Schritt eines epitaktischen Aufwachsens weggelassen werden kann. In diesem Fall kann die Anzahl der Herstellungsschritte verringert werden und können die Herstellungskosten verringert werden.
  • Eine zuvor beschriebene erfindungsgemäße Halbleitervorrichtung, die eine Super-Junction-Struktur aufweist, weist einen peripheren Bereich auf, der eine höhere Spannungsfestigkeit als die Spannungsfestigkeit eines Zellenbereichs aufweist. Eine obere Halbleiterschicht, die Störstellen eines zweiten Leitfähigkeitstyps aufweist, und eine untere Halbleiterschicht, die Störstellen eines ersten Leitfähigkeitstyps aufweist, deren Konzentration niedriger als ein erster Abschnittsbereich ist, der die Kombination des Zellenbereichs bildet, sind in der Halbleiterschicht des peripheren Bereichs ausgebildet. Eine Feldoxidschicht ist auf einer Oberfläche der oberen Halbleiterschicht ausgebildet.

Claims (6)

  1. Halbleitervorrichtung, die einen Zellenbereich, in welchem eine Schaltzellengruppe mit einem vertikalen Halbleiter ausgebildet ist, und einen peripheren Bereich (23) aufweist, der sich auf dem Umfang des Zellenbereichs befindet, wobei die Halbleitervorrichtung aufweist: eine Halbleiterschicht (22), die durchgängig von dem Zellbereich bis zu dem peripheren Bereich (23) ausgebildet ist; eine Isolationsschicht (54), die die Oberfläche der Halbleiterschicht (22) in dem peripheren Bereich (23) bedeckt; und eine Leiterschicht (42a), die mindestens die Oberfläche der Isolationsschicht (54) an dem Zellenbereich bedeckt, wobei eine Super-Junction-Struktur, in welcher eine Kombination eines ersten Abschnittbereichs (27), der sich in der Schichtdickenrichtung ausdehnt und Störstellen eines ersten Leitfähigkeitstyps aufweist, und eines zweiten Abschnittbereichs (25), der sich in der Schichtdickenrichtung ausdehnt und Störstellen eines zweiten Leitfähigkeitstyps beinhaltet, wiederholt in einer Ebene ausgebildet ist, die senkrecht zu der Schichtdickenrichtung ist, ist in dem unteren Bereich der Halbleiterschicht des Zellenbereichs ausgebildet, eine obere Halbleiterschicht (52), die Störstellen des zweiten Leitfähigkeitstyps beinhaltet und eine untere Halbleiterschicht (23), die Störstellen des ersten Leitfähigkeitstyps beinhaltet, deren Konzentration niedriger als die des ersten Abschnittbereichs (27) ist, der die Kombination des Zellbereichs bildet, in der Halbleiterschicht (22) des peripheren Bereichs (23) ausgebildet sind, die Leiterschicht (42a) an der Oberflächenseite, die die Schaltzellengruppe mit einem vertikalen Halbleiter bildet, mit einer Hauptelektrode (37, 39) verbunden ist, die Super-Junction Struktur nur in dem Zellbereich ausgebildet ist, dadurch gekennzeichnet, dass ein Grenzbereich (26) einschließlich Störstellen des ersten Leitfähigkeitstyps an einer Grenze zwischen dem Zellbereich und dem peripheren Bereich in einer Richtung ausgebildet ist, in der erste Abschnittsbereich (27) und der zweite Abschnittsbereich wiederholt ausgebildet sind, und der Grenzbereich schmaler als der erste Abschnittsbereich (27) ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei sich die obere Halbleiterschicht (52) zu einer oberen Seite der Super-Junction-Struktur des Zellenbereichs ausdehnt.
  3. Halbleitervorrichtung nach Anspruch 2, wobei ein Source-Bereich (37), der eine hohe Konzentration von Störstellen des ersten Leitfähigkeitstyps aufweist, und eine Grabengate-Elektrode (34), welche der oberen Halbleiterschicht (52) durch einen Gate-Isolationsfilm (32) zum Trennen des Source-Bereichs und des ersten Abschnittbereichs voneinander gegenüberliegt, in einer oberen Halbleiterschicht eines zweiten Leitfähigkeitstyps ausgebildet sind, der sich zu einer oberen Seite der Super-Junction-Struktur ausdehnt.
  4. Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Zellenbereich, der eine Schaltzellengruppe mit einem vertikalen Halbleiter darin ausgebildet aufweist, und einen peripheren Bereich (23) aufweist, der sich auf einem Umfang des Zellenbereichs befindet, wobei das Verfahren die Schritte aufweist: Vorbereiten einer Halbleiterschicht (122) eines ersten Leitfähigkeitstyps, die sich durchgängig von dem Zellbereich zu dem Umfangsbereich ausdehnt; Ausbilden einer Grabengruppe (122a), die sich von der Oberfläche der Halbleiterschicht (122) zu einer hinteren Oberfläche der Halbleiterschicht ausdehnt, in einem Bereich an der Mittenseite der Halbleiterschicht 122; Dotieren von Störstellen des ersten Leitfähigkeitstyps in eine freiliegende Oberfläche der Halbleiterschicht (122); Entfernen eines Oberflächennachbarbereichs der Halbleiterschicht (122), die mit den Störstellen des ersten Leitfähigkeitstyps dotiert ist; und Füllen eines Halbleitermaterials (129), das Störstellen eines zweiten Leitfähigkeitstyps beinhaltet, in die Grabengruppe, dadurch gekennzeichnet, dass ein Bereich (126) des ersten Leitfähigkeitstyps an der äußersten peripheren Seite in dem Mittenseitenbereich ausgebildet wird und der Bereich (126) schmäler als jeder von anderen Halbleiterschichten an der Mittenseite ist.
  5. Herstellungsverfahren nach Anspruch 4, wobei das Dotieren der Störstellen des ersten Leitfähigkeitstyps Tempern und Aussetzen der freiliegenden Oberfläche der Halbleiterschicht einem Gas aufweist, das Störstellen des ersten Leitfähigkeitstyps aufweist.
  6. Herstellungsverfahren nach Anspruch 4, das weiterhin die Schritte aufweist: Entfernen des Halbleitermaterials (129), das die Störstellen des zweiten Leitfähigkeitstyps aufweist, die die Oberfläche der Halbleiterschicht bedecken, um die gefüllte Grabengruppe nach dem Füllen des Halbleitermaterials frei zu legen; und Ausbilden einer oberen Halbleiterschicht (152), die Störstellen des zweiten Leitfähigkeitstyps aufweist, auf der Oberfläche der Halbleiterschicht und der gefüllten Grabengruppe (125), die die Störstellen des zweiten Leitfähigkeitstyps beinhaltet, durch Kristallwachstum nach dem Entfernen.
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