DE102005046777B4

DE102005046777B4 - Halbleiterspeicher-Einrichtung

Info

Publication number: DE102005046777B4
Application number: DE102005046777A
Authority: DE
Inventors: Dr. Park Human; Dr. Leuschner Rainer; Dr. Klostermann Ulrich; Richard Ferrant
Original assignee: Qimonda AG; Altis Semiconductor SNC
Current assignee: Infineon Technologies AG; Altis Semiconductor SNC
Priority date: 2005-09-29
Filing date: 2005-09-29
Publication date: 2013-10-17
Anticipated expiration: 2025-09-30
Also published as: DE102005046777A1; US20070069296A1

Abstract

Halbleiterspeicher-Einrichtung, welche einen hohen Schreibstrom benötigt und eine Mehrzahl von Zellen aufweist, wobei eine der Zellen aufweist: • einen ersten Transistor in einem aktiven Gebiet mit einem ersten Drain-Bereich und einem ersten Gate, welches Seitenwand-Spacer enthält; • einen zweiten Transistor in dem aktiven Gebiet mit einem zweiten Drain-Bereich und einem zweiten Gate, welches Seitenwand-Spacer enthält; • einen gemeinsamen Source-Bereich, welcher von dem ersten und zweiten Transistor geteilt wird, so dass der erste und zweite Transistor parallel zueinander geschaltet sind; • eine Via-Verbindung, welche mit dem gemeinsamen Source-Bereich elektrisch verbunden ist; • eine erste Masse-Via-Verbindung, welche den ersten Drain-Bereich mit Masse elektrisch verbindet; und • eine zweite Masse-Via-Verbindung, welche den zweiten Drain-Bereich mit Masse elektrisch Verbindet, • wobei der erste Drain-Bereich gemeinsam genutzt wird von dem ersten Transistor und einem Transistor auf einer ersten benachbarten Zelle, und wobei der zweite Drain-Bereich gemeinsam genutzt wird von dem zweiten Transistor und einem Transistor auf einer zweiten benachbarten Zelle, • und wobei die Zelle ein nichtflüchtiges Speicherelement aufweist, das mit dem gemeinsamen Source-Bereich mittels der Via-Verbindung elektrisch verbunden ist.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft allgemein Halbleiter-Einrichtungen, welche mehrere Zellen haben, wie z. B. MRAM(Magneto-resistive Random Access Memory)-Einrichtungen, und insbesondere das Design von Zellen in solchen Einrichtungen, welche fähig sind, einen für die Größe der Zelle relativ hohen Strom zu treiben.
Hintergrund der Erfindung
Eine aufkommende Technologie für nichtflüchtige Speicher sind magneto-resistive Direkzugriffsspeicher (Magneto-Resistive Random Access Memory, MRAM). Eine übliche Form von MRAM basiert auf dem Tunnel-Magneto-Widerstands-Effekt (tunnelling magneto-resistance, TMR), in welcher jede Speicherzelle einen magnetischen Tunnel-Übergang (magnetic tunnel junction, MTJ) aufweist. Solch ein MTJ kann gebildet werden aus zwei ferromagnetischen Metall-Schichten, mit einer isolierenden bzw. ”Barrieren”-Schicht, welche zwischen den Metall-Schichten angeordnet ist. Wenn eine Spannung zwischen den Metall-Schichten angelegt ist, fließt ein Tunnel-Strom. Der Tunnel-Widerstand variiert basierend auf den relativen Magnetisierungs-Richtungen der Metall-Schichten. Der Tunnel-Widerstand ist klein, wenn die Magnetisierungs-Richtungen parallel zueinander sind (typischerweise eine ”0” darstellend), und groß (ungefähr 10%–20% höher bei Raumtemperatur) wenn die Richtungen der Magnetisierung antiparallel sind (typischerweise eine ”1” darstellend).
Die Metall-Schichten in einem typischen MRAM-MTJ enthalten eine ”festgelegte” Schicht (fixed layer), in welcher die Richtung der Magnetisierung festgelegt ist, und eine ”freie” Schicht (free layer), in welcher die Richtung der Magnetisierung durch Anlegen von Strömen umgeschaltet (switched) werden kann. Diese Ströme werden typischerweise angelegt durch leitende Schreib-Leitungen, bezeichnet als Bit-Leitungen (bit lines) und Wort-Leitungen (word lines), welche so angeordnet sind, dass die Bit-Leitungen orthogonal zu den Wort-Leitungen sind. In einem MRAM-Array ist an jeder Kreuzung einer Bit-Leitung mit einer Wort-Leitung eine MTJ-Speicherzelle angeordnet.
Beispielsweise wird in EP 1 321 944 A1 eine MRAM-Zelle beschrieben, bei der eine Bitleitung auf der einen Seite einer jeweiligen Speicherzelle angeschlossen ist und eine Wortleitung über einen Schreib-Auswahl-Schalter auf der anderen Seite der Speicherzelle. Dabei verläuft die jeweilige Bitleitung senkrecht zu der jeweiligen Wortleitung.
EP 1 321 944 A1 beschreibt einen Stand der Technik, wie er in den 1 und 2 dargestellt ist und im Folgenden noch erläutert wird.
In einer typischen MTJ-Zelle werden, um die Richtung der Magnetisierung der freien Schicht einer bestimmten Zelle umzuschalten, Ströme durch die Bit-Leitung und die Wort-Leitung angelegt, welche einander bei dieser Zelle kreuzen. Die Richtung dieser Ströme bestimmt die Richtung, in welcher die Magnetisierung der freien Schicht eingestellt wird. Die kombinierte Stärke der Ströme durch die Wort- und Bit-Leitungen muss ausreichend sein, um an ihrer Kreuzung ein Magnet-Feld zu erzeugen, welches stark genug ist, die Richtung der Magnetisierung der freien Schicht umzuschalten.
Eine Schwierigkeit bei solchen MRAM-Designs ist, dass, da ein magnetisches Feld zum Beschreiben der Zellen verwendet wird, ein Risiko besteht, dass unbeabsichtigter Weise Speicher-Zellen, welche benachbart sind zu der Ziel-Speicherzelle, umgeschaltet werden, zum Beispiel bedingt durch Uneinheitlichkeiten in den magnetischen Material-Eigenschaften der Zellen. Zusätzlich unterliegen jegliche Speicherzellen, welche entlang derselben Wort- oder Bit-Leitung angeordnet sind wie die ausgewählte Zelle, einem Teil des magnetischen Umschalt-Feldes, und können unbeabsichtigterweise umgeschaltet werden. Andere Gründe für unerwünschtes Umschalten von Zellen können zum Beispiel einschließen Fluktuationen in dem magnetischen Feld oder Veränderungen in der Form des Feldes.
In MRAM-Designs, welche als thermische-Auswahl-MRAMs (thermal select MRAMs) bekannt sind, werden diese Schwierigkeiten durch thermisches Aufheizen angegangen. Ein Heizstrom wird verwendet, um die Sättigungs-Magnetisierung für die ausgewählten Zellen zu reduzieren. Durch Verwenden dieses Verfahrens können nur die geheizten Zellen umgeschaltet werden, was das Auftreten von versehentlichem Zellen-Umschalten vermindert. In manchen Designs kann dieses Erhitzen dadurch erreicht werden, dass ein Strom durch die Barrieren-Schicht einer Zelle geleitet wird, wobei der Widerstand der Barrieren-Schicht die Zelle aufheizt.
Eine andere Art von MRAM, welche sich mit diesen Schwierigkeiten befasst, verwendet strominduzierten Spin-Transfer, um die freie Schicht des MTJ umzuschalten. In solch einer ”Spin-Injektions”-MRAM (spin injection MRAM) wird die freie Schicht nicht durch Verwendung eines magnetischen Feldes, welches durch die Bit-Leitungen und die Wort-Leitungen erzeugt wird, umgeschaltet. Stattdessen wird ein Schreib-Strom direkt durch den MTJ gezwungen, um die freie Schicht umzuschalten. Die Richtung des Schreib-Stroms durch den MTJ bestimmt, ob der MTJ in einen ”0”-Zustand oder einen ”1”-Zustand umgeschaltet wird. Ein Auswahl-Transistor, welcher in Serie geschaltet ist zu dem MTJ, kann dazu verwendet werden, eine bestimmte Zelle für einen Schreib-Vorgang auszuwählen.
Eine weitere Schwierigkeit, auf welche man bei MRAMs stößt, ist die Größe der Zellen. In dem derzeitigen, stark vom Wettbewerb bestimmten Markt für Speicher-Einrichtungen ist es erforderlich, eine hohe Dichte durch Minimierung der Zellen-Größe zu erreichen. Unglücklicherweise ist es in vielen MRAM-Designs sehr schwierig, die Zellen-Größe zu reduzieren, um anderen Arten von Speicher-Einrichtungen Konkurrenz zu machen. Dies hat mehrere Gründe. Zuerst benötigen MRAM-Zellen gewöhnlich einen drastisch höheren Schreib-Strom als herkömmliche dynamische Direktzugriffsspeicher (Dynamic Random Access Memory, DRAM), insbesondere wenn thermische-Auswahl-MRAM oder Spin-Injektions-MRAM verwendet wird. Da der Schreib-Strom durch die Transistor-Abmessungen in einer Zelle begrenzt ist, müssen die Transistor-Abmessungen möglicherweise relativ groß sein in MRAM-Einrichtungen. Zusätzlich sind Merkmale wie die Größe der einzelnen Masse-Kontakte (ground contacts) und Via-Verbindungen mit einer Metall-Leitung für jede einzelne Speicherzelle ein großer Beiträger zu der Größe der Zellen in vielen MRAM-Designs.
Ähnliche Schwierigkeiten mit der Zellen-Größe treten auf in anderen modernen Speicher-Technologien wie zum Beispiel Phasen-Änderungs-Direktzugriffsspeichern (Phase-Change Random Access Memories, PCRAM), in welchen Daten geschrieben werden durch Verwendung Ohmschen Aufheizens, um die Phase eines Materials zwischen einem amorphen und einem kristallinen Zustand zu ändern. Der Aufheiz-Vorgang in solchen PCRAM benötigt einen relativ hohen Schreib-Strom, was zu ähnlichen Schwierigkeiten führt wie denjenigen, welche bei MRAM auftreten.
Was in der Technik benötigt wird, ist ein Design für Hoch-Schreib-Strom-Speicher-Technologien wie z. B. MRAM mit reduzierter Zellen-Größe.
Zusammenfassung der Erfindung
Die vorliegende Erfindung stellt eine Halbleiter-Einrichtung bereit zum Reduzieren der Zellen-Größe für Zellen in Hoch-Strom-Einrichtungen, wie zum Beispiel MRAM, durch Vergrößern der effektiven Breite eines Transistors in der Zelle, so dass sie größer ist als die tatsächliche Breite des aktiven Gebietes (active area) der Zelle. Dies ermöglicht es, die Zellen-Größe zu verringern, ohne dass der Strom, der durch den Transistor getrieben wird, verringert wird. Dies wird erreicht durch Vergrößern der Länge von Gate-Teilen von mehreren Transistoren innerhalb des aktiven Gebietes einer Zelle, um die effektive Transistor-Breite zu vergrößern.
In der erfindungsgemäßen Halbleiterspeicher-Einrichtung werden pro Zelle zwei Transistoren, welche elektrisch parallel geschaltet sind, verwendet. Die zwei Transistoren verdoppeln die effektive Transistor-Breite innerhalb der Zelle bezogen auf ein Einzel-Transistor-Design. Dies ermöglicht es, dass die Breite der Zelle verringert wird, während die effektive Transistor-Breite in der Zelle und die Fähigkeit der Zelle einen Strom zu treiben erhalten oder vergrößert werden.
Dieses Zwei-Transistoren-Design ermöglicht ebenfalls, dass die Seitenwand-Spacer der Gates der Transistoren für die Selbstausrichtung einer Via-Verbindung von einem magnetischen Tunnel-Übergang oder anderen Einrichtungen zu den Transistoren verwendet werden, wodurch die für diese Via-Verbindung benötigte Fläche verringert wird. Zusätzlich ermöglicht es die Symmetrie dieses Zwei-Transistoren-Designs, dass die Drain-Bereiche der Transistoren von Transistoren in benachbarten Zellen mitgenutzt werden. Die Seitenwand-Spacer der Transistoren in der Zelle und der Transistoren in benachbarten Zellen werden verwendet für die Selbst-Ausrichtung von Masse-Via-Verbindungen zu den Drain-Bereichen, wodurch die Zellen-Größe weiter verringert wird und, als Konsequenz, die Zellen-Dichte erhöht wird.
Gemäß der Erfindung können diese Zellen-Designs mit einer Vielzahl von Einrichtungen vorteilhaft verwendet werden, einschließlich verschiedener Arten von MRAM und PCRAM.
Kurze Beschreibung der Zeichnungen
In den Zeichnungen beziehen sich ähnliche Bezugszeichen im Allgemeinen auf dieselben Teile in den unterschiedlichen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, stattdessen ist der Schwerpunkt im Allgemeinen auf das Illustrieren der Prinzipien der Erfindung gelegt. In der folgenden Beschreibung werden verschiedene Ausgestaltungen der Erfindung beschrieben unter Bezug auf die folgenden Zeichnungen, in denen:
1 eine perspektivische Ansicht eines MRAM-Arrays gemäß dem Stand der Technik zeigt;
2A und 2B ein Blockdiagramm bzw. ein Muster-Layout einer thermische-Auswahl-MRAM-Zelle gemäß dem Stand der Technik zeigen;
3 ein Diagramm eines Schaltkreises ist, welcher eine thermische-Auswahl-MRAM-Zelle modelliert zum Zwecke des Berechnens einer Zellen-Breite;
4A und 4B ein Blockdiagramm bzw. ein Beispiel-Layout einer Zwei-Transistoren-thermische-Auswahl-MRAM-Zelle zeigen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
5 einen Querschnitt einer Zwei-Transistoren-thermische-Auswahl-MRAM-Zelle zeigt gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
Ausführliche Beschreibung
1 zeigt eine perspektivische Ansicht eines typischen MRAM-Arrays 100 gemäß dem Stand der Technik, welches Bit-Leitungen 102 aufweist, welche angeordnet sind in einer orthogonalen Richtung zu Wort-Leitungen 104 in benachbarten Metallisierungs-Schichten. Magnet-Speicher-Stapel 106 (magnetic memory stacks) sind mit den Bit-Leitungen 102 und Wort-Leitungen 104 (zusammengefasst Schreib-Leitungen) elektrisch gekoppelt, und sind zwischen den Bit-Leitungen 102 und Wort-Leitungen 104 an Stellen angeordnet, wo eine Bit-Leitung 102 eine Wort-Leitung 104 kreuzt. Die Magnet-Speicher-Stapel 106 sind vorzugsweise magnetische Tunnel-Übergänge (MTJs), welche mehrere Schichten aufweisen, einschließlich einer freien Schicht 108, einer Tunnel-Schicht 110 und einer festgelegten Schicht 112. Die freie Schicht 108 und die festgelegte Schicht 112 weisen vorzugsweise eine Mehrzahl von magnetischen Metall-Schichten auf (nicht gezeigt). Diese magnetischen Metall-Schichten können zum Beispiel acht bis zwölf Schichten aufweisen aus Materialien wie z. B. PtMn, CoFe, Ru und NiFe. Die Tunnel-Schicht 110 weist ein Dielektrikum wie z. B. Al₂O₃ auf.
Die festgelegte Schicht 112 ist vorzugsweise in einer festgelegten Richtung magnetisiert, während die Richtung der Magnetisierung der freien Schicht 108 umgeschaltet werden kann, wodurch der Widerstand des Magnet-Speicher-Stapels 106 geändert wird. Ein Bit digitaler Information kann in einem Magnet-Speicher-Stapel 106 gespeichert werden, indem ein Strom in der geeigneten Richtung durch die Bit-Leitung 102 und die Wort-Leitung 104, welche sich bei dem Magnet-Speicher-Stapel 106 überkreuzen, geleitet wird, wodurch ein ausreichendes Magnetfeld erzeugt wird zum Einstellen der Richtung der Magnetisierung der freien Schicht 108. Information kann aus einem Magnet-Speicher-Stapel 106 gelesen werden, indem eine Spannung über den Magnet-Speicher-Stapel hinweg angelegt wird und der Widerstand gemessen wird. Falls die Richtung der Magnetisierung der freien Schicht 108 parallel zu der Richtung der Magnetisierung der festgelegten Schicht 112 ist, so wird der gemessene Widerstand niedrig sein, was einen Wert von ”0” für das Bit darstellt. Falls die Richtung der Magnetisierung der freien Schicht 108 antiparallel zu der Richtung der Magnetisierung der festgelegten schicht 112 ist, so wird der Widerstand hoch sein, was einen Wert von ”1” darstellt.
Es ist anzumerken, dass die in 1 gezeigte Ansicht vereinfacht ist, und dass tatsächliche MRAM-Einrichtungen zusätzliche Komponenten einschließen können. In manchen MRAM-Designs ist z. B. zur Isolation ein Transistor mit jedem einzelnen Magnet-Speicher-Stapel 106 gekoppelt. Es ist weiterhin anzumerken, dass die in 1 gezeigte Ansicht nur einen kleinen Teil einer tatsächlichen MRAM-Einrichtung darstellt. In Abhängigkeit von dem Aufbau und der Speicherkapazität der Einrichtung können hunderte oder tausende von Bit-Leitungen und Wort-Leitungen in einem Speicher-Array sein. Zum Beispiel kann eine 1-Mb-MRAM-Einrichtung (i. e. eine MRAM-Einrichtung, welche ungefähr eine Million Bits an Daten speichert) zwei Arrays einschließen, von denen jedes 1024 Wort-Leitungen und 512 Bit-Leitungen aufweist. Zusätzlich können in manchen MRAM-Einrichtungen mehrere Schichten von Magnet-Speicher-Stapeln sein, in denen Bit-Leitungen oder Wort-Leitungen durch Schichten gemeinsam genutzt werden können.
Abweichungen bei der verwendeten MRAM-Technologie können auch zu einer gewissen Abweichung in dem in 1 gezeigten grundlegenden Design führen. Zum Beispiel enthält in einem typischen thermische-Auswahl-MRAM jede einzelne Zelle einen Transistor (nicht gezeigt), welcher zwischen den MTJ und Masse (ground) gekoppelt ist. Die Wort-Leitung kann zum Auswählen der Zelle verwendet werden, indem sie mit dem Gate des Transistors elektrisch verbunden wird, so dass ein Heizstrom von der Bit-Leitung durch die Zelle fließt, wenn der Transistor ausgewählt ist.
2A zeigt ein Blockdiagramm einer Zelle einer thermische-Auswahl-MRAM-Einrichtung gemäß dem Stand der Technik. Eine Speicher-Zelle 200 enthält einen magnetischen Tunnel-Übergang (MTJ) 202, welcher mit einem Transistor 204 elektrisch in Serie geschaltet ist.
Ein Source-Bereich 206 des Transistors 204 ist mit dem MTJ 202 verbunden, ein Drain-Bereich 208 des Transistors 204 ist mit Masse verbunden, und ein Gate-Bereich 210 des Transistors 204 ist mit einer Wort-Leitung 212 verbunden. Eine Bit-Leitung 214 ist mit dem MTJ 202 elektrisch gekoppelt. Wenn die Speicher-Zelle 200 ausgewählt ist, wird eine Spannung auf der Wort-Leitung 212 an den Gate-Bereich 210 des Transistors 204 angelegt, wodurch ermoglicht wird, dass Strom von der Bit-Leitung 214 durch den MTJ 202 und den Transistor 204 fließt. Dieser Stromfluss bewirkt die Erwärmung des MTJ 202, was ermöglicht, dass ein Wert in die Speicher-Zelle 200 geschrieben wird.
2B zeigt ein Beispiel-Layout für die Einzel-Transistorenthermische-Auswahl-MRAM-Speicher-Zelle (single transistor thermal select MRAM memory cell) gemäß dem Stand der Technik, wie es als Blockdiagramm in 2A gezeigt ist. Für Veranschaulichungszwecke wird eine 65-nm-CMOS-Technologie verwendet.
Eine Speicher-Zelle 250 enthält einen Transistor 252, welcher einen Source-Bereich 254, einen Drain-Bereich 256 und ein Gate 258 aufweist. Eine Bit-Leitung 260 in einer Metallisierungs-(M3)-Schicht ist elektrisch verbunden mit einem magnetischen Tunnel-Übergang (MTJ) 262, welcher durch eine Via-Verbindung 264 mit dem Source-Bereich 254 des Transistors 252 verbunden ist. Der Drain-Bereich 256 des Transistors 254 ist durch eine Masse-Via-Verbindung 266 mit einer Masse-Leitung (nicht gezeigt) in einer Metallisierungs-(M1)-Schicht elektrisch verbunden. Eine Wort-Leitung 268 ist elektrisch verbunden mit dem Gate 258 des Transistors 252, so dass ein Strom durch den MTJ 262 und den Transistor 252 fließen kann, wenn eine Aktivierungs-Spannung an die Wort-Leitung 268 angelegt ist. Ein Isolations-Bereich 270 umgibt den Transistor 252, wodurch die Zelle von anderen benachbarten Zellen elektrisch isoliert wird.
Wie in 2B gesehen werden kann, wird die Zellen-Dichte dadurch verbessert, dass der Drain-Bereich 256 und die Masse-Via-Verbindung 266 von den Transistoren zweier benachbarter Zellen gemeinsam genutzt werden. In Messungen der Größe der Speicher-Zelle 250 sind daher nur die Hälfte der Größe des Drain-Bereiches 256 und die Hälfte der Größe der Masse-Via-Verbindung 266 in der Größe der Zelle 250 enthalten.
In 65-nm-CMOS-Technologie beträgt die Gesamt-Breite der Speicher-Zelle 250, W_cell, ungefähr 300 nm. Die Länge der Zelle, L_cell, beträgt ungefähr 325 nm. Diese Größen sind bestimmt durch die minimale Transistor-Breite zum Bewältigen des Stromes, welcher notwendig ist für das Schreiben auf eine thermische-Auswahl-MRAM-Zelle, und durch die Größe der Via-Kontakte mit dem Source-Bereich 254 und dem Drain-Bereich 256. Bezüglich der minimalen Merkmals-Größe (minimum feature size), F, von 65 nm, beträgt W_cell 4,6 F, und L_cell beträgt 5 F. Dies ergibt eine Gesamt-Zellen-Fläche von 23 F².
Um eine Chip-Dichte zu erreichen, welche konkurrenzfähig ist zu anderen Speicher-Technologien wie zum Beispiel DRAM, ist es notwendig, die Größe der Speicher-Zelle zu verringern. Zum Beispiel sollte in 65-nm-Technologie eine MRAM-Zelle kleiner sein als 10 F², um wettbewerbsfähig zu sein, wobei F die minimale Merkmals-Größe (i. e. 65 nm) ist. Daher wäre es wünschenswert, die Größe der Zelle um mehr als einen Faktor zwei zu verringern.
Unglücklicherweise, wenn das in 2A und 2B gezeigte Einzel-Transistoren-Design zu einer Zellen-Größe von weniger als 10 F² herunterskaliert wird, wird es nicht in der Lage sein, die derzeitigen Anforderungen für eine thermische-Auswahl-MRAM-Zelle zu erfüllen. Für eine thermische-Auswahl-MRAM-Zelle ist der Strom, welcher benötigt wird, um den Magnet-Übergang zu erwärmen, durch mehrere Faktoren bestimmt, einschließlich des Barrieren-Widerstandes, des Durchlass-Stromes (on-current) des Transistors, sowie der Transistor-Breite. Der maximale Durchlass-Strom (on-state current) eines NFET in 65-nm-CMOS-Technologie ist bestimmt durch das intrinsische Transistor-Leistungs-Limit (intrinsic transistor performance limit). Um einen genügend hohen Strom für das Erwarmen während des Schreib-Vorganges zu treiben, muss die Zelle breit genug sein, um ausreichend Strom bereit zu stellen.
3 zeigt ein Modell einer Einzel-Transistor-Zelle zur Verwendung beim Abschätzen der benötigten Breite des Transistors als eine Funktion des Barrieren-Widerstandes und Schreib-Stromes. Die Bit-Leitung ist als ein Widerstand 302 modelliert, und der Barrieren-Widerstand des MTJ ist als ein Widerstand 304 modelliert. Der Transistor 306 ist zwischen dem Widerstand 304 und Masse angeordnet. Eine Treiber-Spannung V_dd ist angelegt, um zu bewirken, dass ein Schreib-Strom I_WR durch das System fließt. Zum Zwecke des Modells ist die Gate-Spannung des Transistors ebenfalls bei V_dd eingestellt.
Unter der Annahme, dass der Transistor in Sättigung ist, ist eine Erste-Ordnung-Näherung für die benötigte Transistor-Breite dann gegeben durch:
wobei:

W_act: die Breite des Transistors ist;
I_WR: der Schreib-Strom ist;
I_ON: der Durchlass-Strom (on-current) des Transistors ist;
V_dd: die Treiber-Spannung ist;
R_BL: der Bitleitungs-Widerstand ist; und
R_Bar: der Barrieren-Widerstand ist.

Eine vernünftige Ziel-Schreib-Spannung für eine thermische-Auswahl-MRAM-Zelle ist ungefähr 65 μA. Ein typischer Barrieren-Widerstand für einen magnetischen Übergang, welcher z. B. MgO aufweist, zur Verwendung mit einem thermische-Auswahl-MRAM ist ungefähr 3,5 kΩ. Für dieses Beispiel wird ein Wert von 0,58 V für Vdd verwendet, und 575 μA/μm für ION. Basierend auf diesen Werten muss die Transistor-Breite größer als 170 nm sein für einen vernünftig funktionierenden NFET in 65-nm-Technologie, um einen genügend hohen Strom zu treiben.
Falls das in 3A und 3B gezeigte Ein-Transistoren-Zellen-Design herunterskaliert wird, um kleiner zu sein als 10 F² in 65-nm-Technologie, so wird die maximale Transistor-Breite ungefähr 130 nm. Dies ist zu klein, um den 65-μA-Schreib-Strom zu treiben.
Gemäß der vorliegenden Erfindung können diese Schwierigkeiten überwunden werden durch Verwendung eines Designs, in welchem jede Zelle zwei Transistoren enthält, welche elektrisch parallel geschaltet sind, mit einem gemeinsamen Source-Bereich. Diese Anordnung erhöht die effektive Transistor-Breite, wodurch ein höherer Schreib-Strom ermöglicht wird. Zusätzlich stellen die beiden parallelen Transistoren eine Methode bereit für das Bilden eines Via-Kontaktes in einer selbstausgerichteten Weise, unter Verwendung der Gate-Poly-Seitenwand-Spacer. Dieser selbstausgerichtete Kontakt ermöglicht eine Verringerung der Zellen-Größe, da es nicht erforderlich ist, zusätzlichen Platz (space) vorzusehen zur Berücksichtigung geringfügiger Fehlausrichtungen.
4A und 4B zeigen eine Ausführungsform einer thermische-Auswahl-MRAM-Zelle, welche gemäß den Prinzipien der vorliegenden Erfindung hergestellt ist. In 4A ist ein Blockdiagramm einer Speicher-Zelle 400 gezeigt. Die Speicher-Zelle 400 enthält einen magnetischen Tunnel-Übergang (MTJ) 402, elektrisch in Serie geschaltet mit Transistoren 404 und 406, welche parallel geschaltet sind. Source-Bereiche 408 und 410 von Transistoren 404 und 406 sind verbunden mit dem MTJ 402, und Drain-Bereiche 412 und 414 sind mit Masse verbunden. Gate-Bereiche 416 und 418 der Transistoren 404 und 406 sind mit einer Wort-Leitung 420 verbunden. Eine Bit-Leitung 422 ist elektrisch verbunden mit der MTJ 402. Wenn die Speicher-Zelle 400 ausgewählt ist, wird eine Spannung auf der Wort-Leitung 420 an die Gate-Bereiche 416 und 418 der Transistoren 404 und 406 angelegt, wodurch ermöglicht wird, dass ein Strom von der Bit-Leitung 422 durch die MTJ 402 und die Transistoren 404 und 406 fließt. Dieser Stromfluss verursacht das Erwärmen der MTJ 402, welches ermöglicht, dass ein Wert in die Speicher-Zelle 400 geschrieben wird.
4B zeigt ein Beispiel-Layout für eine thermische-Auswahl-MRAM-Speicher-Zelle gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, wie es als Blockdiagramm in 4A gezeigt ist. Wie zuvor wird zum Zwecke der Veranschaulichung eine 65-nm-CMOS-Technologie verwendet.
Eine Speicher-Zelle 450 enthält Transistoren 452 und 454, welche aufweisen einen gemeinsamen Source-Bereich 456, Drain-Bereiche 458 und 460, und Gates 462 und 464. Eine Bit-Leitung 465 in einer Metallisierungs-Schicht ist elektrisch verbunden mit einem magnetischen Tunnel-Übergang (MTJ) 466, welcher durch eine selbstausgerichtete Via-Verbindung 468 mit dem gemeinsamen Source-Bereich 456 der Transistoren 452 und 454 verbunden ist.
Der Drain-Bereich 458 des Transistors 452 ist durch eine selbstausgerichtete Masse-Via-Verbindung 470 mit einer Metall-Masse-Leitung (nicht gezeigt) elektrisch verbunden. In ähnlicher Weise ist der Drain-Bereich 460 des Transistors 454 durch eine selbst ausgerichtete Masse-Via-Verbindung 472 mit einer Metall-Masse-Leitung (nicht gezeigt) verbunden.
Eine Wort-Leitung 474 ist elektrisch verbunden mit Gates 462 und 464 von Transistoren 452 und 454, so dass ein Strom durch die MTJ 466 fließen kann, wenn eine Aktivierungs-Spannung an die Wort-Leitung 474 angelegt ist. Ein Isolations-Bereich 476 isoliert Zeilen von Zellen von benachbarten Zeilen von Zellen in der Wort-Leitungs-Richtung. Das symmetrische Design der Zellen unter Verwendung von zwei Transistoren pro Zelle, ermöglicht es, dass die Isolations-Bereiche zwischen benachbarten Zellen in der Bit-Leitungs-Richtung entfernt werden, was die Speicher-Zellen-Dichte verbessert.
Die Verwendung von zwei parallelen Transistoren, wie in 4B gezeigt, ermöglicht es, dass ein höherer Strom durch den gemeinsamen MTJ getrieben wird, trotz einer verringerten Breite der Speicher-Zelle. Für die in 4B gezeigte Speicher-Zelle beträgt die Breite der Zelle, Wcell, 165 nm in einer 65-nm-CMOS-Technologie. Die Länge der Zelle, Lcell, beträgt 250 nm. Ausgedrückt durch die minimale Merkmals-Größe (minimum feature size) F von 65 nm, beträgt Wcell ungefähr 2,54 F und Lcell beträgt ungefähr 3,85 F. Dies ergibt eine Gesamt-Zellen-Fläche von ungefähr 9,76 F². Da die Größe der Zelle weniger als 10 F² beträgt, sollte die Dichte der Speicher-Zellen konkurrenzfähig sein mit anderen Speicher-Technologien.
Um die Transistor-Breite zu bestimmen, wird die Breite des Isolations-Gebietes von der Gesamt-Zellen-Breite subtrahiert. Im Allgemeinen beträgt die Breite des Isolations-Gebietes 1 F, oder 65 nm in dem Fall des oben beschriebenen Beispieles. Dies bedeutet, dass die Transistor-Breite nur 100 nm beträgt. Da es jedoch zwei Transistoren gibt, ist die effektive Transistor-Breite für die Zelle 200 nm. Dies ist größer als die minimale Transistor-Breite von 170 nm, welche oben berechnet wurde für einen Schreib-Strom von 65 μA und einen Barrieren-Widerstand von 3,5 kΩ. Daher sollte das in 4B gezeigte Zwei-Transistoren-Design fähig sein, den benötigten Schreib-Strom für eine thermische-Auswahl-MRAM-Zelle zu treiben.
Im Allgemeinen wird durch das Verwenden von zwei Transistoren die gesamte effektive Transistor-Breite für die Zelle vergrößert, während die tatsächliche Breite des aktiven Gebietes der Zelle erhalten bleibt oder reduziert wird. Die effektive Transistor-Breite steht in Beziehung zu der Gate-Länge innerhalb des aktiven Gebietes der Zelle. Darauf basierend können, wie aus dem Folgenden ersichtlich, gemäß der Erfindung andere Designs, welche die Gate-Länge vergrößern und somit die effektive Transistor-Breite innerhalb des aktiven Gebietes einer Zelle vergrößern, verwendet werden.
Zusätzlich kann, aufgrund der vollen Symmetrie des Zellen-Layouts des in 4B gezeigten Zwei-Transistoren-Designs, der Isolations-Bereich zwischen Zellen in der Bit-Leitungs-Richtung entfernt werden. Die Beseitigung des Ecken-Bereiches des aktiven Gebietes der Zelle, welches durch eine Graben-Isolation umgeben sein musste, führt zu einer erheblichen Verbesserung beim Drucken, photolithographischer Toleranz und verringerter Anfälligkeit für Fehlausrichtungen, insbesondere beim tiefen Sub-Mikro-Integrations-Grad (deep sub-micron integration scale). Dieses voll symmetrische Layout führt zu einer verbesserten Fähigkeit zum Herstellen von Speicher-Einrichtungen, im Vergleich zu herkömmlichen nicht symmetrischen (asymmetrischen) Layouts.
Ein weiterer Vorteil des in 4B gezeigten Layouts ist, dass die zwei parallelen Transistoren die Bildung von Via-Kontakten in einer selbstausgerichteten Art und Weise unter Verwendung von Gate-Poly-Seitenwand-Spacern erleichtern können. Wie in 4B gesehen werden kann, ist jede einzelne Via-Verbindung angeordnet zwischen zwei Gates, deren Seitenwand-Spacer verwendet werden können, um die Via-Kontakte auszurichten. Vorteilhafterweise können solche selbstausgerichteten Kontakte kleiner sein als andere Via-Kontakte, da es nicht erforderlich ist, zusätzlichen Platz vorzusehen zum Berücksichtigen von Fehlausrichtungen.
Es sei angemerkt, dass das in 4B gezeigte Layout zum Zwecke der Veranschaulichung dient, und ein ähnliches Zwei-Transistoren-Design in anderen Arten von Speicher-Einrichtungen verwendet werden kann. Ein ähnliches Design könnte z. B. verwendet werden, um die Größe einer Spin-Injektions-MRAM-Einrichtung oder einer PCRAM-Einrichtung zu verringern. Weiterhin ist anzumerken, dass gemäß der Erfindung ähnliche Designs verwendet werden können in einer Vielzahl von Anwendungen, wo hoher Strom und hohe Dichte und/oder geringe Zellen-Größe wünschenswert sind. Zum Beispiel kann ein ähnliches Design verwendet werden für Dioden, Leistungs-Transistoren, LCD-Anwendungen oder eine Vielzahl von nichtflüchtigen (nicht-volatilen) Speicher-Anwendungen.
5 zeigt einen Querschnitt des Speicher-Zellen-Designs von 4B, wobei die selbstausgerichteten Via-Kontakte des Zwei-Transistoren-Designs veranschaulicht werden. Es sollte beachtet werden, dass nicht alle Schichten bzw. Verbindungen in 5 gezeigt sind, und es können weitere Schichten bzw. Verbindungen in der Speicher-Zelle sein.
Der Querschnitt 500 zeigt ein Substrat 502, welches Tansistor-Gates 504 und 506 trägt, von denen jedes einen Transistor definiert. Die Gates 504 und 506, ebenso wie benachbarte Gates auf jeder Seite der Speicher-Zelle, enthalten Seitenwand-Spacer 508a–508f. Diese Seitenwand-Spacer ermöglichen selbstausgerichtete Kontakte, einschließlich Source-Kontakt 510 und Drain-Kontakte 512 und 514, und Vias, einschließlich Source-Via-Verbindung 516, und Masse-Via-Verbindungen 518 und 520. Die Masse-Via-Verbindungen 518 und 520 sind elektrisch verbunden mit Metall-Masse-Leitungen 522 und 524 in einer ersten Metallisierungs-Schicht. Die Source-Via-Verbindung 516 ist verbunden mit einem MTJ 528 durch eine tiefe Via-Verbindung 530. Eine Metall-Wort-Leitung 532 liegt in einer zweiten Metallisierungsschicht, und ist mit den Gates 504 und 506 verbunden (Verbindung nicht gezeigt). Die MTJ 528 ist elektrisch verbunden mit einer Metall-Bit-Leitung 534 in einer dritten Metallisierungs-Schicht.
Es ist anzumerken, dass andere Designs, in welchen mehrere Transistoren verwendet werden zum Vergrößern der effektiven Transistor-Breite, ebenfalls verwendet werden können um einen höheren Strom in einer reduzierten Speicher-Zellen-Größe bereit zu stellen. Zum Beispiel können in manchen Ausgestaltungen mehrere Transistoren ein Magnet-Übergangs-Element (magnetic junction element) umgeben, um höheren Strom bereit zu stellen. Im Allgemeinen können mehrere Transistoren symmetrisch parallel zueinander angeordnet sein ringsherum um einen elektrischen Haupt-Kontakt (main electrical contact) zu einem elektrischen Element, welches durch einen hohen Strom in der Mitte (at the center) einer Zelle getrieben wird. Asymmetrische Anordnungen von mehreren Transistoren können ebenfalls verwendet werden.

Claims

Halbleiterspeicher-Einrichtung, welche einen hohen Schreibstrom benötigt und eine Mehrzahl von Zellen aufweist, wobei eine der Zellen aufweist: • einen ersten Transistor in einem aktiven Gebiet mit einem ersten Drain-Bereich und einem ersten Gate, welches Seitenwand-Spacer enthält; • einen zweiten Transistor in dem aktiven Gebiet mit einem zweiten Drain-Bereich und einem zweiten Gate, welches Seitenwand-Spacer enthält; • einen gemeinsamen Source-Bereich, welcher von dem ersten und zweiten Transistor geteilt wird, so dass der erste und zweite Transistor parallel zueinander geschaltet sind; • eine Via-Verbindung, welche mit dem gemeinsamen Source-Bereich elektrisch verbunden ist; • eine erste Masse-Via-Verbindung, welche den ersten Drain-Bereich mit Masse elektrisch verbindet; und • eine zweite Masse-Via-Verbindung, welche den zweiten Drain-Bereich mit Masse elektrisch Verbindet, • wobei der erste Drain-Bereich gemeinsam genutzt wird von dem ersten Transistor und einem Transistor auf einer ersten benachbarten Zelle, und wobei der zweite Drain-Bereich gemeinsam genutzt wird von dem zweiten Transistor und einem Transistor auf einer zweiten benachbarten Zelle, • und wobei die Zelle ein nichtflüchtiges Speicherelement aufweist, das mit dem gemeinsamen Source-Bereich mittels der Via-Verbindung elektrisch verbunden ist.
Halbleiterspeicher-Einrichtung gemäß Anspruch 1, wobei die Via-Verbindung selbstausgerichtet ist zwischen Seitenwand-Spacern des ersten Gates und des zweiten Gates.
Halbleiterspeicher-Einrichtung gemäß Anspruch 1, wobei die erste Masse-Via-Verbindung selbstausgerichtet ist zwischen einem Seitenwand-Spacer des ersten Gates und einem Seitenwand-Spacer eines Gates des Transistors auf der ersten benachbarten Zelle, und wobei die zweite Masse-Via-Verbindung selbstausgerichtet ist zwischen einem Seitenwand-Spacer des zweiten Gates und einem Seitenwand-Spacer eines Gates des Transistors auf der zweiten benachbarten Zelle.
Halbleiterspeicher-Einrichtung gemäß Anspruch 1, die eine MRAM-Einrichtung aufweist, und wobei das Speicherelement einen magnetischen Tunnel-Übergang aufweist, welcher durch die Via-Verbindung mit dem gemeinsamen Source-Bereich elektrisch verbunden ist.
Halbleiterspeicher-Einrichtung gemäß Anspruch 4, weiterhin aufweisend eine Bit-Leitung, welche mit dem magnetischen Tunnel-Übergang elektrisch verbunden ist.
Halbleiterspeicher-Einrichtung gemäß Anspruch 5, weiterhin aufweisend eine Wort-Leitung, welche mit dem ersten Gate und dem zweiten Gate elektrisch verbunden ist.
Halbleiterspeicher-Einrichtung gemäß Anspruch 4, wobei die MRAM-Einrichtung eine thermische-Auswahl-MRAM-Einrichtung aufweist.
Halbleiterspeicher-Einrichtung gemäß Anspruch 4, wobei die MRAM-Einrichtung eine Spin-Injektions-MRAM-Einrichtung aufweist.
Halbleiterspeicher-Einrichtung gemäß Anspruch 1, die eine PCRAM-Einrichtung aufweist.
Halbleiterspeicher-Einrichtung gemäß Anspruch 1, wobei die Länge des Gates des ersten Transistors und die Länge des Gates des zweiten Transistors jeweils gleich der Breite des aktiven Gebietes der Zelle sind, so dass die effektive Breite des Transistors zweimal die Breite des aktiven Gebietes der Zelle ist.
Halbleiterspeicher-Einrichtung gemäß Anspruch 1, wobei das Gate des ersten Transistors und des zweiten Transistors mindestens drei Abschnitte enthält, wobei zwei der Abschnitte parallel zueinander sind, und der dritte Abschnitt senkrecht zu den beiden anderen Abschnitten ist, und wobei die Summe der Längen der Abschnitte größer ist als die Breite des aktiven Gebietes der Zelle.